]> git.sur5r.net Git - u-boot/blob - include/mpc5xxx.h
New board directory and config for the benq delta board (copied from
[u-boot] / include / mpc5xxx.h
1 /*
2  * include/asm-ppc/mpc5xxx.h
3  *
4  * Prototypes, etc. for the Motorola MGT5xxx/MPC5xxx
5  * embedded cpu chips
6  *
7  * 2003 (c) MontaVista, Software, Inc.
8  * Author: Dale Farnsworth <dfarnsworth@mvista.com>
9  *
10  * 2003 (C) Wolfgang Denk, DENX Software Engineering, wd@denx.de.
11  *
12  * See file CREDITS for list of people who contributed to this
13  * project.
14  *
15  * This program is free software; you can redistribute it and/or
16  * modify it under the terms of the GNU General Public License as
17  * published by the Free Software Foundation; either version 2 of
18  * the License, or (at your option) any later version.
19  *
20  * This program is distributed in the hope that it will be useful,
21  * but WITHOUT ANY WARRANTY; without even the implied warranty of
22  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
23  * GNU General Public License for more details.
24  *
25  * You should have received a copy of the GNU General Public License
26  * along with this program; if not, write to the Free Software
27  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
28  * MA 02111-1307 USA
29  */
30 #ifndef __ASMPPC_MPC5XXX_H
31 #define __ASMPPC_MPC5XXX_H
32
33 /* Processor name */
34 #if defined(CONFIG_MPC5200)
35 #define CPU_ID_STR      "MPC5200"
36 #elif defined(CONFIG_MGT5100)
37 #define CPU_ID_STR      "MGT5100"
38 #endif
39
40 /* Exception offsets (PowerPC standard) */
41 #define EXC_OFF_SYS_RESET       0x0100
42
43 /* useful macros for manipulating CSx_START/STOP */
44 #if defined(CONFIG_MGT5100)
45 #define START_REG(start)        ((start) >> 15)
46 #define STOP_REG(start, size)   (((start) + (size) - 1) >> 15)
47 #elif defined(CONFIG_MPC5200)
48 #define START_REG(start)        ((start) >> 16)
49 #define STOP_REG(start, size)   (((start) + (size) - 1) >> 16)
50 #endif
51
52 /* Internal memory map */
53
54 #define MPC5XXX_CS0_START       (CFG_MBAR + 0x0004)
55 #define MPC5XXX_CS0_STOP        (CFG_MBAR + 0x0008)
56 #define MPC5XXX_CS1_START       (CFG_MBAR + 0x000c)
57 #define MPC5XXX_CS1_STOP        (CFG_MBAR + 0x0010)
58 #define MPC5XXX_CS2_START       (CFG_MBAR + 0x0014)
59 #define MPC5XXX_CS2_STOP        (CFG_MBAR + 0x0018)
60 #define MPC5XXX_CS3_START       (CFG_MBAR + 0x001c)
61 #define MPC5XXX_CS3_STOP        (CFG_MBAR + 0x0020)
62 #define MPC5XXX_CS4_START       (CFG_MBAR + 0x0024)
63 #define MPC5XXX_CS4_STOP        (CFG_MBAR + 0x0028)
64 #define MPC5XXX_CS5_START       (CFG_MBAR + 0x002c)
65 #define MPC5XXX_CS5_STOP        (CFG_MBAR + 0x0030)
66 #define MPC5XXX_BOOTCS_START    (CFG_MBAR + 0x004c)
67 #define MPC5XXX_BOOTCS_STOP     (CFG_MBAR + 0x0050)
68 #define MPC5XXX_ADDECR          (CFG_MBAR + 0x0054)
69
70 #if defined(CONFIG_MGT5100)
71 #define MPC5XXX_SDRAM_START     (CFG_MBAR + 0x0034)
72 #define MPC5XXX_SDRAM_STOP      (CFG_MBAR + 0x0038)
73 #define MPC5XXX_PCI1_START      (CFG_MBAR + 0x003c)
74 #define MPC5XXX_PCI1_STOP       (CFG_MBAR + 0x0040)
75 #define MPC5XXX_PCI2_START      (CFG_MBAR + 0x0044)
76 #define MPC5XXX_PCI2_STOP       (CFG_MBAR + 0x0048)
77 #elif defined(CONFIG_MPC5200)
78 #define MPC5XXX_CS6_START       (CFG_MBAR + 0x0058)
79 #define MPC5XXX_CS6_STOP        (CFG_MBAR + 0x005c)
80 #define MPC5XXX_CS7_START       (CFG_MBAR + 0x0060)
81 #define MPC5XXX_CS7_STOP        (CFG_MBAR + 0x0064)
82 #define MPC5XXX_SDRAM_CS0CFG    (CFG_MBAR + 0x0034)
83 #define MPC5XXX_SDRAM_CS1CFG    (CFG_MBAR + 0x0038)
84 #endif
85
86 #define MPC5XXX_SDRAM           (CFG_MBAR + 0x0100)
87 #define MPC5XXX_CDM             (CFG_MBAR + 0x0200)
88 #define MPC5XXX_LPB             (CFG_MBAR + 0x0300)
89 #define MPC5XXX_ICTL            (CFG_MBAR + 0x0500)
90 #define MPC5XXX_GPT             (CFG_MBAR + 0x0600)
91 #define MPC5XXX_GPIO            (CFG_MBAR + 0x0b00)
92 #define MPC5XXX_WU_GPIO         (CFG_MBAR + 0x0c00)
93 #define MPC5XXX_PCI             (CFG_MBAR + 0x0d00)
94 #define MPC5XXX_SPI             (CFG_MBAR + 0x0f00)
95 #define MPC5XXX_USB             (CFG_MBAR + 0x1000)
96 #define MPC5XXX_SDMA            (CFG_MBAR + 0x1200)
97 #define MPC5XXX_XLBARB          (CFG_MBAR + 0x1f00)
98
99 #if defined(CONFIG_MGT5100)
100 #define MPC5XXX_PSC1            (CFG_MBAR + 0x2000)
101 #define MPC5XXX_PSC2            (CFG_MBAR + 0x2400)
102 #define MPC5XXX_PSC3            (CFG_MBAR + 0x2800)
103 #elif defined(CONFIG_MPC5200)
104 #define MPC5XXX_PSC1            (CFG_MBAR + 0x2000)
105 #define MPC5XXX_PSC2            (CFG_MBAR + 0x2200)
106 #define MPC5XXX_PSC3            (CFG_MBAR + 0x2400)
107 #define MPC5XXX_PSC4            (CFG_MBAR + 0x2600)
108 #define MPC5XXX_PSC5            (CFG_MBAR + 0x2800)
109 #define MPC5XXX_PSC6            (CFG_MBAR + 0x2c00)
110 #endif
111
112 #define MPC5XXX_FEC             (CFG_MBAR + 0x3000)
113 #define MPC5XXX_ATA             (CFG_MBAR + 0x3A00)
114
115 #define MPC5XXX_I2C1            (CFG_MBAR + 0x3D00)
116 #define MPC5XXX_I2C2            (CFG_MBAR + 0x3D40)
117
118 #if defined(CONFIG_MGT5100)
119 #define MPC5XXX_SRAM            (CFG_MBAR + 0x4000)
120 #define MPC5XXX_SRAM_SIZE       (8*1024)
121 #elif defined(CONFIG_MPC5200)
122 #define MPC5XXX_SRAM            (CFG_MBAR + 0x8000)
123 #define MPC5XXX_SRAM_SIZE       (16*1024)
124 #endif
125
126 /* SDRAM Controller */
127 #define MPC5XXX_SDRAM_MODE      (MPC5XXX_SDRAM + 0x0000)
128 #define MPC5XXX_SDRAM_CTRL      (MPC5XXX_SDRAM + 0x0004)
129 #define MPC5XXX_SDRAM_CONFIG1   (MPC5XXX_SDRAM + 0x0008)
130 #define MPC5XXX_SDRAM_CONFIG2   (MPC5XXX_SDRAM + 0x000c)
131 #if defined(CONFIG_MGT5100)
132 #define MPC5XXX_SDRAM_XLBSEL    (MPC5XXX_SDRAM + 0x0010)
133 #endif
134
135 /* Clock Distribution Module */
136 #define MPC5XXX_CDM_JTAGID      (MPC5XXX_CDM + 0x0000)
137 #define MPC5XXX_CDM_PORCFG      (MPC5XXX_CDM + 0x0004)
138 #define MPC5XXX_CDM_CFG         (MPC5XXX_CDM + 0x000c)
139 #define MPC5XXX_CDM_48_FDC      (MPC5XXX_CDM + 0x0010)
140 #define MPC5XXX_CDM_SRESET      (MPC5XXX_CDM + 0x0020)
141
142 /* Local Plus Bus interface */
143 #define MPC5XXX_CS0_CFG         (MPC5XXX_LPB + 0x0000)
144 #define MPC5XXX_CS1_CFG         (MPC5XXX_LPB + 0x0004)
145 #define MPC5XXX_CS2_CFG         (MPC5XXX_LPB + 0x0008)
146 #define MPC5XXX_CS3_CFG         (MPC5XXX_LPB + 0x000c)
147 #define MPC5XXX_CS4_CFG         (MPC5XXX_LPB + 0x0010)
148 #define MPC5XXX_CS5_CFG         (MPC5XXX_LPB + 0x0014)
149 #define MPC5XXX_BOOTCS_CFG      MPC5XXX_CS0_CFG
150 #define MPC5XXX_CS_CTRL         (MPC5XXX_LPB + 0x0018)
151 #define MPC5XXX_CS_STATUS       (MPC5XXX_LPB + 0x001c)
152 #if defined(CONFIG_MPC5200)
153 #define MPC5XXX_CS6_CFG         (MPC5XXX_LPB + 0x0020)
154 #define MPC5XXX_CS7_CFG         (MPC5XXX_LPB + 0x0024)
155 #define MPC5XXX_CS_BURST        (MPC5XXX_LPB + 0x0028)
156 #define MPC5XXX_CS_DEADCYCLE    (MPC5XXX_LPB + 0x002c)
157 #endif
158
159 #if defined(CONFIG_MPC5200)
160 /* XLB Arbiter registers */
161 #define MPC5XXX_XLBARB_CFG              (MPC5XXX_XLBARB + 0x40)
162 #define MPC5XXX_XLBARB_MPRIEN   (MPC5XXX_XLBARB + 0x64)
163 #define MPC5XXX_XLBARB_MPRIVAL  (MPC5XXX_XLBARB + 0x68)
164 #endif
165
166 /* GPIO registers */
167 #define MPC5XXX_GPS_PORT_CONFIG (MPC5XXX_GPIO + 0x0000)
168
169 /* Standard GPIO registers (simple, output only and simple interrupt */
170 #define MPC5XXX_GPIO_ENABLE     (MPC5XXX_GPIO + 0x0004)
171 #define MPC5XXX_GPIO_ODE        (MPC5XXX_GPIO + 0x0008)
172 #define MPC5XXX_GPIO_DIR        (MPC5XXX_GPIO + 0x000c)
173 #define MPC5XXX_GPIO_DATA_O     (MPC5XXX_GPIO + 0x0010)
174 #define MPC5XXX_GPIO_DATA_I     (MPC5XXX_GPIO + 0x0014)
175 #define MPC5XXX_GPIO_OO_ENABLE  (MPC5XXX_GPIO + 0x0018)
176 #define MPC5XXX_GPIO_OO_DATA    (MPC5XXX_GPIO + 0x001C)
177 #define MPC5XXX_GPIO_SI_ENABLE  (MPC5XXX_GPIO + 0x0020)
178 #define MPC5XXX_GPIO_SI_ODE     (MPC5XXX_GPIO + 0x0024)
179 #define MPC5XXX_GPIO_SI_DIR     (MPC5XXX_GPIO + 0x0028)
180 #define MPC5XXX_GPIO_SI_DATA    (MPC5XXX_GPIO + 0x002C)
181 #define MPC5XXX_GPIO_SI_IEN     (MPC5XXX_GPIO + 0x0030)
182 #define MPC5XXX_GPIO_SI_ITYPE   (MPC5XXX_GPIO + 0x0034)
183 #define MPC5XXX_GPIO_SI_MEN     (MPC5XXX_GPIO + 0x0038)
184 #define MPC5XXX_GPIO_SI_STATUS  (MPC5XXX_GPIO + 0x003C)
185
186 /* WakeUp GPIO registers */
187 #define MPC5XXX_WU_GPIO_ENABLE  (MPC5XXX_WU_GPIO + 0x0000)
188 #define MPC5XXX_WU_GPIO_ODE     (MPC5XXX_WU_GPIO + 0x0004)
189 #define MPC5XXX_WU_GPIO_DIR     (MPC5XXX_WU_GPIO + 0x0008)
190 #define MPC5XXX_WU_GPIO_DATA    (MPC5XXX_WU_GPIO + 0x000c)
191
192 /* PCI registers */
193 #define MPC5XXX_PCI_CMD         (MPC5XXX_PCI + 0x04)
194 #define MPC5XXX_PCI_CFG         (MPC5XXX_PCI + 0x0c)
195 #define MPC5XXX_PCI_BAR0        (MPC5XXX_PCI + 0x10)
196 #define MPC5XXX_PCI_BAR1        (MPC5XXX_PCI + 0x14)
197 #if defined(CONFIG_MGT5100)
198 #define MPC5XXX_PCI_CTRL        (MPC5XXX_PCI + 0x68)
199 #define MPC5XXX_PCI_VALMSKR     (MPC5XXX_PCI + 0x6c)
200 #define MPC5XXX_PCI_VALMSKW     (MPC5XXX_PCI + 0x70)
201 #define MPC5XXX_PCI_SUBW1       (MPC5XXX_PCI + 0x74)
202 #define MPC5XXX_PCI_SUBW2       (MPC5XXX_PCI + 0x78)
203 #define MPC5XXX_PCI_WINCOMMAND  (MPC5XXX_PCI + 0x7c)
204 #elif defined(CONFIG_MPC5200)
205 #define MPC5XXX_PCI_GSCR        (MPC5XXX_PCI + 0x60)
206 #define MPC5XXX_PCI_TBATR0      (MPC5XXX_PCI + 0x64)
207 #define MPC5XXX_PCI_TBATR1      (MPC5XXX_PCI + 0x68)
208 #define MPC5XXX_PCI_TCR         (MPC5XXX_PCI + 0x6c)
209 #define MPC5XXX_PCI_IW0BTAR     (MPC5XXX_PCI + 0x70)
210 #define MPC5XXX_PCI_IW1BTAR     (MPC5XXX_PCI + 0x74)
211 #define MPC5XXX_PCI_IW2BTAR     (MPC5XXX_PCI + 0x78)
212 #define MPC5XXX_PCI_IWCR        (MPC5XXX_PCI + 0x80)
213 #define MPC5XXX_PCI_ICR         (MPC5XXX_PCI + 0x84)
214 #define MPC5XXX_PCI_ISR         (MPC5XXX_PCI + 0x88)
215 #define MPC5XXX_PCI_ARB         (MPC5XXX_PCI + 0x8c)
216 #define MPC5XXX_PCI_CAR         (MPC5XXX_PCI + 0xf8)
217 #endif
218
219 /* Interrupt Controller registers */
220 #define MPC5XXX_ICTL_PER_MASK   (MPC5XXX_ICTL + 0x0000)
221 #define MPC5XXX_ICTL_PER_PRIO1  (MPC5XXX_ICTL + 0x0004)
222 #define MPC5XXX_ICTL_PER_PRIO2  (MPC5XXX_ICTL + 0x0008)
223 #define MPC5XXX_ICTL_PER_PRIO3  (MPC5XXX_ICTL + 0x000c)
224 #define MPC5XXX_ICTL_EXT        (MPC5XXX_ICTL + 0x0010)
225 #define MPC5XXX_ICTL_CRIT       (MPC5XXX_ICTL + 0x0014)
226 #define MPC5XXX_ICTL_MAIN_PRIO1 (MPC5XXX_ICTL + 0x0018)
227 #define MPC5XXX_ICTL_MAIN_PRIO2 (MPC5XXX_ICTL + 0x001c)
228 #define MPC5XXX_ICTL_STS        (MPC5XXX_ICTL + 0x0024)
229 #define MPC5XXX_ICTL_CRIT_STS   (MPC5XXX_ICTL + 0x0028)
230 #define MPC5XXX_ICTL_MAIN_STS   (MPC5XXX_ICTL + 0x002c)
231 #define MPC5XXX_ICTL_PER_STS    (MPC5XXX_ICTL + 0x0030)
232 #define MPC5XXX_ICTL_BUS_STS    (MPC5XXX_ICTL + 0x0038)
233
234 /* General Purpose Timers registers */
235 #define MPC5XXX_GPT0_ENABLE             (MPC5XXX_GPT + 0x0)
236 #define MPC5XXX_GPT0_COUNTER            (MPC5XXX_GPT + 0x4)
237 #define MPC5XXX_GPT1_ENABLE             (MPC5XXX_GPT + 0x10)
238 #define MPC5XXX_GPT1_COUNTER            (MPC5XXX_GPT + 0x14)
239 #define MPC5XXX_GPT2_ENABLE             (MPC5XXX_GPT + 0x20)
240 #define MPC5XXX_GPT2_COUNTER            (MPC5XXX_GPT + 0x24)
241 #define MPC5XXX_GPT3_ENABLE             (MPC5XXX_GPT + 0x30)
242 #define MPC5XXX_GPT3_COUNTER            (MPC5XXX_GPT + 0x34)
243 #define MPC5XXX_GPT4_ENABLE             (MPC5XXX_GPT + 0x40)
244 #define MPC5XXX_GPT4_COUNTER            (MPC5XXX_GPT + 0x44)
245 #define MPC5XXX_GPT5_ENABLE             (MPC5XXX_GPT + 0x50)
246 #define MPC5XXX_GPT5_COUNTER            (MPC5XXX_GPT + 0x54)
247 #define MPC5XXX_GPT6_ENABLE             (MPC5XXX_GPT + 0x60)
248 #define MPC5XXX_GPT6_COUNTER            (MPC5XXX_GPT + 0x64)
249 #define MPC5XXX_GPT7_ENABLE             (MPC5XXX_GPT + 0x70)
250 #define MPC5XXX_GPT7_COUNTER            (MPC5XXX_GPT + 0x74)
251
252 #define MPC5XXX_GPT7_PWMCFG             (MPC5XXX_GPT + 0x78)
253
254 /* ATA registers */
255 #define MPC5XXX_ATA_HOST_CONFIG         (MPC5XXX_ATA + 0x0000)
256 #define MPC5XXX_ATA_PIO1                (MPC5XXX_ATA + 0x0008)
257 #define MPC5XXX_ATA_PIO2                (MPC5XXX_ATA + 0x000C)
258 #define MPC5XXX_ATA_SHARE_COUNT         (MPC5XXX_ATA + 0x002C)
259
260 /* I2Cn control register bits */
261 #define I2C_EN          0x80
262 #define I2C_IEN         0x40
263 #define I2C_STA         0x20
264 #define I2C_TX          0x10
265 #define I2C_TXAK        0x08
266 #define I2C_RSTA        0x04
267 #define I2C_INIT_MASK   (I2C_EN | I2C_STA | I2C_TX | I2C_RSTA)
268
269 /* I2Cn status register bits */
270 #define I2C_CF          0x80
271 #define I2C_AAS         0x40
272 #define I2C_BB          0x20
273 #define I2C_AL          0x10
274 #define I2C_SRW         0x04
275 #define I2C_IF          0x02
276 #define I2C_RXAK        0x01
277
278 /* Programmable Serial Controller (PSC) status register bits */
279 #define PSC_SR_CDE              0x0080
280 #define PSC_SR_RXRDY            0x0100
281 #define PSC_SR_RXFULL           0x0200
282 #define PSC_SR_TXRDY            0x0400
283 #define PSC_SR_TXEMP            0x0800
284 #define PSC_SR_OE               0x1000
285 #define PSC_SR_PE               0x2000
286 #define PSC_SR_FE               0x4000
287 #define PSC_SR_RB               0x8000
288
289 /* PSC Command values */
290 #define PSC_RX_ENABLE           0x0001
291 #define PSC_RX_DISABLE          0x0002
292 #define PSC_TX_ENABLE           0x0004
293 #define PSC_TX_DISABLE          0x0008
294 #define PSC_SEL_MODE_REG_1      0x0010
295 #define PSC_RST_RX              0x0020
296 #define PSC_RST_TX              0x0030
297 #define PSC_RST_ERR_STAT        0x0040
298 #define PSC_RST_BRK_CHG_INT     0x0050
299 #define PSC_START_BRK           0x0060
300 #define PSC_STOP_BRK            0x0070
301
302 /* PSC Rx FIFO status bits */
303 #define PSC_RX_FIFO_ERR         0x0040
304 #define PSC_RX_FIFO_UF          0x0020
305 #define PSC_RX_FIFO_OF          0x0010
306 #define PSC_RX_FIFO_FR          0x0008
307 #define PSC_RX_FIFO_FULL        0x0004
308 #define PSC_RX_FIFO_ALARM       0x0002
309 #define PSC_RX_FIFO_EMPTY       0x0001
310
311 /* PSC interrupt mask bits */
312 #define PSC_IMR_TXRDY           0x0100
313 #define PSC_IMR_RXRDY           0x0200
314 #define PSC_IMR_DB              0x0400
315 #define PSC_IMR_IPC             0x8000
316
317 /* PSC input port change bits */
318 #define PSC_IPCR_CTS            0x01
319 #define PSC_IPCR_DCD            0x02
320
321 /* PSC mode fields */
322 #define PSC_MODE_5_BITS         0x00
323 #define PSC_MODE_6_BITS         0x01
324 #define PSC_MODE_7_BITS         0x02
325 #define PSC_MODE_8_BITS         0x03
326 #define PSC_MODE_PAREVEN        0x00
327 #define PSC_MODE_PARODD         0x04
328 #define PSC_MODE_PARFORCE       0x08
329 #define PSC_MODE_PARNONE        0x10
330 #define PSC_MODE_ERR            0x20
331 #define PSC_MODE_FFULL          0x40
332 #define PSC_MODE_RXRTS          0x80
333
334 #define PSC_MODE_ONE_STOP_5_BITS        0x00
335 #define PSC_MODE_ONE_STOP               0x07
336 #define PSC_MODE_TWO_STOP               0x0f
337
338 /* ATA config fields */
339 #define MPC5xxx_ATA_HOSTCONF_SMR        0x80000000UL    /* State machine
340                                                            reset */
341 #define MPC5xxx_ATA_HOSTCONF_FR         0x40000000UL    /* FIFO Reset */
342 #define MPC5xxx_ATA_HOSTCONF_IE         0x02000000UL    /* Enable interrupt
343                                                            in PIO */
344 #define MPC5xxx_ATA_HOSTCONF_IORDY      0x01000000UL    /* Drive supports
345                                                            IORDY protocol */
346
347 #ifndef __ASSEMBLY__
348 struct mpc5xxx_psc {
349         volatile u8     mode;           /* PSC + 0x00 */
350         volatile u8     reserved0[3];
351         union {                         /* PSC + 0x04 */
352                 volatile u16    status;
353                 volatile u16    clock_select;
354         } sr_csr;
355 #define psc_status      sr_csr.status
356 #define psc_clock_select sr_csr.clock_select
357         volatile u16    reserved1;
358         volatile u8     command;        /* PSC + 0x08 */
359         volatile u8     reserved2[3];
360         union {                         /* PSC + 0x0c */
361                 volatile u8     buffer_8;
362                 volatile u16    buffer_16;
363                 volatile u32    buffer_32;
364         } buffer;
365 #define psc_buffer_8    buffer.buffer_8
366 #define psc_buffer_16   buffer.buffer_16
367 #define psc_buffer_32   buffer.buffer_32
368         union {                         /* PSC + 0x10 */
369                 volatile u8     ipcr;
370                 volatile u8     acr;
371         } ipcr_acr;
372 #define psc_ipcr        ipcr_acr.ipcr
373 #define psc_acr         ipcr_acr.acr
374         volatile u8     reserved3[3];
375         union {                         /* PSC + 0x14 */
376                 volatile u16    isr;
377                 volatile u16    imr;
378         } isr_imr;
379 #define psc_isr         isr_imr.isr
380 #define psc_imr         isr_imr.imr
381         volatile u16    reserved4;
382         volatile u8     ctur;           /* PSC + 0x18 */
383         volatile u8     reserved5[3];
384         volatile u8     ctlr;           /* PSC + 0x1c */
385         volatile u8     reserved6[3];
386         volatile u16    ccr;            /* PSC + 0x20 */
387         volatile u8     reserved7[14];
388         volatile u8     ivr;            /* PSC + 0x30 */
389         volatile u8     reserved8[3];
390         volatile u8     ip;             /* PSC + 0x34 */
391         volatile u8     reserved9[3];
392         volatile u8     op1;            /* PSC + 0x38 */
393         volatile u8     reserved10[3];
394         volatile u8     op0;            /* PSC + 0x3c */
395         volatile u8     reserved11[3];
396         volatile u32    sicr;           /* PSC + 0x40 */
397         volatile u8     ircr1;          /* PSC + 0x44 */
398         volatile u8     reserved12[3];
399         volatile u8     ircr2;          /* PSC + 0x44 */
400         volatile u8     reserved13[3];
401         volatile u8     irsdr;          /* PSC + 0x4c */
402         volatile u8     reserved14[3];
403         volatile u8     irmdr;          /* PSC + 0x50 */
404         volatile u8     reserved15[3];
405         volatile u8     irfdr;          /* PSC + 0x54 */
406         volatile u8     reserved16[3];
407         volatile u16    rfnum;          /* PSC + 0x58 */
408         volatile u16    reserved17;
409         volatile u16    tfnum;          /* PSC + 0x5c */
410         volatile u16    reserved18;
411         volatile u32    rfdata;         /* PSC + 0x60 */
412         volatile u16    rfstat;         /* PSC + 0x64 */
413         volatile u16    reserved20;
414         volatile u8     rfcntl;         /* PSC + 0x68 */
415         volatile u8     reserved21[5];
416         volatile u16    rfalarm;        /* PSC + 0x6e */
417         volatile u16    reserved22;
418         volatile u16    rfrptr;         /* PSC + 0x72 */
419         volatile u16    reserved23;
420         volatile u16    rfwptr;         /* PSC + 0x76 */
421         volatile u16    reserved24;
422         volatile u16    rflrfptr;       /* PSC + 0x7a */
423         volatile u16    reserved25;
424         volatile u16    rflwfptr;       /* PSC + 0x7e */
425         volatile u32    tfdata;         /* PSC + 0x80 */
426         volatile u16    tfstat;         /* PSC + 0x84 */
427         volatile u16    reserved26;
428         volatile u8     tfcntl;         /* PSC + 0x88 */
429         volatile u8     reserved27[5];
430         volatile u16    tfalarm;        /* PSC + 0x8e */
431         volatile u16    reserved28;
432         volatile u16    tfrptr;         /* PSC + 0x92 */
433         volatile u16    reserved29;
434         volatile u16    tfwptr;         /* PSC + 0x96 */
435         volatile u16    reserved30;
436         volatile u16    tflrfptr;       /* PSC + 0x9a */
437         volatile u16    reserved31;
438         volatile u16    tflwfptr;       /* PSC + 0x9e */
439 };
440
441 struct mpc5xxx_intr {
442         volatile u32    per_mask;       /* INTR + 0x00 */
443         volatile u32    per_pri1;       /* INTR + 0x04 */
444         volatile u32    per_pri2;       /* INTR + 0x08 */
445         volatile u32    per_pri3;       /* INTR + 0x0c */
446         volatile u32    ctrl;           /* INTR + 0x10 */
447         volatile u32    main_mask;      /* INTR + 0x14 */
448         volatile u32    main_pri1;      /* INTR + 0x18 */
449         volatile u32    main_pri2;      /* INTR + 0x1c */
450         volatile u32    reserved1;      /* INTR + 0x20 */
451         volatile u32    enc_status;     /* INTR + 0x24 */
452         volatile u32    crit_status;    /* INTR + 0x28 */
453         volatile u32    main_status;    /* INTR + 0x2c */
454         volatile u32    per_status;     /* INTR + 0x30 */
455         volatile u32    reserved2;      /* INTR + 0x34 */
456         volatile u32    per_error;      /* INTR + 0x38 */
457 };
458
459 struct mpc5xxx_gpio {
460         volatile u32 port_config;       /* GPIO + 0x00 */
461         volatile u32 simple_gpioe;      /* GPIO + 0x04 */
462         volatile u32 simple_ode;        /* GPIO + 0x08 */
463         volatile u32 simple_ddr;        /* GPIO + 0x0c */
464         volatile u32 simple_dvo;        /* GPIO + 0x10 */
465         volatile u32 simple_ival;       /* GPIO + 0x14 */
466         volatile u8 outo_gpioe;         /* GPIO + 0x18 */
467         volatile u8 reserved1[3];       /* GPIO + 0x19 */
468         volatile u8 outo_dvo;           /* GPIO + 0x1c */
469         volatile u8 reserved2[3];       /* GPIO + 0x1d */
470         volatile u8 sint_gpioe;         /* GPIO + 0x20 */
471         volatile u8 reserved3[3];       /* GPIO + 0x21 */
472         volatile u8 sint_ode;           /* GPIO + 0x24 */
473         volatile u8 reserved4[3];       /* GPIO + 0x25 */
474         volatile u8 sint_ddr;           /* GPIO + 0x28 */
475         volatile u8 reserved5[3];       /* GPIO + 0x29 */
476         volatile u8 sint_dvo;           /* GPIO + 0x2c */
477         volatile u8 reserved6[3];       /* GPIO + 0x2d */
478         volatile u8 sint_inten;         /* GPIO + 0x30 */
479         volatile u8 reserved7[3];       /* GPIO + 0x31 */
480         volatile u16 sint_itype;        /* GPIO + 0x34 */
481         volatile u16 reserved8;         /* GPIO + 0x36 */
482         volatile u8 gpio_control;       /* GPIO + 0x38 */
483         volatile u8 reserved9[3];       /* GPIO + 0x39 */
484         volatile u8 sint_istat;         /* GPIO + 0x3c */
485         volatile u8 sint_ival;          /* GPIO + 0x3d */
486         volatile u8 bus_errs;           /* GPIO + 0x3e */
487         volatile u8 reserved10;         /* GPIO + 0x3f */
488 };
489
490 struct mpc5xxx_sdma {
491         volatile u32 taskBar;           /* SDMA + 0x00 */
492         volatile u32 currentPointer;    /* SDMA + 0x04 */
493         volatile u32 endPointer;        /* SDMA + 0x08 */
494         volatile u32 variablePointer;   /* SDMA + 0x0c */
495
496         volatile u8 IntVect1;           /* SDMA + 0x10 */
497         volatile u8 IntVect2;           /* SDMA + 0x11 */
498         volatile u16 PtdCntrl;          /* SDMA + 0x12 */
499
500         volatile u32 IntPend;           /* SDMA + 0x14 */
501         volatile u32 IntMask;           /* SDMA + 0x18 */
502
503         volatile u16 tcr_0;             /* SDMA + 0x1c */
504         volatile u16 tcr_1;             /* SDMA + 0x1e */
505         volatile u16 tcr_2;             /* SDMA + 0x20 */
506         volatile u16 tcr_3;             /* SDMA + 0x22 */
507         volatile u16 tcr_4;             /* SDMA + 0x24 */
508         volatile u16 tcr_5;             /* SDMA + 0x26 */
509         volatile u16 tcr_6;             /* SDMA + 0x28 */
510         volatile u16 tcr_7;             /* SDMA + 0x2a */
511         volatile u16 tcr_8;             /* SDMA + 0x2c */
512         volatile u16 tcr_9;             /* SDMA + 0x2e */
513         volatile u16 tcr_a;             /* SDMA + 0x30 */
514         volatile u16 tcr_b;             /* SDMA + 0x32 */
515         volatile u16 tcr_c;             /* SDMA + 0x34 */
516         volatile u16 tcr_d;             /* SDMA + 0x36 */
517         volatile u16 tcr_e;             /* SDMA + 0x38 */
518         volatile u16 tcr_f;             /* SDMA + 0x3a */
519
520         volatile u8 IPR0;               /* SDMA + 0x3c */
521         volatile u8 IPR1;               /* SDMA + 0x3d */
522         volatile u8 IPR2;               /* SDMA + 0x3e */
523         volatile u8 IPR3;               /* SDMA + 0x3f */
524         volatile u8 IPR4;               /* SDMA + 0x40 */
525         volatile u8 IPR5;               /* SDMA + 0x41 */
526         volatile u8 IPR6;               /* SDMA + 0x42 */
527         volatile u8 IPR7;               /* SDMA + 0x43 */
528         volatile u8 IPR8;               /* SDMA + 0x44 */
529         volatile u8 IPR9;               /* SDMA + 0x45 */
530         volatile u8 IPR10;              /* SDMA + 0x46 */
531         volatile u8 IPR11;              /* SDMA + 0x47 */
532         volatile u8 IPR12;              /* SDMA + 0x48 */
533         volatile u8 IPR13;              /* SDMA + 0x49 */
534         volatile u8 IPR14;              /* SDMA + 0x4a */
535         volatile u8 IPR15;              /* SDMA + 0x4b */
536         volatile u8 IPR16;              /* SDMA + 0x4c */
537         volatile u8 IPR17;              /* SDMA + 0x4d */
538         volatile u8 IPR18;              /* SDMA + 0x4e */
539         volatile u8 IPR19;              /* SDMA + 0x4f */
540         volatile u8 IPR20;              /* SDMA + 0x50 */
541         volatile u8 IPR21;              /* SDMA + 0x51 */
542         volatile u8 IPR22;              /* SDMA + 0x52 */
543         volatile u8 IPR23;              /* SDMA + 0x53 */
544         volatile u8 IPR24;              /* SDMA + 0x54 */
545         volatile u8 IPR25;              /* SDMA + 0x55 */
546         volatile u8 IPR26;              /* SDMA + 0x56 */
547         volatile u8 IPR27;              /* SDMA + 0x57 */
548         volatile u8 IPR28;              /* SDMA + 0x58 */
549         volatile u8 IPR29;              /* SDMA + 0x59 */
550         volatile u8 IPR30;              /* SDMA + 0x5a */
551         volatile u8 IPR31;              /* SDMA + 0x5b */
552
553         volatile u32 res1;              /* SDMA + 0x5c */
554         volatile u32 res2;              /* SDMA + 0x60 */
555         volatile u32 res3;              /* SDMA + 0x64 */
556         volatile u32 MDEDebug;          /* SDMA + 0x68 */
557         volatile u32 ADSDebug;          /* SDMA + 0x6c */
558         volatile u32 Value1;            /* SDMA + 0x70 */
559         volatile u32 Value2;            /* SDMA + 0x74 */
560         volatile u32 Control;           /* SDMA + 0x78 */
561         volatile u32 Status;            /* SDMA + 0x7c */
562         volatile u32 EU00;              /* SDMA + 0x80 */
563         volatile u32 EU01;              /* SDMA + 0x84 */
564         volatile u32 EU02;              /* SDMA + 0x88 */
565         volatile u32 EU03;              /* SDMA + 0x8c */
566         volatile u32 EU04;              /* SDMA + 0x90 */
567         volatile u32 EU05;              /* SDMA + 0x94 */
568         volatile u32 EU06;              /* SDMA + 0x98 */
569         volatile u32 EU07;              /* SDMA + 0x9c */
570         volatile u32 EU10;              /* SDMA + 0xa0 */
571         volatile u32 EU11;              /* SDMA + 0xa4 */
572         volatile u32 EU12;              /* SDMA + 0xa8 */
573         volatile u32 EU13;              /* SDMA + 0xac */
574         volatile u32 EU14;              /* SDMA + 0xb0 */
575         volatile u32 EU15;              /* SDMA + 0xb4 */
576         volatile u32 EU16;              /* SDMA + 0xb8 */
577         volatile u32 EU17;              /* SDMA + 0xbc */
578         volatile u32 EU20;              /* SDMA + 0xc0 */
579         volatile u32 EU21;              /* SDMA + 0xc4 */
580         volatile u32 EU22;              /* SDMA + 0xc8 */
581         volatile u32 EU23;              /* SDMA + 0xcc */
582         volatile u32 EU24;              /* SDMA + 0xd0 */
583         volatile u32 EU25;              /* SDMA + 0xd4 */
584         volatile u32 EU26;              /* SDMA + 0xd8 */
585         volatile u32 EU27;              /* SDMA + 0xdc */
586         volatile u32 EU30;              /* SDMA + 0xe0 */
587         volatile u32 EU31;              /* SDMA + 0xe4 */
588         volatile u32 EU32;              /* SDMA + 0xe8 */
589         volatile u32 EU33;              /* SDMA + 0xec */
590         volatile u32 EU34;              /* SDMA + 0xf0 */
591         volatile u32 EU35;              /* SDMA + 0xf4 */
592         volatile u32 EU36;              /* SDMA + 0xf8 */
593         volatile u32 EU37;              /* SDMA + 0xfc */
594 };
595
596 struct mpc5xxx_i2c {
597         volatile u32 madr;              /* I2Cn + 0x00 */
598         volatile u32 mfdr;              /* I2Cn + 0x04 */
599         volatile u32 mcr;               /* I2Cn + 0x08 */
600         volatile u32 msr;               /* I2Cn + 0x0C */
601         volatile u32 mdr;               /* I2Cn + 0x10 */
602 };
603
604 struct mpc5xxx_spi {
605         volatile u8 cr1;                /* SPI + 0x0F00 */
606         volatile u8 cr2;                /* SPI + 0x0F01 */
607         volatile u8 reserved1[2];
608         volatile u8 brr;                /* SPI + 0x0F04 */
609         volatile u8 sr;                 /* SPI + 0x0F05 */
610         volatile u8 reserved2[3];
611         volatile u8 dr;                 /* SPI + 0x0F09 */
612         volatile u8 reserved3[3];
613         volatile u8 pdr;                /* SPI + 0x0F0D */
614         volatile u8 reserved4[2];
615         volatile u8 ddr;                /* SPI + 0x0F10 */
616 };
617
618
619 struct mpc5xxx_gpt {
620         volatile u32 emsr;              /* GPT + Timer# * 0x10 + 0x00 */
621         volatile u32 cir;               /* GPT + Timer# * 0x10 + 0x04 */
622         volatile u32 pwmcr;             /* GPT + Timer# * 0x10 + 0x08 */
623         volatile u32 sr;                /* GPT + Timer# * 0x10 + 0x0c */
624 };
625
626 struct mpc5xxx_gpt_0_7 {
627         struct mpc5xxx_gpt gpt0;
628         struct mpc5xxx_gpt gpt1;
629         struct mpc5xxx_gpt gpt2;
630         struct mpc5xxx_gpt gpt3;
631         struct mpc5xxx_gpt gpt4;
632         struct mpc5xxx_gpt gpt5;
633         struct mpc5xxx_gpt gpt6;
634         struct mpc5xxx_gpt gpt7;
635 };
636
637 struct mscan_buffer {
638         volatile u8  idr[0x8];          /* 0x00 */
639         volatile u8  dsr[0x10];         /* 0x08 */
640         volatile u8  dlr;               /* 0x18 */
641         volatile u8  tbpr;              /* 0x19 */      /* This register is not applicable for receive buffers */
642         volatile u16 rsrv1;             /* 0x1A */
643         volatile u8  tsrh;              /* 0x1C */
644         volatile u8  tsrl;              /* 0x1D */
645         volatile u16 rsrv2;             /* 0x1E */
646 };
647
648 struct mpc5xxx_mscan {
649         volatile u8  canctl0;           /* MSCAN + 0x00 */
650         volatile u8  canctl1;           /* MSCAN + 0x01 */
651         volatile u16 rsrv1;             /* MSCAN + 0x02 */
652         volatile u8  canbtr0;           /* MSCAN + 0x04 */
653         volatile u8  canbtr1;           /* MSCAN + 0x05 */
654         volatile u16 rsrv2;             /* MSCAN + 0x06 */
655         volatile u8  canrflg;           /* MSCAN + 0x08 */
656         volatile u8  canrier;           /* MSCAN + 0x09 */
657         volatile u16 rsrv3;             /* MSCAN + 0x0A */
658         volatile u8  cantflg;           /* MSCAN + 0x0C */
659         volatile u8  cantier;           /* MSCAN + 0x0D */
660         volatile u16 rsrv4;             /* MSCAN + 0x0E */
661         volatile u8  cantarq;           /* MSCAN + 0x10 */
662         volatile u8  cantaak;           /* MSCAN + 0x11 */
663         volatile u16 rsrv5;             /* MSCAN + 0x12 */
664         volatile u8  cantbsel;          /* MSCAN + 0x14 */
665         volatile u8  canidac;           /* MSCAN + 0x15 */
666         volatile u16 rsrv6[3];          /* MSCAN + 0x16 */
667         volatile u8  canrxerr;          /* MSCAN + 0x1C */
668         volatile u8  cantxerr;          /* MSCAN + 0x1D */
669         volatile u16 rsrv7;             /* MSCAN + 0x1E */
670         volatile u8  canidar0;          /* MSCAN + 0x20 */
671         volatile u8  canidar1;          /* MSCAN + 0x21 */
672         volatile u16 rsrv8;             /* MSCAN + 0x22 */
673         volatile u8  canidar2;          /* MSCAN + 0x24 */
674         volatile u8  canidar3;          /* MSCAN + 0x25 */
675         volatile u16 rsrv9;             /* MSCAN + 0x26 */
676         volatile u8  canidmr0;          /* MSCAN + 0x28 */
677         volatile u8  canidmr1;          /* MSCAN + 0x29 */
678         volatile u16 rsrv10;            /* MSCAN + 0x2A */
679         volatile u8  canidmr2;          /* MSCAN + 0x2C */
680         volatile u8  canidmr3;          /* MSCAN + 0x2D */
681         volatile u16 rsrv11;            /* MSCAN + 0x2E */
682         volatile u8  canidar4;          /* MSCAN + 0x30 */
683         volatile u8  canidar5;          /* MSCAN + 0x31 */
684         volatile u16 rsrv12;            /* MSCAN + 0x32 */
685         volatile u8  canidar6;          /* MSCAN + 0x34 */
686         volatile u8  canidar7;          /* MSCAN + 0x35 */
687         volatile u16 rsrv13;            /* MSCAN + 0x36 */
688         volatile u8  canidmr4;          /* MSCAN + 0x38 */
689         volatile u8  canidmr5;          /* MSCAN + 0x39 */
690         volatile u16 rsrv14;            /* MSCAN + 0x3A */
691         volatile u8  canidmr6;          /* MSCAN + 0x3C */
692         volatile u8  canidmr7;          /* MSCAN + 0x3D */
693         volatile u16 rsrv15;            /* MSCAN + 0x3E */
694
695         struct mscan_buffer canrxfg;    /* MSCAN + 0x40 */    /* Foreground receive buffer */
696         struct mscan_buffer cantxfg;    /* MSCAN + 0x60 */    /* Foreground transmit buffer */
697         };
698
699 /* function prototypes */
700 void loadtask(int basetask, int tasks);
701
702 #endif /* __ASSEMBLY__ */
703
704 #endif /* __ASMPPC_MPC5XXX_H */