git.sur5r.net Git - openocd/blob - src/target/arm_adi_v5.c

   1 /***************************************************************************
   2  *   Copyright (C) 2006 by Magnus Lundin                                   *
   3  *   lundin@mlu.mine.nu                                                    *
   4  *                                                                         *
   5  *   Copyright (C) 2008 by Spencer Oliver                                  *
   6  *   spen@spen-soft.co.uk                                                  *
   7  *                                                                         *
   8  *   Copyright (C) 2009-2010 by Oyvind Harboe                              *
   9  *   oyvind.harboe@zylin.com                                               *
  10  *                                                                         *
  11  *   Copyright (C) 2009-2010 by David Brownell                             *
  12  *                                                                         *
  13  *   Copyright (C) 2013 by Andreas Fritiofson                              *
  14  *   andreas.fritiofson@gmail.com                                          *
  15  *                                                                         *
  16  *   This program is free software; you can redistribute it and/or modify  *
  17  *   it under the terms of the GNU General Public License as published by  *
  18  *   the Free Software Foundation; either version 2 of the License, or     *
  19  *   (at your option) any later version.                                   *
  20  *                                                                         *
  21  *   This program is distributed in the hope that it will be useful,       *
  22  *   but WITHOUT ANY WARRANTY; without even the implied warranty of        *
  23  *   MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the         *
  24  *   GNU General Public License for more details.                          *
  25  *                                                                         *
  26  *   You should have received a copy of the GNU General Public License     *
  27  *   along with this program.  If not, see <http://www.gnu.org/licenses/>. *
  28  ***************************************************************************/
  29
  30 /**
  31  * @file
  32  * This file implements support for the ARM Debug Interface version 5 (ADIv5)
  33  * debugging architecture.  Compared with previous versions, this includes
  34  * a low pin-count Serial Wire Debug (SWD) alternative to JTAG for message
  35  * transport, and focusses on memory mapped resources as defined by the
  36  * CoreSight architecture.
  37  *
  38  * A key concept in ADIv5 is the Debug Access Port, or DAP.  A DAP has two
  39  * basic components:  a Debug Port (DP) transporting messages to and from a
  40  * debugger, and an Access Port (AP) accessing resources.  Three types of DP
  41  * are defined.  One uses only JTAG for communication, and is called JTAG-DP.
  42  * One uses only SWD for communication, and is called SW-DP.  The third can
  43  * use either SWD or JTAG, and is called SWJ-DP.  The most common type of AP
  44  * is used to access memory mapped resources and is called a MEM-AP.  Also a
  45  * JTAG-AP is also defined, bridging to JTAG resources; those are uncommon.
  46  *
  47  * This programming interface allows DAP pipelined operations through a
  48  * transaction queue.  This primarily affects AP operations (such as using
  49  * a MEM-AP to access memory or registers).  If the current transaction has
  50  * not finished by the time the next one must begin, and the ORUNDETECT bit
  51  * is set in the DP_CTRL_STAT register, the SSTICKYORUN status is set and
  52  * further AP operations will fail.  There are two basic methods to avoid
  53  * such overrun errors.  One involves polling for status instead of using
  54  * transaction piplining.  The other involves adding delays to ensure the
  55  * AP has enough time to complete one operation before starting the next
  56  * one.  (For JTAG these delays are controlled by memaccess_tck.)
  57  */
  58
  59 /*
  60  * Relevant specifications from ARM include:
  61  *
  62  * ARM(tm) Debug Interface v5 Architecture Specification    ARM IHI 0031A
  63  * CoreSight(tm) v1.0 Architecture Specification            ARM IHI 0029B
  64  *
  65  * CoreSight(tm) DAP-Lite TRM, ARM DDI 0316D
  66  * Cortex-M3(tm) TRM, ARM DDI 0337G
  67  */
  68
  69 #ifdef HAVE_CONFIG_H
  70 #include "config.h"
  71 #endif
  72
  73 #include "jtag/interface.h"
  74 #include "arm.h"
  75 #include "arm_adi_v5.h"
  76 #include <helper/jep106.h>
  77 #include <helper/time_support.h>
  78 #include <helper/list.h>
  79
  80 /* ARM ADI Specification requires at least 10 bits used for TAR autoincrement  */
  81
  82 /*
  83         uint32_t tar_block_size(uint32_t address)
  84         Return the largest block starting at address that does not cross a tar block size alignment boundary
  85 */
  86 static uint32_t max_tar_block_size(uint32_t tar_autoincr_block, uint32_t address)
  87 {
  88         return tar_autoincr_block - ((tar_autoincr_block - 1) & address);
  89 }
  90
  91 /***************************************************************************
  92  *                                                                         *
  93  * DP and MEM-AP  register access  through APACC and DPACC                 *
  94  *                                                                         *
  95 ***************************************************************************/
  96
  97 static int mem_ap_setup_csw(struct adiv5_ap *ap, uint32_t csw)
  98 {
  99         csw = csw | CSW_DBGSWENABLE | CSW_MASTER_DEBUG | CSW_HPROT |
 100                 ap->csw_default;
 101
 102         if (csw != ap->csw_value) {
 103                 /* LOG_DEBUG("DAP: Set CSW %x",csw); */
 104                 int retval = dap_queue_ap_write(ap, MEM_AP_REG_CSW, csw);
 105                 if (retval != ERROR_OK)
 106                         return retval;
 107                 ap->csw_value = csw;
 108         }
 109         return ERROR_OK;
 110 }
 111
 112 static int mem_ap_setup_tar(struct adiv5_ap *ap, uint32_t tar)
 113 {
 114         if (tar != ap->tar_value ||
 115                         (ap->csw_value & CSW_ADDRINC_MASK)) {
 116                 /* LOG_DEBUG("DAP: Set TAR %x",tar); */
 117                 int retval = dap_queue_ap_write(ap, MEM_AP_REG_TAR, tar);
 118                 if (retval != ERROR_OK)
 119                         return retval;
 120                 ap->tar_value = tar;
 121         }
 122         return ERROR_OK;
 123 }
 124
 125 /**
 126  * Queue transactions setting up transfer parameters for the
 127  * currently selected MEM-AP.
 128  *
 129  * Subsequent transfers using registers like MEM_AP_REG_DRW or MEM_AP_REG_BD2
 130  * initiate data reads or writes using memory or peripheral addresses.
 131  * If the CSW is configured for it, the TAR may be automatically
 132  * incremented after each transfer.
 133  *
 134  * @param ap The MEM-AP.
 135  * @param csw MEM-AP Control/Status Word (CSW) register to assign.  If this
 136  *      matches the cached value, the register is not changed.
 137  * @param tar MEM-AP Transfer Address Register (TAR) to assign.  If this
 138  *      matches the cached address, the register is not changed.
 139  *
 140  * @return ERROR_OK if the transaction was properly queued, else a fault code.
 141  */
 142 static int mem_ap_setup_transfer(struct adiv5_ap *ap, uint32_t csw, uint32_t tar)
 143 {
 144         int retval;
 145         retval = mem_ap_setup_csw(ap, csw);
 146         if (retval != ERROR_OK)
 147                 return retval;
 148         retval = mem_ap_setup_tar(ap, tar);
 149         if (retval != ERROR_OK)
 150                 return retval;
 151         return ERROR_OK;
 152 }
 153
 154 /**
 155  * Asynchronous (queued) read of a word from memory or a system register.
 156  *
 157  * @param ap The MEM-AP to access.
 158  * @param address Address of the 32-bit word to read; it must be
 159  *      readable by the currently selected MEM-AP.
 160  * @param value points to where the word will be stored when the
 161  *      transaction queue is flushed (assuming no errors).
 162  *
 163  * @return ERROR_OK for success.  Otherwise a fault code.
 164  */
 165 int mem_ap_read_u32(struct adiv5_ap *ap, uint32_t address,
 166                 uint32_t *value)
 167 {
 168         int retval;
 169
 170         /* Use banked addressing (REG_BDx) to avoid some link traffic
 171          * (updating TAR) when reading several consecutive addresses.
 172          */
 173         retval = mem_ap_setup_transfer(ap, CSW_32BIT | CSW_ADDRINC_OFF,
 174                         address & 0xFFFFFFF0);
 175         if (retval != ERROR_OK)
 176                 return retval;
 177
 178         return dap_queue_ap_read(ap, MEM_AP_REG_BD0 | (address & 0xC), value);
 179 }
 180
 181 /**
 182  * Synchronous read of a word from memory or a system register.
 183  * As a side effect, this flushes any queued transactions.
 184  *
 185  * @param ap The MEM-AP to access.
 186  * @param address Address of the 32-bit word to read; it must be
 187  *      readable by the currently selected MEM-AP.
 188  * @param value points to where the result will be stored.
 189  *
 190  * @return ERROR_OK for success; *value holds the result.
 191  * Otherwise a fault code.
 192  */
 193 int mem_ap_read_atomic_u32(struct adiv5_ap *ap, uint32_t address,
 194                 uint32_t *value)
 195 {
 196         int retval;
 197
 198         retval = mem_ap_read_u32(ap, address, value);
 199         if (retval != ERROR_OK)
 200                 return retval;
 201
 202         return dap_run(ap->dap);
 203 }
 204
 205 /**
 206  * Asynchronous (queued) write of a word to memory or a system register.
 207  *
 208  * @param ap The MEM-AP to access.
 209  * @param address Address to be written; it must be writable by
 210  *      the currently selected MEM-AP.
 211  * @param value Word that will be written to the address when transaction
 212  *      queue is flushed (assuming no errors).
 213  *
 214  * @return ERROR_OK for success.  Otherwise a fault code.
 215  */
 216 int mem_ap_write_u32(struct adiv5_ap *ap, uint32_t address,
 217                 uint32_t value)
 218 {
 219         int retval;
 220
 221         /* Use banked addressing (REG_BDx) to avoid some link traffic
 222          * (updating TAR) when writing several consecutive addresses.
 223          */
 224         retval = mem_ap_setup_transfer(ap, CSW_32BIT | CSW_ADDRINC_OFF,
 225                         address & 0xFFFFFFF0);
 226         if (retval != ERROR_OK)
 227                 return retval;
 228
 229         return dap_queue_ap_write(ap, MEM_AP_REG_BD0 | (address & 0xC),
 230                         value);
 231 }
 232
 233 /**
 234  * Synchronous write of a word to memory or a system register.
 235  * As a side effect, this flushes any queued transactions.
 236  *
 237  * @param ap The MEM-AP to access.
 238  * @param address Address to be written; it must be writable by
 239  *      the currently selected MEM-AP.
 240  * @param value Word that will be written.
 241  *
 242  * @return ERROR_OK for success; the data was written.  Otherwise a fault code.
 243  */
 244 int mem_ap_write_atomic_u32(struct adiv5_ap *ap, uint32_t address,
 245                 uint32_t value)
 246 {
 247         int retval = mem_ap_write_u32(ap, address, value);
 248
 249         if (retval != ERROR_OK)
 250                 return retval;
 251
 252         return dap_run(ap->dap);
 253 }
 254
 255 /**
 256  * Synchronous write of a block of memory, using a specific access size.
 257  *
 258  * @param ap The MEM-AP to access.
 259  * @param buffer The data buffer to write. No particular alignment is assumed.
 260  * @param size Which access size to use, in bytes. 1, 2 or 4.
 261  * @param count The number of writes to do (in size units, not bytes).
 262  * @param address Address to be written; it must be writable by the currently selected MEM-AP.
 263  * @param addrinc Whether the target address should be increased for each write or not. This
 264  *  should normally be true, except when writing to e.g. a FIFO.
 265  * @return ERROR_OK on success, otherwise an error code.
 266  */
 267 static int mem_ap_write(struct adiv5_ap *ap, const uint8_t *buffer, uint32_t size, uint32_t count,
 268                 uint32_t address, bool addrinc)
 269 {
 270         struct adiv5_dap *dap = ap->dap;
 271         size_t nbytes = size * count;
 272         const uint32_t csw_addrincr = addrinc ? CSW_ADDRINC_SINGLE : CSW_ADDRINC_OFF;
 273         uint32_t csw_size;
 274         uint32_t addr_xor;
 275         int retval;
 276
 277         /* TI BE-32 Quirks mode:
 278          * Writes on big-endian TMS570 behave very strangely. Observed behavior:
 279          *   size   write address   bytes written in order
 280          *   4      TAR ^ 0         (val >> 24), (val >> 16), (val >> 8), (val)
 281          *   2      TAR ^ 2         (val >> 8), (val)
 282          *   1      TAR ^ 3         (val)
 283          * For example, if you attempt to write a single byte to address 0, the processor
 284          * will actually write a byte to address 3.
 285          *
 286          * To make writes of size < 4 work as expected, we xor a value with the address before
 287          * setting the TAP, and we set the TAP after every transfer rather then relying on
 288          * address increment. */
 289
 290         if (size == 4) {
 291                 csw_size = CSW_32BIT;
 292                 addr_xor = 0;
 293         } else if (size == 2) {
 294                 csw_size = CSW_16BIT;
 295                 addr_xor = dap->ti_be_32_quirks ? 2 : 0;
 296         } else if (size == 1) {
 297                 csw_size = CSW_8BIT;
 298                 addr_xor = dap->ti_be_32_quirks ? 3 : 0;
 299         } else {
 300                 return ERROR_TARGET_UNALIGNED_ACCESS;
 301         }
 302
 303         if (ap->unaligned_access_bad && (address % size != 0))
 304                 return ERROR_TARGET_UNALIGNED_ACCESS;
 305
 306         retval = mem_ap_setup_tar(ap, address ^ addr_xor);
 307         if (retval != ERROR_OK)
 308                 return retval;
 309
 310         while (nbytes > 0) {
 311                 uint32_t this_size = size;
 312
 313                 /* Select packed transfer if possible */
 314                 if (addrinc && ap->packed_transfers && nbytes >= 4
 315                                 && max_tar_block_size(ap->tar_autoincr_block, address) >= 4) {
 316                         this_size = 4;
 317                         retval = mem_ap_setup_csw(ap, csw_size | CSW_ADDRINC_PACKED);
 318                 } else {
 319                         retval = mem_ap_setup_csw(ap, csw_size | csw_addrincr);
 320                 }
 321
 322                 if (retval != ERROR_OK)
 323                         break;
 324
 325                 /* How many source bytes each transfer will consume, and their location in the DRW,
 326                  * depends on the type of transfer and alignment. See ARM document IHI0031C. */
 327                 uint32_t outvalue = 0;
 328                 if (dap->ti_be_32_quirks) {
 329                         switch (this_size) {
 330                         case 4:
 331                                 outvalue |= (uint32_t)*buffer++ << 8 * (3 ^ (address++ & 3) ^ addr_xor);
 332                                 outvalue |= (uint32_t)*buffer++ << 8 * (3 ^ (address++ & 3) ^ addr_xor);
 333                                 outvalue |= (uint32_t)*buffer++ << 8 * (3 ^ (address++ & 3) ^ addr_xor);
 334                                 outvalue |= (uint32_t)*buffer++ << 8 * (3 ^ (address++ & 3) ^ addr_xor);
 335                                 break;
 336                         case 2:
 337                                 outvalue |= (uint32_t)*buffer++ << 8 * (1 ^ (address++ & 3) ^ addr_xor);
 338                                 outvalue |= (uint32_t)*buffer++ << 8 * (1 ^ (address++ & 3) ^ addr_xor);
 339                                 break;
 340                         case 1:
 341                                 outvalue |= (uint32_t)*buffer++ << 8 * (0 ^ (address++ & 3) ^ addr_xor);
 342                                 break;
 343                         }
 344                 } else {
 345                         switch (this_size) {
 346                         case 4:
 347                                 outvalue |= (uint32_t)*buffer++ << 8 * (address++ & 3);
 348                                 outvalue |= (uint32_t)*buffer++ << 8 * (address++ & 3);
 349                         case 2:
 350                                 outvalue |= (uint32_t)*buffer++ << 8 * (address++ & 3);
 351                         case 1:
 352                                 outvalue |= (uint32_t)*buffer++ << 8 * (address++ & 3);
 353                         }
 354                 }
 355
 356                 nbytes -= this_size;
 357
 358                 retval = dap_queue_ap_write(ap, MEM_AP_REG_DRW, outvalue);
 359                 if (retval != ERROR_OK)
 360                         break;
 361
 362                 /* Rewrite TAR if it wrapped or we're xoring addresses */
 363                 if (addrinc && (addr_xor || (address % ap->tar_autoincr_block < size && nbytes > 0))) {
 364                         retval = mem_ap_setup_tar(ap, address ^ addr_xor);
 365                         if (retval != ERROR_OK)
 366                                 break;
 367                 }
 368         }
 369
 370         /* REVISIT: Might want to have a queued version of this function that does not run. */
 371         if (retval == ERROR_OK)
 372                 retval = dap_run(dap);
 373
 374         if (retval != ERROR_OK) {
 375                 uint32_t tar;
 376                 if (dap_queue_ap_read(ap, MEM_AP_REG_TAR, &tar) == ERROR_OK
 377                                 && dap_run(dap) == ERROR_OK)
 378                         LOG_ERROR("Failed to write memory at 0x%08"PRIx32, tar);
 379                 else
 380                         LOG_ERROR("Failed to write memory and, additionally, failed to find out where");
 381         }
 382
 383         return retval;
 384 }
 385
 386 /**
 387  * Synchronous read of a block of memory, using a specific access size.
 388  *
 389  * @param ap The MEM-AP to access.
 390  * @param buffer The data buffer to receive the data. No particular alignment is assumed.
 391  * @param size Which access size to use, in bytes. 1, 2 or 4.
 392  * @param count The number of reads to do (in size units, not bytes).
 393  * @param address Address to be read; it must be readable by the currently selected MEM-AP.
 394  * @param addrinc Whether the target address should be increased after each read or not. This
 395  *  should normally be true, except when reading from e.g. a FIFO.
 396  * @return ERROR_OK on success, otherwise an error code.
 397  */
 398 static int mem_ap_read(struct adiv5_ap *ap, uint8_t *buffer, uint32_t size, uint32_t count,
 399                 uint32_t adr, bool addrinc)
 400 {
 401         struct adiv5_dap *dap = ap->dap;
 402         size_t nbytes = size * count;
 403         const uint32_t csw_addrincr = addrinc ? CSW_ADDRINC_SINGLE : CSW_ADDRINC_OFF;
 404         uint32_t csw_size;
 405         uint32_t address = adr;
 406         int retval;
 407
 408         /* TI BE-32 Quirks mode:
 409          * Reads on big-endian TMS570 behave strangely differently than writes.
 410          * They read from the physical address requested, but with DRW byte-reversed.
 411          * For example, a byte read from address 0 will place the result in the high bytes of DRW.
 412          * Also, packed 8-bit and 16-bit transfers seem to sometimes return garbage in some bytes,
 413          * so avoid them. */
 414
 415         if (size == 4)
 416                 csw_size = CSW_32BIT;
 417         else if (size == 2)
 418                 csw_size = CSW_16BIT;
 419         else if (size == 1)
 420                 csw_size = CSW_8BIT;
 421         else
 422                 return ERROR_TARGET_UNALIGNED_ACCESS;
 423
 424         if (ap->unaligned_access_bad && (adr % size != 0))
 425                 return ERROR_TARGET_UNALIGNED_ACCESS;
 426
 427         /* Allocate buffer to hold the sequence of DRW reads that will be made. This is a significant
 428          * over-allocation if packed transfers are going to be used, but determining the real need at
 429          * this point would be messy. */
 430         uint32_t *read_buf = malloc(count * sizeof(uint32_t));
 431         uint32_t *read_ptr = read_buf;
 432         if (read_buf == NULL) {
 433                 LOG_ERROR("Failed to allocate read buffer");
 434                 return ERROR_FAIL;
 435         }
 436
 437         retval = mem_ap_setup_tar(ap, address);
 438         if (retval != ERROR_OK) {
 439                 free(read_buf);
 440                 return retval;
 441         }
 442
 443         /* Queue up all reads. Each read will store the entire DRW word in the read buffer. How many
 444          * useful bytes it contains, and their location in the word, depends on the type of transfer
 445          * and alignment. */
 446         while (nbytes > 0) {
 447                 uint32_t this_size = size;
 448
 449                 /* Select packed transfer if possible */
 450                 if (addrinc && ap->packed_transfers && nbytes >= 4
 451                                 && max_tar_block_size(ap->tar_autoincr_block, address) >= 4) {
 452                         this_size = 4;
 453                         retval = mem_ap_setup_csw(ap, csw_size | CSW_ADDRINC_PACKED);
 454                 } else {
 455                         retval = mem_ap_setup_csw(ap, csw_size | csw_addrincr);
 456                 }
 457                 if (retval != ERROR_OK)
 458                         break;
 459
 460                 retval = dap_queue_ap_read(ap, MEM_AP_REG_DRW, read_ptr++);
 461                 if (retval != ERROR_OK)
 462                         break;
 463
 464                 nbytes -= this_size;
 465                 address += this_size;
 466
 467                 /* Rewrite TAR if it wrapped */
 468                 if (addrinc && address % ap->tar_autoincr_block < size && nbytes > 0) {
 469                         retval = mem_ap_setup_tar(ap, address);
 470                         if (retval != ERROR_OK)
 471                                 break;
 472                 }
 473         }
 474
 475         if (retval == ERROR_OK)
 476                 retval = dap_run(dap);
 477
 478         /* Restore state */
 479         address = adr;
 480         nbytes = size * count;
 481         read_ptr = read_buf;
 482
 483         /* If something failed, read TAR to find out how much data was successfully read, so we can
 484          * at least give the caller what we have. */
 485         if (retval != ERROR_OK) {
 486                 uint32_t tar;
 487                 if (dap_queue_ap_read(ap, MEM_AP_REG_TAR, &tar) == ERROR_OK
 488                                 && dap_run(dap) == ERROR_OK) {
 489                         LOG_ERROR("Failed to read memory at 0x%08"PRIx32, tar);
 490                         if (nbytes > tar - address)
 491                                 nbytes = tar - address;
 492                 } else {
 493                         LOG_ERROR("Failed to read memory and, additionally, failed to find out where");
 494                         nbytes = 0;
 495                 }
 496         }
 497
 498         /* Replay loop to populate caller's buffer from the correct word and byte lane */
 499         while (nbytes > 0) {
 500                 uint32_t this_size = size;
 501
 502                 if (addrinc && ap->packed_transfers && nbytes >= 4
 503                                 && max_tar_block_size(ap->tar_autoincr_block, address) >= 4) {
 504                         this_size = 4;
 505                 }
 506
 507                 if (dap->ti_be_32_quirks) {
 508                         switch (this_size) {
 509                         case 4:
 510                                 *buffer++ = *read_ptr >> 8 * (3 - (address++ & 3));
 511                                 *buffer++ = *read_ptr >> 8 * (3 - (address++ & 3));
 512                         case 2:
 513                                 *buffer++ = *read_ptr >> 8 * (3 - (address++ & 3));
 514                         case 1:
 515                                 *buffer++ = *read_ptr >> 8 * (3 - (address++ & 3));
 516                         }
 517                 } else {
 518                         switch (this_size) {
 519                         case 4:
 520                                 *buffer++ = *read_ptr >> 8 * (address++ & 3);
 521                                 *buffer++ = *read_ptr >> 8 * (address++ & 3);
 522                         case 2:
 523                                 *buffer++ = *read_ptr >> 8 * (address++ & 3);
 524                         case 1:
 525                                 *buffer++ = *read_ptr >> 8 * (address++ & 3);
 526                         }
 527                 }
 528
 529                 read_ptr++;
 530                 nbytes -= this_size;
 531         }
 532
 533         free(read_buf);
 534         return retval;
 535 }
 536
 537 int mem_ap_read_buf(struct adiv5_ap *ap,
 538                 uint8_t *buffer, uint32_t size, uint32_t count, uint32_t address)
 539 {
 540         return mem_ap_read(ap, buffer, size, count, address, true);
 541 }
 542
 543 int mem_ap_write_buf(struct adiv5_ap *ap,
 544                 const uint8_t *buffer, uint32_t size, uint32_t count, uint32_t address)
 545 {
 546         return mem_ap_write(ap, buffer, size, count, address, true);
 547 }
 548
 549 int mem_ap_read_buf_noincr(struct adiv5_ap *ap,
 550                 uint8_t *buffer, uint32_t size, uint32_t count, uint32_t address)
 551 {
 552         return mem_ap_read(ap, buffer, size, count, address, false);
 553 }
 554
 555 int mem_ap_write_buf_noincr(struct adiv5_ap *ap,
 556                 const uint8_t *buffer, uint32_t size, uint32_t count, uint32_t address)
 557 {
 558         return mem_ap_write(ap, buffer, size, count, address, false);
 559 }
 560
 561 /*--------------------------------------------------------------------------*/
 562
 563
 564 #define DAP_POWER_DOMAIN_TIMEOUT (10)
 565
 566 /* FIXME don't import ... just initialize as
 567  * part of DAP transport setup
 568 */
 569 extern const struct dap_ops jtag_dp_ops;
 570
 571 /*--------------------------------------------------------------------------*/
 572
 573 /**
 574  * Create a new DAP
 575  */
 576 struct adiv5_dap *dap_init(void)
 577 {
 578         struct adiv5_dap *dap = calloc(1, sizeof(struct adiv5_dap));
 579         int i;
 580         /* Set up with safe defaults */
 581         for (i = 0; i <= 255; i++) {
 582                 dap->ap[i].dap = dap;
 583                 dap->ap[i].ap_num = i;
 584                 /* memaccess_tck max is 255 */
 585                 dap->ap[i].memaccess_tck = 255;
 586                 /* Number of bits for tar autoincrement, impl. dep. at least 10 */
 587                 dap->ap[i].tar_autoincr_block = (1<<10);
 588         }
 589         INIT_LIST_HEAD(&dap->cmd_journal);
 590         return dap;
 591 }
 592
 593 /**
 594  * Initialize a DAP.  This sets up the power domains, prepares the DP
 595  * for further use and activates overrun checking.
 596  *
 597  * @param dap The DAP being initialized.
 598  */
 599 int dap_dp_init(struct adiv5_dap *dap)
 600 {
 601         int retval;
 602
 603         LOG_DEBUG(" ");
 604         /* JTAG-DP or SWJ-DP, in JTAG mode
 605          * ... for SWD mode this is patched as part
 606          * of link switchover
 607          * FIXME: This should already be setup by the respective transport specific DAP creation.
 608          */
 609         if (!dap->ops)
 610                 dap->ops = &jtag_dp_ops;
 611
 612         dap->select = DP_SELECT_INVALID;
 613         dap->last_read = NULL;
 614
 615         for (size_t i = 0; i < 30; i++) {
 616                 /* DP initialization */
 617
 618                 retval = dap_dp_read_atomic(dap, DP_CTRL_STAT, NULL);
 619                 if (retval == ERROR_OK)
 620                         break;
 621         }
 622
 623         retval = dap_queue_dp_write(dap, DP_CTRL_STAT, SSTICKYERR);
 624         if (retval != ERROR_OK)
 625                 return retval;
 626
 627         retval = dap_queue_dp_read(dap, DP_CTRL_STAT, NULL);
 628         if (retval != ERROR_OK)
 629                 return retval;
 630
 631         dap->dp_ctrl_stat = CDBGPWRUPREQ | CSYSPWRUPREQ;
 632         retval = dap_queue_dp_write(dap, DP_CTRL_STAT, dap->dp_ctrl_stat);
 633         if (retval != ERROR_OK)
 634                 return retval;
 635
 636         /* Check that we have debug power domains activated */
 637         LOG_DEBUG("DAP: wait CDBGPWRUPACK");
 638         retval = dap_dp_poll_register(dap, DP_CTRL_STAT,
 639                                       CDBGPWRUPACK, CDBGPWRUPACK,
 640                                       DAP_POWER_DOMAIN_TIMEOUT);
 641         if (retval != ERROR_OK)
 642                 return retval;
 643
 644         LOG_DEBUG("DAP: wait CSYSPWRUPACK");
 645         retval = dap_dp_poll_register(dap, DP_CTRL_STAT,
 646                                       CSYSPWRUPACK, CSYSPWRUPACK,
 647                                       DAP_POWER_DOMAIN_TIMEOUT);
 648         if (retval != ERROR_OK)
 649                 return retval;
 650
 651         retval = dap_queue_dp_read(dap, DP_CTRL_STAT, NULL);
 652         if (retval != ERROR_OK)
 653                 return retval;
 654
 655         /* With debug power on we can activate OVERRUN checking */
 656         dap->dp_ctrl_stat = CDBGPWRUPREQ | CSYSPWRUPREQ | CORUNDETECT;
 657         retval = dap_queue_dp_write(dap, DP_CTRL_STAT, dap->dp_ctrl_stat);
 658         if (retval != ERROR_OK)
 659                 return retval;
 660         retval = dap_queue_dp_read(dap, DP_CTRL_STAT, NULL);
 661         if (retval != ERROR_OK)
 662                 return retval;
 663
 664         retval = dap_run(dap);
 665         if (retval != ERROR_OK)
 666                 return retval;
 667
 668         return retval;
 669 }
 670
 671 /**
 672  * Initialize a DAP.  This sets up the power domains, prepares the DP
 673  * for further use, and arranges to use AP #0 for all AP operations
 674  * until dap_ap-select() changes that policy.
 675  *
 676  * @param ap The MEM-AP being initialized.
 677  */
 678 int mem_ap_init(struct adiv5_ap *ap)
 679 {
 680         /* check that we support packed transfers */
 681         uint32_t csw, cfg;
 682         int retval;
 683         struct adiv5_dap *dap = ap->dap;
 684
 685         retval = mem_ap_setup_transfer(ap, CSW_8BIT | CSW_ADDRINC_PACKED, 0);
 686         if (retval != ERROR_OK)
 687                 return retval;
 688
 689         retval = dap_queue_ap_read(ap, MEM_AP_REG_CSW, &csw);
 690         if (retval != ERROR_OK)
 691                 return retval;
 692
 693         retval = dap_queue_ap_read(ap, MEM_AP_REG_CFG, &cfg);
 694         if (retval != ERROR_OK)
 695                 return retval;
 696
 697         retval = dap_run(dap);
 698         if (retval != ERROR_OK)
 699                 return retval;
 700
 701         if (csw & CSW_ADDRINC_PACKED)
 702                 ap->packed_transfers = true;
 703         else
 704                 ap->packed_transfers = false;
 705
 706         /* Packed transfers on TI BE-32 processors do not work correctly in
 707          * many cases. */
 708         if (dap->ti_be_32_quirks)
 709                 ap->packed_transfers = false;
 710
 711         LOG_DEBUG("MEM_AP Packed Transfers: %s",
 712                         ap->packed_transfers ? "enabled" : "disabled");
 713
 714         /* The ARM ADI spec leaves implementation-defined whether unaligned
 715          * memory accesses work, only work partially, or cause a sticky error.
 716          * On TI BE-32 processors, reads seem to return garbage in some bytes
 717          * and unaligned writes seem to cause a sticky error.
 718          * TODO: it would be nice to have a way to detect whether unaligned
 719          * operations are supported on other processors. */
 720         ap->unaligned_access_bad = dap->ti_be_32_quirks;
 721
 722         LOG_DEBUG("MEM_AP CFG: large data %d, long address %d, big-endian %d",
 723                         !!(cfg & 0x04), !!(cfg & 0x02), !!(cfg & 0x01));
 724
 725         return ERROR_OK;
 726 }
 727
 728 /* CID interpretation -- see ARM IHI 0029B section 3
 729  * and ARM IHI 0031A table 13-3.
 730  */
 731 static const char *class_description[16] = {
 732         "Reserved", "ROM table", "Reserved", "Reserved",
 733         "Reserved", "Reserved", "Reserved", "Reserved",
 734         "Reserved", "CoreSight component", "Reserved", "Peripheral Test Block",
 735         "Reserved", "OptimoDE DESS",
 736         "Generic IP component", "PrimeCell or System component"
 737 };
 738
 739 static bool is_dap_cid_ok(uint32_t cid)
 740 {
 741         return (cid & 0xffff0fff) == 0xb105000d;
 742 }
 743
 744 /*
 745  * This function checks the ID for each access port to find the requested Access Port type
 746  */
 747 int dap_find_ap(struct adiv5_dap *dap, enum ap_type type_to_find, struct adiv5_ap **ap_out)
 748 {
 749         int ap_num;
 750
 751         /* Maximum AP number is 255 since the SELECT register is 8 bits */
 752         for (ap_num = 0; ap_num <= 255; ap_num++) {
 753
 754                 /* read the IDR register of the Access Port */
 755                 uint32_t id_val = 0;
 756
 757                 int retval = dap_queue_ap_read(dap_ap(dap, ap_num), AP_REG_IDR, &id_val);
 758                 if (retval != ERROR_OK)
 759                         return retval;
 760
 761                 retval = dap_run(dap);
 762
 763                 /* IDR bits:
 764                  * 31-28 : Revision
 765                  * 27-24 : JEDEC bank (0x4 for ARM)
 766                  * 23-17 : JEDEC code (0x3B for ARM)
 767                  * 16-13 : Class (0b1000=Mem-AP)
 768                  * 12-8  : Reserved
 769                  *  7-4  : AP Variant (non-zero for JTAG-AP)
 770                  *  3-0  : AP Type (0=JTAG-AP 1=AHB-AP 2=APB-AP 4=AXI-AP)
 771                  */
 772
 773                 /* Reading register for a non-existant AP should not cause an error,
 774                  * but just to be sure, try to continue searching if an error does happen.
 775                  */
 776                 if ((retval == ERROR_OK) &&                  /* Register read success */
 777                         ((id_val & IDR_JEP106) == IDR_JEP106_ARM) && /* Jedec codes match */
 778                         ((id_val & IDR_TYPE) == type_to_find)) {      /* type matches*/
 779
 780                         LOG_DEBUG("Found %s at AP index: %d (IDR=0x%08" PRIX32 ")",
 781                                                 (type_to_find == AP_TYPE_AHB_AP)  ? "AHB-AP"  :
 782                                                 (type_to_find == AP_TYPE_APB_AP)  ? "APB-AP"  :
 783                                                 (type_to_find == AP_TYPE_AXI_AP)  ? "AXI-AP"  :
 784                                                 (type_to_find == AP_TYPE_JTAG_AP) ? "JTAG-AP" : "Unknown",
 785                                                 ap_num, id_val);
 786
 787                         *ap_out = &dap->ap[ap_num];
 788                         return ERROR_OK;
 789                 }
 790         }
 791
 792         LOG_DEBUG("No %s found",
 793                                 (type_to_find == AP_TYPE_AHB_AP)  ? "AHB-AP"  :
 794                                 (type_to_find == AP_TYPE_APB_AP)  ? "APB-AP"  :
 795                                 (type_to_find == AP_TYPE_AXI_AP)  ? "AXI-AP"  :
 796                                 (type_to_find == AP_TYPE_JTAG_AP) ? "JTAG-AP" : "Unknown");
 797         return ERROR_FAIL;
 798 }
 799
 800 int dap_get_debugbase(struct adiv5_ap *ap,
 801                         uint32_t *dbgbase, uint32_t *apid)
 802 {
 803         struct adiv5_dap *dap = ap->dap;
 804         int retval;
 805
 806         retval = dap_queue_ap_read(ap, MEM_AP_REG_BASE, dbgbase);
 807         if (retval != ERROR_OK)
 808                 return retval;
 809         retval = dap_queue_ap_read(ap, AP_REG_IDR, apid);
 810         if (retval != ERROR_OK)
 811                 return retval;
 812         retval = dap_run(dap);
 813         if (retval != ERROR_OK)
 814                 return retval;
 815
 816         return ERROR_OK;
 817 }
 818
 819 int dap_lookup_cs_component(struct adiv5_ap *ap,
 820                         uint32_t dbgbase, uint8_t type, uint32_t *addr, int32_t *idx)
 821 {
 822         uint32_t romentry, entry_offset = 0, component_base, devtype;
 823         int retval;
 824
 825         *addr = 0;
 826
 827         do {
 828                 retval = mem_ap_read_atomic_u32(ap, (dbgbase&0xFFFFF000) |
 829                                                 entry_offset, &romentry);
 830                 if (retval != ERROR_OK)
 831                         return retval;
 832
 833                 component_base = (dbgbase & 0xFFFFF000)
 834                         + (romentry & 0xFFFFF000);
 835
 836                 if (romentry & 0x1) {
 837                         uint32_t c_cid1;
 838                         retval = mem_ap_read_atomic_u32(ap, component_base | 0xff4, &c_cid1);
 839                         if (retval != ERROR_OK) {
 840                                 LOG_ERROR("Can't read component with base address 0x%" PRIx32
 841                                           ", the corresponding core might be turned off", component_base);
 842                                 return retval;
 843                         }
 844                         if (((c_cid1 >> 4) & 0x0f) == 1) {
 845                                 retval = dap_lookup_cs_component(ap, component_base,
 846                                                         type, addr, idx);
 847                                 if (retval == ERROR_OK)
 848                                         break;
 849                                 if (retval != ERROR_TARGET_RESOURCE_NOT_AVAILABLE)
 850                                         return retval;
 851                         }
 852
 853                         retval = mem_ap_read_atomic_u32(ap,
 854                                         (component_base & 0xfffff000) | 0xfcc,
 855                                         &devtype);
 856                         if (retval != ERROR_OK)
 857                                 return retval;
 858                         if ((devtype & 0xff) == type) {
 859                                 if (!*idx) {
 860                                         *addr = component_base;
 861                                         break;
 862                                 } else
 863                                         (*idx)--;
 864                         }
 865                 }
 866                 entry_offset += 4;
 867         } while (romentry > 0);
 868
 869         if (!*addr)
 870                 return ERROR_TARGET_RESOURCE_NOT_AVAILABLE;
 871
 872         return ERROR_OK;
 873 }
 874
 875 static int dap_read_part_id(struct adiv5_ap *ap, uint32_t component_base, uint32_t *cid, uint64_t *pid)
 876 {
 877         assert((component_base & 0xFFF) == 0);
 878         assert(ap != NULL && cid != NULL && pid != NULL);
 879
 880         uint32_t cid0, cid1, cid2, cid3;
 881         uint32_t pid0, pid1, pid2, pid3, pid4;
 882         int retval;
 883
 884         /* IDs are in last 4K section */
 885         retval = mem_ap_read_u32(ap, component_base + 0xFE0, &pid0);
 886         if (retval != ERROR_OK)
 887                 return retval;
 888         retval = mem_ap_read_u32(ap, component_base + 0xFE4, &pid1);
 889         if (retval != ERROR_OK)
 890                 return retval;
 891         retval = mem_ap_read_u32(ap, component_base + 0xFE8, &pid2);
 892         if (retval != ERROR_OK)
 893                 return retval;
 894         retval = mem_ap_read_u32(ap, component_base + 0xFEC, &pid3);
 895         if (retval != ERROR_OK)
 896                 return retval;
 897         retval = mem_ap_read_u32(ap, component_base + 0xFD0, &pid4);
 898         if (retval != ERROR_OK)
 899                 return retval;
 900         retval = mem_ap_read_u32(ap, component_base + 0xFF0, &cid0);
 901         if (retval != ERROR_OK)
 902                 return retval;
 903         retval = mem_ap_read_u32(ap, component_base + 0xFF4, &cid1);
 904         if (retval != ERROR_OK)
 905                 return retval;
 906         retval = mem_ap_read_u32(ap, component_base + 0xFF8, &cid2);
 907         if (retval != ERROR_OK)
 908                 return retval;
 909         retval = mem_ap_read_u32(ap, component_base + 0xFFC, &cid3);
 910         if (retval != ERROR_OK)
 911                 return retval;
 912
 913         retval = dap_run(ap->dap);
 914         if (retval != ERROR_OK)
 915                 return retval;
 916
 917         *cid = (cid3 & 0xff) << 24
 918                         | (cid2 & 0xff) << 16
 919                         | (cid1 & 0xff) << 8
 920                         | (cid0 & 0xff);
 921         *pid = (uint64_t)(pid4 & 0xff) << 32
 922                         | (pid3 & 0xff) << 24
 923                         | (pid2 & 0xff) << 16
 924                         | (pid1 & 0xff) << 8
 925                         | (pid0 & 0xff);
 926
 927         return ERROR_OK;
 928 }
 929
 930 /* The designer identity code is encoded as:
 931  * bits 11:8 : JEP106 Bank (number of continuation codes), only valid when bit 7 is 1.
 932  * bit 7     : Set when bits 6:0 represent a JEP106 ID and cleared when bits 6:0 represent
 933  *             a legacy ASCII Identity Code.
 934  * bits 6:0  : JEP106 Identity Code (without parity) or legacy ASCII code according to bit 7.
 935  * JEP106 is a standard available from jedec.org
 936  */
 937
 938 /* Part number interpretations are from Cortex
 939  * core specs, the CoreSight components TRM
 940  * (ARM DDI 0314H), CoreSight System Design
 941  * Guide (ARM DGI 0012D) and ETM specs; also
 942  * from chip observation (e.g. TI SDTI).
 943  */
 944
 945 /* The legacy code only used the part number field to identify CoreSight peripherals.
 946  * This meant that the same part number from two different manufacturers looked the same.
 947  * It is desirable for all future additions to identify with both part number and JEP106.
 948  * "ANY_ID" is a wildcard (any JEP106) only to preserve legacy behavior for legacy entries.
 949  */
 950
 951 #define ANY_ID 0x1000
 952
 953 #define ARM_ID 0x4BB
 954
 955 static const struct {
 956         uint16_t designer_id;
 957         uint16_t part_num;
 958         const char *type;
 959         const char *full;
 960 } dap_partnums[] = {
 961         { ARM_ID, 0x000, "Cortex-M3 SCS",              "(System Control Space)", },
 962         { ARM_ID, 0x001, "Cortex-M3 ITM",              "(Instrumentation Trace Module)", },
 963         { ARM_ID, 0x002, "Cortex-M3 DWT",              "(Data Watchpoint and Trace)", },
 964         { ARM_ID, 0x003, "Cortex-M3 FPB",              "(Flash Patch and Breakpoint)", },
 965         { ARM_ID, 0x008, "Cortex-M0 SCS",              "(System Control Space)", },
 966         { ARM_ID, 0x00a, "Cortex-M0 DWT",              "(Data Watchpoint and Trace)", },
 967         { ARM_ID, 0x00b, "Cortex-M0 BPU",              "(Breakpoint Unit)", },
 968         { ARM_ID, 0x00c, "Cortex-M4 SCS",              "(System Control Space)", },
 969         { ARM_ID, 0x00d, "CoreSight ETM11",            "(Embedded Trace)", },
 970         { ARM_ID, 0x00e, "Cortex-M7 FPB",              "(Flash Patch and Breakpoint)", },
 971         { ARM_ID, 0x490, "Cortex-A15 GIC",             "(Generic Interrupt Controller)", },
 972         { ARM_ID, 0x4a1, "Cortex-A53 ROM",             "(v8 Memory Map ROM Table)", },
 973         { ARM_ID, 0x4a2, "Cortex-A57 ROM",             "(ROM Table)", },
 974         { ARM_ID, 0x4a3, "Cortex-A53 ROM",             "(v7 Memory Map ROM Table)", },
 975         { ARM_ID, 0x4a4, "Cortex-A72 ROM",             "(ROM Table)", },
 976         { ARM_ID, 0x4af, "Cortex-A15 ROM",             "(ROM Table)", },
 977         { ARM_ID, 0x4c0, "Cortex-M0+ ROM",             "(ROM Table)", },
 978         { ARM_ID, 0x4c3, "Cortex-M3 ROM",              "(ROM Table)", },
 979         { ARM_ID, 0x4c4, "Cortex-M4 ROM",              "(ROM Table)", },
 980         { ARM_ID, 0x4c7, "Cortex-M7 PPB ROM",          "(Private Peripheral Bus ROM Table)", },
 981         { ARM_ID, 0x4c8, "Cortex-M7 ROM",              "(ROM Table)", },
 982         { ARM_ID, 0x470, "Cortex-M1 ROM",              "(ROM Table)", },
 983         { ARM_ID, 0x471, "Cortex-M0 ROM",              "(ROM Table)", },
 984         { ARM_ID, 0x906, "CoreSight CTI",              "(Cross Trigger)", },
 985         { ARM_ID, 0x907, "CoreSight ETB",              "(Trace Buffer)", },
 986         { ARM_ID, 0x908, "CoreSight CSTF",             "(Trace Funnel)", },
 987         { ARM_ID, 0x909, "CoreSight ATBR",             "(Advanced Trace Bus Replicator)", },
 988         { ARM_ID, 0x910, "CoreSight ETM9",             "(Embedded Trace)", },
 989         { ARM_ID, 0x912, "CoreSight TPIU",             "(Trace Port Interface Unit)", },
 990         { ARM_ID, 0x913, "CoreSight ITM",              "(Instrumentation Trace Macrocell)", },
 991         { ARM_ID, 0x914, "CoreSight SWO",              "(Single Wire Output)", },
 992         { ARM_ID, 0x917, "CoreSight HTM",              "(AHB Trace Macrocell)", },
 993         { ARM_ID, 0x920, "CoreSight ETM11",            "(Embedded Trace)", },
 994         { ARM_ID, 0x921, "Cortex-A8 ETM",              "(Embedded Trace)", },
 995         { ARM_ID, 0x922, "Cortex-A8 CTI",              "(Cross Trigger)", },
 996         { ARM_ID, 0x923, "Cortex-M3 TPIU",             "(Trace Port Interface Unit)", },
 997         { ARM_ID, 0x924, "Cortex-M3 ETM",              "(Embedded Trace)", },
 998         { ARM_ID, 0x925, "Cortex-M4 ETM",              "(Embedded Trace)", },
 999         { ARM_ID, 0x930, "Cortex-R4 ETM",              "(Embedded Trace)", },
1000         { ARM_ID, 0x931, "Cortex-R5 ETM",              "(Embedded Trace)", },
1001         { ARM_ID, 0x932, "CoreSight MTB-M0+",          "(Micro Trace Buffer)", },
1002         { ARM_ID, 0x941, "CoreSight TPIU-Lite",        "(Trace Port Interface Unit)", },
1003         { ARM_ID, 0x950, "Cortex-A9 PTM",              "(Program Trace Macrocell)", },
1004         { ARM_ID, 0x955, "Cortex-A5 ETM",              "(Embedded Trace)", },
1005         { ARM_ID, 0x95a, "Cortex-A72 ETM",             "(Embedded Trace)", },
1006         { ARM_ID, 0x95b, "Cortex-A17 PTM",             "(Program Trace Macrocell)", },
1007         { ARM_ID, 0x95d, "Cortex-A53 ETM",             "(Embedded Trace)", },
1008         { ARM_ID, 0x95e, "Cortex-A57 ETM",             "(Embedded Trace)", },
1009         { ARM_ID, 0x95f, "Cortex-A15 PTM",             "(Program Trace Macrocell)", },
1010         { ARM_ID, 0x961, "CoreSight TMC",              "(Trace Memory Controller)", },
1011         { ARM_ID, 0x962, "CoreSight STM",              "(System Trace Macrocell)", },
1012         { ARM_ID, 0x975, "Cortex-M7 ETM",              "(Embedded Trace)", },
1013         { ARM_ID, 0x9a0, "CoreSight PMU",              "(Performance Monitoring Unit)", },
1014         { ARM_ID, 0x9a1, "Cortex-M4 TPIU",             "(Trace Port Interface Unit)", },
1015         { ARM_ID, 0x9a4, "CoreSight GPR",              "(Granular Power Requester)", },
1016         { ARM_ID, 0x9a5, "Cortex-A5 PMU",              "(Performance Monitor Unit)", },
1017         { ARM_ID, 0x9a7, "Cortex-A7 PMU",              "(Performance Monitor Unit)", },
1018         { ARM_ID, 0x9a8, "Cortex-A53 CTI",             "(Cross Trigger)", },
1019         { ARM_ID, 0x9a9, "Cortex-M7 TPIU",             "(Trace Port Interface Unit)", },
1020         { ARM_ID, 0x9ae, "Cortex-A17 PMU",             "(Performance Monitor Unit)", },
1021         { ARM_ID, 0x9af, "Cortex-A15 PMU",             "(Performance Monitor Unit)", },
1022         { ARM_ID, 0x9b7, "Cortex-R7 PMU",              "(Performance Monitoring Unit)", },
1023         { ARM_ID, 0x9d3, "Cortex-A53 PMU",             "(Performance Monitor Unit)", },
1024         { ARM_ID, 0x9d7, "Cortex-A57 PMU",             "(Performance Monitor Unit)", },
1025         { ARM_ID, 0x9d8, "Cortex-A72 PMU",             "(Performance Monitor Unit)", },
1026         { ARM_ID, 0xc05, "Cortex-A5 Debug",            "(Debug Unit)", },
1027         { ARM_ID, 0xc07, "Cortex-A7 Debug",            "(Debug Unit)", },
1028         { ARM_ID, 0xc08, "Cortex-A8 Debug",            "(Debug Unit)", },
1029         { ARM_ID, 0xc09, "Cortex-A9 Debug",            "(Debug Unit)", },
1030         { ARM_ID, 0xc0e, "Cortex-A17 Debug",           "(Debug Unit)", },
1031         { ARM_ID, 0xc0f, "Cortex-A15 Debug",           "(Debug Unit)", },
1032         { ARM_ID, 0xc14, "Cortex-R4 Debug",            "(Debug Unit)", },
1033         { ARM_ID, 0xc15, "Cortex-R5 Debug",            "(Debug Unit)", },
1034         { ARM_ID, 0xc17, "Cortex-R7 Debug",            "(Debug Unit)", },
1035         { ARM_ID, 0xd03, "Cortex-A53 Debug",           "(Debug Unit)", },
1036         { ARM_ID, 0xd07, "Cortex-A57 Debug",           "(Debug Unit)", },
1037         { ARM_ID, 0xd08, "Cortex-A72 Debug",           "(Debug Unit)", },
1038         { 0x097,  0x9af, "MSP432 ROM",                 "(ROM Table)" },
1039         { 0x09f,  0xcd0, "Atmel CPU with DSU",         "(CPU)" },
1040         { 0x0c1,  0x1db, "XMC4500 ROM",                "(ROM Table)" },
1041         { 0x0c1,  0x1df, "XMC4700/4800 ROM",           "(ROM Table)" },
1042         { 0x0c1,  0x1ed, "XMC1000 ROM",                "(ROM Table)" },
1043         { 0x0E5,  0x000, "SHARC+/Blackfin+",           "", },
1044         { 0x0F0,  0x440, "Qualcomm QDSS Component v1", "(Qualcomm Designed CoreSight Component v1)", },
1045         /* legacy comment: 0x113: what? */
1046         { ANY_ID, 0x120, "TI SDTI",                    "(System Debug Trace Interface)", }, /* from OMAP3 memmap */
1047         { ANY_ID, 0x343, "TI DAPCTL",                  "", }, /* from OMAP3 memmap */
1048 };
1049
1050 static int dap_rom_display(struct command_context *cmd_ctx,
1051                                 struct adiv5_ap *ap, uint32_t dbgbase, int depth)
1052 {
1053         int retval;
1054         uint64_t pid;
1055         uint32_t cid;
1056         char tabs[7] = "";
1057
1058         if (depth > 16) {
1059                 command_print(cmd_ctx, "\tTables too deep");
1060                 return ERROR_FAIL;
1061         }
1062
1063         if (depth)
1064                 snprintf(tabs, sizeof(tabs), "[L%02d] ", depth);
1065
1066         uint32_t base_addr = dbgbase & 0xFFFFF000;
1067         command_print(cmd_ctx, "\t\tComponent base address 0x%08" PRIx32, base_addr);
1068
1069         retval = dap_read_part_id(ap, base_addr, &cid, &pid);
1070         if (retval != ERROR_OK) {
1071                 command_print(cmd_ctx, "\t\tCan't read component, the corresponding core might be turned off");
1072                 return ERROR_OK; /* Don't abort recursion */
1073         }
1074
1075         if (!is_dap_cid_ok(cid)) {
1076                 command_print(cmd_ctx, "\t\tInvalid CID 0x%08" PRIx32, cid);
1077                 return ERROR_OK; /* Don't abort recursion */
1078         }
1079
1080         /* component may take multiple 4K pages */
1081         uint32_t size = (pid >> 36) & 0xf;
1082         if (size > 0)
1083                 command_print(cmd_ctx, "\t\tStart address 0x%08" PRIx32, (uint32_t)(base_addr - 0x1000 * size));
1084
1085         command_print(cmd_ctx, "\t\tPeripheral ID 0x%010" PRIx64, pid);
1086
1087         uint8_t class = (cid >> 12) & 0xf;
1088         uint16_t part_num = pid & 0xfff;
1089         uint16_t designer_id = ((pid >> 32) & 0xf) << 8 | ((pid >> 12) & 0xff);
1090
1091         if (designer_id & 0x80) {
1092                 /* JEP106 code */
1093                 command_print(cmd_ctx, "\t\tDesigner is 0x%03" PRIx16 ", %s",
1094                                 designer_id, jep106_manufacturer(designer_id >> 8, designer_id & 0x7f));
1095         } else {
1096                 /* Legacy ASCII ID, clear invalid bits */
1097                 designer_id &= 0x7f;
1098                 command_print(cmd_ctx, "\t\tDesigner ASCII code 0x%02" PRIx16 ", %s",
1099                                 designer_id, designer_id == 0x41 ? "ARM" : "<unknown>");
1100         }
1101
1102         /* default values to be overwritten upon finding a match */
1103         const char *type = "Unrecognized";
1104         const char *full = "";
1105
1106         /* search dap_partnums[] array for a match */
1107         for (unsigned entry = 0; entry < ARRAY_SIZE(dap_partnums); entry++) {
1108
1109                 if ((dap_partnums[entry].designer_id != designer_id) && (dap_partnums[entry].designer_id != ANY_ID))
1110                         continue;
1111
1112                 if (dap_partnums[entry].part_num != part_num)
1113                         continue;
1114
1115                 type = dap_partnums[entry].type;
1116                 full = dap_partnums[entry].full;
1117                 break;
1118         }
1119
1120         command_print(cmd_ctx, "\t\tPart is 0x%" PRIx16", %s %s", part_num, type, full);
1121         command_print(cmd_ctx, "\t\tComponent class is 0x%" PRIx8 ", %s", class, class_description[class]);
1122
1123         if (class == 1) { /* ROM Table */
1124                 uint32_t memtype;
1125                 retval = mem_ap_read_atomic_u32(ap, base_addr | 0xFCC, &memtype);
1126                 if (retval != ERROR_OK)
1127                         return retval;
1128
1129                 if (memtype & 0x01)
1130                         command_print(cmd_ctx, "\t\tMEMTYPE system memory present on bus");
1131                 else
1132                         command_print(cmd_ctx, "\t\tMEMTYPE system memory not present: dedicated debug bus");
1133
1134                 /* Read ROM table entries from base address until we get 0x00000000 or reach the reserved area */
1135                 for (uint16_t entry_offset = 0; entry_offset < 0xF00; entry_offset += 4) {
1136                         uint32_t romentry;
1137                         retval = mem_ap_read_atomic_u32(ap, base_addr | entry_offset, &romentry);
1138                         if (retval != ERROR_OK)
1139                                 return retval;
1140                         command_print(cmd_ctx, "\t%sROMTABLE[0x%x] = 0x%" PRIx32 "",
1141                                         tabs, entry_offset, romentry);
1142                         if (romentry & 0x01) {
1143                                 /* Recurse */
1144                                 retval = dap_rom_display(cmd_ctx, ap, base_addr + (romentry & 0xFFFFF000), depth + 1);
1145                                 if (retval != ERROR_OK)
1146                                         return retval;
1147                         } else if (romentry != 0) {
1148                                 command_print(cmd_ctx, "\t\tComponent not present");
1149                         } else {
1150                                 command_print(cmd_ctx, "\t%s\tEnd of ROM table", tabs);
1151                                 break;
1152                         }
1153                 }
1154         } else if (class == 9) { /* CoreSight component */
1155                 const char *major = "Reserved", *subtype = "Reserved";
1156
1157                 uint32_t devtype;
1158                 retval = mem_ap_read_atomic_u32(ap, base_addr | 0xFCC, &devtype);
1159                 if (retval != ERROR_OK)
1160                         return retval;
1161                 unsigned minor = (devtype >> 4) & 0x0f;
1162                 switch (devtype & 0x0f) {
1163                 case 0:
1164                         major = "Miscellaneous";
1165                         switch (minor) {
1166                         case 0:
1167                                 subtype = "other";
1168                                 break;
1169                         case 4:
1170                                 subtype = "Validation component";
1171                                 break;
1172                         }
1173                         break;
1174                 case 1:
1175                         major = "Trace Sink";
1176                         switch (minor) {
1177                         case 0:
1178                                 subtype = "other";
1179                                 break;
1180                         case 1:
1181                                 subtype = "Port";
1182                                 break;
1183                         case 2:
1184                                 subtype = "Buffer";
1185                                 break;
1186                         case 3:
1187                                 subtype = "Router";
1188                                 break;
1189                         }
1190                         break;
1191                 case 2:
1192                         major = "Trace Link";
1193                         switch (minor) {
1194                         case 0:
1195                                 subtype = "other";
1196                                 break;
1197                         case 1:
1198                                 subtype = "Funnel, router";
1199                                 break;
1200                         case 2:
1201                                 subtype = "Filter";
1202                                 break;
1203                         case 3:
1204                                 subtype = "FIFO, buffer";
1205                                 break;
1206                         }
1207                         break;
1208                 case 3:
1209                         major = "Trace Source";
1210                         switch (minor) {
1211                         case 0:
1212                                 subtype = "other";
1213                                 break;
1214                         case 1:
1215                                 subtype = "Processor";
1216                                 break;
1217                         case 2:
1218                                 subtype = "DSP";
1219                                 break;
1220                         case 3:
1221                                 subtype = "Engine/Coprocessor";
1222                                 break;
1223                         case 4:
1224                                 subtype = "Bus";
1225                                 break;
1226                         case 6:
1227                                 subtype = "Software";
1228                                 break;
1229                         }
1230                         break;
1231                 case 4:
1232                         major = "Debug Control";
1233                         switch (minor) {
1234                         case 0:
1235                                 subtype = "other";
1236                                 break;
1237                         case 1:
1238                                 subtype = "Trigger Matrix";
1239                                 break;
1240                         case 2:
1241                                 subtype = "Debug Auth";
1242                                 break;
1243                         case 3:
1244                                 subtype = "Power Requestor";
1245                                 break;
1246                         }
1247                         break;
1248                 case 5:
1249                         major = "Debug Logic";
1250                         switch (minor) {
1251                         case 0:
1252                                 subtype = "other";
1253                                 break;
1254                         case 1:
1255                                 subtype = "Processor";
1256                                 break;
1257                         case 2:
1258                                 subtype = "DSP";
1259                                 break;
1260                         case 3:
1261                                 subtype = "Engine/Coprocessor";
1262                                 break;
1263                         case 4:
1264                                 subtype = "Bus";
1265                                 break;
1266                         case 5:
1267                                 subtype = "Memory";
1268                                 break;
1269                         }
1270                         break;
1271                 case 6:
1272                         major = "Perfomance Monitor";
1273                         switch (minor) {
1274                         case 0:
1275                                 subtype = "other";
1276                                 break;
1277                         case 1:
1278                                 subtype = "Processor";
1279                                 break;
1280                         case 2:
1281                                 subtype = "DSP";
1282                                 break;
1283                         case 3:
1284                                 subtype = "Engine/Coprocessor";
1285                                 break;
1286                         case 4:
1287                                 subtype = "Bus";
1288                                 break;
1289                         case 5:
1290                                 subtype = "Memory";
1291                                 break;
1292                         }
1293                         break;
1294                 }
1295                 command_print(cmd_ctx, "\t\tType is 0x%02" PRIx8 ", %s, %s",
1296                                 (uint8_t)(devtype & 0xff),
1297                                 major, subtype);
1298                 /* REVISIT also show 0xfc8 DevId */
1299         }
1300
1301         return ERROR_OK;
1302 }
1303
1304 static int dap_info_command(struct command_context *cmd_ctx,
1305                 struct adiv5_ap *ap)
1306 {
1307         int retval;
1308         uint32_t dbgbase, apid;
1309         uint8_t mem_ap;
1310
1311         /* Now we read ROM table ID registers, ref. ARM IHI 0029B sec  */
1312         retval = dap_get_debugbase(ap, &dbgbase, &apid);
1313         if (retval != ERROR_OK)
1314                 return retval;
1315
1316         command_print(cmd_ctx, "AP ID register 0x%8.8" PRIx32, apid);
1317         if (apid == 0) {
1318                 command_print(cmd_ctx, "No AP found at this ap 0x%x", ap->ap_num);
1319                 return ERROR_FAIL;
1320         }
1321
1322         switch (apid & (IDR_JEP106 | IDR_TYPE)) {
1323         case IDR_JEP106_ARM | AP_TYPE_JTAG_AP:
1324                 command_print(cmd_ctx, "\tType is JTAG-AP");
1325                 break;
1326         case IDR_JEP106_ARM | AP_TYPE_AHB_AP:
1327                 command_print(cmd_ctx, "\tType is MEM-AP AHB");
1328                 break;
1329         case IDR_JEP106_ARM | AP_TYPE_APB_AP:
1330                 command_print(cmd_ctx, "\tType is MEM-AP APB");
1331                 break;
1332         case IDR_JEP106_ARM | AP_TYPE_AXI_AP:
1333                 command_print(cmd_ctx, "\tType is MEM-AP AXI");
1334                 break;
1335         default:
1336                 command_print(cmd_ctx, "\tUnknown AP type");
1337                 break;
1338         }
1339
1340         /* NOTE: a MEM-AP may have a single CoreSight component that's
1341          * not a ROM table ... or have no such components at all.
1342          */
1343         mem_ap = (apid & IDR_CLASS) == AP_CLASS_MEM_AP;
1344         if (mem_ap) {
1345                 command_print(cmd_ctx, "MEM-AP BASE 0x%8.8" PRIx32, dbgbase);
1346
1347                 if (dbgbase == 0xFFFFFFFF || (dbgbase & 0x3) == 0x2) {
1348                         command_print(cmd_ctx, "\tNo ROM table present");
1349                 } else {
1350                         if (dbgbase & 0x01)
1351                                 command_print(cmd_ctx, "\tValid ROM table present");
1352                         else
1353                                 command_print(cmd_ctx, "\tROM table in legacy format");
1354
1355                         dap_rom_display(cmd_ctx, ap, dbgbase & 0xFFFFF000, 0);
1356                 }
1357         }
1358
1359         return ERROR_OK;
1360 }
1361
1362 COMMAND_HANDLER(handle_dap_info_command)
1363 {
1364         struct target *target = get_current_target(CMD_CTX);
1365         struct arm *arm = target_to_arm(target);
1366         struct adiv5_dap *dap = arm->dap;
1367         uint32_t apsel;
1368
1369         switch (CMD_ARGC) {
1370         case 0:
1371                 apsel = dap->apsel;
1372                 break;
1373         case 1:
1374                 COMMAND_PARSE_NUMBER(u32, CMD_ARGV[0], apsel);
1375                 if (apsel >= 256)
1376                         return ERROR_COMMAND_SYNTAX_ERROR;
1377                 break;
1378         default:
1379                 return ERROR_COMMAND_SYNTAX_ERROR;
1380         }
1381
1382         return dap_info_command(CMD_CTX, &dap->ap[apsel]);
1383 }
1384
1385 COMMAND_HANDLER(dap_baseaddr_command)
1386 {
1387         struct target *target = get_current_target(CMD_CTX);
1388         struct arm *arm = target_to_arm(target);
1389         struct adiv5_dap *dap = arm->dap;
1390
1391         uint32_t apsel, baseaddr;
1392         int retval;
1393
1394         switch (CMD_ARGC) {
1395         case 0:
1396                 apsel = dap->apsel;
1397                 break;
1398         case 1:
1399                 COMMAND_PARSE_NUMBER(u32, CMD_ARGV[0], apsel);
1400                 /* AP address is in bits 31:24 of DP_SELECT */
1401                 if (apsel >= 256)
1402                         return ERROR_COMMAND_SYNTAX_ERROR;
1403                 break;
1404         default:
1405                 return ERROR_COMMAND_SYNTAX_ERROR;
1406         }
1407
1408         /* NOTE:  assumes we're talking to a MEM-AP, which
1409          * has a base address.  There are other kinds of AP,
1410          * though they're not common for now.  This should
1411          * use the ID register to verify it's a MEM-AP.
1412          */
1413         retval = dap_queue_ap_read(dap_ap(dap, apsel), MEM_AP_REG_BASE, &baseaddr);
1414         if (retval != ERROR_OK)
1415                 return retval;
1416         retval = dap_run(dap);
1417         if (retval != ERROR_OK)
1418                 return retval;
1419
1420         command_print(CMD_CTX, "0x%8.8" PRIx32, baseaddr);
1421
1422         return retval;
1423 }
1424
1425 COMMAND_HANDLER(dap_memaccess_command)
1426 {
1427         struct target *target = get_current_target(CMD_CTX);
1428         struct arm *arm = target_to_arm(target);
1429         struct adiv5_dap *dap = arm->dap;
1430
1431         uint32_t memaccess_tck;
1432
1433         switch (CMD_ARGC) {
1434         case 0:
1435                 memaccess_tck = dap->ap[dap->apsel].memaccess_tck;
1436                 break;
1437         case 1:
1438                 COMMAND_PARSE_NUMBER(u32, CMD_ARGV[0], memaccess_tck);
1439                 break;
1440         default:
1441                 return ERROR_COMMAND_SYNTAX_ERROR;
1442         }
1443         dap->ap[dap->apsel].memaccess_tck = memaccess_tck;
1444
1445         command_print(CMD_CTX, "memory bus access delay set to %" PRIi32 " tck",
1446                         dap->ap[dap->apsel].memaccess_tck);
1447
1448         return ERROR_OK;
1449 }
1450
1451 COMMAND_HANDLER(dap_apsel_command)
1452 {
1453         struct target *target = get_current_target(CMD_CTX);
1454         struct arm *arm = target_to_arm(target);
1455         struct adiv5_dap *dap = arm->dap;
1456
1457         uint32_t apsel, apid;
1458         int retval;
1459
1460         switch (CMD_ARGC) {
1461         case 0:
1462                 apsel = dap->apsel;
1463                 break;
1464         case 1:
1465                 COMMAND_PARSE_NUMBER(u32, CMD_ARGV[0], apsel);
1466                 /* AP address is in bits 31:24 of DP_SELECT */
1467                 if (apsel >= 256)
1468                         return ERROR_COMMAND_SYNTAX_ERROR;
1469                 break;
1470         default:
1471                 return ERROR_COMMAND_SYNTAX_ERROR;
1472         }
1473
1474         dap->apsel = apsel;
1475
1476         retval = dap_queue_ap_read(dap_ap(dap, apsel), AP_REG_IDR, &apid);
1477         if (retval != ERROR_OK)
1478                 return retval;
1479         retval = dap_run(dap);
1480         if (retval != ERROR_OK)
1481                 return retval;
1482
1483         command_print(CMD_CTX, "ap %" PRIi32 " selected, identification register 0x%8.8" PRIx32,
1484                         apsel, apid);
1485
1486         return retval;
1487 }
1488
1489 COMMAND_HANDLER(dap_apcsw_command)
1490 {
1491         struct target *target = get_current_target(CMD_CTX);
1492         struct arm *arm = target_to_arm(target);
1493         struct adiv5_dap *dap = arm->dap;
1494
1495         uint32_t apcsw = dap->ap[dap->apsel].csw_default, sprot = 0;
1496
1497         switch (CMD_ARGC) {
1498         case 0:
1499                 command_print(CMD_CTX, "apsel %" PRIi32 " selected, csw 0x%8.8" PRIx32,
1500                         (dap->apsel), apcsw);
1501                 break;
1502         case 1:
1503                 COMMAND_PARSE_NUMBER(u32, CMD_ARGV[0], sprot);
1504                 /* AP address is in bits 31:24 of DP_SELECT */
1505                 if (sprot > 1)
1506                         return ERROR_COMMAND_SYNTAX_ERROR;
1507                 if (sprot)
1508                         apcsw |= CSW_SPROT;
1509                 else
1510                         apcsw &= ~CSW_SPROT;
1511                 break;
1512         default:
1513                 return ERROR_COMMAND_SYNTAX_ERROR;
1514         }
1515         dap->ap[dap->apsel].csw_default = apcsw;
1516
1517         return 0;
1518 }
1519
1520
1521
1522 COMMAND_HANDLER(dap_apid_command)
1523 {
1524         struct target *target = get_current_target(CMD_CTX);
1525         struct arm *arm = target_to_arm(target);
1526         struct adiv5_dap *dap = arm->dap;
1527
1528         uint32_t apsel, apid;
1529         int retval;
1530
1531         switch (CMD_ARGC) {
1532         case 0:
1533                 apsel = dap->apsel;
1534                 break;
1535         case 1:
1536                 COMMAND_PARSE_NUMBER(u32, CMD_ARGV[0], apsel);
1537                 /* AP address is in bits 31:24 of DP_SELECT */
1538                 if (apsel >= 256)
1539                         return ERROR_COMMAND_SYNTAX_ERROR;
1540                 break;
1541         default:
1542                 return ERROR_COMMAND_SYNTAX_ERROR;
1543         }
1544
1545         retval = dap_queue_ap_read(dap_ap(dap, apsel), AP_REG_IDR, &apid);
1546         if (retval != ERROR_OK)
1547                 return retval;
1548         retval = dap_run(dap);
1549         if (retval != ERROR_OK)
1550                 return retval;
1551
1552         command_print(CMD_CTX, "0x%8.8" PRIx32, apid);
1553
1554         return retval;
1555 }
1556
1557 COMMAND_HANDLER(dap_apreg_command)
1558 {
1559         struct target *target = get_current_target(CMD_CTX);
1560         struct arm *arm = target_to_arm(target);
1561         struct adiv5_dap *dap = arm->dap;
1562
1563         uint32_t apsel, reg, value;
1564         int retval;
1565
1566         if (CMD_ARGC < 2 || CMD_ARGC > 3)
1567                 return ERROR_COMMAND_SYNTAX_ERROR;
1568
1569         COMMAND_PARSE_NUMBER(u32, CMD_ARGV[0], apsel);
1570         /* AP address is in bits 31:24 of DP_SELECT */
1571         if (apsel >= 256)
1572                 return ERROR_COMMAND_SYNTAX_ERROR;
1573
1574         COMMAND_PARSE_NUMBER(u32, CMD_ARGV[1], reg);
1575         if (reg >= 256 || (reg & 3))
1576                 return ERROR_COMMAND_SYNTAX_ERROR;
1577
1578         if (CMD_ARGC == 3) {
1579                 COMMAND_PARSE_NUMBER(u32, CMD_ARGV[2], value);
1580                 retval = dap_queue_ap_write(dap_ap(dap, apsel), reg, value);
1581         } else {
1582                 retval = dap_queue_ap_read(dap_ap(dap, apsel), reg, &value);
1583         }
1584         if (retval == ERROR_OK)
1585                 retval = dap_run(dap);
1586
1587         if (retval != ERROR_OK)
1588                 return retval;
1589
1590         if (CMD_ARGC == 2)
1591                 command_print(CMD_CTX, "0x%08" PRIx32, value);
1592
1593         return retval;
1594 }
1595
1596 COMMAND_HANDLER(dap_ti_be_32_quirks_command)
1597 {
1598         struct target *target = get_current_target(CMD_CTX);
1599         struct arm *arm = target_to_arm(target);
1600         struct adiv5_dap *dap = arm->dap;
1601
1602         uint32_t enable = dap->ti_be_32_quirks;
1603
1604         switch (CMD_ARGC) {
1605         case 0:
1606                 break;
1607         case 1:
1608                 COMMAND_PARSE_NUMBER(u32, CMD_ARGV[0], enable);
1609                 if (enable > 1)
1610                         return ERROR_COMMAND_SYNTAX_ERROR;
1611                 break;
1612         default:
1613                 return ERROR_COMMAND_SYNTAX_ERROR;
1614         }
1615         dap->ti_be_32_quirks = enable;
1616         command_print(CMD_CTX, "TI BE-32 quirks mode %s",
1617                 enable ? "enabled" : "disabled");
1618
1619         return 0;
1620 }
1621
1622 static const struct command_registration dap_commands[] = {
1623         {
1624                 .name = "info",
1625                 .handler = handle_dap_info_command,
1626                 .mode = COMMAND_EXEC,
1627                 .help = "display ROM table for MEM-AP "
1628                         "(default currently selected AP)",
1629                 .usage = "[ap_num]",
1630         },
1631         {
1632                 .name = "apsel",
1633                 .handler = dap_apsel_command,
1634                 .mode = COMMAND_EXEC,
1635                 .help = "Set the currently selected AP (default 0) "
1636                         "and display the result",
1637                 .usage = "[ap_num]",
1638         },
1639         {
1640                 .name = "apcsw",
1641                 .handler = dap_apcsw_command,
1642                 .mode = COMMAND_EXEC,
1643                 .help = "Set csw access bit ",
1644                 .usage = "[sprot]",
1645         },
1646
1647         {
1648                 .name = "apid",
1649                 .handler = dap_apid_command,
1650                 .mode = COMMAND_EXEC,
1651                 .help = "return ID register from AP "
1652                         "(default currently selected AP)",
1653                 .usage = "[ap_num]",
1654         },
1655         {
1656                 .name = "apreg",
1657                 .handler = dap_apreg_command,
1658                 .mode = COMMAND_EXEC,
1659                 .help = "read/write a register from AP "
1660                         "(reg is byte address of a word register, like 0 4 8...)",
1661                 .usage = "ap_num reg [value]",
1662         },
1663         {
1664                 .name = "baseaddr",
1665                 .handler = dap_baseaddr_command,
1666                 .mode = COMMAND_EXEC,
1667                 .help = "return debug base address from MEM-AP "
1668                         "(default currently selected AP)",
1669                 .usage = "[ap_num]",
1670         },
1671         {
1672                 .name = "memaccess",
1673                 .handler = dap_memaccess_command,
1674                 .mode = COMMAND_EXEC,
1675                 .help = "set/get number of extra tck for MEM-AP memory "
1676                         "bus access [0-255]",
1677                 .usage = "[cycles]",
1678         },
1679         {
1680                 .name = "ti_be_32_quirks",
1681                 .handler = dap_ti_be_32_quirks_command,
1682                 .mode = COMMAND_CONFIG,
1683                 .help = "set/get quirks mode for TI TMS450/TMS570 processors",
1684                 .usage = "[enable]",
1685         },
1686         COMMAND_REGISTRATION_DONE
1687 };
1688
1689 const struct command_registration dap_command_handlers[] = {
1690         {
1691                 .name = "dap",
1692                 .mode = COMMAND_EXEC,
1693                 .help = "DAP command group",
1694                 .usage = "",
1695                 .chain = dap_commands,
1696         },
1697         COMMAND_REGISTRATION_DONE
1698 };