git.sur5r.net Git - openocd/blob - src/target/arm_adi_v5.h

   1 /***************************************************************************
   2  *   Copyright (C) 2006 by Magnus Lundin                                   *
   3  *   lundin@mlu.mine.nu                                                    *
   4  *                                                                         *
   5  *   Copyright (C) 2008 by Spencer Oliver                                  *
   6  *   spen@spen-soft.co.uk                                                  *
   7  *                                                                         *
   8  *   This program is free software; you can redistribute it and/or modify  *
   9  *   it under the terms of the GNU General Public License as published by  *
  10  *   the Free Software Foundation; either version 2 of the License, or     *
  11  *   (at your option) any later version.                                   *
  12  *                                                                         *
  13  *   This program is distributed in the hope that it will be useful,       *
  14  *   but WITHOUT ANY WARRANTY; without even the implied warranty of        *
  15  *   MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the         *
  16  *   GNU General Public License for more details.                          *
  17  *                                                                         *
  18  *   You should have received a copy of the GNU General Public License     *
  19  *   along with this program; if not, write to the                         *
  20  *   Free Software Foundation, Inc.,                                       *
  21  *   59 Temple Place - Suite 330, Boston, MA  02111-1307, USA.             *
  22  ***************************************************************************/
  23 #ifndef ARM_ADI_V5_H
  24 #define ARM_ADI_V5_H
  25
  26 /**
  27  * @file
  28  * This defines formats and data structures used to talk to ADIv5 entities.
  29  * Those include a DAP, different types of Debug Port (DP), and memory mapped
  30  * resources accessed through a MEM-AP.
  31  */
  32
  33 #include "arm_jtag.h"
  34
  35 /* FIXME remove these JTAG-specific decls when mem_ap_read_buf_u32()
  36  * is no longer JTAG-specific
  37  */
  38 #define JTAG_DP_DPACC           0xA
  39 #define JTAG_DP_APACC           0xB
  40
  41 /* three-bit ACK values for SWD access (sent LSB first) */
  42 #define SWD_ACK_OK              0x4
  43 #define SWD_ACK_WAIT            0x2
  44 #define SWD_ACK_FAULT           0x1
  45
  46 #define DPAP_WRITE              0
  47 #define DPAP_READ               1
  48
  49 /* A[3:0] for DP registers; A[1:0] are always zero.
  50  * - JTAG accesses all of these via JTAG_DP_DPACC, except for
  51  *   IDCODE (JTAG_DP_IDCODE) and ABORT (JTAG_DP_ABORT).
  52  * - SWD accesses these directly, sometimes needing SELECT.CTRLSEL
  53  */
  54 #define DP_IDCODE               0               /* SWD: read */
  55 #define DP_ABORT                0               /* SWD: write */
  56 #define DP_CTRL_STAT            0x4             /* r/w */
  57 #define DP_WCR                  0x4             /* SWD: r/w (mux CTRLSEL) */
  58 #define DP_RESEND               0x8             /* SWD: read */
  59 #define DP_SELECT               0x8             /* JTAG: r/w; SWD: write */
  60 #define DP_RDBUFF               0xC             /* read-only */
  61
  62 /* Fields of the DP's AP ABORT register */
  63 #define DAPABORT                (1 << 0)
  64 #define STKCMPCLR               (1 << 1)        /* SWD-only */
  65 #define STKERRCLR               (1 << 2)        /* SWD-only */
  66 #define WDERRCLR                (1 << 3)        /* SWD-only */
  67 #define ORUNERRCLR              (1 << 4)        /* SWD-only */
  68
  69 /* Fields of the DP's CTRL/STAT register */
  70 #define CORUNDETECT             (1 << 0)
  71 #define SSTICKYORUN             (1 << 1)
  72 /* 3:2 - transaction mode (e.g. pushed compare) */
  73 #define SSTICKYCMP              (1 << 4)
  74 #define SSTICKYERR              (1 << 5)
  75 #define READOK                  (1 << 6)        /* SWD-only */
  76 #define WDATAERR                (1 << 7)        /* SWD-only */
  77 /* 11:8 - mask lanes for pushed compare or verify ops */
  78 /* 21:12 - transaction counter */
  79 #define CDBGRSTREQ              (1 << 26)
  80 #define CDBGRSTACK              (1 << 27)
  81 #define CDBGPWRUPREQ    (1 << 28)
  82 #define CDBGPWRUPACK    (1 << 29)
  83 #define CSYSPWRUPREQ    (1 << 30)
  84 #define CSYSPWRUPACK    (1 << 31)
  85
  86 /* MEM-AP register addresses */
  87 /* TODO: rename as MEM_AP_REG_* */
  88 #define AP_REG_CSW              0x00
  89 #define AP_REG_TAR              0x04
  90 #define AP_REG_DRW              0x0C
  91 #define AP_REG_BD0              0x10
  92 #define AP_REG_BD1              0x14
  93 #define AP_REG_BD2              0x18
  94 #define AP_REG_BD3              0x1C
  95 #define AP_REG_CFG              0xF4            /* big endian? */
  96 #define AP_REG_BASE             0xF8
  97
  98 /* Generic AP register address */
  99 #define AP_REG_IDR              0xFC
 100
 101 /* Fields of the MEM-AP's CSW register */
 102 #define CSW_8BIT                0
 103 #define CSW_16BIT               1
 104 #define CSW_32BIT               2
 105 #define CSW_ADDRINC_MASK        (3 << 4)
 106 #define CSW_ADDRINC_OFF         0
 107 #define CSW_ADDRINC_SINGLE      (1 << 4)
 108 #define CSW_ADDRINC_PACKED      (2 << 4)
 109 #define CSW_DEVICE_EN           (1 << 6)
 110 #define CSW_TRIN_PROG           (1 << 7)
 111 #define CSW_SPIDEN                      (1 << 23)
 112 /* 30:24 - implementation-defined! */
 113 #define CSW_HPROT                       (1 << 25)               /* ? */
 114 #define CSW_MASTER_DEBUG        (1 << 29)               /* ? */
 115 #define CSW_DBGSWENABLE         (1 << 31)
 116
 117 /**
 118  * This represents an ARM Debug Interface (v5) Debug Access Port (DAP).
 119  * A DAP has two types of component:  one Debug Port (DP), which is a
 120  * transport agent; and at least one Access Port (AP), controlling
 121  * resource access.  Most common is a MEM-AP, for memory access.
 122  *
 123  * There are two basic DP transports: JTAG, and ARM's low pin-count SWD.
 124  * Accordingly, this interface is responsible for hiding the transport
 125  * differences so upper layer code can largely ignore them.
 126  *
 127  * When the chip is implemented with JTAG-DP or SW-DP, the transport is
 128  * fixed as JTAG or SWD, respectively.  Chips incorporating SWJ-DP permit
 129  * a choice made at board design time (by only using the SWD pins), or
 130  * as part of setting up a debug session (if all the dual-role JTAG/SWD
 131  * signals are available).
 132  */
 133 struct adiv5_dap
 134 {
 135         const struct dap_ops *ops;
 136
 137         struct arm_jtag *jtag_info;
 138         /* Control config */
 139         uint32_t dp_ctrl_stat;
 140
 141         /**
 142          * Cache for DP_SELECT bits identifying the current AP.  A DAP may
 143          * connect to multiple APs, such as one MEM-AP for general access,
 144          * another reserved for accessing debug modules, and a JTAG-DP.
 145          * "-1" indicates no cached value.
 146          */
 147         uint32_t apsel;
 148
 149         /**
 150          * Cache for DP_SELECT bits identifying the current four-word AP
 151          * register bank.  This caches AP register addresss bits 7:4; JTAG
 152          * and SWD access primitves pass address bits 3:2; bits 1:0 are zero.
 153          * "-1" indicates no cached value.
 154          */
 155         uint32_t ap_bank_value;
 156
 157         /**
 158          * Cache for (MEM-AP) AP_REG_CSW register value.  This is written to
 159          * configure an access mode, such as autoincrementing AP_REG_TAR during
 160          * word access.  "-1" indicates no cached value.
 161          */
 162         uint32_t ap_csw_value;
 163
 164         /**
 165          * Cache for (MEM-AP) AP_REG_TAR register value This is written to
 166          * configure the address being read or written
 167          * "-1" indicates no cached value.
 168          */
 169         uint32_t ap_tar_value;
 170
 171         /* information about current pending SWjDP-AHBAP transaction */
 172         uint8_t  ack;
 173
 174         /**
 175          * Configures how many extra tck clocks are added after starting a
 176          * MEM-AP access before we try to read its status (and/or result).
 177          */
 178         uint32_t        memaccess_tck;
 179         /* Size of TAR autoincrement block, ARM ADI Specification requires at least 10 bits */
 180         uint32_t tar_autoincr_block;
 181 };
 182
 183 /**
 184  * Transport-neutral representation of queued DAP transactions, supporting
 185  * both JTAG and SWD transports.  All submitted transactions are logically
 186  * queued, until the queue is executed by run().  Some implementations might
 187  * execute transactions as soon as they're submitted, but no status is made
 188  * availablue until run().
 189  */
 190 struct dap_ops {
 191         /** If the DAP transport isn't SWD, it must be JTAG.  Upper level
 192          * code may need to care about the difference in some cases.
 193          */
 194         bool    is_swd;
 195
 196         /** Reads the DAP's IDCODe register. */
 197         int (*queue_idcode_read)(struct adiv5_dap *dap,
 198                         uint8_t *ack, uint32_t *data);
 199
 200         /** DP register read. */
 201         int (*queue_dp_read)(struct adiv5_dap *dap, unsigned reg,
 202                         uint32_t *data);
 203         /** DP register write. */
 204         int (*queue_dp_write)(struct adiv5_dap *dap, unsigned reg,
 205                         uint32_t data);
 206
 207         /** AP register read. */
 208         int (*queue_ap_read)(struct adiv5_dap *dap, unsigned reg,
 209                         uint32_t *data);
 210         /** AP register write. */
 211         int (*queue_ap_write)(struct adiv5_dap *dap, unsigned reg,
 212                         uint32_t data);
 213         /** AP operation abort. */
 214         int (*queue_ap_abort)(struct adiv5_dap *dap, uint8_t *ack);
 215
 216         /** Executes all queued DAP operations. */
 217         int (*run)(struct adiv5_dap *dap);
 218 };
 219
 220 /**
 221  * Queue an IDCODE register read.  This is primarily useful for SWD
 222  * transports, where it is required as part of link initialization.
 223  * (For JTAG, this register is read as part of scan chain setup.)
 224  *
 225  * @param dap The DAP used for reading.
 226  * @param ack Pointer to where transaction status will be stored.
 227  * @param data Pointer saying where to store the IDCODE value.
 228  *
 229  * @return ERROR_OK for success, else a fault code.
 230  */
 231 static inline int dap_queue_idcode_read(struct adiv5_dap *dap,
 232                 uint8_t *ack, uint32_t *data)
 233 {
 234         assert(dap->ops != NULL);
 235         return dap->ops->queue_idcode_read(dap, ack, data);
 236 }
 237
 238 /**
 239  * Queue a DP register read.
 240  * Note that not all DP registers are readable; also, that JTAG and SWD
 241  * have slight differences in DP register support.
 242  *
 243  * @param dap The DAP used for reading.
 244  * @param reg The two-bit number of the DP register being read.
 245  * @param data Pointer saying where to store the register's value
 246  *      (in host endianness).
 247  *
 248  * @return ERROR_OK for success, else a fault code.
 249  */
 250 static inline int dap_queue_dp_read(struct adiv5_dap *dap,
 251                 unsigned reg, uint32_t *data)
 252 {
 253         assert(dap->ops != NULL);
 254         return dap->ops->queue_dp_read(dap, reg, data);
 255 }
 256
 257 /**
 258  * Queue a DP register write.
 259  * Note that not all DP registers are writable; also, that JTAG and SWD
 260  * have slight differences in DP register support.
 261  *
 262  * @param dap The DAP used for writing.
 263  * @param reg The two-bit number of the DP register being written.
 264  * @param data Value being written (host endianness)
 265  *
 266  * @return ERROR_OK for success, else a fault code.
 267  */
 268 static inline int dap_queue_dp_write(struct adiv5_dap *dap,
 269                 unsigned reg, uint32_t data)
 270 {
 271         assert(dap->ops != NULL);
 272         return dap->ops->queue_dp_write(dap, reg, data);
 273 }
 274
 275 /**
 276  * Queue an AP register read.
 277  *
 278  * @param dap The DAP used for reading.
 279  * @param reg The number of the AP register being read.
 280  * @param data Pointer saying where to store the register's value
 281  *      (in host endianness).
 282  *
 283  * @return ERROR_OK for success, else a fault code.
 284  */
 285 static inline int dap_queue_ap_read(struct adiv5_dap *dap,
 286                 unsigned reg, uint32_t *data)
 287 {
 288         assert(dap->ops != NULL);
 289         return dap->ops->queue_ap_read(dap, reg, data);
 290 }
 291
 292 /**
 293  * Queue an AP register write.
 294  *
 295  * @param dap The DAP used for writing.
 296  * @param reg The number of the AP register being written.
 297  * @param data Value being written (host endianness)
 298  *
 299  * @return ERROR_OK for success, else a fault code.
 300  */
 301 static inline int dap_queue_ap_write(struct adiv5_dap *dap,
 302                 unsigned reg, uint32_t data)
 303 {
 304         assert(dap->ops != NULL);
 305         return dap->ops->queue_ap_write(dap, reg, data);
 306 }
 307
 308 /**
 309  * Queue an AP abort operation.  The current AP transaction is aborted,
 310  * including any update of the transaction counter.  The AP is left in
 311  * an unknown state (so it must be re-initialized).  For use only after
 312  * the AP has reported WAIT status for an extended period.
 313  *
 314  * @param dap The DAP used for writing.
 315  * @param ack Pointer to where transaction status will be stored.
 316  *
 317  * @return ERROR_OK for success, else a fault code.
 318  */
 319 static inline int dap_queue_ap_abort(struct adiv5_dap *dap, uint8_t *ack)
 320 {
 321         assert(dap->ops != NULL);
 322         return dap->ops->queue_ap_abort(dap, ack);
 323 }
 324
 325 /**
 326  * Perform all queued DAP operations, and clear any errors posted in the
 327  * CTRL_STAT register when they are done.  Note that if more than one AP
 328  * operation will be queued, one of the first operations in the queue
 329  * should probably enable CORUNDETECT in the CTRL/STAT register.
 330  *
 331  * @param dap The DAP used.
 332  *
 333  * @return ERROR_OK for success, else a fault code.
 334  */
 335 static inline int dap_run(struct adiv5_dap *dap)
 336 {
 337         assert(dap->ops != NULL);
 338         return dap->ops->run(dap);
 339 }
 340
 341 /** Accessor for currently selected DAP-AP number (0..255) */
 342 static inline uint8_t dap_ap_get_select(struct adiv5_dap *swjdp)
 343 {
 344         return (uint8_t)(swjdp ->apsel >> 24);
 345 }
 346
 347 /* AP selection applies to future AP transactions */
 348 void dap_ap_select(struct adiv5_dap *dap,uint8_t apsel);
 349
 350 /* Queued AP transactions */
 351 int dap_setup_accessport(struct adiv5_dap *swjdp,
 352                 uint32_t csw, uint32_t tar);
 353
 354 /* Queued MEM-AP memory mapped single word transfers */
 355 int mem_ap_read_u32(struct adiv5_dap *swjdp, uint32_t address, uint32_t *value);
 356 int mem_ap_write_u32(struct adiv5_dap *swjdp, uint32_t address, uint32_t value);
 357
 358 /* Synchronous MEM-AP memory mapped single word transfers */
 359 int mem_ap_read_atomic_u32(struct adiv5_dap *swjdp,
 360                 uint32_t address, uint32_t *value);
 361 int mem_ap_write_atomic_u32(struct adiv5_dap *swjdp,
 362                 uint32_t address, uint32_t value);
 363
 364 /* MEM-AP memory mapped bus block transfers */
 365 int mem_ap_read_buf_u8(struct adiv5_dap *swjdp,
 366                 uint8_t *buffer, int count, uint32_t address);
 367 int mem_ap_read_buf_u16(struct adiv5_dap *swjdp,
 368                 uint8_t *buffer, int count, uint32_t address);
 369 int mem_ap_read_buf_u32(struct adiv5_dap *swjdp,
 370                 uint8_t *buffer, int count, uint32_t address);
 371
 372 int mem_ap_write_buf_u8(struct adiv5_dap *swjdp,
 373                 uint8_t *buffer, int count, uint32_t address);
 374 int mem_ap_write_buf_u16(struct adiv5_dap *swjdp,
 375                 uint8_t *buffer, int count, uint32_t address);
 376 int mem_ap_write_buf_u32(struct adiv5_dap *swjdp,
 377                 uint8_t *buffer, int count, uint32_t address);
 378
 379 /* Initialisation of the debug system, power domains and registers */
 380 int ahbap_debugport_init(struct adiv5_dap *swjdp);
 381
 382 /* Probe the AP for ROM Table location */
 383 int dap_get_debugbase(struct adiv5_dap *dap, int apsel,
 384                         uint32_t *dbgbase, uint32_t *apid);
 385
 386 struct target;
 387
 388 /* Put debug link into SWD mode */
 389 int dap_to_swd(struct target *target);
 390
 391 /* Put debug link into JTAG mode */
 392 int dap_to_jtag(struct target *target);
 393
 394 extern const struct command_registration dap_command_handlers[];
 395
 396 #endif