git.sur5r.net Git - openocd/blob - src/target/arm_adi_v5.h

   1 /***************************************************************************
   2  *   Copyright (C) 2006 by Magnus Lundin                                   *
   3  *   lundin@mlu.mine.nu                                                    *
   4  *                                                                         *
   5  *   Copyright (C) 2008 by Spencer Oliver                                  *
   6  *   spen@spen-soft.co.uk                                                  *
   7  *                                                                         *
   8  *   This program is free software; you can redistribute it and/or modify  *
   9  *   it under the terms of the GNU General Public License as published by  *
  10  *   the Free Software Foundation; either version 2 of the License, or     *
  11  *   (at your option) any later version.                                   *
  12  *                                                                         *
  13  *   This program is distributed in the hope that it will be useful,       *
  14  *   but WITHOUT ANY WARRANTY; without even the implied warranty of        *
  15  *   MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the         *
  16  *   GNU General Public License for more details.                          *
  17  *                                                                         *
  18  *   You should have received a copy of the GNU General Public License     *
  19  *   along with this program; if not, write to the                         *
  20  *   Free Software Foundation, Inc.,                                       *
  21  *   51 Franklin Street, Fifth Floor, Boston, MA 02110-1301 USA.           *
  22  ***************************************************************************/
  23
  24 #ifndef ARM_ADI_V5_H
  25 #define ARM_ADI_V5_H
  26
  27 /**
  28  * @file
  29  * This defines formats and data structures used to talk to ADIv5 entities.
  30  * Those include a DAP, different types of Debug Port (DP), and memory mapped
  31  * resources accessed through a MEM-AP.
  32  */
  33
  34 #include "arm_jtag.h"
  35
  36 /* FIXME remove these JTAG-specific decls when mem_ap_read_buf_u32()
  37  * is no longer JTAG-specific
  38  */
  39 #define JTAG_DP_DPACC           0xA
  40 #define JTAG_DP_APACC           0xB
  41
  42 /* three-bit ACK values for SWD access (sent LSB first) */
  43 #define SWD_ACK_OK              0x4
  44 #define SWD_ACK_WAIT            0x2
  45 #define SWD_ACK_FAULT           0x1
  46
  47 #define DPAP_WRITE              0
  48 #define DPAP_READ               1
  49
  50 #define BANK_REG(bank, reg)     (((bank) << 4) | (reg))
  51
  52 /* A[3:0] for DP registers; A[1:0] are always zero.
  53  * - JTAG accesses all of these via JTAG_DP_DPACC, except for
  54  *   IDCODE (JTAG_DP_IDCODE) and ABORT (JTAG_DP_ABORT).
  55  * - SWD accesses these directly, sometimes needing SELECT.CTRLSEL
  56  */
  57 #define DP_IDCODE               BANK_REG(0x0, 0x0)      /* SWD: read */
  58 #define DP_ABORT                BANK_REG(0x0, 0x0)      /* SWD: write */
  59 #define DP_CTRL_STAT            BANK_REG(0x0, 0x4)      /* r/w */
  60 #define DP_RESEND               BANK_REG(0x0, 0x8)      /* SWD: read */
  61 #define DP_SELECT               BANK_REG(0x0, 0x8)      /* JTAG: r/w; SWD: write */
  62 #define DP_RDBUFF               BANK_REG(0x0, 0xC)      /* read-only */
  63 #define DP_WCR                  BANK_REG(0x1, 0x4)      /* SWD: r/w */
  64
  65 #define WCR_TO_TRN(wcr) ((uint32_t)(1 + (3 & ((wcr)) >> 8)))    /* 1..4 clocks */
  66 #define WCR_TO_PRESCALE(wcr) ((uint32_t)(7 & ((wcr))))          /* impl defined */
  67
  68 /* Fields of the DP's AP ABORT register */
  69 #define DAPABORT                (1 << 0)
  70 #define STKCMPCLR               (1 << 1)        /* SWD-only */
  71 #define STKERRCLR               (1 << 2)        /* SWD-only */
  72 #define WDERRCLR                (1 << 3)        /* SWD-only */
  73 #define ORUNERRCLR              (1 << 4)        /* SWD-only */
  74
  75 /* Fields of the DP's CTRL/STAT register */
  76 #define CORUNDETECT             (1 << 0)
  77 #define SSTICKYORUN             (1 << 1)
  78 /* 3:2 - transaction mode (e.g. pushed compare) */
  79 #define SSTICKYCMP              (1 << 4)
  80 #define SSTICKYERR              (1 << 5)
  81 #define READOK                  (1 << 6)        /* SWD-only */
  82 #define WDATAERR                (1 << 7)        /* SWD-only */
  83 /* 11:8 - mask lanes for pushed compare or verify ops */
  84 /* 21:12 - transaction counter */
  85 #define CDBGRSTREQ              (1 << 26)
  86 #define CDBGRSTACK              (1 << 27)
  87 #define CDBGPWRUPREQ    (1 << 28)
  88 #define CDBGPWRUPACK    (1 << 29)
  89 #define CSYSPWRUPREQ    (1 << 30)
  90 #define CSYSPWRUPACK    (1 << 31)
  91
  92 /* MEM-AP register addresses */
  93 /* TODO: rename as MEM_AP_REG_* */
  94 #define AP_REG_CSW              0x00
  95 #define AP_REG_TAR              0x04
  96 #define AP_REG_DRW              0x0C
  97 #define AP_REG_BD0              0x10
  98 #define AP_REG_BD1              0x14
  99 #define AP_REG_BD2              0x18
 100 #define AP_REG_BD3              0x1C
 101 #define AP_REG_CFG              0xF4            /* big endian? */
 102 #define AP_REG_BASE             0xF8
 103
 104 /* Generic AP register address */
 105 #define AP_REG_IDR              0xFC
 106
 107 /* Fields of the MEM-AP's CSW register */
 108 #define CSW_8BIT                0
 109 #define CSW_16BIT               1
 110 #define CSW_32BIT               2
 111 #define CSW_ADDRINC_MASK        (3 << 4)
 112 #define CSW_ADDRINC_OFF         0
 113 #define CSW_ADDRINC_SINGLE      (1 << 4)
 114 #define CSW_ADDRINC_PACKED      (2 << 4)
 115 #define CSW_DEVICE_EN           (1 << 6)
 116 #define CSW_TRIN_PROG           (1 << 7)
 117 #define CSW_SPIDEN                      (1 << 23)
 118 /* 30:24 - implementation-defined! */
 119 #define CSW_HPROT                       (1 << 25)               /* ? */
 120 #define CSW_MASTER_DEBUG        (1 << 29)               /* ? */
 121 #define CSW_SPROT (1 << 30)
 122 #define CSW_DBGSWENABLE         (1 << 31)
 123
 124 /**
 125  * This represents an ARM Debug Interface (v5) Debug Access Port (DAP).
 126  * A DAP has two types of component:  one Debug Port (DP), which is a
 127  * transport agent; and at least one Access Port (AP), controlling
 128  * resource access.  Most common is a MEM-AP, for memory access.
 129  *
 130  * There are two basic DP transports: JTAG, and ARM's low pin-count SWD.
 131  * Accordingly, this interface is responsible for hiding the transport
 132  * differences so upper layer code can largely ignore them.
 133  *
 134  * When the chip is implemented with JTAG-DP or SW-DP, the transport is
 135  * fixed as JTAG or SWD, respectively.  Chips incorporating SWJ-DP permit
 136  * a choice made at board design time (by only using the SWD pins), or
 137  * as part of setting up a debug session (if all the dual-role JTAG/SWD
 138  * signals are available).
 139  */
 140 struct adiv5_dap {
 141         const struct dap_ops *ops;
 142
 143         struct arm_jtag *jtag_info;
 144         /* Control config */
 145         uint32_t dp_ctrl_stat;
 146
 147         uint32_t apcsw[256];
 148         uint32_t apsel;
 149
 150         /**
 151          * Cache for DP_SELECT bits identifying the current AP.  A DAP may
 152          * connect to multiple APs, such as one MEM-AP for general access,
 153          * another reserved for accessing debug modules, and a JTAG-DP.
 154          * "-1" indicates no cached value.
 155          */
 156         uint32_t ap_current;
 157
 158         /**
 159          * Cache for DP_SELECT bits identifying the current four-word AP
 160          * register bank.  This caches AP register addresss bits 7:4; JTAG
 161          * and SWD access primitves pass address bits 3:2; bits 1:0 are zero.
 162          * "-1" indicates no cached value.
 163          */
 164         uint32_t ap_bank_value;
 165
 166         /**
 167          * Cache for DP_SELECT bits identifying the current four-word DP
 168          * register bank.  This caches DP register addresss bits 7:4; JTAG
 169          * and SWD access primitves pass address bits 3:2; bits 1:0 are zero.
 170          */
 171         uint32_t dp_bank_value;
 172
 173         /**
 174          * Cache for (MEM-AP) AP_REG_CSW register value.  This is written to
 175          * configure an access mode, such as autoincrementing AP_REG_TAR during
 176          * word access.  "-1" indicates no cached value.
 177          */
 178         uint32_t ap_csw_value;
 179
 180         /**
 181          * Cache for (MEM-AP) AP_REG_TAR register value This is written to
 182          * configure the address being read or written
 183          * "-1" indicates no cached value.
 184          */
 185         uint32_t ap_tar_value;
 186
 187         /* information about current pending SWjDP-AHBAP transaction */
 188         uint8_t  ack;
 189
 190         /**
 191          * Holds the pointer to the destination word for the last queued read,
 192          * for use with posted AP read sequence optimization.
 193          */
 194         uint32_t *last_read;
 195
 196         /**
 197          * Configures how many extra tck clocks are added after starting a
 198          * MEM-AP access before we try to read its status (and/or result).
 199          */
 200         uint32_t        memaccess_tck;
 201
 202         /* Size of TAR autoincrement block, ARM ADI Specification requires at least 10 bits */
 203         uint32_t tar_autoincr_block;
 204
 205         /* true if packed transfers are supported by the MEM-AP */
 206         bool packed_transfers;
 207
 208         /* true if unaligned memory access is not supported by the MEM-AP */
 209         bool unaligned_access_bad;
 210
 211         /* The TI TMS470 and TMS570 series processors use a BE-32 memory ordering
 212          * despite lack of support in the ARMv7 architecture. Memory access through
 213          * the AHB-AP has strange byte ordering these processors, and we need to
 214          * swizzle appropriately. */
 215         bool ti_be_32_quirks;
 216 };
 217
 218 /**
 219  * Transport-neutral representation of queued DAP transactions, supporting
 220  * both JTAG and SWD transports.  All submitted transactions are logically
 221  * queued, until the queue is executed by run().  Some implementations might
 222  * execute transactions as soon as they're submitted, but no status is made
 223  * availablue until run().
 224  */
 225 struct dap_ops {
 226         /** If the DAP transport isn't SWD, it must be JTAG.  Upper level
 227          * code may need to care about the difference in some cases.
 228          */
 229         bool    is_swd;
 230
 231         /** Reads the DAP's IDCODe register. */
 232         int (*queue_idcode_read)(struct adiv5_dap *dap,
 233                         uint8_t *ack, uint32_t *data);
 234
 235         /** DP register read. */
 236         int (*queue_dp_read)(struct adiv5_dap *dap, unsigned reg,
 237                         uint32_t *data);
 238         /** DP register write. */
 239         int (*queue_dp_write)(struct adiv5_dap *dap, unsigned reg,
 240                         uint32_t data);
 241
 242         /** AP register read. */
 243         int (*queue_ap_read)(struct adiv5_dap *dap, unsigned reg,
 244                         uint32_t *data);
 245         /** AP register write. */
 246         int (*queue_ap_write)(struct adiv5_dap *dap, unsigned reg,
 247                         uint32_t data);
 248         /** AP read block. */
 249         int (*queue_ap_read_block)(struct adiv5_dap *dap, unsigned reg,
 250                         uint32_t blocksize, uint8_t *buffer);
 251
 252         /** AP operation abort. */
 253         int (*queue_ap_abort)(struct adiv5_dap *dap, uint8_t *ack);
 254
 255         /** Executes all queued DAP operations. */
 256         int (*run)(struct adiv5_dap *dap);
 257 };
 258
 259 /*
 260  * Access Port types
 261  */
 262 enum ap_type {
 263         AP_TYPE_AHB_AP  = 0x01,  /* AHB Memory-AP */
 264         AP_TYPE_APB_AP  = 0x02,  /* APB Memory-AP */
 265         AP_TYPE_JTAG_AP = 0x10   /* JTAG-AP - JTAG master for controlling other JTAG devices */
 266 };
 267
 268 /**
 269  * Queue an IDCODE register read.  This is primarily useful for SWD
 270  * transports, where it is required as part of link initialization.
 271  * (For JTAG, this register is read as part of scan chain setup.)
 272  *
 273  * @param dap The DAP used for reading.
 274  * @param ack Pointer to where transaction status will be stored.
 275  * @param data Pointer saying where to store the IDCODE value.
 276  *
 277  * @return ERROR_OK for success, else a fault code.
 278  */
 279 static inline int dap_queue_idcode_read(struct adiv5_dap *dap,
 280                 uint8_t *ack, uint32_t *data)
 281 {
 282         assert(dap->ops != NULL);
 283         return dap->ops->queue_idcode_read(dap, ack, data);
 284 }
 285
 286 /**
 287  * Queue a DP register read.
 288  * Note that not all DP registers are readable; also, that JTAG and SWD
 289  * have slight differences in DP register support.
 290  *
 291  * @param dap The DAP used for reading.
 292  * @param reg The two-bit number of the DP register being read.
 293  * @param data Pointer saying where to store the register's value
 294  * (in host endianness).
 295  *
 296  * @return ERROR_OK for success, else a fault code.
 297  */
 298 static inline int dap_queue_dp_read(struct adiv5_dap *dap,
 299                 unsigned reg, uint32_t *data)
 300 {
 301         assert(dap->ops != NULL);
 302         return dap->ops->queue_dp_read(dap, reg, data);
 303 }
 304
 305 /**
 306  * Queue a DP register write.
 307  * Note that not all DP registers are writable; also, that JTAG and SWD
 308  * have slight differences in DP register support.
 309  *
 310  * @param dap The DAP used for writing.
 311  * @param reg The two-bit number of the DP register being written.
 312  * @param data Value being written (host endianness)
 313  *
 314  * @return ERROR_OK for success, else a fault code.
 315  */
 316 static inline int dap_queue_dp_write(struct adiv5_dap *dap,
 317                 unsigned reg, uint32_t data)
 318 {
 319         assert(dap->ops != NULL);
 320         return dap->ops->queue_dp_write(dap, reg, data);
 321 }
 322
 323 /**
 324  * Queue an AP register read.
 325  *
 326  * @param dap The DAP used for reading.
 327  * @param reg The number of the AP register being read.
 328  * @param data Pointer saying where to store the register's value
 329  * (in host endianness).
 330  *
 331  * @return ERROR_OK for success, else a fault code.
 332  */
 333 static inline int dap_queue_ap_read(struct adiv5_dap *dap,
 334                 unsigned reg, uint32_t *data)
 335 {
 336         assert(dap->ops != NULL);
 337         return dap->ops->queue_ap_read(dap, reg, data);
 338 }
 339
 340 /**
 341  * Queue an AP register write.
 342  *
 343  * @param dap The DAP used for writing.
 344  * @param reg The number of the AP register being written.
 345  * @param data Value being written (host endianness)
 346  *
 347  * @return ERROR_OK for success, else a fault code.
 348  */
 349 static inline int dap_queue_ap_write(struct adiv5_dap *dap,
 350                 unsigned reg, uint32_t data)
 351 {
 352         assert(dap->ops != NULL);
 353         return dap->ops->queue_ap_write(dap, reg, data);
 354 }
 355
 356 /**
 357  * Queue an AP block read.
 358  *
 359  * @param dap The DAP used for reading.
 360  * @param reg The number of the AP register being read.
 361  * @param blocksize The number of the AP register being read.
 362  * @param buffer Pointer saying where to store the data
 363  * (in host endianness).
 364  *
 365  * @return ERROR_OK for success, else a fault code.
 366  */
 367 static inline int dap_queue_ap_read_block(struct adiv5_dap *dap,
 368                 unsigned reg, unsigned blocksize, uint8_t *buffer)
 369 {
 370         assert(dap->ops != NULL);
 371         return dap->ops->queue_ap_read_block(dap, reg, blocksize, buffer);
 372 }
 373
 374 /**
 375  * Queue an AP abort operation.  The current AP transaction is aborted,
 376  * including any update of the transaction counter.  The AP is left in
 377  * an unknown state (so it must be re-initialized).  For use only after
 378  * the AP has reported WAIT status for an extended period.
 379  *
 380  * @param dap The DAP used for writing.
 381  * @param ack Pointer to where transaction status will be stored.
 382  *
 383  * @return ERROR_OK for success, else a fault code.
 384  */
 385 static inline int dap_queue_ap_abort(struct adiv5_dap *dap, uint8_t *ack)
 386 {
 387         assert(dap->ops != NULL);
 388         return dap->ops->queue_ap_abort(dap, ack);
 389 }
 390
 391 /**
 392  * Perform all queued DAP operations, and clear any errors posted in the
 393  * CTRL_STAT register when they are done.  Note that if more than one AP
 394  * operation will be queued, one of the first operations in the queue
 395  * should probably enable CORUNDETECT in the CTRL/STAT register.
 396  *
 397  * @param dap The DAP used.
 398  *
 399  * @return ERROR_OK for success, else a fault code.
 400  */
 401 static inline int dap_run(struct adiv5_dap *dap)
 402 {
 403         assert(dap->ops != NULL);
 404         return dap->ops->run(dap);
 405 }
 406
 407 static inline int dap_dp_read_atomic(struct adiv5_dap *dap, unsigned reg,
 408                                      uint32_t *value)
 409 {
 410         int retval;
 411
 412         retval = dap_queue_dp_read(dap, reg, value);
 413         if (retval != ERROR_OK)
 414                 return retval;
 415
 416         return dap_run(dap);
 417 }
 418
 419 static inline int dap_dp_poll_register(struct adiv5_dap *dap, unsigned reg,
 420                                        uint32_t mask, uint32_t value, int timeout)
 421 {
 422         assert(timeout > 0);
 423         assert((value & mask) == value);
 424
 425         int ret;
 426         uint32_t regval;
 427         LOG_DEBUG("DAP: poll %x, mask 0x08%" PRIx32 ", value 0x%08" PRIx32,
 428                   reg, mask, value);
 429         do {
 430                 ret = dap_dp_read_atomic(dap, reg, &regval);
 431                 if (ret != ERROR_OK)
 432                         return ret;
 433
 434                 if ((regval & mask) == value)
 435                         break;
 436
 437                 alive_sleep(10);
 438         } while (--timeout);
 439
 440         if (!timeout) {
 441                 LOG_DEBUG("DAP: poll %x timeout", reg);
 442                 return ERROR_FAIL;
 443         } else {
 444                 return ERROR_OK;
 445         }
 446 }
 447
 448 /** Accessor for currently selected DAP-AP number (0..255) */
 449 static inline uint8_t dap_ap_get_select(struct adiv5_dap *swjdp)
 450 {
 451         return (uint8_t)(swjdp->ap_current >> 24);
 452 }
 453
 454 /* AP selection applies to future AP transactions */
 455 void dap_ap_select(struct adiv5_dap *dap, uint8_t ap);
 456
 457 /* Queued AP transactions */
 458 int dap_setup_accessport(struct adiv5_dap *swjdp,
 459                 uint32_t csw, uint32_t tar);
 460
 461 /* Queued MEM-AP memory mapped single word transfers */
 462 int mem_ap_read_u32(struct adiv5_dap *swjdp, uint32_t address, uint32_t *value);
 463 int mem_ap_write_u32(struct adiv5_dap *swjdp, uint32_t address, uint32_t value);
 464
 465 /* Synchronous MEM-AP memory mapped single word transfers */
 466 int mem_ap_read_atomic_u32(struct adiv5_dap *swjdp,
 467                 uint32_t address, uint32_t *value);
 468 int mem_ap_write_atomic_u32(struct adiv5_dap *swjdp,
 469                 uint32_t address, uint32_t value);
 470
 471 /* Queued MEM-AP memory mapped single word transfers with selection of ap */
 472 int mem_ap_sel_read_u32(struct adiv5_dap *swjdp, uint8_t ap,
 473                 uint32_t address, uint32_t *value);
 474 int mem_ap_sel_write_u32(struct adiv5_dap *swjdp, uint8_t ap,
 475                 uint32_t address, uint32_t value);
 476
 477 /* Synchronous MEM-AP memory mapped single word transfers with selection of ap */
 478 int mem_ap_sel_read_atomic_u32(struct adiv5_dap *swjdp, uint8_t ap,
 479                 uint32_t address, uint32_t *value);
 480 int mem_ap_sel_write_atomic_u32(struct adiv5_dap *swjdp, uint8_t ap,
 481                 uint32_t address, uint32_t value);
 482
 483 /* Synchronous MEM-AP memory mapped bus block transfers */
 484 int mem_ap_read(struct adiv5_dap *dap, uint8_t *buffer, uint32_t size,
 485                 uint32_t count, uint32_t address, bool addrinc);
 486 int mem_ap_write(struct adiv5_dap *dap, const uint8_t *buffer, uint32_t size,
 487                 uint32_t count, uint32_t address, bool addrinc);
 488
 489 /* Synchronous MEM-AP memory mapped bus block transfers with selection of ap */
 490 int mem_ap_sel_read_buf(struct adiv5_dap *swjdp, uint8_t ap,
 491                 uint8_t *buffer, uint32_t size, uint32_t count, uint32_t address);
 492 int mem_ap_sel_write_buf(struct adiv5_dap *swjdp, uint8_t ap,
 493                 const uint8_t *buffer, uint32_t size, uint32_t count, uint32_t address);
 494
 495 /* Synchronous, non-incrementing buffer functions for accessing fifos, with
 496  * selection of ap */
 497 int mem_ap_sel_read_buf_noincr(struct adiv5_dap *swjdp, uint8_t ap,
 498                 uint8_t *buffer, uint32_t size, uint32_t count, uint32_t address);
 499 int mem_ap_sel_write_buf_noincr(struct adiv5_dap *swjdp, uint8_t ap,
 500                 const uint8_t *buffer, uint32_t size, uint32_t count, uint32_t address);
 501
 502 /* Initialisation of the debug system, power domains and registers */
 503 int ahbap_debugport_init(struct adiv5_dap *swjdp);
 504
 505 /* Probe the AP for ROM Table location */
 506 int dap_get_debugbase(struct adiv5_dap *dap, int ap,
 507                         uint32_t *dbgbase, uint32_t *apid);
 508
 509 /* Probe Access Ports to find a particular type */
 510 int dap_find_ap(struct adiv5_dap *dap,
 511                         enum ap_type type_to_find,
 512                         uint8_t *ap_num_out);
 513
 514 /* Lookup CoreSight component */
 515 int dap_lookup_cs_component(struct adiv5_dap *dap, int ap,
 516                         uint32_t dbgbase, uint8_t type, uint32_t *addr);
 517
 518 struct target;
 519
 520 /* Put debug link into SWD mode */
 521 int dap_to_swd(struct target *target);
 522
 523 /* Put debug link into JTAG mode */
 524 int dap_to_jtag(struct target *target);
 525
 526 extern const struct command_registration dap_command_handlers[];
 527
 528 #endif