]> git.sur5r.net Git - openocd/blob - src/target/arm_dpm.h
Revert "cortex_m3: add auto maskisr"
[openocd] / src / target / arm_dpm.h
1 /*
2  * Copyright (C) 2009 by David Brownell
3  *
4  * This program is free software; you can redistribute it and/or modify
5  * it under the terms of the GNU General Public License as published by
6  * the Free Software Foundation; either version 2 of the License, or
7  * (at your option) any later version.
8  *
9  * This program is distributed in the hope that it will be useful
10  * but WITHOUT ANY WARRANTY; without even the implied warranty of
11  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
12  * GNU General Public License for more details.
13  *
14  * You should have received a copy of the GNU General Public License
15  * along with this program; if not, write to the
16  * Free Software Foundation, Inc.,
17  * 59 Temple Place - Suite 330, Boston, MA  02111-1307, USA.
18  */
19
20 #ifndef __ARM_DPM_H
21 #define __ARM_DPM_H
22
23 /**
24  * @file
25  * This is the interface to the Debug Programmers Model for ARMv6 and
26  * ARMv7 processors.  ARMv6 processors (such as ARM11xx implementations)
27  * introduced a model which became part of the ARMv7-AR architecture
28  * which is most familiar through the Cortex-A series parts.  While
29  * specific details differ (like how to write the instruction register),
30  * the high level models easily support shared code because those
31  * registers are compatible.
32  */
33
34 struct dpm_bpwp {
35         unsigned number;
36         uint32_t address;
37         uint32_t control;
38         /* true if hardware state needs flushing */
39         bool dirty;
40 };
41
42 struct dpm_bp {
43         struct breakpoint *bp;
44         struct dpm_bpwp bpwp;
45 };
46
47 struct dpm_wp {
48         struct watchpoint *wp;
49         struct dpm_bpwp bpwp;
50 };
51
52 /**
53  * This wraps an implementation of DPM primitives.  Each interface
54  * provider supplies a structure like this, which is the glue between
55  * upper level code and the lower level hardware access.
56  *
57  * It is a PRELIMINARY AND INCOMPLETE set of primitives, starting with
58  * support for CPU register access.
59  */
60 struct arm_dpm {
61         struct arm *arm;
62
63         /** Cache of DIDR */
64         uint32_t didr;
65
66         /** Invoke before a series of instruction operations */
67         int (*prepare)(struct arm_dpm *);
68
69         /** Invoke after a series of instruction operations */
70         int (*finish)(struct arm_dpm *);
71
72         /* WRITE TO CPU */
73
74         /** Runs one instruction, writing data to DCC before execution. */
75         int (*instr_write_data_dcc)(struct arm_dpm *,
76                         uint32_t opcode, uint32_t data);
77
78         /** Runs one instruction, writing data to R0 before execution. */
79         int (*instr_write_data_r0)(struct arm_dpm *,
80                         uint32_t opcode, uint32_t data);
81
82         /** Optional core-specific operation invoked after CPSR writes. */
83         int (*instr_cpsr_sync)(struct arm_dpm *dpm);
84
85         /* READ FROM CPU */
86
87         /** Runs one instruction, reading data from dcc after execution. */
88         int (*instr_read_data_dcc)(struct arm_dpm *,
89                         uint32_t opcode, uint32_t *data);
90
91         /** Runs one instruction, reading data from r0 after execution. */
92         int (*instr_read_data_r0)(struct arm_dpm *,
93                         uint32_t opcode, uint32_t *data);
94
95         /* BREAKPOINT/WATCHPOINT SUPPORT */
96
97         /**
98          * Enables one breakpoint or watchpoint by writing to the
99          * hardware registers.  The specified breakpoint/watchpoint
100          * must currently be disabled.  Indices 0..15 are used for
101          * breakpoints; indices 16..31 are for watchpoints.
102          */
103         int (*bpwp_enable)(struct arm_dpm *, unsigned index_value,
104                         uint32_t addr, uint32_t control);
105
106         /**
107          * Disables one breakpoint or watchpoint by clearing its
108          * hardware control registers.  Indices are the same ones
109          * accepted by bpwp_enable().
110          */
111         int (*bpwp_disable)(struct arm_dpm *, unsigned index_value);
112
113         /* The breakpoint and watchpoint arrays are private to the
114          * DPM infrastructure.  There are nbp indices in the dbp
115          * array.  There are nwp indices in the dwp array.
116          */
117
118         unsigned nbp;
119         unsigned nwp;
120         struct dpm_bp *dbp;
121         struct dpm_wp *dwp;
122
123         /** Address of the instruction which triggered a watchpoint. */
124         uint32_t wp_pc;
125
126         /** Recent value of DSCR. */
127         uint32_t dscr;
128
129         // FIXME -- read/write DCSR methods and symbols
130 };
131
132 int arm_dpm_setup(struct arm_dpm *dpm);
133 int arm_dpm_initialize(struct arm_dpm *dpm);
134
135 int arm_dpm_read_current_registers(struct arm_dpm *);
136 int arm_dpm_write_dirty_registers(struct arm_dpm *, bool bpwp);
137
138 void arm_dpm_report_wfar(struct arm_dpm *, uint32_t wfar);
139
140 /* Subset of DSCR bits; see ARMv7a arch spec section C10.3.1.
141  * Not all v7 bits are valid in v6.
142  */
143 #define DSCR_CORE_HALTED        (1 << 0)
144 #define DSCR_CORE_RESTARTED     (1 << 1)
145 #define DSCR_INT_DIS            (1 << 11)
146 #define DSCR_ITR_EN                     (1 << 13)
147 #define DSCR_HALT_DBG_MODE      (1 << 14)
148 #define DSCR_MON_DBG_MODE       (1 << 15)
149 #define DSCR_INSTR_COMP         (1 << 24)
150 #define DSCR_DTR_TX_FULL        (1 << 29)
151 #define DSCR_DTR_RX_FULL        (1 << 30)
152
153 #define DSCR_ENTRY(dscr)        (((dscr) >> 2) & 0xf)
154 #define DSCR_RUN_MODE(dscr)     ((dscr) & (DSCR_CORE_HALTED | DSCR_CORE_RESTARTED))
155
156 /* DRCR (debug run control register) bits */
157 #define DRCR_HALT                               (1 << 0)
158 #define DRCR_RESTART                    (1 << 1)
159 #define DRCR_CLEAR_EXCEPTIONS   (1 << 2)
160
161 void arm_dpm_report_dscr(struct arm_dpm *dpm, uint32_t dcsr);
162
163 #endif /* __ARM_DPM_H */