]> git.sur5r.net Git - openocd/blob - src/target/armv4_5_cache.c
- added missing AT91RM9200 files
[openocd] / src / target / armv4_5_cache.c
1 /***************************************************************************
2  *   Copyright (C) 2005 by Dominic Rath                                    *
3  *   Dominic.Rath@gmx.de                                                   *
4  *                                                                         *
5  *   This program is free software; you can redistribute it and/or modify  *
6  *   it under the terms of the GNU General Public License as published by  *
7  *   the Free Software Foundation; either version 2 of the License, or     *
8  *   (at your option) any later version.                                   *
9  *                                                                         *
10  *   This program is distributed in the hope that it will be useful,       *
11  *   but WITHOUT ANY WARRANTY; without even the implied warranty of        *
12  *   MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the         *
13  *   GNU General Public License for more details.                          *
14  *                                                                         *
15  *   You should have received a copy of the GNU General Public License     *
16  *   along with this program; if not, write to the                         *
17  *   Free Software Foundation, Inc.,                                       *
18  *   59 Temple Place - Suite 330, Boston, MA  02111-1307, USA.             *
19  ***************************************************************************/
20 #ifdef HAVE_CONFIG_H
21 #include "config.h"
22 #endif
23
24 #include "armv4_5_cache.h"
25
26 #include "log.h"
27 #include "command.h"
28
29 int armv4_5_identify_cache(u32 cache_type_reg, armv4_5_cache_common_t *cache)
30 {
31         int size, assoc, M, len, multiplier;
32
33         cache->ctype = (cache_type_reg & 0x1e000000U) >> 25;
34         cache->separate = (cache_type_reg & 0x01000000U) >> 24;
35
36         size = (cache_type_reg & 0x1c0000) >> 18;
37         assoc = (cache_type_reg & 0x38000) >> 15;
38         M = (cache_type_reg & 0x4000) >> 14;
39         len = (cache_type_reg & 0x3000) >> 12;
40         multiplier = 2 + M;
41
42         if ((assoc != 0) || (M != 1)) /* assoc 0 and M 1 means cache absent */
43         {
44                 /* cache is present */
45                 cache->d_u_size.linelen = 1 << (len + 3);
46                 cache->d_u_size.associativity = multiplier << (assoc - 1);
47                 cache->d_u_size.nsets = 1 << (size + 6 - assoc - len);
48                 cache->d_u_size.cachesize = multiplier << (size + 8);
49         }
50         else
51         {
52                 /* cache is absent */
53                 cache->d_u_size.linelen = -1;
54                 cache->d_u_size.associativity = -1;
55                 cache->d_u_size.nsets = -1;
56                 cache->d_u_size.cachesize = -1;
57         }
58
59         if (cache->separate)
60         {
61                 size = (cache_type_reg & 0x1c0) >> 6;
62                 assoc = (cache_type_reg & 0x38) >> 3;
63                 M = (cache_type_reg & 0x4) >> 2;
64                 len = (cache_type_reg & 0x3);
65                 multiplier = 2 + M;
66                 
67                 if ((assoc != 0) || (M != 1)) /* assoc 0 and M 1 means cache absent */
68                 {
69                         /* cache is present */
70                         cache->i_size.linelen = 1 << (len + 3);
71                         cache->i_size.associativity = multiplier << (assoc - 1);
72                         cache->i_size.nsets = 1 << (size + 6 - assoc - len);
73                         cache->i_size.cachesize = multiplier << (size + 8);
74                 }
75                 else
76                 {
77                         /* cache is absent */
78                         cache->i_size.linelen = -1;
79                         cache->i_size.associativity = -1;
80                         cache->i_size.nsets = -1;
81                         cache->i_size.cachesize = -1;
82                 }
83         }
84         else
85         {
86                 cache->i_size = cache->d_u_size;
87         }
88         
89         return ERROR_OK;
90 }
91
92 int armv4_5_handle_cache_info_command(struct command_context_s *cmd_ctx, armv4_5_cache_common_t *armv4_5_cache)
93 {
94         if (armv4_5_cache->ctype == -1)
95         {
96                 command_print(cmd_ctx, "cache not yet identified");
97                 return ERROR_OK;
98         }
99                 
100         command_print(cmd_ctx, "cache type: 0x%1.1x, %s", armv4_5_cache->ctype, 
101                 (armv4_5_cache->separate) ? "separate caches" : "unified cache");
102
103         command_print(cmd_ctx, "D-Cache: linelen %i, associativity %i, nsets %i, cachesize 0x%x", 
104                 armv4_5_cache->d_u_size.linelen,
105                 armv4_5_cache->d_u_size.associativity,
106                 armv4_5_cache->d_u_size.nsets,
107                 armv4_5_cache->d_u_size.cachesize);
108
109         command_print(cmd_ctx, "I-Cache: linelen %i, associativity %i, nsets %i, cachesize 0x%x", 
110                 armv4_5_cache->i_size.linelen,
111                 armv4_5_cache->i_size.associativity,
112                 armv4_5_cache->i_size.nsets,
113                 armv4_5_cache->i_size.cachesize);
114         
115         return ERROR_OK;
116 }