git.sur5r.net Git - openocd/blob - src/target/event/str912_reset.script

   1 mww 0xFFFFFD44, 0x00008000 #Disable watchdog\r
   2 mww 0xFFFFFC20, 0x00000601 #Enable Main oscillator\r
   3 sleep 20\r
   4 mww 0xFFFFFC30, 0x00000001 #Switch master clock to CPU clock, write 1 to PMC_MCKR\r
   5 sleep 20\r
   6 \r
   7 \r
   8 # -- Remap Flash Bank 0 at address 0x0 and Bank 1 at address 0x80000,\r
   9 #    when the bank 0 is the boot bank, then enable the Bank 1. */\r
  10 \r
  11 mww 0x54000000, 0x4 #BOOT BANK Size = (2^4) * 32 = 512KB\r
  12 mww 0x54000004, 0x2 #NON BOOT BANK Size = (2^2) * 8 = 32KB\r
  13 mww 0x5400000C, 0x0 #BOOT BANK Address = 0x0\r
  14 mww 0x54000010, 0x20000 #NON BOOT BANK Address = 0x80000\r
  15 mww 0x54000018, 0x18 #Enable CS on both banks\r
  16 \r
  17 # -- Enable 96K RAM */\r
  18 mww 0x5C002034, 0x0191 # PFQBC enabled / DTCM & AHB wait-states disabled\r
  19 arm966e cp15 15, 0x60000 #Set bits 17-18 (DTCM/ITCM order bits) of the Core Configuration Control Register\r
  20 \r
  21 flash protect 0 0 7 off\r