git.sur5r.net Git - openocd/blob - tcl/target/pxa255.cfg

   1 # PXA255 chip ... originally from Intel, PXA line was sold to Marvell.
   2 #  This chip is now at end-of-life.  Final orders have been taken.
   3
   4 if { [info exists CHIPNAME] } {
   5    set  _CHIPNAME $CHIPNAME
   6 } else {
   7    set  _CHIPNAME pxa255
   8 }
   9
  10 if { [info exists ENDIAN] } {
  11    set  _ENDIAN $ENDIAN
  12 } else {
  13    set  _ENDIAN little
  14 }
  15
  16 if { [info exists CPUTAPID ] } {
  17    set _CPUTAPID $CPUTAPID
  18 } else {
  19    set _CPUTAPID 0x69264013
  20 }
  21
  22 jtag newtap $_CHIPNAME cpu -irlen 5 -expected-id $_CPUTAPID
  23
  24 set _TARGETNAME $_CHIPNAME.cpu
  25 target create $_TARGETNAME xscale -endian $_ENDIAN \
  26         -chain-position $_CHIPNAME.cpu
  27
  28 # PXA255 comes out of reset using 3.6864 MHz oscillator.
  29 # Until the PLL kicks in, keep the JTAG clock slow enough
  30 # that we get no errors.
  31 jtag_khz 300
  32 $_TARGETNAME configure -event "reset-start" { jtag_khz 300 }
  33
  34 # both TRST and SRST are *required* for debug
  35 # DCSR is often accessed with SRST active
  36 reset_config trst_and_srst separate srst_nogate
  37
  38 # reset processing that works with PXA
  39 proc init_reset {mode} {
  40         # assert both resets; equivalent to power-on reset
  41         jtag_reset 1 1
  42
  43         # drop TRST after at least 32 cycles
  44         sleep 1
  45         jtag_reset 0 1
  46
  47         # minimum 32 TCK cycles to wake up the controller
  48         runtest 50
  49
  50         # now the TAP will be responsive; validate scanchain
  51         jtag arp_init
  52
  53         # ... and take it out of reset
  54         jtag_reset 0 0
  55 }
  56
  57 proc jtag_init {} {
  58         init_reset startup
  59 }