]> git.sur5r.net Git - u-boot/commitdiff
* The PS/2 mux on the BMS2003 board needs 450 ms after power on
authorwdenk <wdenk>
Tue, 20 Jan 2004 23:12:12 +0000 (23:12 +0000)
committerwdenk <wdenk>
Tue, 20 Jan 2004 23:12:12 +0000 (23:12 +0000)
  before we can access it; add delay in case we are faster (with no
  CF card inserted)

* Cleanup of some init functions

* Make sure SCC Ethernet is always stopped by the time we boot Linux
  to avoid Linux crashes by early packets coming in.

* Accelerate flash accesses on LWMON board by using buffered writes

128 files changed:
CHANGELOG
board/LEOX/elpt860/elpt860.c
board/MAI/AmigaOneG3SE/articiaS.c
board/Marvell/common/bootseq.txt
board/Marvell/db64360/db64360.c
board/Marvell/db64460/db64460.c
board/altera/dk1c20/dk1c20.c
board/altera/dk1s10/dk1s10.c
board/bubinga405ep/bubinga405ep.c
board/cpc45/cpc45.c
board/cradle/cradle.c
board/cray/L1/L1.c
board/dave/PPChameleonEVB/PPChameleonEVB.c
board/ebony/ebony.c
board/eltec/mhpc/mhpc.c
board/ep8260/ep8260.c
board/eric/eric.c
board/esd/adciop/adciop.c
board/esd/ar405/ar405.c
board/esd/ash405/ash405.c
board/esd/canbt/canbt.c
board/esd/cpci405/cpci405.c
board/esd/cpci440/cpci440.c
board/esd/cpciiser4/cpciiser4.c
board/esd/dasa_sim/dasa_sim.c
board/esd/dp405/dp405.c
board/esd/du405/du405.c
board/esd/hub405/hub405.c
board/esd/ocrtc/ocrtc.c
board/esd/pci405/pci405.c
board/esd/plu405/plu405.c
board/esd/pmc405/pmc405.c
board/esd/voh405/voh405.c
board/evb64260/bootseq.txt
board/evb64260/evb64260.c
board/exbitgen/exbitgen.c
board/ip860/ip860.c
board/ixdp425/ixdp425.c
board/lubbock/lubbock.c
board/lwmon/flash.c
board/lwmon/lwmon.c
board/ml2/ml2.c
board/mpc8260ads/mpc8260ads.c
board/mpc8266ads/mpc8266ads.c
board/mpc8540ads/mpc8540ads.c
board/mpc8560ads/mpc8560ads.c
board/mpl/mip405/mip405.c
board/mpl/pip405/pip405.c
board/netvia/netvia.c
board/oxc/oxc.c
board/pcippc2/pcippc2.c
board/rpxsuper/rpxsuper.c
board/siemens/IAD210/IAD210.c
board/tqm8xx/tqm8xx.c
board/w7o/w7o.c
board/walnut405/walnut405.c
cpu/74xx_7xx/start.S
cpu/mpc8xx/spi.c
drivers/keyboard.c
drivers/ps2mult.c
include/common.h
include/configs/ADCIOP.h
include/configs/AR405.h
include/configs/ASH405.h
include/configs/AmigaOneG3SE.h
include/configs/BMW.h
include/configs/BUBINGA405EP.h
include/configs/CANBT.h
include/configs/CPCI405.h
include/configs/CPCI4052.h
include/configs/CPCI405AB.h
include/configs/CPCI440.h
include/configs/CPCIISER4.h
include/configs/CRAYL1.h
include/configs/DASA_SIM.h
include/configs/DB64360.h
include/configs/DB64460.h
include/configs/DK1C20.h
include/configs/DK1S10.h
include/configs/DP405.h
include/configs/DU405.h
include/configs/EBONY.h
include/configs/ELPT860.h
include/configs/ERIC.h
include/configs/EVB64260.h
include/configs/EXBITGEN.h
include/configs/HUB405.h
include/configs/IAD210.h
include/configs/IP860.h
include/configs/MHPC.h
include/configs/MIP405.h
include/configs/MPC8260ADS.h
include/configs/MPC8266ADS.h
include/configs/MPC8540ADS.h
include/configs/MPC8560ADS.h
include/configs/NETVIA.h
include/configs/OCRTC.h
include/configs/ORSG.h
include/configs/OXC.h
include/configs/P3G4.h
include/configs/PCI405.h
include/configs/PCIPPC2.h
include/configs/PCIPPC6.h
include/configs/PIP405.h
include/configs/PLU405.h
include/configs/PMC405.h
include/configs/PPChameleonEVB.h
include/configs/RPXsuper.h
include/configs/VOH405.h
include/configs/W7OLMC.h
include/configs/W7OLMG.h
include/configs/WALNUT405.h
include/configs/ZPC1900.h
include/configs/ZUMA.h
include/configs/bms2003.h
include/configs/cogent_mpc8260.h
include/configs/cogent_mpc8xx.h
include/configs/ep8260.h
include/configs/hymod.h
include/configs/lubbock.h
include/configs/lwmon.h
include/configs/rsdproto.h
include/ps2mult.h
lib_arm/board.c
lib_nios/board.c
lib_ppc/board.c
post/ether.c
post/uart.c

index b136f2157daae987ffdc6e37f428348e3576734f..65608598e5b8c314cbd51df807b7322630a6b37b 100644 (file)
--- a/CHANGELOG
+++ b/CHANGELOG
@@ -2,6 +2,17 @@
 Changes since U-Boot 1.0.1:
 ======================================================================
 
+* The PS/2 mux on the BMS2003 board needs 450 ms after power on
+  before we can access it; add delay in case we are faster (with no
+  CF card inserted)
+
+* Cleanup of some init functions
+
+* Make sure SCC Ethernet is always stopped by the time we boot Linux
+  to avoid Linux crashes by early packets coming in.
+
+* Accelerate flash accesses on LWMON board by using buffered writes
+
 * Fix typo in Makefile;
   fix problem with PARTNUM detection
 
index c8bc41a9b1d7af28956104bde8a5405a9ca7c59d..82a831f5245b296f47be7c68e2a3988cdd87e82e 100644 (file)
@@ -33,7 +33,7 @@
 /*
 ** Note 1: In this file, you have to provide the following functions:
 ** ------
-**              int             board_pre_init(void)
+**              int             board_early_init_f(void)
 **              int             checkboard(void)
 **              long int        initdram(int board_type)
 ** called from 'board_init_f()' into 'common/board.c'
@@ -145,7 +145,7 @@ const uint sdram_table[] = {
 /*
  * Very early board init code (fpga boot, etc.)
  */
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        volatile immap_t *immr = (immap_t *) CFG_IMMR;
 
index 9fd6b95822fcba461119b33c31aed2fa0547cfb8..a4dad6486b043ad130fd1ccaf4470f152e2d75aa 100644 (file)
@@ -675,7 +675,7 @@ static __inline__ void set_msr (unsigned long msr)
        asm volatile ("mtmsr %0"::"r" (msr));
 }
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        unsigned char c_value = 0;
        unsigned long msr;
index 648c2ff79137aba5d8ce59a6ad38d41aa8387335..391d49a11904fedd9fec1ab41e35ab89dc9d7dbb 100644 (file)
@@ -58,7 +58,7 @@ in_flash:
     call cpu_init_f
        debug leds
     board_init_f: (common/board.c)
-       board_pre_init:
+       board_early_init_f:
            remap gt regs?
            map PCI mem/io
            map device space
index 438700a50fdccdf0089fd422863221c2d6defdab..7cadafd688a61079060e0394f75523b4d0c4aeae 100644 (file)
@@ -61,7 +61,7 @@ extern void invalidate_l1_instruction_cache (void);
 
 /* Unfortunately, we cant change it while we are in flash, so we initialize it
  * to the "final" value. This means that any debug_led calls before
- * board_pre_init wont work right (like in cpu_init_f).
+ * board_early_init_f wont work right (like in cpu_init_f).
  * See also my_remap_gt_regs below. (NTL)
  */
 
@@ -237,11 +237,11 @@ static void gt_cpu_config (void)
 }
 
 /*
- * board_pre_init.
+ * board_early_init_f.
  *
  * set up gal. device mappings, etc.
  */
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        uchar sram_boot = 0;
 
index 572dc47702d5ed3002fa7fed62820798197057f3..85b2331c919a77d99024a04e8f06b3d341415ca0 100644 (file)
@@ -61,7 +61,7 @@ extern void invalidate_l1_instruction_cache (void);
 
 /* Unfortunately, we cant change it while we are in flash, so we initialize it
  * to the "final" value. This means that any debug_led calls before
- * board_pre_init wont work right (like in cpu_init_f).
+ * board_early_init_f wont work right (like in cpu_init_f).
  * See also my_remap_gt_regs below. (NTL)
  */
 
@@ -237,11 +237,11 @@ static void gt_cpu_config (void)
 }
 
 /*
- * board_pre_init.
+ * board_early_init_f.
  *
  * set up gal. device mappings, etc.
  */
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        uchar sram_boot = 0;
 
index 96f1ecef6b81c09f1b9c87297b736e9f8e0e3c01..3954486791a42af9aa0585f5440b19f39fed2e7f 100644 (file)
@@ -31,7 +31,7 @@ void _default_hdlr (void)
        printf ("default_hdlr\n");
 }
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        /* init seven segment led display and switch off */
        sevenseg_set(SEVENSEG_OFF);
index 6d7be2d7cca63797fd81368a3c2966844d5b0762..832a0b9dd8a49bd10db0454d826f244e74fc84a9 100644 (file)
@@ -31,7 +31,7 @@ void _default_hdlr (void)
        printf ("default_hdlr\n");
 }
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        /* init seven segment led display and switch off */
        sevenseg_set(SEVENSEG_OFF);
index f73b1662d17de98a0dfe9518fb40658ba6233b75..0be79650794e8bc6d56af68e4057bddc43f1d302 100644 (file)
@@ -26,7 +26,7 @@ long int spd_sdram (void);
 #include <asm/processor.h>
 
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        mtdcr (uicsr, 0xFFFFFFFF);      /* clear all ints */
        mtdcr (uicer, 0x00000000);      /* disable all ints */
index 455cc12d00c917f08088e4b669d75fc489c3c82e..f44a59dbb044c4617406bcd4ed7086f05fe52ed6 100644 (file)
@@ -32,7 +32,7 @@ extern void Plx9030Init(void);
        /* We have to clear the initial data area here. Couldn't have done it
         * earlier because DRAM had not been initialized.
         */
-int board_pre_init(void)
+int board_early_init_f(void)
 {
 
        /* enable DUAL UART Mode on CPC45 */
index f599a315aebcfdabcae839b8fab515afd43faad8..f5c99b15f07681c16aea411acb08109fdba77f16 100644 (file)
@@ -170,7 +170,7 @@ init_sio (int led, unsigned long base)
 
 int
 /**********************************************************/
-board_post_init (void)
+board_late_init (void)
 /**********************************************************/
 {
        return (0);
index af0456de069cce2be8e34cec0a01e4c5828a5cec..fb28c42a552cee43be19a59089ccd0786f23653e 100644 (file)
@@ -109,7 +109,7 @@ extern char bootscript[];
 static void init_sdram (void);
 
 /* ------------------------------------------------------------------------- */
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        /* Running from ROM: global data is still READONLY */
        init_sdram ();
index 61f7031b21d5a154f1faad018b157160b1b0fa88..603bb1e12a3441239218935b42237bb84ece3465 100644 (file)
@@ -51,7 +51,7 @@ const unsigned char fpgadata[] =
 int gunzip(void *, int, unsigned char *, int *);
 
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        out32(GPIO0_OR, CFG_NAND0_CE);                 /* set initial outputs     */
        out32(GPIO0_OR, CFG_NAND1_CE);                 /* set initial outputs     */
index bb284ae80e942ba73cdd5ad03d3c4cb4245f6695..a5b3fb6538c2e3986d646a1064a7bf2fe8387232 100644 (file)
@@ -32,7 +32,7 @@
 
 long int fixed_sdram (void);
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        uint reg;
        unsigned char *fpga_base = (unsigned char *) CFG_FPGA_BASE;
index f084ce3e5cbe73f01982c405ca773878183d3dd4..76f9f372b1c924befff996f1a8f998d569e8087b 100644 (file)
@@ -104,7 +104,7 @@ static const unsigned int sdram_table[] =
 
 /* ------------------------------------------------------------------------- */
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
     volatile immap_t  *im = (immap_t *)CFG_IMMR;
     volatile cpm8xx_t *cp = &(im->im_cpm);
index a49c53e7c4d2f0ff66e2a48774c528517bc93669..7a2c23f9f7f96fccc0e85f223cc164a8750e8fdc 100644 (file)
@@ -188,7 +188,7 @@ const iop_conf_t iop_conf_tab[4][32] = {
  * Setup CS4 to enable the Board Control/Status registers.
  * Otherwise the smcs won't work.
 */
-int board_pre_init (void)
+int board_early_init_f (void)
 {
     volatile t_ep_regs *regs = (t_ep_regs*)CFG_REGS_BASE;
     volatile immap_t *immap  = (immap_t *)CFG_IMMR;
index 17fe6acea6d540949f2b69274ef1b43199bb1529..860e5064b84cd28aaf34385b20c01d3b8a5e20fe 100644 (file)
@@ -31,7 +31,7 @@
 #define IBM405GP_GPIO0_ODR     0xef600718      /* GPIO Open Drain */
 #define IBM405GP_GPIO0_IR      0xef60071c      /* GPIO Input */
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
 
    /*-------------------------------------------------------------------------+
index 0c12e987fe6082087f4f12e6002f171b0dbb89a4..93bc8431bf95935d73dcc8a4885bd6e7de823932 100644 (file)
@@ -31,7 +31,7 @@
 /* ------------------------------------------------------------------------- */
 
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        /*
         * Set port pin in escc2 to keep living, and configure user led output
index d0b06e648799464b9a510b525f5b06511057cc78..6535a19d7f80494efae4341f4bd14a2581cd12ac 100644 (file)
@@ -46,7 +46,7 @@ const unsigned char fpgadata[] = {
 #include "../common/fpga.c"
 
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        DECLARE_GLOBAL_DATA_PTR;
 
index 39b2dfcfc42375d052acb5bb22e8cdcf0175c4a8..22b38285995bca536abf25822bc1d390a2ac75dd 100644 (file)
@@ -50,7 +50,7 @@ const unsigned char fpgadata[] =
 int gunzip(void *, int, unsigned char *, int *);
 
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        /*
         * IRQ 0-15  405GP internally generated; active high; level sensitive
index ae0e8805f24b6d6f626bdb4cd73a3d345c864bd5..ab4924970256ac4e44be432008f18ac6e9f173b4 100644 (file)
@@ -48,7 +48,7 @@ const unsigned char fpgadata[] = {
 #include "../common/fpga.c"
 
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        DECLARE_GLOBAL_DATA_PTR;
 
index 461e3a5e04f85eed74ddba1d9a58074dbb6f55cf..1b90d0542a3112a2e513aa8793bf6df376b47478 100644 (file)
@@ -57,7 +57,7 @@ int cpci405_version(void);
 int gunzip(void *, int, unsigned char *, int *);
 
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
 #ifndef CONFIG_CPCI405_VER2
        int index, len, i;
index 66cfe0648fe75a0a6689edfca6e89123395669ec..20c830343bd2f11bd8ff7650821f7b2c0d687c0e 100644 (file)
@@ -28,7 +28,7 @@
 
 long int fixed_sdram( void );
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        uint reg;
 
index 725abe9e1f9c35c838431c7e2ce371c5e79c4b2b..e90f4ea33f053c94c19243f4004e0538b31f08fd 100644 (file)
@@ -52,7 +52,7 @@ const unsigned char fpgadata[] = {
 #include "../common/fpga.c"
 
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        DECLARE_GLOBAL_DATA_PTR;
 
index c1b90938b1d12cb8fe031241957b5cbf70ca845a..57a971f433c2da3ae7fd5322155e58a506efa0fc 100644 (file)
@@ -137,7 +137,7 @@ static int fpgaBoot (void)
 }
 
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        /*
         * Init pci regs
index 6d99b60130ebd9a08e0183707df5f464f44ad7cb..84a4a336c75e80aa6149dffb3e6b63446428bfe7 100644 (file)
@@ -35,7 +35,7 @@ const unsigned char fpgadata[] =
 int filesize = sizeof(fpgadata);
 
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        /*
         * IRQ 0-15  405GP internally generated; active high; level sensitive
index 7b430ea254d45ec8ad2d9bfba867570fc4a0aff7..6e43bb0b8aa2cb955ddd905c3259791e046b7afa 100644 (file)
@@ -53,7 +53,7 @@ const unsigned char fpgadata[] = {
 #include "../common/fpga.c"
 
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        DECLARE_GLOBAL_DATA_PTR;
 
index ba8e8e331a1f2d0de98adb8ca0a976696393aa9f..d8e3be23188c49a1778b444e22ceb5d29c87abb6 100644 (file)
@@ -29,7 +29,7 @@
 /* ------------------------------------------------------------------------- */
 
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        /*
         * IRQ 0-15  405GP internally generated; active high; level sensitive
index 0600273eb4855044cb891bf0a6934cc54f734b7f..dc425ae2be8d9672dbf356d084b7a94c2ff40457 100644 (file)
@@ -29,7 +29,7 @@
 
 /* ------------------------------------------------------------------------- */
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        /*
         * IRQ 0-15  405GP internally generated; active high; level sensitive
index cc45fa909f59c37206610c995a20dd11fef54a76..44bfe107feb54ba8bb7abc668755cb7bf39fb1fe 100644 (file)
@@ -53,7 +53,7 @@ const unsigned char fpgadata[] =
 int gunzip(void *, int, unsigned char *, int *);
 
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        unsigned long cntrl0Reg;
 
index 2efd56d5c0286a0a5b218b662c821ff418955984..ebefa670ff7ed4fcd688f98d14f49cf5b3b4346c 100644 (file)
@@ -50,7 +50,7 @@ const unsigned char fpgadata[] =
 int gunzip(void *, int, unsigned char *, int *);
 
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        /*
         * IRQ 0-15  405GP internally generated; active high; level sensitive
index 5410a56c53cfdfa737012036d792c8f48a130587..6d2432cb3c78d4d6165fd71594020dc33a9bfcfd 100644 (file)
@@ -35,7 +35,7 @@ const unsigned char fpgadata[] =
 int filesize = sizeof(fpgadata);
 
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        /*
         * IRQ 0-15  405GP internally generated; active high; level sensitive
index d951138d85829faa368f1001062a5a559dd60276..d62c570b261ef02d24ac6be9352b6f2e4cfa4738 100644 (file)
@@ -50,7 +50,7 @@ const unsigned char fpgadata[] =
 int gunzip(void *, int, unsigned char *, int *);
 
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        /*
         * IRQ 0-15  405GP internally generated; active high; level sensitive
index 648c2ff79137aba5d8ce59a6ad38d41aa8387335..391d49a11904fedd9fec1ab41e35ab89dc9d7dbb 100644 (file)
@@ -58,7 +58,7 @@ in_flash:
     call cpu_init_f
        debug leds
     board_init_f: (common/board.c)
-       board_pre_init:
+       board_early_init_f:
            remap gt regs?
            map PCI mem/io
            map device space
index 99717beb0bbbac45e7fda74b642af78c848412ff..6a9d1645694ebab6b3eace8289d5919f2fbaf739 100644 (file)
@@ -57,7 +57,7 @@ extern void zuma_mbox_init(void);
 
 /* Unfortunately, we cant change it while we are in flash, so we initialize it
  * to the "final" value. This means that any debug_led calls before
- * board_pre_init wont work right (like in cpu_init_f).
+ * board_early_init_f wont work right (like in cpu_init_f).
  * See also my_remap_gt_regs below. (NTL)
  */
 
@@ -182,11 +182,11 @@ gt_cpu_config(void)
 }
 
 /*
- * board_pre_init.
+ * board_early_init_f.
  *
  * set up gal. device mappings, etc.
  */
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        uchar sram_boot = 0;
 
index f2cd8caec0652b172627d4c010d714f7bce31ed3..39a97225f8c615e750cfcea5d72670aa2f2110ac 100644 (file)
@@ -4,7 +4,7 @@
 #include "exbitgen.h"
 
 /* ************************************************************************ */
-int board_pre_init (void)
+int board_early_init_f (void)
 /* ------------------------------------------------------------------------ --
  * Purpose     :
  * Remarks     :
index d66621cdf157d40bb45f8495bf01293c6ba5a46a..5b634e459f525b5f93acd09fa78df108cf435e2b 100644 (file)
@@ -85,7 +85,7 @@ const uint sdram_table[] = {
 
 
 /* ------------------------------------------------------------------------- */
-int board_pre_init(void)
+int board_early_init_f(void)
 {
     volatile immap_t     *immap  = (immap_t *)CFG_IMMR;
     volatile memctl8xx_t *memctl = &immap->im_memctl;
index 22617b371ca171a175f4cc14678c9e0c0a17e308..1b34f96027f3e1ec8c17f78aa2a38f23c4a3a54e 100644 (file)
@@ -40,7 +40,7 @@
 
 int
 /**********************************************************/
-board_post_init (void)
+board_late_init (void)
 /**********************************************************/
 {
        return (0);
index dcb5087030cf3665c73a4ac6e9b52353aeeef24e..353c7224653019b0b6df9d6760b0266b3e832ecd 100644 (file)
@@ -50,10 +50,10 @@ int board_init (void)
        return 0;
 }
 
-int board_post_init(void)
+int board_late_init(void)
 {
-   setenv("stdout", "serial");
-   setenv("stderr", "serial");
+       setenv("stdout", "serial");
+       setenv("stderr", "serial");
        return 0;
 }
 
@@ -71,5 +71,5 @@ int dram_init (void)
        gd->bd->bi_dram[3].start = PHYS_SDRAM_4;
        gd->bd->bi_dram[3].size = PHYS_SDRAM_4_SIZE;
 
-   return 0;
+       return 0;
 }
index 127738a4bb5027e508dcc7a908dcce82f9bd4c8d..4004865c3157e04d7eeb798a10a388c3b341d79b 100644 (file)
@@ -47,6 +47,9 @@ flash_info_t  flash_info[CFG_MAX_FLASH_BANKS]; /* info for FLASH chips        */
  */
 static ulong flash_get_size (vu_long *addr, flash_info_t *info);
 static int write_data (flash_info_t *info, ulong dest, ulong data);
+#ifdef CFG_FLASH_USE_BUFFER_WRITE
+static int write_data_buf (flash_info_t * info, ulong dest, uchar * cp, int len);
+#endif
 static void flash_get_offsets (ulong base, flash_info_t *info);
 
 /*-----------------------------------------------------------------------
@@ -480,6 +483,17 @@ int write_buff (flash_info_t *info, uchar *src, ulong addr, ulong cnt)
        /*
         * handle FLASH_WIDTH aligned part
         */
+#ifdef CFG_FLASH_USE_BUFFER_WRITE
+       while(cnt >= FLASH_WIDTH) {
+               i = CFG_FLASH_BUFFER_SIZE > cnt ?
+                   (cnt & ~(FLASH_WIDTH - 1)) : CFG_FLASH_BUFFER_SIZE;
+               if((rc = write_data_buf(info, wp, src,i)) != 0)
+                       return rc;
+               wp += i;
+               src += i;
+               cnt -=i;
+       }
+#else
        while (cnt >= FLASH_WIDTH) {
                data = 0;
                for (i=0; i<FLASH_WIDTH; ++i) {
@@ -491,6 +505,7 @@ int write_buff (flash_info_t *info, uchar *src, ulong addr, ulong cnt)
                wp  += FLASH_WIDTH;
                cnt -= FLASH_WIDTH;
        }
+#endif /* CFG_FLASH_USE_BUFFER_WRITE */
 
        if (cnt == 0) {
                return (0);
@@ -511,6 +526,28 @@ int write_buff (flash_info_t *info, uchar *src, ulong addr, ulong cnt)
        return (write_data(info, wp, data));
 }
 
+/*-----------------------------------------------------------------------
+ * Check flash status, returns:
+ * 0 - OK
+ * 1 - timeout
+ */
+static int flash_status_check(vu_long *addr, ulong tout, char * prompt)
+{
+       ulong status;
+       ulong start;
+
+       /* Wait for command completion */
+       start = get_timer (0);
+       while(((status = *addr) & 0x00800080) != 0x00800080) {
+               if (get_timer(start) > tout) {
+                       printf("Flash %s timeout at address %p\n", prompt, addr);
+                       *addr = 0x00FF00FF;     /* restore read mode */
+                       return (1);
+               }
+       }
+       return 0;
+}
+
 /*-----------------------------------------------------------------------
  * Write a word to Flash, returns:
  * 0 - OK
@@ -520,8 +557,6 @@ int write_buff (flash_info_t *info, uchar *src, ulong addr, ulong cnt)
 static int write_data (flash_info_t *info, ulong dest, ulong data)
 {
        vu_long *addr = (vu_long *)dest;
-       ulong status;
-       ulong start;
        int flag;
 
        /* Check if Flash is (sufficiently) erased */
@@ -538,13 +573,8 @@ static int write_data (flash_info_t *info, ulong dest, ulong data)
        if (flag)
                enable_interrupts();
 
-       start = get_timer (0);
-
-       while (((status = *addr) & 0x00800080) != 0x00800080) {
-               if (get_timer(start) > CFG_FLASH_WRITE_TOUT) {
-                       *addr = 0x00FF00FF;     /* restore read mode */
-                       return (1);
-               }
+       if (flash_status_check(addr, CFG_FLASH_WRITE_TOUT, "write") != 0) {
+               return (1);
        }
 
        *addr = 0x00FF00FF;     /* restore read mode */
@@ -552,5 +582,46 @@ static int write_data (flash_info_t *info, ulong dest, ulong data)
        return (0);
 }
 
+#ifdef CFG_FLASH_USE_BUFFER_WRITE
+/*-----------------------------------------------------------------------
+ * Write a buffer to Flash, returns:
+ * 0 - OK
+ * 1 - write timeout
+ */
+static int write_data_buf(flash_info_t * info, ulong dest, uchar * cp, int len)
+{
+       vu_long *addr = (vu_long *)dest;
+       int sector;
+       int cnt;
+       int retcode;
+       vu_long * src = (vu_long *)cp;
+       vu_long * dst = (vu_long *)dest;
+
+       /* find sector */
+       for(sector = info->sector_count - 1; sector >= 0; sector--) {
+               if(dest >= info->start[sector])
+                       break;
+       }
+
+       *addr = 0x00500050;             /* clear status */
+       *addr = 0x00e800e8;             /* write buffer */
+
+       if((retcode = flash_status_check(addr, CFG_FLASH_BUFFER_WRITE_TOUT,
+                                        "write to buffer")) == 0) {
+               cnt = len / FLASH_WIDTH;
+               *addr = (cnt-1) | ((cnt-1) << 16);
+               while(cnt-- > 0) {
+                       *dst++ = *src++;
+               }
+               *addr = 0x00d000d0;             /* write buffer confirm */
+               retcode = flash_status_check(addr, CFG_FLASH_BUFFER_WRITE_TOUT,
+                                                "buffer write");
+       }
+       *addr = 0x00FF00FF;     /* restore read mode */
+       *addr = 0x00500050;     /* clear status */
+       return retcode;
+}
+#endif /* CFG_USE_FLASH_BUFFER_WRITE */
+
 /*-----------------------------------------------------------------------
  */
index 3ec9fa551133b08ae5332868a5452e382ccd1c3e..6776dbf4740f3ec36eb592eeddcc533d6a1857d1 100644 (file)
@@ -339,14 +339,14 @@ static long int dram_size (long int mamr_value, long int *base, long int maxsize
 #endif
 
 /***********************************************************************
-F* Function:     int board_pre_init (void) P*A*Z*
+F* Function:     int board_early_init_f (void) P*A*Z*
  *
 P* Parameters:   none
 P*
 P* Returnvalue:  int
 P*                - 0 is always returned.
  *
-Z* Intention:    This function is the board_pre_init() method implementation
+Z* Intention:    This function is the board_early_init_f() method implementation
 Z*               for the lwmon board.
 Z*               Disable Ethernet TENA on Port B.
  *
@@ -354,7 +354,7 @@ D* Design:       wd@denx.de
 C* Coding:       wd@denx.de
 V* Verification: dzu@denx.de
  ***********************************************************************/
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        volatile immap_t *immr = (immap_t *) CFG_IMMR;
 
index 6cc1bec0667b8e21fe8c096a897b145a8aa2c2bb..ff5f816796204388bba6a784bde765c515fefda5 100644 (file)
@@ -22,7 +22,7 @@
 #include <asm/processor.h>
 
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        return 0;
 }
index 3de0387321b736d364c06f0db7d9f0aeded23712..67a75230ed16699325c208894f8513c692ee7eab 100644 (file)
@@ -225,7 +225,7 @@ void reset_phy (void)
 #endif /* CONFIG_MII */
 }
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        vu_long *bcsr = (vu_long *)CFG_BCSR;
 
index e2c98b1b047ae7fa198172937b8f637b512a429a..8f7273c41d8761d30d03ed18ed71f7cd038fa2ec 100644 (file)
@@ -232,7 +232,7 @@ void reset_phy(void)
 }
 
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
     volatile bcsr_t  *bcsr         = (bcsr_t *)CFG_BCSR;
     volatile pci_ic_t *pci_ic      = (pci_ic_t *) CFG_PCI_INT;
index c21cd9e985027d758dac1af71730befa2033c2de..0644de8825672440d0afc0f7985d4b6990cecf5b 100644 (file)
@@ -47,7 +47,7 @@ typedef struct bscr_ {
 } bcsr_t;
 #endif
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
 #if defined(CONFIG_PCI)
     volatile immap_t *immr = (immap_t *)CFG_IMMR;
index 5567b699d69a8507cb92c4e69b25cc9a87308db5..823ab0d2ab194de2fcaed1ce2ef7c8e74d837b2d 100644 (file)
@@ -199,7 +199,7 @@ typedef struct bscr_ {
        volatile unsigned char bcsr5;
 } bcsr_t;
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
 #if defined(CONFIG_PCI)
     volatile immap_t *immr = (immap_t *)CFG_IMMR;
index c1471751c9301fde7bb6088512a67d66dfc48ee3..709e1a4d6239db6f81df1cea5e7fa44eba34e521 100644 (file)
@@ -469,7 +469,7 @@ int init_sdram (void)
        return (0);
 }
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        init_sdram ();
 
index b4715aada36d2064785acde4d3e3da87d0049e3c..590bd20ff0f820cf191d9f513a04ab424550bd78 100644 (file)
@@ -176,7 +176,7 @@ void write_4hex (unsigned long val)
 
 #endif
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        unsigned char dataout[1];
        unsigned char datain[128];
index db36b228b4a72d3e1170d3df35323870f67ada7b..fb7f7700cffc98ce9e75d4e16f0e8c80179120d3 100644 (file)
@@ -356,7 +356,7 @@ int misc_init_r(void)
 #error Unknown NETVIA board version.
 #endif
 
-int board_pre_init(void)
+int board_early_init_f(void)
 {
        volatile immap_t *immap = (immap_t *) CFG_IMMR;
        volatile iop8xx_t *ioport = &immap->im_ioport;
index 8ac0e79a0212b282eab3d2b920de2101c9f18021..fa7ff0215c01bb7a2fdaa14ecb8a6e8e019cb3ce 100644 (file)
@@ -87,7 +87,7 @@ void pci_init_board (void)
        pci_mpc824x_init(&hose);
 }
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        *(volatile unsigned char *)(CFG_CPLD_RESET) = 0x89;
        return 0;
index a0fe39a1e90165a93ab7bfdb34f2c2da3abb1d1d..231b50576b38c9e7d6888e9528028d65d7339357 100644 (file)
@@ -75,7 +75,7 @@ int do_reset (cmd_tbl_t *cmdtp, int flag, int argc, char *argv[])
        return (-1);
 }
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        out32 (REG (CPC0, RSTR), 0xC0000000);
        iobarrier_rw ();
index 50b3c5cac671b25c042b5b7220e907a5460d0a2c..b4331f1cdeada216ebcbf72f7ff466a1f64eb06c 100644 (file)
@@ -191,7 +191,7 @@ const iop_conf_t iop_conf_tab[4][32] = {
  * Setup CS4 to enable the Board Control/Status registers.
  * Otherwise the smcs won't work.
 */
-int board_pre_init (void)
+int board_early_init_f (void)
 {
     volatile t_rpx_regs *regs = (t_rpx_regs*)CFG_REGS_BASE;
     volatile immap_t *immap  = (immap_t *)CFG_IMMR;
index 1243887a3ec1ff365ff715bbb66c6b7d35c34c13..52cd4e6fa75904ce4ab0ae26aba5984f7306b9b2 100644 (file)
@@ -228,7 +228,7 @@ void board_ether_init (void)
        iop->iop_pdpar |= 0x0080;       /* set pin as MII_clock */
 }
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
        volatile immap_t *immap = (immap_t *) CFG_IMMR;
        volatile cpmtimer8xx_t *timers = &immap->im_cpmtimer;
index 1fbceb56b5e4a094d5145054397b597c345516f3..73bee32307343922c69f72b6af29bd2366418d9f 100644 (file)
@@ -419,6 +419,14 @@ struct serial_state rs_table[] = {
        { BASE_BAUD, 6,  (void*)0xec160000 },
        { BASE_BAUD, 10, (void*)0xec170000 },
 };
+
+#ifdef CONFIG_BOARD_EARLY_INIT_R
+int board_early_init_r (void)
+{
+       ps2mult_early_init();
+       return (0);
+}
+#endif
 #endif /* CONFIG_BMS2003 */
 
 #endif /* CONFIG_PS2MULT */
index 924a449eb8866f7da3a7305607e07f8f5817608f..1e3ceb20d65b603438f66d87bedc7a22aed7b3a8 100644 (file)
@@ -41,7 +41,7 @@ unsigned long get_dram_size (void);
 
 /* ------------------------------------------------------------------------- */
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
 #if defined(CONFIG_W7OLMG)
        /*
index 1d02ad4b1bf2a04671ca61d24ba1b9f0fbb5bdf7..7035599e9038830bdad242df2c1456701cde7d97 100644 (file)
@@ -26,7 +26,7 @@
 #include <asm/processor.h>
 #include <spd_sdram.h>
 
-int board_pre_init (void)
+int board_early_init_f (void)
 {
    /*-------------------------------------------------------------------------+
    | Interrupt controller setup for the Walnut board.
index e8854f02077a8ae40f73c281424cf5493aa5d5fb..534c818104d63e1da1d8d894fad04ec4d5281ac0 100644 (file)
@@ -267,7 +267,7 @@ in_flash:
         * everything is write-through.
         * The init-mem BAT can be reused after reloc. The old
         * gt-regs BAT can be reused after board_init_f calls
-        * board_pre_init (EVB only).
+        * board_early_init_f (EVB only).
         */
 #if !defined(CONFIG_BAB7xx) && !defined(CONFIG_ELPPC)
        /* enable address translation */
index 16b3f3a957fec0d2a4b53711a6d14a4ff88e0135..5d752077339190890b11505d2f04065015f1791b 100644 (file)
@@ -503,8 +503,7 @@ static int packet_check (char * packet, int length)
        char c = (char) length;
        int i;
 
-       for (i = 0; i < length; i++)
-       {
+       for (i = 0; i < length; i++) {
            if (packet[i] != c++) return -1;
        }
 
@@ -513,37 +512,32 @@ static int packet_check (char * packet, int length)
 
 int spi_post_test (int flags)
 {
-       DECLARE_GLOBAL_DATA_PTR;
-
        int res = -1;
        volatile immap_t *immr = (immap_t *) CFG_IMMR;
-       volatile cpm8xx_t *cp = (cpm8xx_t *) &immr->im_cpm;
+       volatile cpm8xx_t *cp = (cpm8xx_t *) & immr->im_cpm;
        int i;
        int l;
 
-       spi_init_f();
-       spi_init_r();
+       spi_init_f ();
+       spi_init_r ();
 
        cp->cp_spmode |= SPMODE_LOOP;
 
-       for (i = 0; i < TEST_NUM; i++)
-       {
-           for (l = TEST_MIN_LENGTH; l <= TEST_MAX_LENGTH; l += 8)
-           {
-               packet_fill(txbuf, l);
+       for (i = 0; i < TEST_NUM; i++) {
+               for (l = TEST_MIN_LENGTH; l <= TEST_MAX_LENGTH; l += 8) {
+                       packet_fill (txbuf, l);
 
-               spi_xfer(l);
+                       spi_xfer (l);
 
-               if (packet_check(rxbuf, l) < 0)
-               {
-                   goto Done;
+                       if (packet_check (rxbuf, l) < 0) {
+                               goto Done;
+                       }
                }
-           }
        }
 
        res = 0;
 
-       Done:
+      Done:
 
        cp->cp_spmode &= ~SPMODE_LOOP;
 
@@ -554,16 +548,11 @@ int spi_post_test (int flags)
         */
 
 #if defined(CONFIG_8xx_CONS_SCC2)
-       serial_init();
+       serial_init ();
 #endif
 
-#if defined(SCC_ENET) && (SCC_ENET == 1)
-       eth_init(gd->bd);
-#endif
-
-       if (res != 0)
-       {
-               post_log("SPI test failed\n");
+       if (res != 0) {
+               post_log ("SPI test failed\n");
        }
 
        return res;
index 7ba87be6855d02956c23c4eb5f1922773ad2348a..738ff9f15ba093452293bd9b092108c3d14a15e0 100644 (file)
@@ -194,8 +194,14 @@ void handle_scancode(unsigned char scancode)
        case 0xBA: /* caps lock released */
                return; /* just swallow */
        }
+#if 0
        if((scancode&0x80)==0x80) /* key released */
                return;
+#else
+       if((scancode&0x80)==0x00) /* key pressed */
+               return;
+       scancode &= ~0x80;
+#endif
        /* now, decide which table we need */
        if(scancode > (sizeof(kbd_plain_xlate)/sizeof(kbd_plain_xlate[0]))) { /* scancode not in list */
                PRINTF("unkown scancode %X\n",scancode);
index c0457b8c4992002fc9c57b02bc9be298d7949501..9515a0fbf544e67ab52c33242c3861ea39d1667b 100644 (file)
@@ -42,6 +42,7 @@
 #endif
 
 
+static ulong start_time;
 static int init_done = 0;
 
 static int received_escape = 0;
@@ -63,6 +64,13 @@ static int ps2mult_buf_out_idx;
 
 static u_char ps2mult_buf_status [PS2BUF_SIZE];
 
+#ifndef CONFIG_BOARD_EARLY_INIT_R
+#error #define CONFIG_BOARD_EARLY_INIT_R and call ps2mult_early_init() in board_early_init_r()
+#endif
+void ps2mult_early_init (void)
+{
+       start_time = get_timer(0);
+}
 
 static void ps2mult_send_byte(u_char byte, u_char sel)
 {
@@ -360,6 +368,8 @@ int ps2mult_init (void)
        int kbd_found = 0;
        int mouse_found = 0;
 
+       while (get_timer(start_time) < CONFIG_PS2MULT_DELAY);
+
        ps2ser_init();
 
        ps2ser_putc(PS2MULT_SESSION_START);
index f4656fcc8d2a6499cabdca83bcc39fe8613cc735..206f8cf3ad3104c74d40af0e996e5a9e81d9e17f 100644 (file)
@@ -285,9 +285,10 @@ void  perform_soft_reset(void);
 void   load_sernum_ethaddr (void);
 
 /* $(BOARD)/$(BOARD).c */
-int board_pre_init (void);
-int board_post_init (void);
+int board_early_init_f (void);
+int board_late_init (void);
 int board_postclk_init (void); /* after clocks/timebase, before env/serial */
+int board_early_init_r (void);
 void board_poweroff (void);
 
 #if defined(CFG_DRAM_TEST)
index 255942aabd92b9a00014a7dbb6c6ed21f9ade20f..5a62139f9f6cf298627a0ad04365810f8da97c4b 100644 (file)
@@ -12,7 +12,7 @@
  *
  * This program is distributed in the hope that it will be useful,
  * but WITHOUT ANY WARRANTY; without even the implied warranty of
- * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.         See the
  * GNU General Public License for more details.
  *
  * You should have received a copy of the GNU General Public License
  */
 
 #define CONFIG_IOP480          1       /* This is a IOP480 CPU         */
-#define CONFIG_ADCIOP          1       /* ...on a ADCIOP board         */
+#define CONFIG_ADCIOP          1       /* ...on a ADCIOP board         */
 
-#define CONFIG_BOARD_PRE_INIT   1       /* call board_pre_init()        */
+#define CONFIG_BOARD_EARLY_INIT_F 1    /* call board_early_init_f()    */
 
-#define        CONFIG_CLOCKS_IN_MHZ    1       /* clocks passsed to Linux in MHz */
+#define CONFIG_CLOCKS_IN_MHZ   1       /* clocks passsed to Linux in MHz */
 
-#define CONFIG_CPUCLOCK                66
-#define CONFIG_BUSCLOCK                (CONFIG_CPUCLOCK)
+#define CONFIG_CPUCLOCK                66
+#define CONFIG_BUSCLOCK                (CONFIG_CPUCLOCK)
 
-#define CONFIG_BAUDRATE                9600
+#define CONFIG_BAUDRATE                9600
 #define CONFIG_BOOTDELAY       3       /* autoboot after 3 seconds     */
 #define CONFIG_BOOTCOMMAND     "bootm ffc00000" /* autoboot command    */
 
-#undef  CONFIG_BOOTARGS
+#undef CONFIG_BOOTARGS
 
 #define CONFIG_LOADS_ECHO      1       /* echo on for serial download  */
 #define CFG_LOADS_BAUD_CHANGE  1       /* allow baudrate change        */
 
 #undef CONFIG_WATCHDOG                 /* watchdog disabled            */
 
-#define        CONFIG_PHY_ADDR         0       /* PHY address                  */
+#define CONFIG_PHY_ADDR                0       /* PHY address                  */
 
 #define CONFIG_IPADDR          10.0.18.222
 #define CONFIG_SERVERIP                10.0.18.190
@@ -62,7 +62,7 @@
 #define CONFIG_COMMANDS              ( CONFIG_CMD_DFL  | \
                                CFG_CMD_DHCP    | \
                                CFG_CMD_IRQ     | \
-                               CFG_CMD_ELF     | \
+                               CFG_CMD_ELF     | \
                                CFG_CMD_ASKENV  )
 
 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 #define CFG_LONGHELP                   /* undef to save memory         */
 #define CFG_PROMPT     "=> "           /* Monitor Command Prompt       */
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
-#define        CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     1024            /* Console I/O Buffer Size      */
 #else
-#define        CFG_CBSIZE      256             /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     256             /* Console I/O Buffer Size      */
 #endif
 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 #define CFG_MAXARGS    16              /* max number of command args   */
 #define CFG_BARGSIZE   CFG_CBSIZE      /* Boot Argument Buffer Size    */
 
-#define CFG_CONSOLE_INFO_QUIET  1       /* don't print console @ startup*/
+#define CFG_CONSOLE_INFO_QUIET 1       /* don't print console @ startup*/
 
 #define CFG_MEMTEST_START      0x0400000       /* memtest works on     */
 #define CFG_MEMTEST_END                0x0C00000       /* 4 ... 12 MB in DRAM  */
 
 /* The following table includes the supported baudrates */
-#define CFG_BAUDRATE_TABLE      \
+#define CFG_BAUDRATE_TABLE     \
        { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200 }
 
-#define CFG_LOAD_ADDR  0x100000        /* default load address */
+#define CFG_LOAD_ADDR  0x100000        /* default load address */
 
-#define        CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
+#define CFG_HZ         1000            /* decrementer freq: 1 ms ticks */
 
 #define CONFIG_ZERO_BOOTDELAY_CHECK    /* check for keypress on bootdelay==0 */
 
 /*-----------------------------------------------------------------------
  * Definitions for initial stack pointer and data area (in DPRAM)
  */
-#define CFG_INIT_RAM_ADDR      0x00df0000 /* inside of SDRAM                   */
+#define CFG_INIT_RAM_ADDR      0x00df0000 /* inside of SDRAM                   */
 #define CFG_INIT_RAM_END       0x0f00  /* End of used area in RAM             */
 #define CFG_GBL_DATA_SIZE      64  /* size in bytes reserved for initial data */
 #define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
  * have to be in the first 8 MB of memory, since this is
  * the maximum mapped by the Linux kernel during initialization.
  */
-#define CFG_BOOTMAPSZ          (8 << 20)       /* Initial Memory map for Linux */
+#define CFG_BOOTMAPSZ          (8 << 20)       /* Initial Memory map for Linux */
 /*-----------------------------------------------------------------------
  * FLASH organization
  */
 #define CFG_MAX_FLASH_BANKS    2       /* max number of memory banks           */
-#define CFG_MAX_FLASH_SECT     256     /* max number of sectors on one chip    */
+#define CFG_MAX_FLASH_SECT     256     /* max number of sectors on one chip    */
 
 #define CFG_FLASH_ERASE_TOUT   120000  /* Timeout for Flash Erase (in ms)      */
 #define CFG_FLASH_WRITE_TOUT   500     /* Timeout for Flash Write (in ms)      */
 
-#define CFG_FLASH_WORD_SIZE     unsigned char   /* flash word size (width)      */
-#define CFG_FLASH_ADDR0         0x0AA9  /* 1st address for flash config cycles  */
-#define CFG_FLASH_ADDR1         0x0556  /* 2nd address for flash config cycles  */
+#define CFG_FLASH_WORD_SIZE    unsigned char   /* flash word size (width)      */
+#define CFG_FLASH_ADDR0                0x0AA9  /* 1st address for flash config cycles  */
+#define CFG_FLASH_ADDR1                0x0556  /* 2nd address for flash config cycles  */
 /*
  * The following defines are added for buggy IOP480 byte interface.
  * All other boards should use the standard values (CPCI405 etc.)
  */
-#define CFG_FLASH_READ0         0x0002  /* 0 is standard                        */
-#define CFG_FLASH_READ1         0x0000  /* 1 is standard                        */
-#define CFG_FLASH_READ2         0x0004  /* 2 is standard                        */
+#define CFG_FLASH_READ0                0x0002  /* 0 is standard                        */
+#define CFG_FLASH_READ1                0x0000  /* 1 is standard                        */
+#define CFG_FLASH_READ2                0x0004  /* 2 is standard                        */
 
-#define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
+#define CFG_FLASH_EMPTY_INFO           /* print 'E' for empty sector on flinfo */
 
 #if 1 /* Use NVRAM for environment variables */
 /*-----------------------------------------------------------------------
 
 #else /* Use FLASH for environment variables */
 
-#define        CFG_ENV_IS_IN_FLASH     1
-#define CFG_ENV_OFFSET         0x00010000      /* Offset of Environment Sector */
+#define CFG_ENV_IS_IN_FLASH    1
+#define CFG_ENV_OFFSET         0x00010000      /* Offset of Environment Sector */
 #define CFG_ENV_SIZE           0x1000  /* Total Size of Environment Sector     */
 
 #define CFG_ENV_SECT_SIZE      0x8000  /* see README - env sector total size   */
 #define CONFIG_PCI                     /* include pci support                  */
 #undef CONFIG_PCI_PNP
 
-#define CONFIG_NET_MULTI               /* Multi ethernet cards support         */
+#define CONFIG_NET_MULTI               /* Multi ethernet cards support         */
 
 #define CONFIG_TULIP
 
-#define CFG_ETH_DEV_FN       0x0000
-#define CFG_ETH_IOBASE       0x0fff0000
+#define CFG_ETH_DEV_FN      0x0000
+#define CFG_ETH_IOBASE      0x0fff0000
 
 /*-----------------------------------------------------------------------
  * Cache Configuration
index 847edbc623b428a560c8a241742001d54ac3c50f..1fae9163d13845534fd5e03d9ec0ef4f42e4c1ea 100644 (file)
  */
 
 #define CONFIG_405GP           1       /* This is a PPC405GP CPU       */
-#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
-#define CONFIG_AR405           1       /* ...on a AR405 board          */
+#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
+#define CONFIG_AR405           1       /* ...on a AR405 board          */
 
-#define CONFIG_BOARD_PRE_INIT   1       /* call board_pre_init()        */
+#define CONFIG_BOARD_EARLY_INIT_F 1    /* call board_early_init_f()    */
 
-#define CONFIG_SYS_CLK_FREQ     33000000 /* external frequency to pll   */
+#define CONFIG_SYS_CLK_FREQ    33000000 /* external frequency to pll   */
 
 #define CONFIG_BAUDRATE                9600
 #define CONFIG_BOOTDELAY       3       /* autoboot after 3 seconds     */
@@ -51,8 +51,8 @@
 #endif
 
 #if 0
-#define CONFIG_BOOTARGS                "root=/dev/nfs "                        \
-    "ip=192.168.2.176:192.168.2.190:192.168.2.79:255.255.255.0 "        \
+#define CONFIG_BOOTARGS                "root=/dev/nfs "                        \
+    "ip=192.168.2.176:192.168.2.190:192.168.2.79:255.255.255.0 "       \
     "nfsroot=192.168.2.190:/home/stefan/cpci405/target_ftest4"
 #else
 #define CONFIG_BOOTARGS                "root=/dev/hda1 "                       \
@@ -64,7 +64,7 @@
 #define CFG_LOADS_BAUD_CHANGE  1       /* allow baudrate change        */
 
 #define CONFIG_MII             1       /* MII PHY management           */
-#define        CONFIG_PHY_ADDR         0       /* PHY address                  */
+#define CONFIG_PHY_ADDR                0       /* PHY address                  */
 
 #define CONFIG_COMMANDS              ( CONFIG_CMD_DFL  | \
                                CFG_CMD_PCI     | \
@@ -76,7 +76,7 @@
 
 #undef CONFIG_WATCHDOG                 /* watchdog disabled            */
 
-#define        CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
+#define CONFIG_SDRAM_BANK0     1       /* init onboard SDRAM bank 0    */
 
 /*
  * Miscellaneous configurable options
 #define CFG_LONGHELP                   /* undef to save memory         */
 #define CFG_PROMPT     "=> "           /* Monitor Command Prompt       */
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
-#define        CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     1024            /* Console I/O Buffer Size      */
 #else
-#define        CFG_CBSIZE      256             /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     256             /* Console I/O Buffer Size      */
 #endif
 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 #define CFG_MAXARGS    16              /* max number of command args   */
 #define CFG_BARGSIZE   CFG_CBSIZE      /* Boot Argument Buffer Size    */
 
-#define CFG_CONSOLE_INFO_QUIET  1       /* don't print console @ startup*/
+#define CFG_CONSOLE_INFO_QUIET 1       /* don't print console @ startup*/
 
 #define CFG_MEMTEST_START      0x0400000       /* memtest works on     */
 #define CFG_MEMTEST_END                0x0C00000       /* 4 ... 12 MB in DRAM  */
 
-#define CFG_EXT_SERIAL_CLOCK    14745600 /* use external serial clock   */
+#define CFG_EXT_SERIAL_CLOCK   14745600 /* use external serial clock   */
 
 /* The following table includes the supported baudrates */
-#define CFG_BAUDRATE_TABLE      \
+#define CFG_BAUDRATE_TABLE     \
        { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
         57600, 115200, 230400, 460800, 921600 }
 
 #define CFG_LOAD_ADDR  0x100000        /* default load address */
 #define CFG_EXTBDINFO  1               /* To use extended board_into (bd_t) */
 
-#define        CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
+#define CFG_HZ         1000            /* decrementer freq: 1 ms ticks */
 
 #define CONFIG_ZERO_BOOTDELAY_CHECK    /* check for keypress on bootdelay==0 */
 
  * PCI stuff
  *-----------------------------------------------------------------------
  */
-#define PCI_HOST_ADAPTER 0              /* configure ar pci adapter     */
-#define PCI_HOST_FORCE  1               /* configure as pci host        */
-#define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
+#define PCI_HOST_ADAPTER 0             /* configure ar pci adapter     */
+#define PCI_HOST_FORCE 1               /* configure as pci host        */
+#define PCI_HOST_AUTO  2               /* detected via arbiter enable  */
 
-#define CONFIG_PCI                     /* include pci support          */
-#define CONFIG_PCI_HOST        PCI_HOST_FORCE  /* select pci host function     */
-#define CONFIG_PCI_PNP                 /* do pci plug-and-play         */
-                                       /* resource configuration       */
+#define CONFIG_PCI                     /* include pci support          */
+#define CONFIG_PCI_HOST PCI_HOST_FORCE /* select pci host function     */
+#define CONFIG_PCI_PNP                 /* do pci plug-and-play         */
+                                       /* resource configuration       */
 
-#define CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
+#define CONFIG_PCI_SCAN_SHOW           /* print pci devices @ startup  */
 
-#define CONFIG_PCI_BOOTDELAY    0       /* enable pci bootdelay variable*/
+#define CONFIG_PCI_BOOTDELAY   0       /* enable pci bootdelay variable*/
 
-#define CFG_PCI_SUBSYS_VENDORID 0x12FE  /* PCI Vendor ID: esd gmbh      */
-#define CFG_PCI_SUBSYS_DEVICEID 0x0403  /* PCI Device ID: ARISTO405     */
-#define CFG_PCI_PTM1LA  0x00000000      /* point to sdram               */
-#define CFG_PCI_PTM1MS  0x80000001      /* 2GB, enable hard-wired to 1  */
-#define CFG_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
-#define CFG_PCI_PTM2LA  0xfff00000      /* point to flash               */
-#define CFG_PCI_PTM2MS  0xfff00001      /* 1MB, enable                  */
-#define CFG_PCI_PTM2PCI 0x04000000      /* Host: use this pci address   */
+#define CFG_PCI_SUBSYS_VENDORID 0x12FE /* PCI Vendor ID: esd gmbh      */
+#define CFG_PCI_SUBSYS_DEVICEID 0x0403 /* PCI Device ID: ARISTO405     */
+#define CFG_PCI_PTM1LA 0x00000000      /* point to sdram               */
+#define CFG_PCI_PTM1MS 0x80000001      /* 2GB, enable hard-wired to 1  */
+#define CFG_PCI_PTM1PCI 0x00000000     /* Host: use this pci address   */
+#define CFG_PCI_PTM2LA 0xfff00000      /* point to flash               */
+#define CFG_PCI_PTM2MS 0xfff00001      /* 1MB, enable                  */
+#define CFG_PCI_PTM2PCI 0x04000000     /* Host: use this pci address   */
 
 /*-----------------------------------------------------------------------
  * Start addresses for the final memory configuration
 #define CFG_FLASH_ERASE_TOUT   120000  /* Timeout for Flash Erase (in ms)      */
 #define CFG_FLASH_WRITE_TOUT   500     /* Timeout for Flash Write (in ms)      */
 
-#define CFG_FLASH_WORD_SIZE     unsigned short  /* flash word size (width)      */
-#define CFG_FLASH_ADDR0         0x5555  /* 1st address for flash config cycles  */
-#define CFG_FLASH_ADDR1         0x2AAA  /* 2nd address for flash config cycles  */
+#define CFG_FLASH_WORD_SIZE    unsigned short  /* flash word size (width)      */
+#define CFG_FLASH_ADDR0                0x5555  /* 1st address for flash config cycles  */
+#define CFG_FLASH_ADDR1                0x2AAA  /* 2nd address for flash config cycles  */
 /*
  * The following defines are added for buggy IOP480 byte interface.
  * All other boards should use the standard values (CPCI405 etc.)
  */
-#define CFG_FLASH_READ0         0x0000  /* 0 is standard                        */
-#define CFG_FLASH_READ1         0x0001  /* 1 is standard                        */
-#define CFG_FLASH_READ2         0x0002  /* 2 is standard                        */
+#define CFG_FLASH_READ0                0x0000  /* 0 is standard                        */
+#define CFG_FLASH_READ1                0x0001  /* 1 is standard                        */
+#define CFG_FLASH_READ2                0x0002  /* 2 is standard                        */
 
-#define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
+#define CFG_FLASH_EMPTY_INFO           /* print 'E' for empty sector on flinfo */
 
-#define        CFG_ENV_IS_IN_FLASH     1
-#define CFG_ENV_OFFSET         0x00010000      /* Offset of Environment Sector */
+#define CFG_ENV_IS_IN_FLASH    1
+#define CFG_ENV_OFFSET         0x00010000      /* Offset of Environment Sector */
 #define CFG_ENV_SIZE           0x1000  /* Total Size of Environment Sector     */
 
-#define CFG_ENV_SECT_SIZE      0x10000 /* see README - env sector total size   */
+#define CFG_ENV_SECT_SIZE      0x10000 /* see README - env sector total size   */
 
 /*-----------------------------------------------------------------------
  * Cache Configuration
  * External Bus Controller (EBC) Setup
  */
 
-/* Memory Bank 0 (Flash Bank 0) initialization                                  */
-#define CFG_EBC_PB0AP           0x92015480
-#define CFG_EBC_PB0CR           0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
+/* Memory Bank 0 (Flash Bank 0) initialization                                 */
+#define CFG_EBC_PB0AP          0x92015480
+#define CFG_EBC_PB0CR          0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
 
-/* Memory Bank 1 (CAN0, 1, 2, 3) initialization                                 */
-#define CFG_EBC_PB1AP           0x01000380  /* enable Ready, BEM=0              */
-#define CFG_EBC_PB1CR           0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
+/* Memory Bank 1 (CAN0, 1, 2, 3) initialization                                        */
+#define CFG_EBC_PB1AP          0x01000380  /* enable Ready, BEM=0              */
+#define CFG_EBC_PB1CR          0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 2 (Expension Bus) initialization                                 */
-#define CFG_EBC_PB2AP           0x01000280  /* disable Ready, BEM=0             */
-#define CFG_EBC_PB2CR           0xF0118000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=8bit  */
+/* Memory Bank 2 (Expension Bus) initialization                                        */
+#define CFG_EBC_PB2AP          0x01000280  /* disable Ready, BEM=0             */
+#define CFG_EBC_PB2CR          0xF0118000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 3 (16552) initialization                                         */
-#define CFG_EBC_PB3AP           0x01000380  /* enable Ready, BEM=0              */
-#define CFG_EBC_PB3CR           0xF0218000  /* BAS=0xF02,BS=1MB,BU=R/W,BW=8bit  */
+/* Memory Bank 3 (16552) initialization                                                */
+#define CFG_EBC_PB3AP          0x01000380  /* enable Ready, BEM=0              */
+#define CFG_EBC_PB3CR          0xF0218000  /* BAS=0xF02,BS=1MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 4 (FPGA regs) initialization                                     */
-#define CFG_EBC_PB4AP           0x01005380  /* enable Ready, BEM=0              */
-#define CFG_EBC_PB4CR           0xF031C000  /* BAS=0xF03,BS=1MB,BU=R/W,BW=32bit */
+/* Memory Bank 4 (FPGA regs) initialization                                    */
+#define CFG_EBC_PB4AP          0x01005380  /* enable Ready, BEM=0              */
+#define CFG_EBC_PB4CR          0xF031C000  /* BAS=0xF03,BS=1MB,BU=R/W,BW=32bit */
 
-/* Memory Bank 5 (Flash Bank 1/DUMMY) initialization                            */
-#define CFG_EBC_PB5AP           0x92015480
-#define CFG_EBC_PB5CR           0xFF85A000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=16bit */
+/* Memory Bank 5 (Flash Bank 1/DUMMY) initialization                           */
+#define CFG_EBC_PB5AP          0x92015480
+#define CFG_EBC_PB5CR          0xFF85A000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=16bit */
 
 /*-----------------------------------------------------------------------
  * Definitions for initial stack pointer and data area (in data cache)
  */
-#define CFG_INIT_DCACHE_CS      7       /* use cs # 7 for data cache memory    */
+#define CFG_INIT_DCACHE_CS     7       /* use cs # 7 for data cache memory    */
 
-#define CFG_INIT_RAM_ADDR       0x40000000  /* use data cache                  */
-#define CFG_INIT_RAM_END        0x2000  /* End of used area in RAM             */
+#define CFG_INIT_RAM_ADDR      0x40000000  /* use data cache                  */
+#define CFG_INIT_RAM_END       0x2000  /* End of used area in RAM             */
 #define CFG_GBL_DATA_SIZE      128  /* size in bytes reserved for initial data */
 #define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
-#define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
+#define CFG_INIT_SP_OFFSET     CFG_GBL_DATA_OFFSET
 
 /*
  * Internal Definitions
index 386899720877c0710c0311b4d5b890e92e0f5309..7ed01d16de0536ce2b171a7cec46fe73a90beee2 100644 (file)
  */
 
 #define CONFIG_405EP           1       /* This is a PPC405 CPU         */
-#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
-#define CONFIG_ASH405          1       /* ...on a ASH405 board         */
+#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
+#define CONFIG_ASH405          1       /* ...on a ASH405 board         */
 
-#define CONFIG_BOARD_PRE_INIT   1       /* call board_pre_init()        */
-#define CONFIG_MISC_INIT_R      1       /* call misc_init_r()           */
+#define CONFIG_BOARD_EARLY_INIT_F 1    /* call board_early_init_f()    */
+#define CONFIG_MISC_INIT_R     1       /* call misc_init_r()           */
 
-#define CONFIG_SYS_CLK_FREQ     33333334 /* external frequency to pll   */
+#define CONFIG_SYS_CLK_FREQ    33333334 /* external frequency to pll   */
 
 #define CONFIG_BAUDRATE                9600
 #define CONFIG_BOOTDELAY       3       /* autoboot after 3 seconds     */
@@ -60,7 +60,7 @@
 #define CFG_LOADS_BAUD_CHANGE  1       /* allow baudrate change        */
 
 #define CONFIG_MII             1       /* MII PHY management           */
-#define        CONFIG_PHY_ADDR         0       /* PHY address                  */
+#define CONFIG_PHY_ADDR                0       /* PHY address                  */
 
 #define CONFIG_COMMANDS              ( CONFIG_CMD_DFL  | \
                                CFG_CMD_DHCP    | \
                                CFG_CMD_I2C     | \
                                CFG_CMD_MII     | \
                                CFG_CMD_PING    | \
-                               CFG_CMD_EEPROM  )
+                               CFG_CMD_EEPROM  )
 
 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 #include <cmd_confdefs.h>
 
-#undef  CONFIG_WATCHDOG                        /* watchdog disabled            */
+#undef CONFIG_WATCHDOG                 /* watchdog disabled            */
 
-#define CONFIG_RTC_MC146818             /* DS1685 is MC146818 compatible*/
-#define CFG_RTC_REG_BASE_ADDR   0xF0000500 /* RTC Base Address         */
+#define CONFIG_RTC_MC146818            /* DS1685 is MC146818 compatible*/
+#define CFG_RTC_REG_BASE_ADDR   0xF0000500 /* RTC Base Address         */
 
-#define        CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
+#define CONFIG_SDRAM_BANK0     1       /* init onboard SDRAM bank 0    */
 
 /*
  * Miscellaneous configurable options
 
 #undef CFG_HUSH_PARSER                 /* use "hush" command parser    */
 #ifdef CFG_HUSH_PARSER
-#define        CFG_PROMPT_HUSH_PS2     "> "
+#define CFG_PROMPT_HUSH_PS2    "> "
 #endif
 
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
-#define        CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     1024            /* Console I/O Buffer Size      */
 #else
-#define        CFG_CBSIZE      256             /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     256             /* Console I/O Buffer Size      */
 #endif
 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 #define CFG_MAXARGS    16              /* max number of command args   */
 #define CFG_BARGSIZE   CFG_CBSIZE      /* Boot Argument Buffer Size    */
 
-#define CFG_DEVICE_NULLDEV      1       /* include nulldev device       */
+#define CFG_DEVICE_NULLDEV     1       /* include nulldev device       */
 
-#define CFG_CONSOLE_INFO_QUIET  1       /* don't print console @ startup*/
+#define CFG_CONSOLE_INFO_QUIET 1       /* don't print console @ startup*/
 
 #define CFG_MEMTEST_START      0x0400000       /* memtest works on     */
 #define CFG_MEMTEST_END                0x0C00000       /* 4 ... 12 MB in DRAM  */
 
-#undef  CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
-#define CFG_IGNORE_405_UART_ERRATA_59   /* ignore ppc405gp errata #59   */
-#define CFG_BASE_BAUD       691200
-#undef  CONFIG_UART1_CONSOLE            /* define for uart1 as console  */
+#undef CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
+#define CFG_IGNORE_405_UART_ERRATA_59  /* ignore ppc405gp errata #59   */
+#define CFG_BASE_BAUD      691200
+#undef CONFIG_UART1_CONSOLE            /* define for uart1 as console  */
 
 /* The following table includes the supported baudrates */
-#define CFG_BAUDRATE_TABLE      \
+#define CFG_BAUDRATE_TABLE     \
        { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
         57600, 115200, 230400, 460800, 921600 }
 
 #define CFG_LOAD_ADDR  0x100000        /* default load address */
 #define CFG_EXTBDINFO  1               /* To use extended board_into (bd_t) */
 
-#define        CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
+#define CFG_HZ         1000            /* decrementer freq: 1 ms ticks */
 
 #define CONFIG_ZERO_BOOTDELAY_CHECK    /* check for keypress on bootdelay==0 */
 
-#define CONFIG_VERSION_VARIABLE        1       /* include version env variable */
+#define CONFIG_VERSION_VARIABLE 1      /* include version env variable */
 
-#define CFG_RX_ETH_BUFFER      16      /* use 16 rx buffer on 405 emac */
+#define CFG_RX_ETH_BUFFER      16      /* use 16 rx buffer on 405 emac */
 
 /*-----------------------------------------------------------------------
  * NAND-FLASH stuff
 #define ADDR_PAGE 2
 #define ADDR_COLUMN_PAGE 3
 
-#define NAND_ChipID_UNKNOWN    0x00
+#define NAND_ChipID_UNKNOWN    0x00
 #define NAND_MAX_FLOORS 1
 #define NAND_MAX_CHIPS 1
 
-#define CFG_NAND_CE  (0x80000000 >> 1)  /* our CE is GPIO1 */
-#define CFG_NAND_CLE (0x80000000 >> 2)  /* our CLE is GPIO2 */
-#define CFG_NAND_ALE (0x80000000 >> 3)  /* our ALE is GPIO3 */
-#define CFG_NAND_RDY (0x80000000 >> 4)  /* our RDY is GPIO4 */
+#define CFG_NAND_CE  (0x80000000 >> 1) /* our CE is GPIO1 */
+#define CFG_NAND_CLE (0x80000000 >> 2) /* our CLE is GPIO2 */
+#define CFG_NAND_ALE (0x80000000 >> 3) /* our ALE is GPIO3 */
+#define CFG_NAND_RDY (0x80000000 >> 4) /* our RDY is GPIO4 */
 
 #define NAND_DISABLE_CE(nand) do { out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND_CE);} while(0)
 #define NAND_ENABLE_CE(nand) do { out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND_CE);} while(0)
  * PCI stuff
  *-----------------------------------------------------------------------
  */
-#define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
-#define PCI_HOST_FORCE  1               /* configure as pci host        */
-#define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
-
-#define CONFIG_PCI                     /* include pci support          */
-#define CONFIG_PCI_HOST        PCI_HOST_HOST   /* select pci host function     */
-#undef  CONFIG_PCI_PNP                 /* do pci plug-and-play         */
-                                       /* resource configuration       */
-
-#undef  CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
-
-#define CFG_PCI_SUBSYS_VENDORID 0x12FE  /* PCI Vendor ID: esd gmbh      */
-#define CFG_PCI_SUBSYS_DEVICEID 0x0405  /* PCI Device ID: CPCI-405      */
-#define CFG_PCI_CLASSCODE       0x0b20  /* PCI Class Code: Processor/PPC*/
-#define CFG_PCI_PTM1LA  0x00000000      /* point to sdram               */
-#define CFG_PCI_PTM1MS  0xfc000001      /* 64MB, enable hard-wired to 1 */
-#define CFG_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
-#define CFG_PCI_PTM2LA  0xffc00000      /* point to flash               */
-#define CFG_PCI_PTM2MS  0xffc00001      /* 4MB, enable                  */
-#define CFG_PCI_PTM2PCI 0x04000000      /* Host: use this pci address   */
+#define PCI_HOST_ADAPTER 0             /* configure as pci adapter     */
+#define PCI_HOST_FORCE 1               /* configure as pci host        */
+#define PCI_HOST_AUTO  2               /* detected via arbiter enable  */
+
+#define CONFIG_PCI                     /* include pci support          */
+#define CONFIG_PCI_HOST PCI_HOST_HOST  /* select pci host function     */
+#undef CONFIG_PCI_PNP                  /* do pci plug-and-play         */
+                                       /* resource configuration       */
+
+#undef CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
+
+#define CFG_PCI_SUBSYS_VENDORID 0x12FE /* PCI Vendor ID: esd gmbh      */
+#define CFG_PCI_SUBSYS_DEVICEID 0x0405 /* PCI Device ID: CPCI-405      */
+#define CFG_PCI_CLASSCODE      0x0b20  /* PCI Class Code: Processor/PPC*/
+#define CFG_PCI_PTM1LA 0x00000000      /* point to sdram               */
+#define CFG_PCI_PTM1MS 0xfc000001      /* 64MB, enable hard-wired to 1 */
+#define CFG_PCI_PTM1PCI 0x00000000     /* Host: use this pci address   */
+#define CFG_PCI_PTM2LA 0xffc00000      /* point to flash               */
+#define CFG_PCI_PTM2MS 0xffc00001      /* 4MB, enable                  */
+#define CFG_PCI_PTM2PCI 0x04000000     /* Host: use this pci address   */
 
 /*-----------------------------------------------------------------------
  * Start addresses for the final memory configuration
 #define CFG_FLASH_ERASE_TOUT   120000  /* Timeout for Flash Erase (in ms)      */
 #define CFG_FLASH_WRITE_TOUT   1000    /* Timeout for Flash Write (in ms)      */
 
-#define CFG_FLASH_WORD_SIZE     unsigned short  /* flash word size (width)      */
-#define CFG_FLASH_ADDR0         0x5555  /* 1st address for flash config cycles  */
-#define CFG_FLASH_ADDR1         0x2AAA  /* 2nd address for flash config cycles  */
+#define CFG_FLASH_WORD_SIZE    unsigned short  /* flash word size (width)      */
+#define CFG_FLASH_ADDR0                0x5555  /* 1st address for flash config cycles  */
+#define CFG_FLASH_ADDR1                0x2AAA  /* 2nd address for flash config cycles  */
 /*
  * The following defines are added for buggy IOP480 byte interface.
  * All other boards should use the standard values (CPCI405 etc.)
  */
-#define CFG_FLASH_READ0         0x0000  /* 0 is standard                        */
-#define CFG_FLASH_READ1         0x0001  /* 1 is standard                        */
-#define CFG_FLASH_READ2         0x0002  /* 2 is standard                        */
+#define CFG_FLASH_READ0                0x0000  /* 0 is standard                        */
+#define CFG_FLASH_READ1                0x0001  /* 1 is standard                        */
+#define CFG_FLASH_READ2                0x0002  /* 2 is standard                        */
 
-#define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
+#define CFG_FLASH_EMPTY_INFO           /* print 'E' for empty sector on flinfo */
 
 #if 0 /* test-only */
-#define CFG_JFFS2_FIRST_BANK    0           /* use for JFFS2 */
-#define CFG_JFFS2_NUM_BANKS     1           /* ! second bank contains U-Boot */
+#define CFG_JFFS2_FIRST_BANK   0           /* use for JFFS2 */
+#define CFG_JFFS2_NUM_BANKS    1           /* ! second bank contains U-Boot */
 #endif
 
 /*-----------------------------------------------------------------------
  * Environment Variable setup
  */
-#define CFG_ENV_IS_IN_EEPROM    1       /* use EEPROM for environment vars */
-#define CFG_ENV_OFFSET          0x100   /* environment starts at the beginning of the EEPROM */
-#define CFG_ENV_SIZE            0x700   /* 2048 bytes may be used for env vars*/
+#define CFG_ENV_IS_IN_EEPROM   1       /* use EEPROM for environment vars */
+#define CFG_ENV_OFFSET         0x100   /* environment starts at the beginning of the EEPROM */
+#define CFG_ENV_SIZE           0x700   /* 2048 bytes may be used for env vars*/
                                   /* total size of a CAT24WC16 is 2048 bytes */
 
 #define CFG_NVRAM_BASE_ADDR    0xF0000500              /* NVRAM base address   */
-#define CFG_NVRAM_SIZE         242                     /* NVRAM size           */
+#define CFG_NVRAM_SIZE         242                     /* NVRAM size           */
 
 /*-----------------------------------------------------------------------
  * I2C EEPROM (CAT24WC16) for environment
 #define CFG_I2C_SLAVE          0x7F
 
 #define CFG_I2C_EEPROM_ADDR    0x50    /* EEPROM CAT28WC08             */
-#define CFG_I2C_EEPROM_ADDR_LEN        1       /* Bytes of address             */
-/* mask of address bits that overflow into the "EEPROM chip address"    */
+#define CFG_I2C_EEPROM_ADDR_LEN 1      /* Bytes of address             */
+/* mask of address bits that overflow into the "EEPROM chip address"   */
 #define CFG_I2C_EEPROM_ADDR_OVERFLOW   0x07
 #define CFG_EEPROM_PAGE_WRITE_BITS 4   /* The Catalyst CAT24WC08 has   */
                                        /* 16 byte page write mode using*/
-                                       /* last 4 bits of the address   */
+                                       /* last 4 bits of the address   */
 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS 10   /* and takes up to 10 msec */
 #define CFG_EEPROM_PAGE_WRITE_ENABLE
 
 /*-----------------------------------------------------------------------
  * Cache Configuration
  */
-#define CFG_DCACHE_SIZE                16384   /* For IBM 405 CPUs, older 405 ppc's    */
-                                       /* have only 8kB, 16kB is save here     */
+#define CFG_DCACHE_SIZE                16384   /* For IBM 405 CPUs, older 405 ppc's    */
+                                       /* have only 8kB, 16kB is save here     */
 #define CFG_CACHELINE_SIZE     32      /* ...                  */
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 #define CFG_CACHELINE_SHIFT    5       /* log base 2 of the above value        */
  * External Bus Controller (EBC) Setup
  */
 
-/* Memory Bank 0 (Flash Bank 0, NOR-FLASH) initialization                       */
-#define CFG_EBC_PB0AP           0x92015480
-/*#define CFG_EBC_PB0AP           0x08055880  /XXX* TWT=16,CSN=1,OEN=1,WBN=1,WBF=1,TH=4,SOR=1 */
-#define CFG_EBC_PB0CR           0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
+/* Memory Bank 0 (Flash Bank 0, NOR-FLASH) initialization                      */
+#define CFG_EBC_PB0AP          0x92015480
+/*#define CFG_EBC_PB0AP                  0x08055880  /XXX* TWT=16,CSN=1,OEN=1,WBN=1,WBF=1,TH=4,SOR=1 */
+#define CFG_EBC_PB0CR          0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
 
-/* Memory Bank 1 (Flash Bank 1, NAND-FLASH) initialization                      */
-#define CFG_EBC_PB1AP           0x92015480
-#define CFG_EBC_PB1CR           0xF4018000  /* BAS=0xF40,BS=1MB,BU=R/W,BW=8bit  */
+/* Memory Bank 1 (Flash Bank 1, NAND-FLASH) initialization                     */
+#define CFG_EBC_PB1AP          0x92015480
+#define CFG_EBC_PB1CR          0xF4018000  /* BAS=0xF40,BS=1MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 2 (8 Bit Peripheral: CAN, UART, RTC) initialization              */
-#define CFG_EBC_PB2AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
-#define CFG_EBC_PB2CR           0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
+/* Memory Bank 2 (8 Bit Peripheral: CAN, UART, RTC) initialization             */
+#define CFG_EBC_PB2AP          0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
+#define CFG_EBC_PB2CR          0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 3 (16 Bit Peripheral: FPGA internal, dig. IO) initialization     */
-#define CFG_EBC_PB3AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
-#define CFG_EBC_PB3CR           0xF011A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
+/* Memory Bank 3 (16 Bit Peripheral: FPGA internal, dig. IO) initialization    */
+#define CFG_EBC_PB3AP          0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
+#define CFG_EBC_PB3CR          0xF011A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
 
-#define CAN_BA          0xF0000000          /* CAN Base Address                 */
-#define DUART0_BA       0xF0000400          /* DUART Base Address               */
-#define DUART1_BA       0xF0000408          /* DUART Base Address               */
-#define DUART2_BA       0xF0000410          /* DUART Base Address               */
-#define DUART3_BA       0xF0000418          /* DUART Base Address               */
-#define RTC_BA          0xF0000500          /* RTC Base Address                 */
-#define CFG_NAND_BASE   0xF4000000
+#define CAN_BA         0xF0000000          /* CAN Base Address                 */
+#define DUART0_BA      0xF0000400          /* DUART Base Address               */
+#define DUART1_BA      0xF0000408          /* DUART Base Address               */
+#define DUART2_BA      0xF0000410          /* DUART Base Address               */
+#define DUART3_BA      0xF0000418          /* DUART Base Address               */
+#define RTC_BA         0xF0000500          /* RTC Base Address                 */
+#define CFG_NAND_BASE  0xF4000000
 
 /*-----------------------------------------------------------------------
  * FPGA stuff
  */
-#define CFG_FPGA_SPARTAN2       1           /* using Xilinx Spartan 2 now    */
-#define CFG_FPGA_MAX_SIZE       128*1024    /* 128kByte is enough for XC2S50E*/
+#define CFG_FPGA_SPARTAN2      1           /* using Xilinx Spartan 2 now    */
+#define CFG_FPGA_MAX_SIZE      128*1024    /* 128kByte is enough for XC2S50E*/
 
 /* FPGA program pin configuration */
-#define CFG_FPGA_PRG            0x04000000  /* FPGA program pin (ppc output) */
-#define CFG_FPGA_CLK            0x02000000  /* FPGA clk pin (ppc output)     */
-#define CFG_FPGA_DATA           0x01000000  /* FPGA data pin (ppc output)    */
-#define CFG_FPGA_INIT           0x00010000  /* FPGA init pin (ppc input)     */
-#define CFG_FPGA_DONE           0x00008000  /* FPGA done pin (ppc input)     */
+#define CFG_FPGA_PRG           0x04000000  /* FPGA program pin (ppc output) */
+#define CFG_FPGA_CLK           0x02000000  /* FPGA clk pin (ppc output)     */
+#define CFG_FPGA_DATA          0x01000000  /* FPGA data pin (ppc output)    */
+#define CFG_FPGA_INIT          0x00010000  /* FPGA init pin (ppc input)     */
+#define CFG_FPGA_DONE          0x00008000  /* FPGA done pin (ppc input)     */
 
 /*-----------------------------------------------------------------------
  * Definitions for initial stack pointer and data area (in data cache)
  */
 /* use on chip memory ( OCM ) for temperary stack until sdram is tested */
-#define CFG_TEMP_STACK_OCM        1
+#define CFG_TEMP_STACK_OCM       1
 
 /* On Chip Memory location */
 #define CFG_OCM_DATA_ADDR      0xF8000000
 
 #define CFG_GBL_DATA_SIZE      128  /* size in bytes reserved for initial data */
 #define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
-#define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
+#define CFG_INIT_SP_OFFSET     CFG_GBL_DATA_OFFSET
 
 /*-----------------------------------------------------------------------
  * Definitions for GPIO setup (PPC405EP specific)
  *
- * GPIO0[0]     - External Bus Controller BLAST output
- * GPIO0[1-9]   - Instruction trace outputs -> GPIO
+ * GPIO0[0]    - External Bus Controller BLAST output
+ * GPIO0[1-9]  - Instruction trace outputs -> GPIO
  * GPIO0[10-13] - External Bus Controller CS_1 - CS_4 outputs
  * GPIO0[14-16] - External Bus Controller ABUS3-ABUS5 outputs -> GPIO
  * GPIO0[17-23] - External Interrupts IRQ0 - IRQ6 inputs
  * GPIO0[28-29] - UART1 data signal input/output
  * GPIO0[30-31] - EMAC0 and EMAC1 reject packet inputs
  */
-#define CFG_GPIO0_OSRH          0x40000550
-#define CFG_GPIO0_OSRL          0x00000110
-#define CFG_GPIO0_ISR1H         0x00000000
-#define CFG_GPIO0_ISR1L         0x15555445
-#define CFG_GPIO0_TSRH          0x00000000
-#define CFG_GPIO0_TSRL          0x00000000
-#define CFG_GPIO0_TCR           0xF7FE0014
+#define CFG_GPIO0_OSRH         0x40000550
+#define CFG_GPIO0_OSRL         0x00000110
+#define CFG_GPIO0_ISR1H                0x00000000
+#define CFG_GPIO0_ISR1L                0x15555445
+#define CFG_GPIO0_TSRH         0x00000000
+#define CFG_GPIO0_TSRL         0x00000000
+#define CFG_GPIO0_TCR          0xF7FE0014
 
-#define CFG_DUART_RST           (0x80000000 >> 14)
+#define CFG_DUART_RST          (0x80000000 >> 14)
 
 /*
  * Internal Definitions
  * This value will be set if iic boot eprom is disabled.
  */
 #if 0
-#define PLLMR0_DEFAULT   PLLMR0_266_133_66_33
-#define PLLMR1_DEFAULT   PLLMR1_266_133_66_33
+#define PLLMR0_DEFAULT  PLLMR0_266_133_66_33
+#define PLLMR1_DEFAULT  PLLMR1_266_133_66_33
 #endif
 #if 1
-#define PLLMR0_DEFAULT   PLLMR0_200_100_50_33
-#define PLLMR1_DEFAULT   PLLMR1_200_100_50_33
+#define PLLMR0_DEFAULT  PLLMR0_200_100_50_33
+#define PLLMR1_DEFAULT  PLLMR1_200_100_50_33
 #endif
 #if 0
-#define PLLMR0_DEFAULT   PLLMR0_133_66_66_33
-#define PLLMR1_DEFAULT   PLLMR1_133_66_66_33
+#define PLLMR0_DEFAULT  PLLMR0_133_66_66_33
+#define PLLMR1_DEFAULT  PLLMR1_133_66_66_33
 #endif
 
 #endif /* __CONFIG_H */
index 99b42e9a6d5a61300e7b0932823d4ec1f84fa06e..ea50f41504c76feac9bbcf8acb4f20f98c19e9ae 100644 (file)
@@ -43,7 +43,7 @@
 
 #define CONFIG_AMIGAONEG3SE    1
 
-#define CONFIG_BOARD_PRE_INIT  1
+#define CONFIG_BOARD_EARLY_INIT_F 1
 #define CONFIG_MISC_INIT_R     1
 
 #define CONFIG_VERY_BIG_RAM    1
index edfd68fcff2a418eeda69fe3e747f2086bcf2dd4..050054d274c7ee3dd2b22fceb8b7dfe0a3dcdd6d 100644 (file)
@@ -45,7 +45,9 @@
 #define CONFIG_MPC8245         1
 #define CONFIG_BMW             1
 
-#define CONFIG_BCM570x         1 /* Use Broadcom BCM570x Ethernet Driver */
+#define        CONFIG_MISC_INIT_F      1       /* Use misc_init_f()                    */
+
+#define CONFIG_BCM570x         1       /* Use Broadcom BCM570x Ethernet Driver */
 #define        CONFIG_TIGON3           1
 
 #define CONFIG_CONS_INDEX      1
index a485e4e80fafe0ddc3df2dd84e3da4d9165faf0d..507cb759482304ac5bfb49216b3c45df48d27118 100644 (file)
@@ -42,7 +42,7 @@
 #define CONFIG_4xx             1       /* ...member of PPC4xx family   */
 #define CONFIG_BUBINGA405EP    1       /* ...on a BUBINGA405EP board   */
 
-#define CONFIG_BOARD_PRE_INIT  1       /* Call board_pre_init  */
+#define CONFIG_BOARD_EARLY_INIT_F 1    /* Call board_early_init_f      */
 
 #define CONFIG_SYS_CLK_FREQ     33333333 /* external frequency to pll   */
 
index 7aceb582b846cd65b6cc77c5052aae5d47454130..21bc4410c143f9a46265ae7282f2fc6b142e317c 100644 (file)
  */
 
 #define CONFIG_405CR           1       /* This is a PPC405CR CPU       */
-#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
-#define CONFIG_CANBT           1       /* ...on a CANBT board          */
+#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
+#define CONFIG_CANBT           1       /* ...on a CANBT board          */
 
-#define CONFIG_BOARD_PRE_INIT   1       /* call board_pre_init()        */
+#define CONFIG_BOARD_EARLY_INIT_F 1    /* call board_early_init_f()    */
 
-#define CONFIG_SYS_CLK_FREQ     25000000 /* external frequency to pll   */
+#define CONFIG_SYS_CLK_FREQ    25000000 /* external frequency to pll   */
 
 #define CONFIG_BAUDRATE                115200
 #define CONFIG_BOOTDELAY       1       /* autoboot after 1 seconds     */
 #define CONFIG_LOADS_ECHO      1       /* echo on for serial download  */
 #define CFG_LOADS_BAUD_CHANGE  1       /* allow baudrate change        */
 
-#undef  CONFIG_PCI_PNP                 /* no pci plug-and-play         */
+#undef CONFIG_PCI_PNP                  /* no pci plug-and-play         */
 
-#define        CONFIG_PHY_ADDR         0       /* PHY address                  */
+#define CONFIG_PHY_ADDR                0       /* PHY address                  */
 
-#define CONFIG_COMMANDS             (( CONFIG_CMD_DFL  |       \
-                               CFG_CMD_IRQ     |       \
-                               CFG_CMD_EEPROM      ) & \
+#define CONFIG_COMMANDS             (( CONFIG_CMD_DFL  |       \
+                               CFG_CMD_IRQ     |       \
+                               CFG_CMD_EEPROM      ) & \
                               ~CFG_CMD_NET)
 
 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
@@ -66,7 +66,7 @@
 
 #undef CONFIG_WATCHDOG                 /* watchdog disabled            */
 
-#define        CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
+#define CONFIG_SDRAM_BANK0     1       /* init onboard SDRAM bank 0    */
 
 /*
  * Miscellaneous configurable options
 #define CFG_LONGHELP                   /* undef to save memory         */
 #define CFG_PROMPT     "=> "           /* Monitor Command Prompt       */
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
-#define        CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     1024            /* Console I/O Buffer Size      */
 #else
-#define        CFG_CBSIZE      256             /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     256             /* Console I/O Buffer Size      */
 #endif
 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 #define CFG_MAXARGS    16              /* max number of command args   */
 #define CFG_BARGSIZE   CFG_CBSIZE      /* Boot Argument Buffer Size    */
 
-#define CFG_CONSOLE_INFO_QUIET  1       /* don't print console @ startup*/
+#define CFG_CONSOLE_INFO_QUIET 1       /* don't print console @ startup*/
 
 #define CFG_MEMTEST_START      0x0400000       /* memtest works on     */
 #define CFG_MEMTEST_END                0x0C00000       /* 4 ... 12 MB in DRAM  */
 
-#define CFG_EXT_SERIAL_CLOCK    14745600 /* use external serial clock   */
+#define CFG_EXT_SERIAL_CLOCK   14745600 /* use external serial clock   */
 
 /* The following table includes the supported baudrates */
-#define CFG_BAUDRATE_TABLE      \
+#define CFG_BAUDRATE_TABLE     \
        { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
         57600, 115200, 230400, 460800, 921600 }
 
 #define CFG_LOAD_ADDR  0x100000        /* default load address */
 #define CFG_EXTBDINFO  1               /* To use extended board_into (bd_t) */
 
-#define        CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
+#define CFG_HZ         1000            /* decrementer freq: 1 ms ticks */
 
 #define CONFIG_ZERO_BOOTDELAY_CHECK    /* check for keypress on bootdelay==0 */
 
 #define CFG_FLASH_ERASE_TOUT   120000  /* Timeout for Flash Erase (in ms)      */
 #define CFG_FLASH_WRITE_TOUT   500     /* Timeout for Flash Write (in ms)      */
 
-#define CFG_FLASH_WORD_SIZE     unsigned short  /* flash word size (width)      */
-#define CFG_FLASH_ADDR0         0x5555  /* 1st address for flash config cycles  */
-#define CFG_FLASH_ADDR1         0x2AAA  /* 2nd address for flash config cycles  */
+#define CFG_FLASH_WORD_SIZE    unsigned short  /* flash word size (width)      */
+#define CFG_FLASH_ADDR0                0x5555  /* 1st address for flash config cycles  */
+#define CFG_FLASH_ADDR1                0x2AAA  /* 2nd address for flash config cycles  */
 /*
  * The following defines are added for buggy IOP480 byte interface.
  * All other boards should use the standard values (CPCI405 etc.)
  */
-#define CFG_FLASH_READ0         0x0000  /* 0 is standard                        */
-#define CFG_FLASH_READ1         0x0001  /* 1 is standard                        */
-#define CFG_FLASH_READ2         0x0002  /* 2 is standard                        */
+#define CFG_FLASH_READ0                0x0000  /* 0 is standard                        */
+#define CFG_FLASH_READ1                0x0001  /* 1 is standard                        */
+#define CFG_FLASH_READ2                0x0002  /* 2 is standard                        */
 
-#define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
+#define CFG_FLASH_EMPTY_INFO           /* print 'E' for empty sector on flinfo */
 
 #if 0 /* Use FLASH for environment variables */
 
-#define        CFG_ENV_IS_IN_FLASH     1
-#define CFG_ENV_OFFSET         0x00010000      /* Offset of Environment Sector */
+#define CFG_ENV_IS_IN_FLASH    1
+#define CFG_ENV_OFFSET         0x00010000      /* Offset of Environment Sector */
 #define CFG_ENV_SIZE           0x1000  /* Total Size of Environment Sector     */
 
-#define CFG_ENV_SECT_SIZE      0x10000 /* see README - env sector total size   */
+#define CFG_ENV_SECT_SIZE      0x10000 /* see README - env sector total size   */
 
 #else /* Use EEPROM for environment variables */
 
-#define CFG_ENV_IS_IN_EEPROM    1       /* use EEPROM for environment vars */
-#define CFG_ENV_OFFSET          0x000   /* environment starts at the beginning of the EEPROM */
-#define CFG_ENV_SIZE            0x400   /* 1024 bytes may be used for env vars */
+#define CFG_ENV_IS_IN_EEPROM   1       /* use EEPROM for environment vars */
+#define CFG_ENV_OFFSET         0x000   /* environment starts at the beginning of the EEPROM */
+#define CFG_ENV_SIZE           0x400   /* 1024 bytes may be used for env vars */
                                   /* total size of a CAT24WC08 is 1024 bytes */
 #endif
 
 /*-----------------------------------------------------------------------
  * I2C EEPROM (CAT24WC08) for environment
  */
-#define CONFIG_HARD_I2C                 /* I2C with hardware support */
+#define CONFIG_HARD_I2C                        /* I2C with hardware support */
 #define CFG_I2C_SPEED          400000  /* I2C speed and slave address */
 #define CFG_I2C_SLAVE          0x7F
 
 #define CFG_I2C_EEPROM_ADDR    0x50    /* EEPROM CAT28WC08             */
-#define CFG_I2C_EEPROM_ADDR_LEN        1       /* bytes of address             */
+#define CFG_I2C_EEPROM_ADDR_LEN 1      /* bytes of address             */
 /* mask of address bits that overflow into the "EEPROM chip address"   */
 #define CFG_I2C_EEPROM_ADDR_OVERFLOW   0x07
 
  * External Bus Controller (EBC) Setup
  */
 
-/* Memory Bank 0 (Flash Bank 0) initialization                                  */
-#define CFG_EBC_PB0AP           0x92015480
-#define CFG_EBC_PB0CR           0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
+/* Memory Bank 0 (Flash Bank 0) initialization                                 */
+#define CFG_EBC_PB0AP          0x92015480
+#define CFG_EBC_PB0CR          0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
 
-/* Memory Bank 1 (CAN/USB) initialization                                       */
-#define CFG_EBC_PB1AP           0x010053C0  /* enable Ready, BEM=1              */
-#define CFG_EBC_PB1CR           0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
+/* Memory Bank 1 (CAN/USB) initialization                                      */
+#define CFG_EBC_PB1AP          0x010053C0  /* enable Ready, BEM=1              */
+#define CFG_EBC_PB1CR          0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 2 (Misc-IO/LEDs) initialization                                  */
-#define CFG_EBC_PB2AP           0x000004c0  /* no Ready, BEM=1                  */
-#define CFG_EBC_PB2CR           0xF0118000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=8bit  */
+/* Memory Bank 2 (Misc-IO/LEDs) initialization                                 */
+#define CFG_EBC_PB2AP          0x000004c0  /* no Ready, BEM=1                  */
+#define CFG_EBC_PB2CR          0xF0118000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 3 (CAN Features) initialization                                  */
-#define CFG_EBC_PB3AP           0x80000040  /* no Ready, BEM=1                  */
-#define CFG_EBC_PB3CR           0xF021C000  /* BAS=0xF02,BS=1MB,BU=R/W,BW=32bit */
+/* Memory Bank 3 (CAN Features) initialization                                 */
+#define CFG_EBC_PB3AP          0x80000040  /* no Ready, BEM=1                  */
+#define CFG_EBC_PB3CR          0xF021C000  /* BAS=0xF02,BS=1MB,BU=R/W,BW=32bit */
 
 /*-----------------------------------------------------------------------
  * Definitions for initial stack pointer and data area (in RAM)
  */
-#define CFG_INIT_RAM_ADDR      0x00ef0000 /* inside of SDRAM                   */
+#define CFG_INIT_RAM_ADDR      0x00ef0000 /* inside of SDRAM                   */
 #define CFG_INIT_RAM_END       0x0f00  /* End of used area in RAM             */
 #define CFG_GBL_DATA_SIZE      64  /* size in bytes reserved for initial data */
 #define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
index b877043712bf65527a014b705abb833808a9a923..7c600d92edda50948930d05e6f4055084309bb26 100644 (file)
  */
 
 #define CONFIG_405GP           1       /* This is a PPC405 CPU         */
-#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
+#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
 #define CONFIG_CPCI405         1       /* ...on a CPCI405 board        */
 
-#define CONFIG_BOARD_PRE_INIT   1       /* call board_pre_init()        */
+#define CONFIG_BOARD_EARLY_INIT_F 1    /* call board_early_init_f()    */
 
-#define CONFIG_SYS_CLK_FREQ     33000000 /* external frequency to pll   */
+#define CONFIG_SYS_CLK_FREQ    33000000 /* external frequency to pll   */
 
 #define CONFIG_BAUDRATE                9600
 #define CONFIG_BOOTDELAY       3       /* autoboot after 3 seconds     */
 
 #if 0
-#define CONFIG_PREBOOT                                                          \
-       "crc32 f0207004 ffc 0;"                                                 \
-       "if cmp 0 f0207000 1;"                                                  \
-       "then;echo Old CRC is correct;crc32 f0207004 ff4 f0207000;"             \
+#define CONFIG_PREBOOT                                                         \
+       "crc32 f0207004 ffc 0;"                                                 \
+       "if cmp 0 f0207000 1;"                                                  \
+       "then;echo Old CRC is correct;crc32 f0207004 ff4 f0207000;"             \
        "else;echo Old CRC is bad;fi"
 #endif
 
@@ -67,9 +67,9 @@
 #define CFG_LOADS_BAUD_CHANGE  1       /* allow baudrate change        */
 
 #define CONFIG_MII             1       /* MII PHY management           */
-#define        CONFIG_PHY_ADDR         0       /* PHY address                  */
+#define CONFIG_PHY_ADDR                0       /* PHY address                  */
 
-#define CONFIG_BOOTP_MASK       (CONFIG_BOOTP_DEFAULT | \
+#define CONFIG_BOOTP_MASK      (CONFIG_BOOTP_DEFAULT | \
                                 CONFIG_BOOTP_DNS | \
                                 CONFIG_BOOTP_DNS2 | \
                                 CONFIG_BOOTP_SEND_HOSTNAME )
@@ -81,7 +81,7 @@
                                CFG_CMD_IDE     | \
                                CFG_CMD_ELF     | \
                                CFG_CMD_MII     | \
-                               CFG_CMD_EEPROM  )
+                               CFG_CMD_EEPROM  )
 
 #define CONFIG_MAC_PARTITION
 #define CONFIG_DOS_PARTITION
@@ -89,9 +89,9 @@
 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 #include <cmd_confdefs.h>
 
-#undef  CONFIG_WATCHDOG                        /* watchdog disabled            */
+#undef CONFIG_WATCHDOG                 /* watchdog disabled            */
 
-#define        CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
+#define CONFIG_SDRAM_BANK0     1       /* init onboard SDRAM bank 0    */
 
 /*
  * Miscellaneous configurable options
 
 #undef CFG_HUSH_PARSER                 /* use "hush" command parser    */
 #ifdef CFG_HUSH_PARSER
-#define        CFG_PROMPT_HUSH_PS2     "> "
+#define CFG_PROMPT_HUSH_PS2    "> "
 #endif
 
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
-#define        CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     1024            /* Console I/O Buffer Size      */
 #else
-#define        CFG_CBSIZE      256             /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     256             /* Console I/O Buffer Size      */
 #endif
 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 #define CFG_MAXARGS    16              /* max number of command args   */
 #define CFG_BARGSIZE   CFG_CBSIZE      /* Boot Argument Buffer Size    */
 
-#define CFG_DEVICE_NULLDEV      1       /* include nulldev device       */
+#define CFG_DEVICE_NULLDEV     1       /* include nulldev device       */
 
-#define CFG_CONSOLE_INFO_QUIET  1       /* don't print console @ startup*/
+#define CFG_CONSOLE_INFO_QUIET 1       /* don't print console @ startup*/
 
 #define CFG_MEMTEST_START      0x0400000       /* memtest works on     */
 #define CFG_MEMTEST_END                0x0C00000       /* 4 ... 12 MB in DRAM  */
 
-#undef  CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
-#define CFG_IGNORE_405_UART_ERRATA_59   /* ignore ppc405gp errata #59   */
-#define CFG_BASE_BAUD       691200
+#undef CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
+#define CFG_IGNORE_405_UART_ERRATA_59  /* ignore ppc405gp errata #59   */
+#define CFG_BASE_BAUD      691200
 
 /* The following table includes the supported baudrates */
-#define CFG_BAUDRATE_TABLE      \
+#define CFG_BAUDRATE_TABLE     \
        { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
         57600, 115200, 230400, 460800, 921600 }
 
 #define CFG_LOAD_ADDR  0x100000        /* default load address */
 #define CFG_EXTBDINFO  1               /* To use extended board_into (bd_t) */
 
-#define        CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
+#define CFG_HZ         1000            /* decrementer freq: 1 ms ticks */
 
 #define CONFIG_ZERO_BOOTDELAY_CHECK    /* check for keypress on bootdelay==0 */
 
  * PCI stuff
  *-----------------------------------------------------------------------
  */
-#define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
-#define PCI_HOST_FORCE  1               /* configure as pci host        */
-#define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
-
-#define CONFIG_PCI                     /* include pci support          */
-#define CONFIG_PCI_HOST        PCI_HOST_AUTO   /* select pci host function     */
-#define CONFIG_PCI_PNP                 /* do pci plug-and-play         */
-                                       /* resource configuration       */
-
-#define CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
-
-#define CONFIG_PCI_BOOTDELAY    0       /* enable pci bootdelay variable*/
-
-#define CFG_PCI_SUBSYS_VENDORID 0x12FE  /* PCI Vendor ID: esd gmbh      */
-#define CFG_PCI_SUBSYS_DEVICEID 0x0405  /* PCI Device ID: CPCI-405      */
-#define CFG_PCI_SUBSYS_DEVICEID2 0x0406 /* PCI Device ID: CPCI-405-A    */
-#define CFG_PCI_CLASSCODE       0x0b20  /* PCI Class Code: Processor/PPC*/
-#define CFG_PCI_PTM1LA  0x00000000      /* point to sdram               */
-#define CFG_PCI_PTM1MS  0xfc000001      /* 64MB, enable hard-wired to 1 */
-#define CFG_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
-#define CFG_PCI_PTM2LA  0xffc00000      /* point to flash               */
-#define CFG_PCI_PTM2MS  0xffc00001      /* 4MB, enable                  */
-#define CFG_PCI_PTM2PCI 0x04000000      /* Host: use this pci address   */
+#define PCI_HOST_ADAPTER 0             /* configure as pci adapter     */
+#define PCI_HOST_FORCE 1               /* configure as pci host        */
+#define PCI_HOST_AUTO  2               /* detected via arbiter enable  */
+
+#define CONFIG_PCI                     /* include pci support          */
+#define CONFIG_PCI_HOST PCI_HOST_AUTO  /* select pci host function     */
+#define CONFIG_PCI_PNP                 /* do pci plug-and-play         */
+                                       /* resource configuration       */
+
+#define CONFIG_PCI_SCAN_SHOW           /* print pci devices @ startup  */
+
+#define CONFIG_PCI_BOOTDELAY   0       /* enable pci bootdelay variable*/
+
+#define CFG_PCI_SUBSYS_VENDORID 0x12FE /* PCI Vendor ID: esd gmbh      */
+#define CFG_PCI_SUBSYS_DEVICEID 0x0405 /* PCI Device ID: CPCI-405      */
+#define CFG_PCI_SUBSYS_DEVICEID2 0x0406 /* PCI Device ID: CPCI-405-A   */
+#define CFG_PCI_CLASSCODE      0x0b20  /* PCI Class Code: Processor/PPC*/
+#define CFG_PCI_PTM1LA 0x00000000      /* point to sdram               */
+#define CFG_PCI_PTM1MS 0xfc000001      /* 64MB, enable hard-wired to 1 */
+#define CFG_PCI_PTM1PCI 0x00000000     /* Host: use this pci address   */
+#define CFG_PCI_PTM2LA 0xffc00000      /* point to flash               */
+#define CFG_PCI_PTM2MS 0xffc00001      /* 4MB, enable                  */
+#define CFG_PCI_PTM2PCI 0x04000000     /* Host: use this pci address   */
 
 /*-----------------------------------------------------------------------
  * IDE/ATA stuff
  *-----------------------------------------------------------------------
  */
-#undef  CONFIG_IDE_8xx_DIRECT               /* no pcmcia interface required */
-#undef  CONFIG_IDE_LED                  /* no led for ide supported     */
-#undef  CONFIG_IDE_RESET                /* no reset for ide supported   */
+#undef CONFIG_IDE_8xx_DIRECT               /* no pcmcia interface required */
+#undef CONFIG_IDE_LED                  /* no led for ide supported     */
+#undef CONFIG_IDE_RESET                /* no reset for ide supported   */
 
-#define        CFG_IDE_MAXBUS          1               /* max. 1 IDE busses    */
-#define        CFG_IDE_MAXDEVICE       (CFG_IDE_MAXBUS*1) /* max. 1 drives per IDE bus */
+#define CFG_IDE_MAXBUS         1               /* max. 1 IDE busses    */
+#define CFG_IDE_MAXDEVICE      (CFG_IDE_MAXBUS*1) /* max. 1 drives per IDE bus */
 
-#define        CFG_ATA_BASE_ADDR       0xF0100000
-#define        CFG_ATA_IDE0_OFFSET     0x0000
+#define CFG_ATA_BASE_ADDR      0xF0100000
+#define CFG_ATA_IDE0_OFFSET    0x0000
 
 #define CFG_ATA_DATA_OFFSET    0x0000  /* Offset for data I/O                  */
-#define        CFG_ATA_REG_OFFSET      0x0000  /* Offset for normal register accesses  */
+#define CFG_ATA_REG_OFFSET     0x0000  /* Offset for normal register accesses  */
 #define CFG_ATA_ALT_OFFSET     0x0000  /* Offset for alternate registers       */
 
 /*-----------------------------------------------------------------------
 #define CFG_FLASH_ERASE_TOUT   120000  /* Timeout for Flash Erase (in ms)      */
 #define CFG_FLASH_WRITE_TOUT   500     /* Timeout for Flash Write (in ms)      */
 
-#define CFG_FLASH_WORD_SIZE     unsigned short  /* flash word size (width)      */
-#define CFG_FLASH_ADDR0         0x5555  /* 1st address for flash config cycles  */
-#define CFG_FLASH_ADDR1         0x2AAA  /* 2nd address for flash config cycles  */
+#define CFG_FLASH_WORD_SIZE    unsigned short  /* flash word size (width)      */
+#define CFG_FLASH_ADDR0                0x5555  /* 1st address for flash config cycles  */
+#define CFG_FLASH_ADDR1                0x2AAA  /* 2nd address for flash config cycles  */
 /*
  * The following defines are added for buggy IOP480 byte interface.
  * All other boards should use the standard values (CPCI405 etc.)
  */
-#define CFG_FLASH_READ0         0x0000  /* 0 is standard                        */
-#define CFG_FLASH_READ1         0x0001  /* 1 is standard                        */
-#define CFG_FLASH_READ2         0x0002  /* 2 is standard                        */
+#define CFG_FLASH_READ0                0x0000  /* 0 is standard                        */
+#define CFG_FLASH_READ1                0x0001  /* 1 is standard                        */
+#define CFG_FLASH_READ2                0x0002  /* 2 is standard                        */
 
-#define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
+#define CFG_FLASH_EMPTY_INFO           /* print 'E' for empty sector on flinfo */
 
 #if 1 /* Use NVRAM for environment variables */
 /*-----------------------------------------------------------------------
 
 #else /* Use EEPROM for environment variables */
 
-#define CFG_ENV_IS_IN_EEPROM    1       /* use EEPROM for environment vars */
-#define CFG_ENV_OFFSET          0x000   /* environment starts at the beginning of the EEPROM */
-#define CFG_ENV_SIZE            0x200   /* 512 bytes may be used for env vars */
+#define CFG_ENV_IS_IN_EEPROM   1       /* use EEPROM for environment vars */
+#define CFG_ENV_OFFSET         0x000   /* environment starts at the beginning of the EEPROM */
+#define CFG_ENV_SIZE           0x200   /* 512 bytes may be used for env vars */
                                   /* total size of a CAT24WC08 is 1024 bytes */
 #endif
 
 #define CFG_I2C_SLAVE          0x7F
 
 #define CFG_I2C_EEPROM_ADDR    0x50    /* EEPROM CAT28WC08             */
-#define CFG_I2C_EEPROM_ADDR_LEN        1       /* Bytes of address             */
-/* mask of address bits that overflow into the "EEPROM chip address"    */
+#define CFG_I2C_EEPROM_ADDR_LEN 1      /* Bytes of address             */
+/* mask of address bits that overflow into the "EEPROM chip address"   */
 #define CFG_I2C_EEPROM_ADDR_OVERFLOW   0x07
 #define CFG_EEPROM_PAGE_WRITE_BITS 4   /* The Catalyst CAT24WC08 has   */
                                        /* 16 byte page write mode using*/
-                                       /* last 4 bits of the address   */
+                                       /* last 4 bits of the address   */
 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS 10   /* and takes up to 10 msec */
 #define CFG_EEPROM_PAGE_WRITE_ENABLE
 
  * External Bus Controller (EBC) Setup
  */
 
-/* Memory Bank 0 (Flash Bank 0) initialization                                  */
-#define CFG_EBC_PB0AP           0x92015480
-#define CFG_EBC_PB0CR           0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
+/* Memory Bank 0 (Flash Bank 0) initialization                                 */
+#define CFG_EBC_PB0AP          0x92015480
+#define CFG_EBC_PB0CR          0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
 
-/* Memory Bank 1 (Flash Bank 1) initialization                                  */
-#define CFG_EBC_PB1AP           0x92015480
-#define CFG_EBC_PB1CR           0xFF85A000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=16bit */
+/* Memory Bank 1 (Flash Bank 1) initialization                                 */
+#define CFG_EBC_PB1AP          0x92015480
+#define CFG_EBC_PB1CR          0xFF85A000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=16bit */
 
-/* Memory Bank 2 (CAN0, 1, 2, Codeswitch) initialization                        */
-#define CFG_EBC_PB2AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
-#define CFG_EBC_PB2CR           0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
+/* Memory Bank 2 (CAN0, 1, 2, Codeswitch) initialization                       */
+#define CFG_EBC_PB2AP          0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
+#define CFG_EBC_PB2CR          0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 3 (CompactFlash IDE) initialization                              */
-#define CFG_EBC_PB3AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
-#define CFG_EBC_PB3CR           0xF011A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
+/* Memory Bank 3 (CompactFlash IDE) initialization                             */
+#define CFG_EBC_PB3AP          0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
+#define CFG_EBC_PB3CR          0xF011A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
 
-/* Memory Bank 4 (NVRAM) initialization                                         */
-#define CFG_EBC_PB4AP           0x01005280  /* TWT=2,WBN=1,WBF=1,TH=1,SOR=1     */
-#define CFG_EBC_PB4CR           0xF0218000  /* BAS=0xF02,BS=1MB,BU=R/W,BW=8bit  */
+/* Memory Bank 4 (NVRAM) initialization                                                */
+#define CFG_EBC_PB4AP          0x01005280  /* TWT=2,WBN=1,WBF=1,TH=1,SOR=1     */
+#define CFG_EBC_PB4CR          0xF0218000  /* BAS=0xF02,BS=1MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 5 (Quart) initialization                                         */
-#define CFG_EBC_PB5AP           0x04005B80  /* TWT=8,WBN=1,WBF=1,TH=5,RE=1,SOR=1*/
-#define CFG_EBC_PB5CR           0xF0318000  /* BAS=0xF03,BS=1MB,BU=R/W,BW=8bit  */
+/* Memory Bank 5 (Quart) initialization                                                */
+#define CFG_EBC_PB5AP          0x04005B80  /* TWT=8,WBN=1,WBF=1,TH=5,RE=1,SOR=1*/
+#define CFG_EBC_PB5CR          0xF0318000  /* BAS=0xF03,BS=1MB,BU=R/W,BW=8bit  */
 
 /*-----------------------------------------------------------------------
  * FPGA stuff
  */
 
 /* FPGA program pin configuration */
-#define CFG_FPGA_PRG            0x04000000  /* FPGA program pin (ppc output) */
-#define CFG_FPGA_CLK            0x02000000  /* FPGA clk pin (ppc output)     */
-#define CFG_FPGA_DATA           0x01000000  /* FPGA data pin (ppc output)    */
-#define CFG_FPGA_INIT           0x00400000  /* FPGA init pin (ppc input)     */
-#define CFG_FPGA_DONE           0x00800000  /* FPGA done pin (ppc input)     */
+#define CFG_FPGA_PRG           0x04000000  /* FPGA program pin (ppc output) */
+#define CFG_FPGA_CLK           0x02000000  /* FPGA clk pin (ppc output)     */
+#define CFG_FPGA_DATA          0x01000000  /* FPGA data pin (ppc output)    */
+#define CFG_FPGA_INIT          0x00400000  /* FPGA init pin (ppc input)     */
+#define CFG_FPGA_DONE          0x00800000  /* FPGA done pin (ppc input)     */
 
 /*-----------------------------------------------------------------------
  * Definitions for initial stack pointer and data area (in data cache)
  */
 #if 1 /* test-only */
-#define CFG_INIT_DCACHE_CS      7       /* use cs # 7 for data cache memory    */
+#define CFG_INIT_DCACHE_CS     7       /* use cs # 7 for data cache memory    */
 
-#define CFG_INIT_RAM_ADDR       0x40000000  /* use data cache                  */
+#define CFG_INIT_RAM_ADDR      0x40000000  /* use data cache                  */
 #else
-#define CFG_INIT_RAM_ADDR      0x00df0000 /* inside of SDRAM                   */
+#define CFG_INIT_RAM_ADDR      0x00df0000 /* inside of SDRAM                   */
 #endif
-#define CFG_INIT_RAM_END        0x2000  /* End of used area in RAM             */
+#define CFG_INIT_RAM_END       0x2000  /* End of used area in RAM             */
 #define CFG_GBL_DATA_SIZE      128  /* size in bytes reserved for initial data */
 #define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
-#define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
+#define CFG_INIT_SP_OFFSET     CFG_GBL_DATA_OFFSET
 
 
 /*
index dd2fa7ffea76af76753454a36666438e6a3bc26a..6ee5698a18f40ac6ccc5d8d5dcb3c2ff69a343ae 100644 (file)
  */
 
 #define CONFIG_405GP           1       /* This is a PPC405 CPU         */
-#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
+#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
 #define CONFIG_CPCI405         1       /* ...on a CPCI405 board        */
-#define CONFIG_CPCI405_VER2     1       /* ...version 2                 */
+#define CONFIG_CPCI405_VER2    1       /* ...version 2                 */
 
-#define CONFIG_BOARD_PRE_INIT   1       /* call board_pre_init()        */
+#define CONFIG_BOARD_EARLY_INIT_F 1    /* call board_early_init_f()    */
 
-#define CONFIG_SYS_CLK_FREQ     33333333 /* external frequency to pll   */
+#define CONFIG_SYS_CLK_FREQ    33333333 /* external frequency to pll   */
 
 #define CONFIG_BAUDRATE                9600
 #define CONFIG_BOOTDELAY       3       /* autoboot after 3 seconds     */
 
 #if 0
-#define CONFIG_PREBOOT                                                          \
-       "crc32 f0207004 ffc 0;"                                                 \
-       "if cmp 0 f0207000 1;"                                                  \
-       "then;echo Old CRC is correct;crc32 f0207004 ff4 f0207000;"             \
+#define CONFIG_PREBOOT                                                         \
+       "crc32 f0207004 ffc 0;"                                                 \
+       "if cmp 0 f0207000 1;"                                                  \
+       "then;echo Old CRC is correct;crc32 f0207004 ff4 f0207000;"             \
        "else;echo Old CRC is bad;fi"
 #endif
 
 #define CFG_LOADS_BAUD_CHANGE  1       /* allow baudrate change        */
 
 #define CONFIG_MII             1       /* MII PHY management           */
-#define        CONFIG_PHY_ADDR         0       /* PHY address                  */
+#define CONFIG_PHY_ADDR                0       /* PHY address                  */
 
 #define CONFIG_RTC_M48T35A     1               /* ST Electronics M48 timekeeper */
 
-#define CONFIG_BOOTP_MASK       (CONFIG_BOOTP_DEFAULT | \
+#define CONFIG_BOOTP_MASK      (CONFIG_BOOTP_DEFAULT | \
                                 CONFIG_BOOTP_DNS | \
                                 CONFIG_BOOTP_DNS2 | \
                                 CONFIG_BOOTP_SEND_HOSTNAME )
@@ -88,7 +88,7 @@
                                CFG_CMD_I2C     | \
                                CFG_CMD_MII     | \
                                CFG_CMD_PING    | \
-                               CFG_CMD_EEPROM  )
+                               CFG_CMD_EEPROM  )
 
 #define CONFIG_MAC_PARTITION
 #define CONFIG_DOS_PARTITION
@@ -96,9 +96,9 @@
 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 #include <cmd_confdefs.h>
 
-#undef  CONFIG_WATCHDOG                        /* watchdog disabled            */
+#undef CONFIG_WATCHDOG                 /* watchdog disabled            */
 
-#define        CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
+#define CONFIG_SDRAM_BANK0     1       /* init onboard SDRAM bank 0    */
 
 /*
  * Miscellaneous configurable options
 
 #undef CFG_HUSH_PARSER                 /* use "hush" command parser    */
 #ifdef CFG_HUSH_PARSER
-#define        CFG_PROMPT_HUSH_PS2     "> "
+#define CFG_PROMPT_HUSH_PS2    "> "
 #endif
 
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
-#define        CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     1024            /* Console I/O Buffer Size      */
 #else
-#define        CFG_CBSIZE      256             /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     256             /* Console I/O Buffer Size      */
 #endif
 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 #define CFG_MAXARGS    16              /* max number of command args   */
 #define CFG_BARGSIZE   CFG_CBSIZE      /* Boot Argument Buffer Size    */
 
-#define CFG_DEVICE_NULLDEV      1       /* include nulldev device       */
+#define CFG_DEVICE_NULLDEV     1       /* include nulldev device       */
 
-#define CFG_CONSOLE_INFO_QUIET  1       /* don't print console @ startup*/
+#define CFG_CONSOLE_INFO_QUIET 1       /* don't print console @ startup*/
 
 #define CFG_MEMTEST_START      0x0400000       /* memtest works on     */
 #define CFG_MEMTEST_END                0x0C00000       /* 4 ... 12 MB in DRAM  */
 
-#undef  CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
-#define CFG_IGNORE_405_UART_ERRATA_59   /* ignore ppc405gp errata #59   */
-#define CFG_BASE_BAUD       691200
+#undef CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
+#define CFG_IGNORE_405_UART_ERRATA_59  /* ignore ppc405gp errata #59   */
+#define CFG_BASE_BAUD      691200
 
 /* The following table includes the supported baudrates */
-#define CFG_BAUDRATE_TABLE      \
+#define CFG_BAUDRATE_TABLE     \
        { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
         57600, 115200, 230400, 460800, 921600 }
 
 #define CFG_LOAD_ADDR  0x100000        /* default load address */
 #define CFG_EXTBDINFO  1               /* To use extended board_into (bd_t) */
 
-#define        CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
+#define CFG_HZ         1000            /* decrementer freq: 1 ms ticks */
 
 #define CONFIG_ZERO_BOOTDELAY_CHECK    /* check for keypress on bootdelay==0 */
 
-#define CONFIG_VERSION_VARIABLE        1       /* include version env variable */
+#define CONFIG_VERSION_VARIABLE 1      /* include version env variable */
 
-#define CFG_RX_ETH_BUFFER      16      /* use 16 rx buffer on 405 emac */
+#define CFG_RX_ETH_BUFFER      16      /* use 16 rx buffer on 405 emac */
 
 /*-----------------------------------------------------------------------
  * PCI stuff
  *-----------------------------------------------------------------------
  */
-#define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
-#define PCI_HOST_FORCE  1               /* configure as pci host        */
-#define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
-
-#define CONFIG_PCI                     /* include pci support          */
-#define CONFIG_PCI_HOST        PCI_HOST_AUTO   /* select pci host function     */
-#define CONFIG_PCI_PNP                 /* do pci plug-and-play         */
-                                       /* resource configuration       */
-
-#define CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
-
-#define CONFIG_PCI_BOOTDELAY    0       /* enable pci bootdelay variable*/
-
-#define CFG_PCI_SUBSYS_VENDORID 0x12FE  /* PCI Vendor ID: esd gmbh      */
-#define CFG_PCI_SUBSYS_DEVICEID 0x0405  /* PCI Device ID: CPCI-405      */
-#define CFG_PCI_SUBSYS_DEVICEID2 0x0406 /* PCI Device ID: CPCI-405-A    */
-#define CFG_PCI_CLASSCODE       0x0b20  /* PCI Class Code: Processor/PPC*/
-#define CFG_PCI_PTM1LA  0x00000000      /* point to sdram               */
-#define CFG_PCI_PTM1MS  0xfc000001      /* 64MB, enable hard-wired to 1 */
-#define CFG_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
-#define CFG_PCI_PTM2LA  0xffc00000      /* point to flash               */
-#define CFG_PCI_PTM2MS  0xffc00001      /* 4MB, enable                  */
-#define CFG_PCI_PTM2PCI 0x04000000      /* Host: use this pci address   */
+#define PCI_HOST_ADAPTER 0             /* configure as pci adapter     */
+#define PCI_HOST_FORCE 1               /* configure as pci host        */
+#define PCI_HOST_AUTO  2               /* detected via arbiter enable  */
+
+#define CONFIG_PCI                     /* include pci support          */
+#define CONFIG_PCI_HOST PCI_HOST_AUTO  /* select pci host function     */
+#define CONFIG_PCI_PNP                 /* do pci plug-and-play         */
+                                       /* resource configuration       */
+
+#define CONFIG_PCI_SCAN_SHOW           /* print pci devices @ startup  */
+
+#define CONFIG_PCI_BOOTDELAY   0       /* enable pci bootdelay variable*/
+
+#define CFG_PCI_SUBSYS_VENDORID 0x12FE /* PCI Vendor ID: esd gmbh      */
+#define CFG_PCI_SUBSYS_DEVICEID 0x0405 /* PCI Device ID: CPCI-405      */
+#define CFG_PCI_SUBSYS_DEVICEID2 0x0406 /* PCI Device ID: CPCI-405-A   */
+#define CFG_PCI_CLASSCODE      0x0b20  /* PCI Class Code: Processor/PPC*/
+#define CFG_PCI_PTM1LA 0x00000000      /* point to sdram               */
+#define CFG_PCI_PTM1MS 0xfc000001      /* 64MB, enable hard-wired to 1 */
+#define CFG_PCI_PTM1PCI 0x00000000     /* Host: use this pci address   */
+#define CFG_PCI_PTM2LA 0xffc00000      /* point to flash               */
+#define CFG_PCI_PTM2MS 0xffc00001      /* 4MB, enable                  */
+#define CFG_PCI_PTM2PCI 0x04000000     /* Host: use this pci address   */
 
 /*-----------------------------------------------------------------------
  * IDE/ATA stuff
  *-----------------------------------------------------------------------
  */
-#undef  CONFIG_IDE_8xx_DIRECT               /* no pcmcia interface required */
-#undef  CONFIG_IDE_LED                  /* no led for ide supported     */
+#undef CONFIG_IDE_8xx_DIRECT               /* no pcmcia interface required */
+#undef CONFIG_IDE_LED                  /* no led for ide supported     */
 #define CONFIG_IDE_RESET       1       /* reset for ide supported      */
 
-#define        CFG_IDE_MAXBUS          1               /* max. 1 IDE busses    */
-#define        CFG_IDE_MAXDEVICE       (CFG_IDE_MAXBUS*1) /* max. 1 drives per IDE bus */
+#define CFG_IDE_MAXBUS         1               /* max. 1 IDE busses    */
+#define CFG_IDE_MAXDEVICE      (CFG_IDE_MAXBUS*1) /* max. 1 drives per IDE bus */
 
-#define        CFG_ATA_BASE_ADDR       0xF0100000
-#define        CFG_ATA_IDE0_OFFSET     0x0000
+#define CFG_ATA_BASE_ADDR      0xF0100000
+#define CFG_ATA_IDE0_OFFSET    0x0000
 
 #define CFG_ATA_DATA_OFFSET    0x0000  /* Offset for data I/O                  */
-#define        CFG_ATA_REG_OFFSET      0x0000  /* Offset for normal register accesses  */
+#define CFG_ATA_REG_OFFSET     0x0000  /* Offset for normal register accesses  */
 #define CFG_ATA_ALT_OFFSET     0x0000  /* Offset for alternate registers       */
 
 /*-----------------------------------------------------------------------
 #define CFG_FLASH_ERASE_TOUT   120000  /* Timeout for Flash Erase (in ms)      */
 #define CFG_FLASH_WRITE_TOUT   500     /* Timeout for Flash Write (in ms)      */
 
-#define CFG_FLASH_WORD_SIZE     unsigned short  /* flash word size (width)      */
-#define CFG_FLASH_ADDR0         0x5555  /* 1st address for flash config cycles  */
-#define CFG_FLASH_ADDR1         0x2AAA  /* 2nd address for flash config cycles  */
+#define CFG_FLASH_WORD_SIZE    unsigned short  /* flash word size (width)      */
+#define CFG_FLASH_ADDR0                0x5555  /* 1st address for flash config cycles  */
+#define CFG_FLASH_ADDR1                0x2AAA  /* 2nd address for flash config cycles  */
 /*
  * The following defines are added for buggy IOP480 byte interface.
  * All other boards should use the standard values (CPCI405 etc.)
  */
-#define CFG_FLASH_READ0         0x0000  /* 0 is standard                        */
-#define CFG_FLASH_READ1         0x0001  /* 1 is standard                        */
-#define CFG_FLASH_READ2         0x0002  /* 2 is standard                        */
+#define CFG_FLASH_READ0                0x0000  /* 0 is standard                        */
+#define CFG_FLASH_READ1                0x0001  /* 1 is standard                        */
+#define CFG_FLASH_READ2                0x0002  /* 2 is standard                        */
 
-#define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
+#define CFG_FLASH_EMPTY_INFO           /* print 'E' for empty sector on flinfo */
 
-#define CFG_JFFS2_FIRST_BANK    0           /* use for JFFS2 */
-#define CFG_JFFS2_NUM_BANKS     1           /* ! second bank contains U-Boot */
+#define CFG_JFFS2_FIRST_BANK   0           /* use for JFFS2 */
+#define CFG_JFFS2_NUM_BANKS    1           /* ! second bank contains U-Boot */
 
 #if 0 /* Use NVRAM for environment variables */
 /*-----------------------------------------------------------------------
 
 #else /* Use EEPROM for environment variables */
 
-#define CFG_ENV_IS_IN_EEPROM    1       /* use EEPROM for environment vars */
-#define CFG_ENV_OFFSET          0x000   /* environment starts at the beginning of the EEPROM */
-#define CFG_ENV_SIZE            0x800   /* 2048 bytes may be used for env vars*/
+#define CFG_ENV_IS_IN_EEPROM   1       /* use EEPROM for environment vars */
+#define CFG_ENV_OFFSET         0x000   /* environment starts at the beginning of the EEPROM */
+#define CFG_ENV_SIZE           0x800   /* 2048 bytes may be used for env vars*/
                                   /* total size of a CAT24WC16 is 2048 bytes */
 #endif
 
 #define CFG_I2C_SLAVE          0x7F
 
 #define CFG_I2C_EEPROM_ADDR    0x50    /* EEPROM CAT28WC08             */
-#define CFG_I2C_EEPROM_ADDR_LEN        1       /* Bytes of address             */
-/* mask of address bits that overflow into the "EEPROM chip address"    */
+#define CFG_I2C_EEPROM_ADDR_LEN 1      /* Bytes of address             */
+/* mask of address bits that overflow into the "EEPROM chip address"   */
 #define CFG_I2C_EEPROM_ADDR_OVERFLOW   0x07
 #define CFG_EEPROM_PAGE_WRITE_BITS 4   /* The Catalyst CAT24WC08 has   */
                                        /* 16 byte page write mode using*/
-                                       /* last 4 bits of the address   */
+                                       /* last 4 bits of the address   */
 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS 10   /* and takes up to 10 msec */
 #define CFG_EEPROM_PAGE_WRITE_ENABLE
 
 /*-----------------------------------------------------------------------
  * Cache Configuration
  */
-#define CFG_DCACHE_SIZE                16384   /* For IBM 405 CPUs, older 405 ppc's    */
-                                       /* have only 8kB, 16kB is save here     */
+#define CFG_DCACHE_SIZE                16384   /* For IBM 405 CPUs, older 405 ppc's    */
+                                       /* have only 8kB, 16kB is save here     */
 #define CFG_CACHELINE_SIZE     32      /* ...                  */
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 #define CFG_CACHELINE_SHIFT    5       /* log base 2 of the above value        */
  * External Bus Controller (EBC) Setup
  */
 
-/* Memory Bank 0 (Flash Bank 0) initialization                                  */
-#define CFG_EBC_PB0AP           0x92015480
-#define CFG_EBC_PB0CR           0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
+/* Memory Bank 0 (Flash Bank 0) initialization                                 */
+#define CFG_EBC_PB0AP          0x92015480
+#define CFG_EBC_PB0CR          0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
 
-/* Memory Bank 1 (Flash Bank 1) initialization                                  */
-#define CFG_EBC_PB1AP           0x92015480
-#define CFG_EBC_PB1CR           0xFF85A000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=16bit */
+/* Memory Bank 1 (Flash Bank 1) initialization                                 */
+#define CFG_EBC_PB1AP          0x92015480
+#define CFG_EBC_PB1CR          0xFF85A000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=16bit */
 
-/* Memory Bank 2 (CAN0, 1) initialization                                       */
-#define CFG_EBC_PB2AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
-#define CFG_EBC_PB2CR           0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
-#define CFG_LED_ADDR            0xF0000380
+/* Memory Bank 2 (CAN0, 1) initialization                                      */
+#define CFG_EBC_PB2AP          0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
+#define CFG_EBC_PB2CR          0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
+#define CFG_LED_ADDR           0xF0000380
 
-/* Memory Bank 3 (CompactFlash IDE) initialization                              */
-#define CFG_EBC_PB3AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
-#define CFG_EBC_PB3CR           0xF011A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
+/* Memory Bank 3 (CompactFlash IDE) initialization                             */
+#define CFG_EBC_PB3AP          0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
+#define CFG_EBC_PB3CR          0xF011A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
 
-/* Memory Bank 4 (NVRAM/RTC) initialization                                     */
-/*#define CFG_EBC_PB4AP           0x01805280  / * TWT=3,WBN=1,WBF=1,TH=1,SOR=1     */
-#define CFG_EBC_PB4AP           0x01805680  /* TWT=3,WBN=1,WBF=1,TH=3,SOR=1     */
-#define CFG_EBC_PB4CR           0xF0218000  /* BAS=0xF02,BS=1MB,BU=R/W,BW=8bit  */
+/* Memory Bank 4 (NVRAM/RTC) initialization                                    */
+/*#define CFG_EBC_PB4AP                  0x01805280  / * TWT=3,WBN=1,WBF=1,TH=1,SOR=1     */
+#define CFG_EBC_PB4AP          0x01805680  /* TWT=3,WBN=1,WBF=1,TH=3,SOR=1     */
+#define CFG_EBC_PB4CR          0xF0218000  /* BAS=0xF02,BS=1MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 5 (optional Quart) initialization                                */
-#define CFG_EBC_PB5AP           0x04005B80  /* TWT=8,WBN=1,WBF=1,TH=5,RE=1,SOR=1*/
-#define CFG_EBC_PB5CR           0xF0318000  /* BAS=0xF03,BS=1MB,BU=R/W,BW=8bit  */
+/* Memory Bank 5 (optional Quart) initialization                               */
+#define CFG_EBC_PB5AP          0x04005B80  /* TWT=8,WBN=1,WBF=1,TH=5,RE=1,SOR=1*/
+#define CFG_EBC_PB5CR          0xF0318000  /* BAS=0xF03,BS=1MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 6 (FPGA internal) initialization                                 */
-#define CFG_EBC_PB6AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
-#define CFG_EBC_PB6CR           0xF041A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
-#define CFG_FPGA_BASE_ADDR      0xF0400000
+/* Memory Bank 6 (FPGA internal) initialization                                        */
+#define CFG_EBC_PB6AP          0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
+#define CFG_EBC_PB6CR          0xF041A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
+#define CFG_FPGA_BASE_ADDR     0xF0400000
 
 /*-----------------------------------------------------------------------
  * FPGA stuff
  */
 /* FPGA internal regs */
-#define CFG_FPGA_MODE           0x00
-#define CFG_FPGA_STATUS         0x02
-#define CFG_FPGA_TS             0x04
-#define CFG_FPGA_TS_LOW         0x06
-#define CFG_FPGA_TS_CAP0        0x10
-#define CFG_FPGA_TS_CAP0_LOW    0x12
-#define CFG_FPGA_TS_CAP1        0x14
-#define CFG_FPGA_TS_CAP1_LOW    0x16
-#define CFG_FPGA_TS_CAP2        0x18
-#define CFG_FPGA_TS_CAP2_LOW    0x1a
-#define CFG_FPGA_TS_CAP3        0x1c
-#define CFG_FPGA_TS_CAP3_LOW    0x1e
+#define CFG_FPGA_MODE          0x00
+#define CFG_FPGA_STATUS                0x02
+#define CFG_FPGA_TS            0x04
+#define CFG_FPGA_TS_LOW                0x06
+#define CFG_FPGA_TS_CAP0       0x10
+#define CFG_FPGA_TS_CAP0_LOW   0x12
+#define CFG_FPGA_TS_CAP1       0x14
+#define CFG_FPGA_TS_CAP1_LOW   0x16
+#define CFG_FPGA_TS_CAP2       0x18
+#define CFG_FPGA_TS_CAP2_LOW   0x1a
+#define CFG_FPGA_TS_CAP3       0x1c
+#define CFG_FPGA_TS_CAP3_LOW   0x1e
 
 /* FPGA Mode Reg */
-#define CFG_FPGA_MODE_CF_RESET      0x0001
+#define CFG_FPGA_MODE_CF_RESET     0x0001
 #define CFG_FPGA_MODE_DUART_RESET   0x0002
 #define CFG_FPGA_MODE_ENABLE_OUTPUT 0x0004     /* only set on CPCI-405 Ver 3 */
 #define CFG_FPGA_MODE_TS_IRQ_ENABLE 0x0100
 #define CFG_FPGA_MODE_TS_IRQ_CLEAR  0x1000
-#define CFG_FPGA_MODE_TS_CLEAR      0x2000
+#define CFG_FPGA_MODE_TS_CLEAR     0x2000
 
 /* FPGA Status Reg */
-#define CFG_FPGA_STATUS_DIP0    0x0001
-#define CFG_FPGA_STATUS_DIP1    0x0002
-#define CFG_FPGA_STATUS_DIP2    0x0004
-#define CFG_FPGA_STATUS_FLASH   0x0008
-#define CFG_FPGA_STATUS_TS_IRQ  0x1000
+#define CFG_FPGA_STATUS_DIP0   0x0001
+#define CFG_FPGA_STATUS_DIP1   0x0002
+#define CFG_FPGA_STATUS_DIP2   0x0004
+#define CFG_FPGA_STATUS_FLASH  0x0008
+#define CFG_FPGA_STATUS_TS_IRQ 0x1000
 
-#define CFG_FPGA_SPARTAN2       1           /* using Xilinx Spartan 2 now    */
-#define CFG_FPGA_MAX_SIZE       32*1024     /* 32kByte is enough for XC2S15  */
+#define CFG_FPGA_SPARTAN2      1           /* using Xilinx Spartan 2 now    */
+#define CFG_FPGA_MAX_SIZE      32*1024     /* 32kByte is enough for XC2S15  */
 
 /* FPGA program pin configuration */
-#define CFG_FPGA_PRG            0x04000000  /* FPGA program pin (ppc output) */
-#define CFG_FPGA_CLK            0x02000000  /* FPGA clk pin (ppc output)     */
-#define CFG_FPGA_DATA           0x01000000  /* FPGA data pin (ppc output)    */
-#define CFG_FPGA_INIT           0x00010000  /* FPGA init pin (ppc input)     */
-#define CFG_FPGA_DONE           0x00008000  /* FPGA done pin (ppc input)     */
+#define CFG_FPGA_PRG           0x04000000  /* FPGA program pin (ppc output) */
+#define CFG_FPGA_CLK           0x02000000  /* FPGA clk pin (ppc output)     */
+#define CFG_FPGA_DATA          0x01000000  /* FPGA data pin (ppc output)    */
+#define CFG_FPGA_INIT          0x00010000  /* FPGA init pin (ppc input)     */
+#define CFG_FPGA_DONE          0x00008000  /* FPGA done pin (ppc input)     */
 
 /*-----------------------------------------------------------------------
  * Definitions for initial stack pointer and data area (in data cache)
  */
-#define CFG_INIT_DCACHE_CS      7       /* use cs # 7 for data cache memory    */
+#define CFG_INIT_DCACHE_CS     7       /* use cs # 7 for data cache memory    */
 
-#define CFG_INIT_RAM_ADDR       0x40000000  /* use data cache                  */
-#define CFG_INIT_RAM_END        0x2000  /* End of used area in RAM             */
+#define CFG_INIT_RAM_ADDR      0x40000000  /* use data cache                  */
+#define CFG_INIT_RAM_END       0x2000  /* End of used area in RAM             */
 #define CFG_GBL_DATA_SIZE      128  /* size in bytes reserved for initial data */
 #define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
-#define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
+#define CFG_INIT_SP_OFFSET     CFG_GBL_DATA_OFFSET
 
 
 /*
index 492fe49424d50c69e68d4be391981f6ff0082e2e..3c94ebc349b6f0f7320de6ab143e988d88186962 100644 (file)
  */
 
 #define CONFIG_405GP           1       /* This is a PPC405 CPU         */
-#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
+#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
 #define CONFIG_CPCI405         1       /* ...on a CPCI405 board        */
-#define CONFIG_CPCI405_VER2     1       /* ...version 2                 */
-#define CONFIG_CPCI405AB        1       /* ...and special AB version    */
+#define CONFIG_CPCI405_VER2    1       /* ...version 2                 */
+#define CONFIG_CPCI405AB       1       /* ...and special AB version    */
 
-#define CONFIG_BOARD_PRE_INIT   1       /* call board_pre_init()        */
+#define CONFIG_BOARD_EARLY_INIT_F 1    /* call board_early_init_f()    */
 
-#define CONFIG_SYS_CLK_FREQ     33333333 /* external frequency to pll   */
+#define CONFIG_SYS_CLK_FREQ    33333333 /* external frequency to pll   */
 
 #define CONFIG_BAUDRATE                9600
 #define CONFIG_BOOTDELAY       3       /* autoboot after 3 seconds     */
 
 #if 0
-#define CONFIG_PREBOOT                                                          \
-       "crc32 f0207004 ffc 0;"                                                 \
-       "if cmp 0 f0207000 1;"                                                  \
-       "then;echo Old CRC is correct;crc32 f0207004 ff4 f0207000;"             \
+#define CONFIG_PREBOOT                                                         \
+       "crc32 f0207004 ffc 0;"                                                 \
+       "if cmp 0 f0207000 1;"                                                  \
+       "then;echo Old CRC is correct;crc32 f0207004 ff4 f0207000;"             \
        "else;echo Old CRC is bad;fi"
 #endif
 
 #undef CONFIG_BOOTARGS
-#define CONFIG_BOOTCOMMAND     "bootm 100000"  /* default boot command */
+#define CONFIG_BOOTCOMMAND     "bootm 100000"  /* default boot command */
 
-#undef  CONFIG_LOADS_ECHO              /* echo on for serial download  */
+#undef CONFIG_LOADS_ECHO               /* echo on for serial download  */
 #define CFG_LOADS_BAUD_CHANGE  1       /* allow baudrate change        */
 
 #define CONFIG_MII             1       /* MII PHY management           */
-#define        CONFIG_PHY_ADDR         0       /* PHY address                  */
+#define CONFIG_PHY_ADDR                0       /* PHY address                  */
 
 #define CONFIG_RTC_M48T35A     1               /* ST Electronics M48 timekeeper */
 
-#define CONFIG_BOOTP_MASK       (CONFIG_BOOTP_DEFAULT | \
+#define CONFIG_BOOTP_MASK      (CONFIG_BOOTP_DEFAULT | \
                                 CONFIG_BOOTP_DNS | \
                                 CONFIG_BOOTP_DNS2 | \
                                 CONFIG_BOOTP_SEND_HOSTNAME )
@@ -81,7 +81,7 @@
                                CFG_CMD_I2C     | \
                                CFG_CMD_MII     | \
                                CFG_CMD_PING    | \
-                               CFG_CMD_EEPROM  )
+                               CFG_CMD_EEPROM  )
 
 #define CONFIG_MAC_PARTITION
 #define CONFIG_DOS_PARTITION
@@ -89,9 +89,9 @@
 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 #include <cmd_confdefs.h>
 
-#undef  CONFIG_WATCHDOG                        /* watchdog disabled            */
+#undef CONFIG_WATCHDOG                 /* watchdog disabled            */
 
-#define        CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
+#define CONFIG_SDRAM_BANK0     1       /* init onboard SDRAM bank 0    */
 
 /*
  * Miscellaneous configurable options
 
 #undef CFG_HUSH_PARSER                 /* use "hush" command parser    */
 #ifdef CFG_HUSH_PARSER
-#define        CFG_PROMPT_HUSH_PS2     "> "
+#define CFG_PROMPT_HUSH_PS2    "> "
 #endif
 
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
-#define        CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     1024            /* Console I/O Buffer Size      */
 #else
-#define        CFG_CBSIZE      256             /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     256             /* Console I/O Buffer Size      */
 #endif
 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 #define CFG_MAXARGS    16              /* max number of command args   */
 #define CFG_BARGSIZE   CFG_CBSIZE      /* Boot Argument Buffer Size    */
 
-#define CFG_DEVICE_NULLDEV      1       /* include nulldev device       */
+#define CFG_DEVICE_NULLDEV     1       /* include nulldev device       */
 
-#define CFG_CONSOLE_INFO_QUIET  1       /* don't print console @ startup*/
+#define CFG_CONSOLE_INFO_QUIET 1       /* don't print console @ startup*/
 
 #define CFG_MEMTEST_START      0x0400000       /* memtest works on     */
 #define CFG_MEMTEST_END                0x0C00000       /* 4 ... 12 MB in DRAM  */
 
-#undef  CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
-#define CFG_IGNORE_405_UART_ERRATA_59   /* ignore ppc405gp errata #59   */
-#define CFG_BASE_BAUD       691200
+#undef CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
+#define CFG_IGNORE_405_UART_ERRATA_59  /* ignore ppc405gp errata #59   */
+#define CFG_BASE_BAUD      691200
 
 /* The following table includes the supported baudrates */
-#define CFG_BAUDRATE_TABLE      \
+#define CFG_BAUDRATE_TABLE     \
        { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
         57600, 115200, 230400, 460800, 921600 }
 
 #define CFG_LOAD_ADDR  0x100000        /* default load address */
 #define CFG_EXTBDINFO  1               /* To use extended board_into (bd_t) */
 
-#define        CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
+#define CFG_HZ         1000            /* decrementer freq: 1 ms ticks */
 
 #define CONFIG_ZERO_BOOTDELAY_CHECK    /* check for keypress on bootdelay==0 */
 
-#define CONFIG_VERSION_VARIABLE        1       /* include version env variable */
+#define CONFIG_VERSION_VARIABLE 1      /* include version env variable */
 
-#define CFG_RX_ETH_BUFFER      16      /* use 16 rx buffer on 405 emac */
+#define CFG_RX_ETH_BUFFER      16      /* use 16 rx buffer on 405 emac */
 
 /*-----------------------------------------------------------------------
  * PCI stuff
  *-----------------------------------------------------------------------
  */
-#define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
-#define PCI_HOST_FORCE  1               /* configure as pci host        */
-#define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
-
-#define CONFIG_PCI                     /* include pci support          */
-#define CONFIG_PCI_HOST        PCI_HOST_AUTO   /* select pci host function     */
-#define CONFIG_PCI_PNP                 /* do pci plug-and-play         */
-                                       /* resource configuration       */
-
-#define CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
-
-#define CONFIG_PCI_BOOTDELAY    0       /* enable pci bootdelay variable*/
-
-#define CFG_PCI_SUBSYS_VENDORID 0x12FE  /* PCI Vendor ID: esd gmbh      */
-#define CFG_PCI_SUBSYS_DEVICEID 0x0405  /* PCI Device ID: CPCI-405      */
-#define CFG_PCI_SUBSYS_DEVICEID2 0x0406 /* PCI Device ID: CPCI-405-A    */
-#define CFG_PCI_CLASSCODE       0x0b20  /* PCI Class Code: Processor/PPC*/
-#define CFG_PCI_PTM1LA  0x00000000      /* point to sdram               */
-#define CFG_PCI_PTM1MS  0xfc000001      /* 64MB, enable hard-wired to 1 */
-#define CFG_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
-#define CFG_PCI_PTM2LA  0xffc00000      /* point to flash               */
-#define CFG_PCI_PTM2MS  0xffc00001      /* 4MB, enable                  */
-#define CFG_PCI_PTM2PCI 0x04000000      /* Host: use this pci address   */
+#define PCI_HOST_ADAPTER 0             /* configure as pci adapter     */
+#define PCI_HOST_FORCE 1               /* configure as pci host        */
+#define PCI_HOST_AUTO  2               /* detected via arbiter enable  */
+
+#define CONFIG_PCI                     /* include pci support          */
+#define CONFIG_PCI_HOST PCI_HOST_AUTO  /* select pci host function     */
+#define CONFIG_PCI_PNP                 /* do pci plug-and-play         */
+                                       /* resource configuration       */
+
+#define CONFIG_PCI_SCAN_SHOW           /* print pci devices @ startup  */
+
+#define CONFIG_PCI_BOOTDELAY   0       /* enable pci bootdelay variable*/
+
+#define CFG_PCI_SUBSYS_VENDORID 0x12FE /* PCI Vendor ID: esd gmbh      */
+#define CFG_PCI_SUBSYS_DEVICEID 0x0405 /* PCI Device ID: CPCI-405      */
+#define CFG_PCI_SUBSYS_DEVICEID2 0x0406 /* PCI Device ID: CPCI-405-A   */
+#define CFG_PCI_CLASSCODE      0x0b20  /* PCI Class Code: Processor/PPC*/
+#define CFG_PCI_PTM1LA 0x00000000      /* point to sdram               */
+#define CFG_PCI_PTM1MS 0xfc000001      /* 64MB, enable hard-wired to 1 */
+#define CFG_PCI_PTM1PCI 0x00000000     /* Host: use this pci address   */
+#define CFG_PCI_PTM2LA 0xffc00000      /* point to flash               */
+#define CFG_PCI_PTM2MS 0xffc00001      /* 4MB, enable                  */
+#define CFG_PCI_PTM2PCI 0x04000000     /* Host: use this pci address   */
 
 /*-----------------------------------------------------------------------
  * IDE/ATA stuff
  *-----------------------------------------------------------------------
  */
-#undef  CONFIG_IDE_8xx_DIRECT               /* no pcmcia interface required */
-#undef  CONFIG_IDE_LED                  /* no led for ide supported     */
+#undef CONFIG_IDE_8xx_DIRECT               /* no pcmcia interface required */
+#undef CONFIG_IDE_LED                  /* no led for ide supported     */
 #define CONFIG_IDE_RESET       1       /* reset for ide supported      */
 
-#define        CFG_IDE_MAXBUS          1               /* max. 1 IDE busses    */
-#define        CFG_IDE_MAXDEVICE       (CFG_IDE_MAXBUS*1) /* max. 1 drives per IDE bus */
+#define CFG_IDE_MAXBUS         1               /* max. 1 IDE busses    */
+#define CFG_IDE_MAXDEVICE      (CFG_IDE_MAXBUS*1) /* max. 1 drives per IDE bus */
 
-#define        CFG_ATA_BASE_ADDR       0xF0100000
-#define        CFG_ATA_IDE0_OFFSET     0x0000
+#define CFG_ATA_BASE_ADDR      0xF0100000
+#define CFG_ATA_IDE0_OFFSET    0x0000
 
 #define CFG_ATA_DATA_OFFSET    0x0000  /* Offset for data I/O                  */
-#define        CFG_ATA_REG_OFFSET      0x0000  /* Offset for normal register accesses  */
+#define CFG_ATA_REG_OFFSET     0x0000  /* Offset for normal register accesses  */
 #define CFG_ATA_ALT_OFFSET     0x0000  /* Offset for alternate registers       */
 
 /*-----------------------------------------------------------------------
 #define CFG_FLASH_ERASE_TOUT   120000  /* Timeout for Flash Erase (in ms)      */
 #define CFG_FLASH_WRITE_TOUT   500     /* Timeout for Flash Write (in ms)      */
 
-#define CFG_FLASH_WORD_SIZE     unsigned short  /* flash word size (width)      */
-#define CFG_FLASH_ADDR0         0x5555  /* 1st address for flash config cycles  */
-#define CFG_FLASH_ADDR1         0x2AAA  /* 2nd address for flash config cycles  */
+#define CFG_FLASH_WORD_SIZE    unsigned short  /* flash word size (width)      */
+#define CFG_FLASH_ADDR0                0x5555  /* 1st address for flash config cycles  */
+#define CFG_FLASH_ADDR1                0x2AAA  /* 2nd address for flash config cycles  */
 /*
  * The following defines are added for buggy IOP480 byte interface.
  * All other boards should use the standard values (CPCI405 etc.)
  */
-#define CFG_FLASH_READ0         0x0000  /* 0 is standard                        */
-#define CFG_FLASH_READ1         0x0001  /* 1 is standard                        */
-#define CFG_FLASH_READ2         0x0002  /* 2 is standard                        */
+#define CFG_FLASH_READ0                0x0000  /* 0 is standard                        */
+#define CFG_FLASH_READ1                0x0001  /* 1 is standard                        */
+#define CFG_FLASH_READ2                0x0002  /* 2 is standard                        */
 
-#define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
+#define CFG_FLASH_EMPTY_INFO           /* print 'E' for empty sector on flinfo */
 
-#define CFG_JFFS2_FIRST_BANK    0           /* use for JFFS2 */
-#define CFG_JFFS2_NUM_BANKS     1           /* ! second bank contains U-Boot */
+#define CFG_JFFS2_FIRST_BANK   0           /* use for JFFS2 */
+#define CFG_JFFS2_NUM_BANKS    1           /* ! second bank contains U-Boot */
 
 /*-----------------------------------------------------------------------
  * I2C EEPROM (CAT24WC32) for environment
 #define CFG_I2C_SLAVE          0x7F
 
 #define CFG_I2C_EEPROM_ADDR    0x50    /* EEPROM CAT28WC32             */
-#define CFG_I2C_EEPROM_ADDR_LEN        2       /* Bytes of address             */
-/* mask of address bits that overflow into the "EEPROM chip address"    */
+#define CFG_I2C_EEPROM_ADDR_LEN 2      /* Bytes of address             */
+/* mask of address bits that overflow into the "EEPROM chip address"   */
 #define CFG_I2C_EEPROM_ADDR_OVERFLOW   0x01
 #define CFG_EEPROM_PAGE_WRITE_BITS 5   /* The Catalyst CAT24WC32 has   */
                                        /* 32 byte page write mode using*/
-                                       /* last 5 bits of the address   */
+                                       /* last 5 bits of the address   */
 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS 10   /* and takes up to 10 msec */
 #define CFG_EEPROM_PAGE_WRITE_ENABLE
 
 /* Use EEPROM for environment variables */
 
-#define CFG_ENV_IS_IN_EEPROM    1       /* use EEPROM for environment vars */
-#define CFG_ENV_OFFSET          0x000   /* environment starts at the beginning of the EEPROM */
-#define CFG_ENV_SIZE            0x800   /* 2048 bytes may be used for env vars*/
+#define CFG_ENV_IS_IN_EEPROM   1       /* use EEPROM for environment vars */
+#define CFG_ENV_OFFSET         0x000   /* environment starts at the beginning of the EEPROM */
+#define CFG_ENV_SIZE           0x800   /* 2048 bytes may be used for env vars*/
                                   /* total size of a CAT24WC32 is 4096 bytes */
 
 #define CFG_NVRAM_BASE_ADDR    0xf0200000              /* NVRAM base address   */
 /*-----------------------------------------------------------------------
  * Cache Configuration
  */
-#define CFG_DCACHE_SIZE                16384   /* For IBM 405 CPUs, older 405 ppc's    */
-                                       /* have only 8kB, 16kB is save here     */
+#define CFG_DCACHE_SIZE                16384   /* For IBM 405 CPUs, older 405 ppc's    */
+                                       /* have only 8kB, 16kB is save here     */
 #define CFG_CACHELINE_SIZE     32      /* ...                  */
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 #define CFG_CACHELINE_SHIFT    5       /* log base 2 of the above value        */
  * External Bus Controller (EBC) Setup
  */
 
-/* Memory Bank 0 (Flash Bank 0) initialization                                  */
-#define CFG_EBC_PB0AP           0x92015480
-#define CFG_EBC_PB0CR           0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
+/* Memory Bank 0 (Flash Bank 0) initialization                                 */
+#define CFG_EBC_PB0AP          0x92015480
+#define CFG_EBC_PB0CR          0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
 
-/* Memory Bank 1 (Flash Bank 1) initialization                                  */
-#define CFG_EBC_PB1AP           0x92015480
-#define CFG_EBC_PB1CR           0xFF85A000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=16bit */
+/* Memory Bank 1 (Flash Bank 1) initialization                                 */
+#define CFG_EBC_PB1AP          0x92015480
+#define CFG_EBC_PB1CR          0xFF85A000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=16bit */
 
-/* Memory Bank 2 (CAN0, 1) initialization                                       */
-#define CFG_EBC_PB2AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
-#define CFG_EBC_PB2CR           0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
-#define CFG_LED_ADDR            0xF0000380
+/* Memory Bank 2 (CAN0, 1) initialization                                      */
+#define CFG_EBC_PB2AP          0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
+#define CFG_EBC_PB2CR          0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
+#define CFG_LED_ADDR           0xF0000380
 
-/* Memory Bank 3 (CompactFlash IDE) initialization                              */
-#define CFG_EBC_PB3AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
-#define CFG_EBC_PB3CR           0xF011A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
+/* Memory Bank 3 (CompactFlash IDE) initialization                             */
+#define CFG_EBC_PB3AP          0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
+#define CFG_EBC_PB3CR          0xF011A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
 
-/* Memory Bank 4 (NVRAM/RTC) initialization                                     */
-/*#define CFG_EBC_PB4AP           0x01805280  / * TWT=3,WBN=1,WBF=1,TH=1,SOR=1     */
-#define CFG_EBC_PB4AP           0x01805680  /* TWT=3,WBN=1,WBF=1,TH=3,SOR=1     */
-#define CFG_EBC_PB4CR           0xF0218000  /* BAS=0xF02,BS=1MB,BU=R/W,BW=8bit  */
+/* Memory Bank 4 (NVRAM/RTC) initialization                                    */
+/*#define CFG_EBC_PB4AP                  0x01805280  / * TWT=3,WBN=1,WBF=1,TH=1,SOR=1     */
+#define CFG_EBC_PB4AP          0x01805680  /* TWT=3,WBN=1,WBF=1,TH=3,SOR=1     */
+#define CFG_EBC_PB4CR          0xF0218000  /* BAS=0xF02,BS=1MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 5 (optional Quart) initialization                                */
-#define CFG_EBC_PB5AP           0x04005B80  /* TWT=8,WBN=1,WBF=1,TH=5,RE=1,SOR=1*/
-#define CFG_EBC_PB5CR           0xF0318000  /* BAS=0xF03,BS=1MB,BU=R/W,BW=8bit  */
+/* Memory Bank 5 (optional Quart) initialization                               */
+#define CFG_EBC_PB5AP          0x04005B80  /* TWT=8,WBN=1,WBF=1,TH=5,RE=1,SOR=1*/
+#define CFG_EBC_PB5CR          0xF0318000  /* BAS=0xF03,BS=1MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 6 (FPGA internal) initialization                                 */
-#define CFG_EBC_PB6AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
-#define CFG_EBC_PB6CR           0xF041A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
-#define CFG_FPGA_BASE_ADDR      0xF0400000
+/* Memory Bank 6 (FPGA internal) initialization                                        */
+#define CFG_EBC_PB6AP          0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
+#define CFG_EBC_PB6CR          0xF041A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
+#define CFG_FPGA_BASE_ADDR     0xF0400000
 
 /*-----------------------------------------------------------------------
  * FPGA stuff
  */
 /* FPGA internal regs */
-#define CFG_FPGA_MODE           0x00
-#define CFG_FPGA_STATUS         0x02
-#define CFG_FPGA_TS             0x04
-#define CFG_FPGA_TS_LOW         0x06
-#define CFG_FPGA_TS_CAP0        0x10
-#define CFG_FPGA_TS_CAP0_LOW    0x12
-#define CFG_FPGA_TS_CAP1        0x14
-#define CFG_FPGA_TS_CAP1_LOW    0x16
-#define CFG_FPGA_TS_CAP2        0x18
-#define CFG_FPGA_TS_CAP2_LOW    0x1a
-#define CFG_FPGA_TS_CAP3        0x1c
-#define CFG_FPGA_TS_CAP3_LOW    0x1e
+#define CFG_FPGA_MODE          0x00
+#define CFG_FPGA_STATUS                0x02
+#define CFG_FPGA_TS            0x04
+#define CFG_FPGA_TS_LOW                0x06
+#define CFG_FPGA_TS_CAP0       0x10
+#define CFG_FPGA_TS_CAP0_LOW   0x12
+#define CFG_FPGA_TS_CAP1       0x14
+#define CFG_FPGA_TS_CAP1_LOW   0x16
+#define CFG_FPGA_TS_CAP2       0x18
+#define CFG_FPGA_TS_CAP2_LOW   0x1a
+#define CFG_FPGA_TS_CAP3       0x1c
+#define CFG_FPGA_TS_CAP3_LOW   0x1e
 
 /* FPGA Mode Reg */
-#define CFG_FPGA_MODE_CF_RESET      0x0001
+#define CFG_FPGA_MODE_CF_RESET     0x0001
 #define CFG_FPGA_MODE_DUART_RESET   0x0002
 #define CFG_FPGA_MODE_ENABLE_OUTPUT 0x0004     /* only set on CPCI-405 Ver 3 */
 #define CFG_FPGA_MODE_TS_IRQ_ENABLE 0x0100
 #define CFG_FPGA_MODE_TS_IRQ_CLEAR  0x1000
-#define CFG_FPGA_MODE_TS_CLEAR      0x2000
+#define CFG_FPGA_MODE_TS_CLEAR     0x2000
 
 /* FPGA Status Reg */
-#define CFG_FPGA_STATUS_DIP0    0x0001
-#define CFG_FPGA_STATUS_DIP1    0x0002
-#define CFG_FPGA_STATUS_DIP2    0x0004
-#define CFG_FPGA_STATUS_FLASH   0x0008
-#define CFG_FPGA_STATUS_TS_IRQ  0x1000
+#define CFG_FPGA_STATUS_DIP0   0x0001
+#define CFG_FPGA_STATUS_DIP1   0x0002
+#define CFG_FPGA_STATUS_DIP2   0x0004
+#define CFG_FPGA_STATUS_FLASH  0x0008
+#define CFG_FPGA_STATUS_TS_IRQ 0x1000
 
-#define CFG_FPGA_SPARTAN2       1           /* using Xilinx Spartan 2 now    */
-#define CFG_FPGA_MAX_SIZE       128*1024    /* 128kByte is enough for XC2S30 */
+#define CFG_FPGA_SPARTAN2      1           /* using Xilinx Spartan 2 now    */
+#define CFG_FPGA_MAX_SIZE      128*1024    /* 128kByte is enough for XC2S30 */
 
 /* FPGA program pin configuration */
-#define CFG_FPGA_PRG            0x04000000  /* FPGA program pin (ppc output) */
-#define CFG_FPGA_CLK            0x02000000  /* FPGA clk pin (ppc output)     */
-#define CFG_FPGA_DATA           0x01000000  /* FPGA data pin (ppc output)    */
-#define CFG_FPGA_INIT           0x00010000  /* FPGA init pin (ppc input)     */
-#define CFG_FPGA_DONE           0x00008000  /* FPGA done pin (ppc input)     */
+#define CFG_FPGA_PRG           0x04000000  /* FPGA program pin (ppc output) */
+#define CFG_FPGA_CLK           0x02000000  /* FPGA clk pin (ppc output)     */
+#define CFG_FPGA_DATA          0x01000000  /* FPGA data pin (ppc output)    */
+#define CFG_FPGA_INIT          0x00010000  /* FPGA init pin (ppc input)     */
+#define CFG_FPGA_DONE          0x00008000  /* FPGA done pin (ppc input)     */
 
 /*-----------------------------------------------------------------------
  * Definitions for initial stack pointer and data area (in data cache)
  */
-#define CFG_INIT_DCACHE_CS      7       /* use cs # 7 for data cache memory    */
+#define CFG_INIT_DCACHE_CS     7       /* use cs # 7 for data cache memory    */
 
-#define CFG_INIT_RAM_ADDR       0x40000000  /* use data cache                  */
-#define CFG_INIT_RAM_END        0x2000  /* End of used area in RAM             */
+#define CFG_INIT_RAM_ADDR      0x40000000  /* use data cache                  */
+#define CFG_INIT_RAM_END       0x2000  /* End of used area in RAM             */
 #define CFG_GBL_DATA_SIZE      128  /* size in bytes reserved for initial data */
 #define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
-#define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
+#define CFG_INIT_SP_OFFSET     CFG_GBL_DATA_OFFSET
 
 
 /*
index 55bb1ec67343e814117d2a2b220a71bacc61aa9a..3e0cee40252e38a9321116fac96e31472152a4d1 100644 (file)
@@ -33,7 +33,7 @@
  *----------------------------------------------------------------------*/
 #define CONFIG_EBONY           1           /* Board is ebony           */
 #define CONFIG_4xx             1           /* ... PPC4xx family        */
-#define CONFIG_BOARD_PRE_INIT  1           /* Call board_pre_init      */
+#define CONFIG_BOARD_EARLY_INIT_F 1        /* Call board_early_init_f  */
 #undef CFG_DRAM_TEST                       /* Disable-takes long time! */
 #define CONFIG_SYS_CLK_FREQ    33333333    /* external freq to pll     */
 
index bcda6998cc71aa23001128a5cb5e38feb6646462..1aff9e47ce306d65ff98078b9aea2968b49d4283 100644 (file)
  */
 
 #define CONFIG_405GP           1       /* This is a PPC405 CPU         */
-#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
+#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
 #define CONFIG_CPCIISER4       1       /* ...on a CPCIISER4 board      */
 
-#define CONFIG_BOARD_PRE_INIT   1       /* call board_pre_init()        */
+#define CONFIG_BOARD_EARLY_INIT_F 1    /* call board_early_init_f()    */
 
-#define CONFIG_SYS_CLK_FREQ     25000000 /* external frequency to pll   */
+#define CONFIG_SYS_CLK_FREQ    25000000 /* external frequency to pll   */
 
 #define CONFIG_BAUDRATE                9600
 #define CONFIG_BOOTDELAY       3       /* autoboot after 3 seconds     */
 #define CFG_LOADS_BAUD_CHANGE  1       /* allow baudrate change        */
 
 #define CONFIG_MII             1       /* MII PHY management           */
-#define        CONFIG_PHY_ADDR         0       /* PHY address                  */
+#define CONFIG_PHY_ADDR                0       /* PHY address                  */
 
 #define CONFIG_COMMANDS              ( CONFIG_CMD_DFL  | \
                                CFG_CMD_PCI     | \
                                CFG_CMD_IRQ     | \
                                CFG_CMD_MII     | \
                                CFG_CMD_ELF     | \
-                               CFG_CMD_EEPROM  )
+                               CFG_CMD_EEPROM  )
 
 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 #include <cmd_confdefs.h>
 
 #undef CONFIG_WATCHDOG                 /* watchdog disabled            */
 
-#define        CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
+#define CONFIG_SDRAM_BANK0     1       /* init onboard SDRAM bank 0    */
 
 /*
  * Miscellaneous configurable options
 #define CFG_LONGHELP                   /* undef to save memory         */
 #define CFG_PROMPT     "=> "           /* Monitor Command Prompt       */
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
-#define        CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     1024            /* Console I/O Buffer Size      */
 #else
-#define        CFG_CBSIZE      256             /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     256             /* Console I/O Buffer Size      */
 #endif
 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 #define CFG_MAXARGS    16              /* max number of command args   */
 #define CFG_BARGSIZE   CFG_CBSIZE      /* Boot Argument Buffer Size    */
 
-#define CFG_CONSOLE_INFO_QUIET  1       /* don't print console @ startup*/
+#define CFG_CONSOLE_INFO_QUIET 1       /* don't print console @ startup*/
 
 #define CFG_MEMTEST_START      0x0400000       /* memtest works on     */
 #define CFG_MEMTEST_END                0x0C00000       /* 4 ... 12 MB in DRAM  */
 
-#define CFG_EXT_SERIAL_CLOCK    1843200  /* use external serial clock   */
+#define CFG_EXT_SERIAL_CLOCK   1843200  /* use external serial clock   */
 
 /* The following table includes the supported baudrates */
-#define CFG_BAUDRATE_TABLE      \
+#define CFG_BAUDRATE_TABLE     \
        { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
         57600, 115200, 230400, 460800, 921600 }
 
 #define CFG_LOAD_ADDR  0x100000        /* default load address */
 #define CFG_EXTBDINFO  1               /* To use extended board_into (bd_t) */
 
-#define        CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
+#define CFG_HZ         1000            /* decrementer freq: 1 ms ticks */
 
 #define CONFIG_ZERO_BOOTDELAY_CHECK    /* check for keypress on bootdelay==0 */
 
  * PCI stuff
  *-----------------------------------------------------------------------
  */
-#define PCI_HOST_ADAPTER 0              /* configure ar pci adapter     */
-#define PCI_HOST_FORCE  1               /* configure as pci host        */
-#define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
-
-#define CONFIG_PCI                     /* include pci support          */
-#define CONFIG_PCI_HOST        PCI_HOST_AUTO   /* select pci host function     */
-#define CONFIG_PCI_PNP                 /* do pci plug-and-play         */
-                                       /* resource configuration       */
-
-#define CFG_PCI_SUBSYS_VENDORID 0x12FE  /* PCI Vendor ID: esd gmbh      */
-#define CFG_PCI_SUBSYS_DEVICEID 0x0404  /* PCI Device ID: CPCI-ISER4    */
-#define CFG_PCI_PTM1LA  0x00000000      /* point to sdram               */
-#define CFG_PCI_PTM1MS  0xff000001      /* 16MB, enable hard-wired to 1 */
-#define CFG_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
-#define CFG_PCI_PTM2LA  0xffe00000      /* point to flash               */
-#define CFG_PCI_PTM2MS  0xffe00001      /* 2MB, enable                  */
-#define CFG_PCI_PTM2PCI 0x04000000      /* Host: use this pci address   */
+#define PCI_HOST_ADAPTER 0             /* configure ar pci adapter     */
+#define PCI_HOST_FORCE 1               /* configure as pci host        */
+#define PCI_HOST_AUTO  2               /* detected via arbiter enable  */
+
+#define CONFIG_PCI                     /* include pci support          */
+#define CONFIG_PCI_HOST PCI_HOST_AUTO  /* select pci host function     */
+#define CONFIG_PCI_PNP                 /* do pci plug-and-play         */
+                                       /* resource configuration       */
+
+#define CFG_PCI_SUBSYS_VENDORID 0x12FE /* PCI Vendor ID: esd gmbh      */
+#define CFG_PCI_SUBSYS_DEVICEID 0x0404 /* PCI Device ID: CPCI-ISER4    */
+#define CFG_PCI_PTM1LA 0x00000000      /* point to sdram               */
+#define CFG_PCI_PTM1MS 0xff000001      /* 16MB, enable hard-wired to 1 */
+#define CFG_PCI_PTM1PCI 0x00000000     /* Host: use this pci address   */
+#define CFG_PCI_PTM2LA 0xffe00000      /* point to flash               */
+#define CFG_PCI_PTM2MS 0xffe00001      /* 2MB, enable                  */
+#define CFG_PCI_PTM2PCI 0x04000000     /* Host: use this pci address   */
 
 /*-----------------------------------------------------------------------
  * Start addresses for the final memory configuration
 #define CFG_FLASH_ERASE_TOUT   120000  /* Timeout for Flash Erase (in ms)      */
 #define CFG_FLASH_WRITE_TOUT   500     /* Timeout for Flash Write (in ms)      */
 
-#define CFG_FLASH_WORD_SIZE     unsigned short  /* flash word size (width)      */
-#define CFG_FLASH_ADDR0         0x5555  /* 1st address for flash config cycles  */
-#define CFG_FLASH_ADDR1         0x2AAA  /* 2nd address for flash config cycles  */
+#define CFG_FLASH_WORD_SIZE    unsigned short  /* flash word size (width)      */
+#define CFG_FLASH_ADDR0                0x5555  /* 1st address for flash config cycles  */
+#define CFG_FLASH_ADDR1                0x2AAA  /* 2nd address for flash config cycles  */
 /*
  * The following defines are added for buggy IOP480 byte interface.
  * All other boards should use the standard values (CPCI405 etc.)
  */
-#define CFG_FLASH_READ0         0x0000  /* 0 is standard                        */
-#define CFG_FLASH_READ1         0x0001  /* 1 is standard                        */
-#define CFG_FLASH_READ2         0x0002  /* 2 is standard                        */
+#define CFG_FLASH_READ0                0x0000  /* 0 is standard                        */
+#define CFG_FLASH_READ1                0x0001  /* 1 is standard                        */
+#define CFG_FLASH_READ2                0x0002  /* 2 is standard                        */
 
-#define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
+#define CFG_FLASH_EMPTY_INFO           /* print 'E' for empty sector on flinfo */
 
 /*-----------------------------------------------------------------------
  * I2C EEPROM (CAT24WC08) for environment
 #define CFG_I2C_SLAVE          0x7F
 
 #define CFG_I2C_EEPROM_ADDR    0x50    /* EEPROM CAT28WC08             */
-#define CFG_I2C_EEPROM_ADDR_LEN        1       /* Bytes of address             */
-/* mask of address bits that overflow into the "EEPROM chip address"    */
+#define CFG_I2C_EEPROM_ADDR_LEN 1      /* Bytes of address             */
+/* mask of address bits that overflow into the "EEPROM chip address"   */
 #define CFG_I2C_EEPROM_ADDR_OVERFLOW   0x07
 #define CFG_EEPROM_PAGE_WRITE_BITS 4   /* The Catalyst CAT24WC08 has   */
                                        /* 16 byte page write mode using*/
-                                       /* last 4 bits of the address   */
+                                       /* last 4 bits of the address   */
 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS 10   /* and takes up to 10 msec */
 #define CFG_EEPROM_PAGE_WRITE_ENABLE
 
-#define CFG_ENV_IS_IN_EEPROM    1       /* use EEPROM for environment vars */
-#define CFG_ENV_OFFSET          0x000   /* environment starts at the beginning of the EEPROM */
-#define CFG_ENV_SIZE            0x300   /* 768 bytes may be used for env vars */
+#define CFG_ENV_IS_IN_EEPROM   1       /* use EEPROM for environment vars */
+#define CFG_ENV_OFFSET         0x000   /* environment starts at the beginning of the EEPROM */
+#define CFG_ENV_SIZE           0x300   /* 768 bytes may be used for env vars */
                                   /* total size of a CAT24WC08 is 1024 bytes */
 
 /*-----------------------------------------------------------------------
  * External Bus Controller (EBC) Setup
  */
 
-/* Memory Bank 0 (Flash Bank 0) initialization                                  */
-#define CFG_EBC_PB0AP           0x92015480
-#define CFG_EBC_PB0CR           0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
+/* Memory Bank 0 (Flash Bank 0) initialization                                 */
+#define CFG_EBC_PB0AP          0x92015480
+#define CFG_EBC_PB0CR          0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
 
-/* Memory Bank 1 (Uart 8bit) initialization                                     */
-#define CFG_EBC_PB1AP           0x01000480  /* TWT=2,TH=2,no Ready,BEM=0,SOR=1  */
-#define CFG_EBC_PB1CR           0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
+/* Memory Bank 1 (Uart 8bit) initialization                                    */
+#define CFG_EBC_PB1AP          0x01000480  /* TWT=2,TH=2,no Ready,BEM=0,SOR=1  */
+#define CFG_EBC_PB1CR          0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 2 (Uart 32bit) initialization                                    */
-#define CFG_EBC_PB2AP           0x000004c0  /* no Ready, BEM=1                  */
-#define CFG_EBC_PB2CR           0xF011C000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=32bit */
+/* Memory Bank 2 (Uart 32bit) initialization                                   */
+#define CFG_EBC_PB2AP          0x000004c0  /* no Ready, BEM=1                  */
+#define CFG_EBC_PB2CR          0xF011C000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=32bit */
 
-/* Memory Bank 3 (FPGA Reset) initialization                                    */
-#define CFG_EBC_PB3AP           0x010004C0  /* no Ready, BEM=1                  */
-#define CFG_EBC_PB3CR           0xF021A000  /* BAS=0xF02,BS=1MB,BU=R/W,BW=16bit */
+/* Memory Bank 3 (FPGA Reset) initialization                                   */
+#define CFG_EBC_PB3AP          0x010004C0  /* no Ready, BEM=1                  */
+#define CFG_EBC_PB3CR          0xF021A000  /* BAS=0xF02,BS=1MB,BU=R/W,BW=16bit */
 
 /*-----------------------------------------------------------------------
  * Definitions for initial stack pointer and data area (in DPRAM)
  */
-#define CFG_INIT_DCACHE_CS      7       /* use cs # 7 for data cache memory    */
-#define CFG_INIT_RAM_ADDR       0x40000000  /* use data cache                  */
-#define CFG_INIT_RAM_END        0x2000  /* End of used area in RAM             */
+#define CFG_INIT_DCACHE_CS     7       /* use cs # 7 for data cache memory    */
+#define CFG_INIT_RAM_ADDR      0x40000000  /* use data cache                  */
+#define CFG_INIT_RAM_END       0x2000  /* End of used area in RAM             */
 #define CFG_GBL_DATA_SIZE      128  /* size in bytes reserved for initial data */
 #define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
-#define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
+#define CFG_INIT_SP_OFFSET     CFG_GBL_DATA_OFFSET
 
 /*
  * Internal Definitions
index fd8594493b84c2814d7b5b74d731b63bef835d70..63d7a924043f7500262911c77068521e3c5a5667 100644 (file)
@@ -1,5 +1,5 @@
 /*
- * (C) Copyright 2000, 2001
+ * (C) Copyright 2000-2004
  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
  * David Updegraff, Cray, Inc.  dave@cray.com: our 405 is walnut-lite..
  *
@@ -41,7 +41,7 @@
 #define CONFIG_BOOTDELAY       5       /* autoboot after 5 seconds     */
 #define CONFIG_MII                 1   /* MII PHY management */
 #define        CONFIG_PHY_ADDR         1       /* PHY address; handling of ENET */
-#define CONFIG_BOARD_PRE_INIT 1 /* early setup for 405gp */
+#define CONFIG_BOARD_EARLY_INIT_F 1    /* early setup for 405gp */
 #define CONFIG_MISC_INIT_R     1       /* so that a misc_init_r() is called */
 
 /* set PRAM to keep U-Boot out, mem= to keep linux out, and initrd_hi to
index 30e978cdaa6efd440039f8e1a3b8856ed99a9791..5ff9b9ecfc66df2d841e6646087b079cc6eb27e7 100644 (file)
@@ -12,7 +12,7 @@
  *
  * This program is distributed in the hope that it will be useful,
  * but WITHOUT ANY WARRANTY; without even the implied warranty of
- * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.         See the
  * GNU General Public License for more details.
  *
  * You should have received a copy of the GNU General Public License
  */
 
 #define CONFIG_IOP480          1       /* This is a IOP480 CPU         */
-#define CONFIG_DASA_SIM                1       /* ...on a DASA_SIM board       */
+#define CONFIG_DASA_SIM                1       /* ...on a DASA_SIM board       */
 
-#define CONFIG_BOARD_PRE_INIT   1       /* call board_pre_init()        */
+#define CONFIG_BOARD_EARLY_INIT_F 1    /* call board_early_init_f()    */
 
-#define        CONFIG_CLOCKS_IN_MHZ    1       /* clocks passsed to Linux in MHz */
+#define CONFIG_CLOCKS_IN_MHZ   1       /* clocks passsed to Linux in MHz */
 
-#define CONFIG_CPUCLOCK                66
-#define CONFIG_BUSCLOCK                (CONFIG_CPUCLOCK)
+#define CONFIG_CPUCLOCK                66
+#define CONFIG_BUSCLOCK                (CONFIG_CPUCLOCK)
 
-#define CONFIG_BAUDRATE                9600
+#define CONFIG_BAUDRATE                9600
 #define CONFIG_BOOTDELAY       3       /* autoboot after 5 seconds     */
 #define CONFIG_BOOTCOMMAND     "bootm ffe00000" /* autoboot command    */
 
-#undef  CONFIG_BOOTARGS
+#undef CONFIG_BOOTARGS
 
 #define CONFIG_LOADS_ECHO      1       /* echo on for serial download  */
 #define CFG_LOADS_BAUD_CHANGE  1       /* allow baudrate change        */
                                CFG_CMD_IRQ     | \
                                CFG_CMD_BSP     | \
                                CFG_CMD_ASKENV  | \
-                               CFG_CMD_ELF     )
+                               CFG_CMD_ELF     )
 #else
 #define CONFIG_COMMANDS              ( CONFIG_CMD_DFL  | \
-                               CFG_CMD_BSP     )
+                               CFG_CMD_BSP     )
 #endif
 
 #if 0 /* Does not appear to be used?!  If it is used, needs to be fixed */
 #define CONFIG_SOFT_I2C                        /* Software I2C support enabled */
 #endif
-#define CFG_I2C_EEPROM_ADDR_LEN        1       /* Bytes of address             */
+#define CFG_I2C_EEPROM_ADDR_LEN 1      /* Bytes of address             */
 
 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 #include <cmd_confdefs.h>
 #define CFG_LONGHELP                   /* undef to save memory         */
 #define CFG_PROMPT     "=> "           /* Monitor Command Prompt       */
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
-#define        CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     1024            /* Console I/O Buffer Size      */
 #else
-#define        CFG_CBSIZE      256             /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     256             /* Console I/O Buffer Size      */
 #endif
 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 #define CFG_MAXARGS    16              /* max number of command args   */
 #define CFG_BARGSIZE   CFG_CBSIZE      /* Boot Argument Buffer Size    */
 
-#define CFG_CONSOLE_INFO_QUIET  1       /* don't print console @ startup*/
+#define CFG_CONSOLE_INFO_QUIET 1       /* don't print console @ startup*/
 
 #define CFG_MEMTEST_START      0x0400000       /* memtest works on     */
 #define CFG_MEMTEST_END                0x0C00000       /* 4 ... 12 MB in DRAM  */
 
 /* The following table includes the supported baudrates */
-#define CFG_BAUDRATE_TABLE      \
+#define CFG_BAUDRATE_TABLE     \
        { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200 }
 
-#define CFG_LOAD_ADDR  0x100000        /* default load address */
+#define CFG_LOAD_ADDR  0x100000        /* default load address */
 
-#define        CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
+#define CFG_HZ         1000            /* decrementer freq: 1 ms ticks */
 
 #define CONFIG_ZERO_BOOTDELAY_CHECK    /* check for keypress on bootdelay==0 */
 
 /*-----------------------------------------------------------------------
  * Definitions for initial stack pointer and data area (in DPRAM)
  */
-#define CFG_INIT_RAM_ADDR      0x00df0000 /* inside of SDRAM                   */
+#define CFG_INIT_RAM_ADDR      0x00df0000 /* inside of SDRAM                   */
 #define CFG_INIT_RAM_END       0x0f00  /* End of used area in RAM             */
 #define CFG_GBL_DATA_SIZE      64  /* size in bytes reserved for initial data */
 #define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
  * have to be in the first 8 MB of memory, since this is
  * the maximum mapped by the Linux kernel during initialization.
  */
-#define CFG_BOOTMAPSZ          (8 << 20)       /* Initial Memory map for Linux */
+#define CFG_BOOTMAPSZ          (8 << 20)       /* Initial Memory map for Linux */
 /*-----------------------------------------------------------------------
  * FLASH organization
  */
 #define CFG_MAX_FLASH_BANKS    1       /* max number of memory banks           */
-#define CFG_MAX_FLASH_SECT     256     /* max number of sectors on one chip    */
+#define CFG_MAX_FLASH_SECT     256     /* max number of sectors on one chip    */
 
 #define CFG_FLASH_ERASE_TOUT   120000  /* Timeout for Flash Erase (in ms)      */
 #define CFG_FLASH_WRITE_TOUT   500     /* Timeout for Flash Write (in ms)      */
 
-#define CFG_FLASH_WORD_SIZE     unsigned char   /* flash word size (width)      */
-#define CFG_FLASH_ADDR0         0x0AA9  /* 1st address for flash config cycles  */
-#define CFG_FLASH_ADDR1         0x0556  /* 2nd address for flash config cycles  */
+#define CFG_FLASH_WORD_SIZE    unsigned char   /* flash word size (width)      */
+#define CFG_FLASH_ADDR0                0x0AA9  /* 1st address for flash config cycles  */
+#define CFG_FLASH_ADDR1                0x0556  /* 2nd address for flash config cycles  */
 /*
  * The following defines are added for buggy IOP480 byte interface.
  * All other boards should use the standard values (CPCI405 etc.)
  */
-#define CFG_FLASH_READ0         0x0002  /* 0 is standard                        */
-#define CFG_FLASH_READ1         0x0000  /* 1 is standard                        */
-#define CFG_FLASH_READ2         0x0004  /* 2 is standard                        */
+#define CFG_FLASH_READ0                0x0002  /* 0 is standard                        */
+#define CFG_FLASH_READ1                0x0000  /* 1 is standard                        */
+#define CFG_FLASH_READ2                0x0004  /* 2 is standard                        */
 
-#define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
+#define CFG_FLASH_EMPTY_INFO           /* print 'E' for empty sector on flinfo */
 
-#define        CFG_ENV_IS_IN_FLASH     1
-#define CFG_ENV_OFFSET         0x00010000      /* Offset of Environment Sector */
+#define CFG_ENV_IS_IN_FLASH    1
+#define CFG_ENV_OFFSET         0x00010000      /* Offset of Environment Sector */
 #define CFG_ENV_SIZE           0x1000  /* Total Size of Environment Sector     */
 
 #if 0
 #define CFG_ENV_SECT_SIZE      0x8000  /* see README - env sector total size   */
 #else
-#define CFG_ENV_SECT_SIZE      0x10000 /* see README - env sector total size   */
+#define CFG_ENV_SECT_SIZE      0x10000 /* see README - env sector total size   */
 #endif
 
 /*-----------------------------------------------------------------------
 #define CONFIG_PCI                     /* include pci support                  */
 #undef CONFIG_PCI_PNP
 
-#define CONFIG_NET_MULTI               /* Multi ethernet cards support         */
+#define CONFIG_NET_MULTI               /* Multi ethernet cards support         */
 
 #define CONFIG_TULIP
 
-#define CFG_ETH_DEV_FN       0x0000
-#define CFG_ETH_IOBASE       0x0fff0000
+#define CFG_ETH_DEV_FN      0x0000
+#define CFG_ETH_IOBASE      0x0fff0000
 #define CFG_PCI9054_DEV_FN   0x0800
 #define CFG_PCI9054_IOBASE   0x0eff0000
 
index 25614b080c817ab397e7e2a2434ef6ad82a7cbe5..e318b274a78e907d8508fcbabdd43877994aea90 100644 (file)
@@ -131,7 +131,7 @@ if we use PCI it has its own MAC addr */
 
 /* which initialization functions to call for this board */
 #define CONFIG_MISC_INIT_R     /* initialize the icache L1 */
-#define CONFIG_BOARD_PRE_INIT
+#define CONFIG_BOARD_EARLY_INIT_F
 
 #define CFG_BOARD_NAME         "DB64360"
 #define CONFIG_IDENT_STRING    "Marvell DB64360 (1.1)"
index acf2becb4fa7a50c10e7abb71f7e647f49992e2d..e58b63a4587dae83f5360159e4761194e36b1500 100644 (file)
@@ -68,7 +68,7 @@
 
 /* which initialization functions to call for this board */
 #define CONFIG_MISC_INIT_R     /* initialize the icache L1 */
-#define CONFIG_BOARD_PRE_INIT
+#define CONFIG_BOARD_EARLY_INIT_F
 
 #define CFG_BOARD_NAME         "DB64460"
 #define CONFIG_IDENT_STRING    "Marvell DB64460 (1.0)"
index 0d8e4631b3797c08e0076db94ed854365d05f54b..92c8e517eb733a0a3264a5d3d1775fcf043fb42c 100644 (file)
 #define CONFIG_SYS_CLK_FREQ    CFG_NIOS_CPU_CLK/* 50 MHz core clock    */
 #define        CFG_HZ                  1000            /* 1 msec time tick     */
 #undef  CFG_CLKS_IN_HZ
-#define        CONFIG_BOARD_PRE_INIT   1       /* enable early board-spec. init*/
+#define        CONFIG_BOARD_EARLY_INIT_F 1     /* enable early board-spec. init*/
 
 /*------------------------------------------------------------------------
  * BASE ADDRESSES / SIZE (Flash, SRAM, SDRAM)
index c54ac58c3ac3d37d0e4a34da262e6ec426666ded..bd7ded52b9df5dd269da42db82b9c7755b2e30d1 100644 (file)
 #define CONFIG_SYS_CLK_FREQ    CFG_NIOS_CPU_CLK/* 50 MHz core clock    */
 #define        CFG_HZ                  1000            /* 1 msec time tick     */
 #undef  CFG_CLKS_IN_HZ
-#define        CONFIG_BOARD_PRE_INIT   1       /* enable early board-spec. init*/
+#define        CONFIG_BOARD_EARLY_INIT_F 1     /* enable early board-spec. init*/
 
 /*------------------------------------------------------------------------
  * BASE ADDRESSES / SIZE (Flash, SRAM, SDRAM)
index 03bd0805a66da5aecafa6b9b73d6f534eed18383..666a0d0ff836549e6c6480aab02c11f302cee239 100644 (file)
  */
 
 #define CONFIG_405EP           1       /* This is a PPC405 CPU         */
-#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
-#define CONFIG_DP405           1       /* ...on a DP405 board          */
+#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
+#define CONFIG_DP405           1       /* ...on a DP405 board          */
 
-#define CONFIG_BOARD_PRE_INIT   1       /* call board_pre_init()        */
-#define CONFIG_MISC_INIT_R      1       /* call misc_init_r()           */
+#define CONFIG_BOARD_EARLY_INIT_F 1    /* call board_early_init_f()    */
+#define CONFIG_MISC_INIT_R     1       /* call misc_init_r()           */
 
-#define CONFIG_SYS_CLK_FREQ     33333334 /* external frequency to pll   */
+#define CONFIG_SYS_CLK_FREQ    33333334 /* external frequency to pll   */
 
 #define CONFIG_BAUDRATE                9600
 #define CONFIG_BOOTDELAY       3       /* autoboot after 3 seconds     */
@@ -60,7 +60,7 @@
 #define CFG_LOADS_BAUD_CHANGE  1       /* allow baudrate change        */
 
 #define CONFIG_MII             1       /* MII PHY management           */
-#define        CONFIG_PHY_ADDR         0       /* PHY address                  */
+#define CONFIG_PHY_ADDR                0       /* PHY address                  */
 
 #define CONFIG_COMMANDS              ( CONFIG_CMD_DFL  | \
                                CFG_CMD_BSP     | \
                                CFG_CMD_ELF     | \
                                CFG_CMD_DATE    | \
                                CFG_CMD_I2C     | \
-                               CFG_CMD_EEPROM  )
+                               CFG_CMD_EEPROM  )
 
 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 #include <cmd_confdefs.h>
 
-#undef  CONFIG_WATCHDOG                        /* watchdog disabled            */
+#undef CONFIG_WATCHDOG                 /* watchdog disabled            */
 
-#define CONFIG_RTC_MC146818             /* DS1685 is MC146818 compatible*/
-#define CFG_RTC_REG_BASE_ADDR   0xF0000500 /* RTC Base Address         */
+#define CONFIG_RTC_MC146818            /* DS1685 is MC146818 compatible*/
+#define CFG_RTC_REG_BASE_ADDR   0xF0000500 /* RTC Base Address         */
 
-#define        CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
+#define CONFIG_SDRAM_BANK0     1       /* init onboard SDRAM bank 0    */
 
 /*
  * Miscellaneous configurable options
 
 #undef CFG_HUSH_PARSER                 /* use "hush" command parser    */
 #ifdef CFG_HUSH_PARSER
-#define        CFG_PROMPT_HUSH_PS2     "> "
+#define CFG_PROMPT_HUSH_PS2    "> "
 #endif
 
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
-#define        CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     1024            /* Console I/O Buffer Size      */
 #else
-#define        CFG_CBSIZE      256             /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     256             /* Console I/O Buffer Size      */
 #endif
 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 #define CFG_MAXARGS    16              /* max number of command args   */
 #define CFG_BARGSIZE   CFG_CBSIZE      /* Boot Argument Buffer Size    */
 
-#define CFG_DEVICE_NULLDEV      1       /* include nulldev device       */
+#define CFG_DEVICE_NULLDEV     1       /* include nulldev device       */
 
-#define CFG_CONSOLE_INFO_QUIET  1       /* don't print console @ startup*/
+#define CFG_CONSOLE_INFO_QUIET 1       /* don't print console @ startup*/
 
 #define CFG_MEMTEST_START      0x0400000       /* memtest works on     */
 #define CFG_MEMTEST_END                0x0C00000       /* 4 ... 12 MB in DRAM  */
 
-#undef  CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
-#define CFG_IGNORE_405_UART_ERRATA_59   /* ignore ppc405gp errata #59   */
-#define CFG_BASE_BAUD       691200
-#undef  CONFIG_UART1_CONSOLE            /* define for uart1 as console  */
+#undef CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
+#define CFG_IGNORE_405_UART_ERRATA_59  /* ignore ppc405gp errata #59   */
+#define CFG_BASE_BAUD      691200
+#undef CONFIG_UART1_CONSOLE            /* define for uart1 as console  */
 
 /* The following table includes the supported baudrates */
-#define CFG_BAUDRATE_TABLE      \
+#define CFG_BAUDRATE_TABLE     \
        { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
         57600, 115200, 230400, 460800, 921600 }
 
 #define CFG_LOAD_ADDR  0x100000        /* default load address */
 #define CFG_EXTBDINFO  1               /* To use extended board_into (bd_t) */
 
-#define        CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
+#define CFG_HZ         1000            /* decrementer freq: 1 ms ticks */
 
 #define CONFIG_ZERO_BOOTDELAY_CHECK    /* check for keypress on bootdelay==0 */
 
-#define CONFIG_VERSION_VARIABLE        1       /* include version env variable */
+#define CONFIG_VERSION_VARIABLE 1      /* include version env variable */
 
-#define CFG_RX_ETH_BUFFER      16      /* use 16 rx buffer on 405 emac */
+#define CFG_RX_ETH_BUFFER      16      /* use 16 rx buffer on 405 emac */
 
 /*-----------------------------------------------------------------------
  * PCI stuff
  *-----------------------------------------------------------------------
  */
-#define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
-#define PCI_HOST_FORCE  1               /* configure as pci host        */
-#define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
-
-#define CONFIG_PCI                     /* include pci support          */
-#define CONFIG_PCI_HOST        PCI_HOST_HOST   /* select pci host function     */
-#undef  CONFIG_PCI_PNP                 /* do pci plug-and-play         */
-                                       /* resource configuration       */
-
-#undef  CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
-
-#define CFG_PCI_SUBSYS_VENDORID 0x12FE  /* PCI Vendor ID: esd gmbh      */
-#define CFG_PCI_SUBSYS_DEVICEID 0x0405  /* PCI Device ID: CPCI-405      */
-#define CFG_PCI_CLASSCODE       0x0b20  /* PCI Class Code: Processor/PPC*/
-#define CFG_PCI_PTM1LA  0x00000000      /* point to sdram               */
-#define CFG_PCI_PTM1MS  0xfc000001      /* 64MB, enable hard-wired to 1 */
-#define CFG_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
-#define CFG_PCI_PTM2LA  0xffc00000      /* point to flash               */
-#define CFG_PCI_PTM2MS  0xffc00001      /* 4MB, enable                  */
-#define CFG_PCI_PTM2PCI 0x04000000      /* Host: use this pci address   */
+#define PCI_HOST_ADAPTER 0             /* configure as pci adapter     */
+#define PCI_HOST_FORCE 1               /* configure as pci host        */
+#define PCI_HOST_AUTO  2               /* detected via arbiter enable  */
+
+#define CONFIG_PCI                     /* include pci support          */
+#define CONFIG_PCI_HOST PCI_HOST_HOST  /* select pci host function     */
+#undef CONFIG_PCI_PNP                  /* do pci plug-and-play         */
+                                       /* resource configuration       */
+
+#undef CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
+
+#define CFG_PCI_SUBSYS_VENDORID 0x12FE /* PCI Vendor ID: esd gmbh      */
+#define CFG_PCI_SUBSYS_DEVICEID 0x0405 /* PCI Device ID: CPCI-405      */
+#define CFG_PCI_CLASSCODE      0x0b20  /* PCI Class Code: Processor/PPC*/
+#define CFG_PCI_PTM1LA 0x00000000      /* point to sdram               */
+#define CFG_PCI_PTM1MS 0xfc000001      /* 64MB, enable hard-wired to 1 */
+#define CFG_PCI_PTM1PCI 0x00000000     /* Host: use this pci address   */
+#define CFG_PCI_PTM2LA 0xffc00000      /* point to flash               */
+#define CFG_PCI_PTM2MS 0xffc00001      /* 4MB, enable                  */
+#define CFG_PCI_PTM2PCI 0x04000000     /* Host: use this pci address   */
 
 /*
  * For booting Linux, the board info and command line data
 #define CFG_FLASH_ERASE_TOUT   120000  /* Timeout for Flash Erase (in ms)      */
 #define CFG_FLASH_WRITE_TOUT   1000    /* Timeout for Flash Write (in ms)      */
 
-#define CFG_FLASH_WORD_SIZE     unsigned short  /* flash word size (width)      */
-#define CFG_FLASH_ADDR0         0x5555  /* 1st address for flash config cycles  */
-#define CFG_FLASH_ADDR1         0x2AAA  /* 2nd address for flash config cycles  */
+#define CFG_FLASH_WORD_SIZE    unsigned short  /* flash word size (width)      */
+#define CFG_FLASH_ADDR0                0x5555  /* 1st address for flash config cycles  */
+#define CFG_FLASH_ADDR1                0x2AAA  /* 2nd address for flash config cycles  */
 /*
  * The following defines are added for buggy IOP480 byte interface.
  * All other boards should use the standard values (CPCI405 etc.)
  */
-#define CFG_FLASH_READ0         0x0000  /* 0 is standard                        */
-#define CFG_FLASH_READ1         0x0001  /* 1 is standard                        */
-#define CFG_FLASH_READ2         0x0002  /* 2 is standard                        */
+#define CFG_FLASH_READ0                0x0000  /* 0 is standard                        */
+#define CFG_FLASH_READ1                0x0001  /* 1 is standard                        */
+#define CFG_FLASH_READ2                0x0002  /* 2 is standard                        */
 
-#define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
+#define CFG_FLASH_EMPTY_INFO           /* print 'E' for empty sector on flinfo */
 
 #if 0 /* test-only */
-#define CFG_JFFS2_FIRST_BANK    0           /* use for JFFS2 */
-#define CFG_JFFS2_NUM_BANKS     1           /* ! second bank contains U-Boot */
+#define CFG_JFFS2_FIRST_BANK   0           /* use for JFFS2 */
+#define CFG_JFFS2_NUM_BANKS    1           /* ! second bank contains U-Boot */
 #endif
 
 /*-----------------------------------------------------------------------
 /*-----------------------------------------------------------------------
  * Environment Variable setup
  */
-#define CFG_ENV_IS_IN_EEPROM    1       /* use EEPROM for environment vars */
-#define CFG_ENV_OFFSET          0x100   /* environment starts at the beginning of the EEPROM */
-#define CFG_ENV_SIZE            0x700   /* 2048 bytes may be used for env vars*/
+#define CFG_ENV_IS_IN_EEPROM   1       /* use EEPROM for environment vars */
+#define CFG_ENV_OFFSET         0x100   /* environment starts at the beginning of the EEPROM */
+#define CFG_ENV_SIZE           0x700   /* 2048 bytes may be used for env vars*/
                                   /* total size of a CAT24WC16 is 2048 bytes */
 
 #define CFG_NVRAM_BASE_ADDR    0xF0000500              /* NVRAM base address   */
-#define CFG_NVRAM_SIZE         242                     /* NVRAM size           */
+#define CFG_NVRAM_SIZE         242                     /* NVRAM size           */
 
 /*-----------------------------------------------------------------------
  * I2C EEPROM (CAT24WC16) for environment
 #define CFG_I2C_SLAVE          0x7F
 
 #define CFG_I2C_EEPROM_ADDR    0x50    /* EEPROM CAT28WC08             */
-#define CFG_I2C_EEPROM_ADDR_LEN        1       /* Bytes of address             */
-/* mask of address bits that overflow into the "EEPROM chip address"    */
+#define CFG_I2C_EEPROM_ADDR_LEN 1      /* Bytes of address             */
+/* mask of address bits that overflow into the "EEPROM chip address"   */
 #define CFG_I2C_EEPROM_ADDR_OVERFLOW   0x07
 #define CFG_EEPROM_PAGE_WRITE_BITS 4   /* The Catalyst CAT24WC08 has   */
                                        /* 16 byte page write mode using*/
-                                       /* last 4 bits of the address   */
+                                       /* last 4 bits of the address   */
 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS 10   /* and takes up to 10 msec */
 #define CFG_EEPROM_PAGE_WRITE_ENABLE
 
 /*-----------------------------------------------------------------------
  * Cache Configuration
  */
-#define CFG_DCACHE_SIZE                16384   /* For IBM 405 CPUs, older 405 ppc's    */
-                                       /* have only 8kB, 16kB is save here     */
+#define CFG_DCACHE_SIZE                16384   /* For IBM 405 CPUs, older 405 ppc's    */
+                                       /* have only 8kB, 16kB is save here     */
 #define CFG_CACHELINE_SIZE     32      /* ...                  */
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 #define CFG_CACHELINE_SHIFT    5       /* log base 2 of the above value        */
  * External Bus Controller (EBC) Setup
  */
 
-#define CAN_BA          0xF0000000          /* CAN Base Address                 */
-#define RTC_BA          0xF0000500          /* RTC Base Address                 */
+#define CAN_BA         0xF0000000          /* CAN Base Address                 */
+#define RTC_BA         0xF0000500          /* RTC Base Address                 */
 
-/* Memory Bank 0 (Flash Bank 0, NOR-FLASH) initialization                       */
-#define CFG_EBC_PB0AP           0x92015480
-#define CFG_EBC_PB0CR           0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
+/* Memory Bank 0 (Flash Bank 0, NOR-FLASH) initialization                      */
+#define CFG_EBC_PB0AP          0x92015480
+#define CFG_EBC_PB0CR          0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
 
 #if 0 /* test-only */
-/* Memory Bank 1 (Flash Bank 1, NAND-FLASH) initialization                      */
-#define CFG_EBC_PB1AP           0x92015480
-#define CFG_EBC_PB1CR           0xF4018000  /* BAS=0xF40,BS=1MB,BU=R/W,BW=8bit  */
+/* Memory Bank 1 (Flash Bank 1, NAND-FLASH) initialization                     */
+#define CFG_EBC_PB1AP          0x92015480
+#define CFG_EBC_PB1CR          0xF4018000  /* BAS=0xF40,BS=1MB,BU=R/W,BW=8bit  */
 #endif
 
-/* Memory Bank 2 (8 Bit Peripheral: CAN, UART, RTC) initialization              */
-#define CFG_EBC_PB2AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
-#define CFG_EBC_PB2CR           0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
+/* Memory Bank 2 (8 Bit Peripheral: CAN, UART, RTC) initialization             */
+#define CFG_EBC_PB2AP          0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
+#define CFG_EBC_PB2CR          0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
 
 /*-----------------------------------------------------------------------
  * FPGA stuff
  */
-#define CFG_FPGA_XC95XL         1           /* using Xilinx XC95XL CPLD      */
-#define CFG_FPGA_MAX_SIZE       32*1024     /* 32kByte is enough for CPLD    */
+#define CFG_FPGA_XC95XL                1           /* using Xilinx XC95XL CPLD      */
+#define CFG_FPGA_MAX_SIZE      32*1024     /* 32kByte is enough for CPLD    */
 
 /* FPGA program pin configuration */
-#define CFG_FPGA_PRG            0x04000000  /* JTAG TMS pin (ppc output)     */
-#define CFG_FPGA_CLK            0x02000000  /* JTAG TCK pin (ppc output)     */
-#define CFG_FPGA_DATA           0x01000000  /* JTAG TDO->TDI data pin (ppc output) */
-#define CFG_FPGA_INIT           0x00010000  /* unused (ppc input)            */
-#define CFG_FPGA_DONE           0x00008000  /* JTAG TDI->TDO pin (ppc input) */
+#define CFG_FPGA_PRG           0x04000000  /* JTAG TMS pin (ppc output)     */
+#define CFG_FPGA_CLK           0x02000000  /* JTAG TCK pin (ppc output)     */
+#define CFG_FPGA_DATA          0x01000000  /* JTAG TDO->TDI data pin (ppc output) */
+#define CFG_FPGA_INIT          0x00010000  /* unused (ppc input)            */
+#define CFG_FPGA_DONE          0x00008000  /* JTAG TDI->TDO pin (ppc input) */
 
 /*-----------------------------------------------------------------------
  * Definitions for initial stack pointer and data area (in data cache)
  */
 /* use on chip memory ( OCM ) for temperary stack until sdram is tested */
-#define CFG_TEMP_STACK_OCM        1
+#define CFG_TEMP_STACK_OCM       1
 
 /* On Chip Memory location */
 #define CFG_OCM_DATA_ADDR      0xF8000000
 
 #define CFG_GBL_DATA_SIZE      128  /* size in bytes reserved for initial data */
 #define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
-#define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
+#define CFG_INIT_SP_OFFSET     CFG_GBL_DATA_OFFSET
 
 /*-----------------------------------------------------------------------
  * Definitions for GPIO setup (PPC405EP specific)
  *
- * GPIO0[0]     - External Bus Controller BLAST output
- * GPIO0[1-9]   - Instruction trace outputs -> GPIO
+ * GPIO0[0]    - External Bus Controller BLAST output
+ * GPIO0[1-9]  - Instruction trace outputs -> GPIO
  * GPIO0[10-13] - External Bus Controller CS_1 - CS_4 outputs
  * GPIO0[14-16] - External Bus Controller ABUS3-ABUS5 outputs -> GPIO
  * GPIO0[17-23] - External Interrupts IRQ0 - IRQ6 inputs
  * GPIO0[28-29] - UART1 data signal input/output
  * GPIO0[30-31] - EMAC0 and EMAC1 reject packet inputs
  */
-/* GPIO Input:          OSR=00, ISR=00, TSR=00, TCR=0 */
-/* GPIO Output:         OSR=00, ISR=00, TSR=00, TCR=1 */
-/* Alt. Funtion Input:  OSR=00, ISR=01, TSR=00, TCR=0 */
+/* GPIO Input:         OSR=00, ISR=00, TSR=00, TCR=0 */
+/* GPIO Output:                OSR=00, ISR=00, TSR=00, TCR=1 */
+/* Alt. Funtion Input: OSR=00, ISR=01, TSR=00, TCR=0 */
 /* Alt. Funtion Output: OSR=01, ISR=00, TSR=00, TCR=1 */
-#define CFG_GPIO0_OSRH          0x40000540  /*  0 ... 15 */
-#define CFG_GPIO0_OSRL          0x00000110  /* 16 ... 31 */
-#define CFG_GPIO0_ISR1H         0x00000000  /*  0 ... 15 */
-#define CFG_GPIO0_ISR1L         0x14000045  /* 16 ... 31 */
-#define CFG_GPIO0_TSRH          0x00000000  /*  0 ... 15 */
-#define CFG_GPIO0_TSRL          0x00000000  /* 16 ... 31 */
-#define CFG_GPIO0_TCR           0xF7FE0014  /*  0 ... 31 */
+#define CFG_GPIO0_OSRH         0x40000540  /*  0 ... 15 */
+#define CFG_GPIO0_OSRL         0x00000110  /* 16 ... 31 */
+#define CFG_GPIO0_ISR1H                0x00000000  /*  0 ... 15 */
+#define CFG_GPIO0_ISR1L                0x14000045  /* 16 ... 31 */
+#define CFG_GPIO0_TSRH         0x00000000  /*  0 ... 15 */
+#define CFG_GPIO0_TSRL         0x00000000  /* 16 ... 31 */
+#define CFG_GPIO0_TCR          0xF7FE0014  /*  0 ... 31 */
 
 /*
  * Internal Definitions
  * This value will be set if iic boot eprom is disabled.
  */
 #if 0
-#define PLLMR0_DEFAULT   PLLMR0_266_133_66_33
-#define PLLMR1_DEFAULT   PLLMR1_266_133_66_33
+#define PLLMR0_DEFAULT  PLLMR0_266_133_66_33
+#define PLLMR1_DEFAULT  PLLMR1_266_133_66_33
 #endif
 #if 0
-#define PLLMR0_DEFAULT   PLLMR0_200_100_50_33
-#define PLLMR1_DEFAULT   PLLMR1_200_100_50_33
+#define PLLMR0_DEFAULT  PLLMR0_200_100_50_33
+#define PLLMR1_DEFAULT  PLLMR1_200_100_50_33
 #endif
 #if 1
-#define PLLMR0_DEFAULT   PLLMR0_133_66_66_33
-#define PLLMR1_DEFAULT   PLLMR1_133_66_66_33
+#define PLLMR0_DEFAULT  PLLMR0_133_66_66_33
+#define PLLMR1_DEFAULT  PLLMR1_133_66_66_33
 #endif
 
 #endif /* __CONFIG_H */
index 3e5fc3fd441cbb56808f12c6159302ccd6d8565c..5a5415a13e9666e0d88b3b97c17713a3aac1089f 100644 (file)
  */
 
 #define CONFIG_405GP           1       /* This is a PPC405 CPU         */
-#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
-#define CONFIG_DU405           1       /* ...on a DU405 board          */
+#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
+#define CONFIG_DU405           1       /* ...on a DU405 board          */
 
-#define CONFIG_BOARD_PRE_INIT   1       /* call board_pre_init()        */
+#define CONFIG_BOARD_EARLY_INIT_F 1    /* call board_early_init_f()    */
 
-#define CONFIG_SYS_CLK_FREQ     25000000 /* external frequency to pll   */
+#define CONFIG_SYS_CLK_FREQ    25000000 /* external frequency to pll   */
 
 #define CONFIG_BAUDRATE                9600
 #define CONFIG_BOOTDELAY       3       /* autoboot after 3 seconds     */
@@ -51,7 +51,7 @@
 #define CFG_LOADS_BAUD_CHANGE  1       /* allow baudrate change        */
 
 #define CONFIG_MII             1       /* MII PHY management           */
-#define        CONFIG_PHY_ADDR         0       /* PHY address                  */
+#define CONFIG_PHY_ADDR                0       /* PHY address                  */
 
 #define CONFIG_COMMANDS              ( CONFIG_CMD_DFL  | \
                                CFG_CMD_PCI     | \
@@ -59,7 +59,7 @@
                                CFG_CMD_IDE     | \
                                CFG_CMD_ELF     | \
                                CFG_CMD_DATE    | \
-                               CFG_CMD_EEPROM  )
+                               CFG_CMD_EEPROM  )
 
 #define CONFIG_MAC_PARTITION
 #define CONFIG_DOS_PARTITION
 
 #undef CONFIG_WATCHDOG                 /* watchdog disabled            */
 
-#define CONFIG_RTC_MC146818             /* BQ3285 is MC146818 compatible*/
-#define CFG_RTC_REG_BASE_ADDR   0xF0000080 /* RTC Base Address         */
+#define CONFIG_RTC_MC146818            /* BQ3285 is MC146818 compatible*/
+#define CFG_RTC_REG_BASE_ADDR   0xF0000080 /* RTC Base Address         */
 
-#define        CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
+#define CONFIG_SDRAM_BANK0     1       /* init onboard SDRAM bank 0    */
 
 /*
  * Miscellaneous configurable options
 #define CFG_LONGHELP                   /* undef to save memory         */
 #define CFG_PROMPT     "=> "           /* Monitor Command Prompt       */
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
-#define        CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     1024            /* Console I/O Buffer Size      */
 #else
-#define        CFG_CBSIZE      256             /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     256             /* Console I/O Buffer Size      */
 #endif
 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 #define CFG_MAXARGS    16              /* max number of command args   */
 #define CFG_BARGSIZE   CFG_CBSIZE      /* Boot Argument Buffer Size    */
 
-#define CFG_CONSOLE_INFO_QUIET  1       /* don't print console @ startup*/
+#define CFG_CONSOLE_INFO_QUIET 1       /* don't print console @ startup*/
 
 #define CFG_MEMTEST_START      0x0400000       /* memtest works on     */
 #define CFG_MEMTEST_END                0x0C00000       /* 4 ... 12 MB in DRAM  */
 
-#define CFG_EXT_SERIAL_CLOCK    11059200  /* use external serial clock  */
+#define CFG_EXT_SERIAL_CLOCK   11059200  /* use external serial clock  */
 
 /* The following table includes the supported baudrates */
-#define CFG_BAUDRATE_TABLE      \
+#define CFG_BAUDRATE_TABLE     \
        { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
         57600, 115200, 230400, 460800, 921600 }
 
 #define CFG_LOAD_ADDR  0x100000        /* default load address */
 #define CFG_EXTBDINFO  1               /* To use extended board_into (bd_t) */
 
-#define        CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
+#define CFG_HZ         1000            /* decrementer freq: 1 ms ticks */
 
 #define CONFIG_ZERO_BOOTDELAY_CHECK    /* check for keypress on bootdelay==0 */
 
  * PCI stuff
  *-----------------------------------------------------------------------
  */
-#define PCI_HOST_ADAPTER 0              /* configure ar pci adapter     */
-#define PCI_HOST_FORCE  1               /* configure as pci host        */
-#define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
+#define PCI_HOST_ADAPTER 0             /* configure ar pci adapter     */
+#define PCI_HOST_FORCE 1               /* configure as pci host        */
+#define PCI_HOST_AUTO  2               /* detected via arbiter enable  */
 
-#define CONFIG_PCI                     /* include pci support          */
-#define CONFIG_PCI_HOST        PCI_HOST_AUTO   /* select pci host function     */
-#define CONFIG_PCI_PNP                 /* do pci plug-and-play         */
-                                       /* resource configuration       */
+#define CONFIG_PCI                     /* include pci support          */
+#define CONFIG_PCI_HOST PCI_HOST_AUTO  /* select pci host function     */
+#define CONFIG_PCI_PNP                 /* do pci plug-and-play         */
+                                       /* resource configuration       */
 
-#define CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
+#define CONFIG_PCI_SCAN_SHOW           /* print pci devices @ startup  */
 
-#define CONFIG_PCI_BOOTDELAY    0       /* enable pci bootdelay variable*/
+#define CONFIG_PCI_BOOTDELAY   0       /* enable pci bootdelay variable*/
 
-#define CFG_PCI_SUBSYS_VENDORID 0x12FE  /* PCI Vendor ID: esd gmbh      */
-#define CFG_PCI_SUBSYS_DEVICEID 0x0404  /* PCI Device ID: CPCI-ISER4    */
-#define CFG_PCI_PTM1LA  0x00000000      /* point to sdram               */
-#define CFG_PCI_PTM1MS  0xff000001      /* 16MB, enable hard-wired to 1 */
-#define CFG_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
-#define CFG_PCI_PTM2LA  0xffe00000      /* point to flash               */
-#define CFG_PCI_PTM2MS  0xffe00001      /* 2MB, enable                  */
-#define CFG_PCI_PTM2PCI 0x04000000      /* Host: use this pci address   */
+#define CFG_PCI_SUBSYS_VENDORID 0x12FE /* PCI Vendor ID: esd gmbh      */
+#define CFG_PCI_SUBSYS_DEVICEID 0x0404 /* PCI Device ID: CPCI-ISER4    */
+#define CFG_PCI_PTM1LA 0x00000000      /* point to sdram               */
+#define CFG_PCI_PTM1MS 0xff000001      /* 16MB, enable hard-wired to 1 */
+#define CFG_PCI_PTM1PCI 0x00000000     /* Host: use this pci address   */
+#define CFG_PCI_PTM2LA 0xffe00000      /* point to flash               */
+#define CFG_PCI_PTM2MS 0xffe00001      /* 2MB, enable                  */
+#define CFG_PCI_PTM2PCI 0x04000000     /* Host: use this pci address   */
 
 /*-----------------------------------------------------------------------
  * IDE/ATA stuff
  *-----------------------------------------------------------------------
  */
-#undef  CONFIG_IDE_8xx_DIRECT           /* no pcmcia interface required */
-#undef  CONFIG_IDE_LED                  /* no led for ide supported     */
-#undef  CONFIG_IDE_RESET                /* no reset for ide supported   */
+#undef CONFIG_IDE_8xx_DIRECT           /* no pcmcia interface required */
+#undef CONFIG_IDE_LED                  /* no led for ide supported     */
+#undef CONFIG_IDE_RESET                /* no reset for ide supported   */
 
-#define        CFG_IDE_MAXBUS          1               /* max. 1 IDE busses    */
-#define        CFG_IDE_MAXDEVICE       (CFG_IDE_MAXBUS*1) /* max. 1 drives per IDE bus */
+#define CFG_IDE_MAXBUS         1               /* max. 1 IDE busses    */
+#define CFG_IDE_MAXDEVICE      (CFG_IDE_MAXBUS*1) /* max. 1 drives per IDE bus */
 
-#define        CFG_ATA_BASE_ADDR       0xF0100000
-#define        CFG_ATA_IDE0_OFFSET     0x0000
+#define CFG_ATA_BASE_ADDR      0xF0100000
+#define CFG_ATA_IDE0_OFFSET    0x0000
 
 #define CFG_ATA_DATA_OFFSET    0x0000  /* Offset for data I/O                  */
-#define        CFG_ATA_REG_OFFSET      0x0000  /* Offset for normal register accesses  */
+#define CFG_ATA_REG_OFFSET     0x0000  /* Offset for normal register accesses  */
 #define CFG_ATA_ALT_OFFSET     0x0000  /* Offset for alternate registers       */
 
 /*-----------------------------------------------------------------------
 #define CFG_FLASH_ERASE_TOUT   120000  /* Timeout for Flash Erase (in ms)      */
 #define CFG_FLASH_WRITE_TOUT   500     /* Timeout for Flash Write (in ms)      */
 
-#define CFG_FLASH_WORD_SIZE     unsigned short  /* flash word size (width)      */
-#define CFG_FLASH_ADDR0         0x5555  /* 1st address for flash config cycles  */
-#define CFG_FLASH_ADDR1         0x2AAA  /* 2nd address for flash config cycles  */
+#define CFG_FLASH_WORD_SIZE    unsigned short  /* flash word size (width)      */
+#define CFG_FLASH_ADDR0                0x5555  /* 1st address for flash config cycles  */
+#define CFG_FLASH_ADDR1                0x2AAA  /* 2nd address for flash config cycles  */
 /*
  * The following defines are added for buggy IOP480 byte interface.
  * All other boards should use the standard values (CPCI405 etc.)
  */
-#define CFG_FLASH_READ0         0x0000  /* 0 is standard                        */
-#define CFG_FLASH_READ1         0x0001  /* 1 is standard                        */
-#define CFG_FLASH_READ2         0x0002  /* 2 is standard                        */
+#define CFG_FLASH_READ0                0x0000  /* 0 is standard                        */
+#define CFG_FLASH_READ1                0x0001  /* 1 is standard                        */
+#define CFG_FLASH_READ2                0x0002  /* 2 is standard                        */
 
-#define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
+#define CFG_FLASH_EMPTY_INFO           /* print 'E' for empty sector on flinfo */
 
 /*-----------------------------------------------------------------------
  * I2C EEPROM (CAT24WC08) for environment
 #define CFG_I2C_SLAVE          0x7F
 
 #define CFG_I2C_EEPROM_ADDR    0x50    /* EEPROM CAT28WC08             */
-#define CFG_I2C_EEPROM_ADDR_LEN        1       /* Bytes of address             */
-/* mask of address bits that overflow into the "EEPROM chip address"    */
+#define CFG_I2C_EEPROM_ADDR_LEN 1      /* Bytes of address             */
+/* mask of address bits that overflow into the "EEPROM chip address"   */
 #define CFG_I2C_EEPROM_ADDR_OVERFLOW   0x07
 #define CFG_EEPROM_PAGE_WRITE_BITS 4   /* The Catalyst CAT24WC08 has   */
                                        /* 16 byte page write mode using*/
-                                       /* last 4 bits of the address   */
+                                       /* last 4 bits of the address   */
 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS 10   /* and takes up to 10 msec */
 #define CFG_EEPROM_PAGE_WRITE_ENABLE
 
-#define CFG_ENV_IS_IN_EEPROM    1       /* use EEPROM for environment vars */
-#define CFG_ENV_OFFSET          0x000   /* environment starts at the beginning of the EEPROM */
-#define CFG_ENV_SIZE            0x400   /* 1024 bytes may be used for env vars */
+#define CFG_ENV_IS_IN_EEPROM   1       /* use EEPROM for environment vars */
+#define CFG_ENV_OFFSET         0x000   /* environment starts at the beginning of the EEPROM */
+#define CFG_ENV_SIZE           0x400   /* 1024 bytes may be used for env vars */
                                   /* total size of a CAT24WC08 is 1024 bytes */
 
 /*-----------------------------------------------------------------------
  * External Bus Controller (EBC) Setup
  */
 
-#define FLASH0_BA       0xFFC00000          /* FLASH 0 Base Address             */
-#define FLASH1_BA       0xFF800000          /* FLASH 1 Base Address             */
-#define CAN_BA          0xF0000000          /* CAN Base Address                 */
-#define DUART_BA        0xF0300000          /* DUART Base Address               */
-#define CF_BA           0xF0100000          /* CompactFlash Base Address        */
-#define SRAM_BA         0xF0200000          /* SRAM Base Address                */
-#define DURAG_IO_BA     0xF0400000          /* DURAG Bus IO Base Address        */
-#define DURAG_MEM_BA    0xF0500000          /* DURAG Bus Mem Base Address       */
+#define FLASH0_BA      0xFFC00000          /* FLASH 0 Base Address             */
+#define FLASH1_BA      0xFF800000          /* FLASH 1 Base Address             */
+#define CAN_BA         0xF0000000          /* CAN Base Address                 */
+#define DUART_BA       0xF0300000          /* DUART Base Address               */
+#define CF_BA          0xF0100000          /* CompactFlash Base Address        */
+#define SRAM_BA                0xF0200000          /* SRAM Base Address                */
+#define DURAG_IO_BA    0xF0400000          /* DURAG Bus IO Base Address        */
+#define DURAG_MEM_BA   0xF0500000          /* DURAG Bus Mem Base Address       */
 
-#define FPGA_MODE_REG   (DUART_BA+0x80)     /* FPGA Mode Register               */
+#define FPGA_MODE_REG  (DUART_BA+0x80)     /* FPGA Mode Register               */
 
-/* Memory Bank 0 (Flash Bank 0) initialization                                  */
-#define CFG_EBC_PB0AP   0x92015480
-#define CFG_EBC_PB0CR   FLASH0_BA | 0x5A000 /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
+/* Memory Bank 0 (Flash Bank 0) initialization                                 */
+#define CFG_EBC_PB0AP  0x92015480
+#define CFG_EBC_PB0CR  FLASH0_BA | 0x5A000 /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
 
-/* Memory Bank 1 (Flash Bank 1) initialization                                  */
-#define CFG_EBC_PB1AP   0x92015480
-#define CFG_EBC_PB1CR   FLASH1_BA | 0x5A000 /* BAS=0xFF8,BS=4MB,BU=R/W,BW=16bit */
+/* Memory Bank 1 (Flash Bank 1) initialization                                 */
+#define CFG_EBC_PB1AP  0x92015480
+#define CFG_EBC_PB1CR  FLASH1_BA | 0x5A000 /* BAS=0xFF8,BS=4MB,BU=R/W,BW=16bit */
 
-/* Memory Bank 2 (CAN0) initialization                                          */
-#define CFG_EBC_PB2AP   0x010053C0   /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
-#define CFG_EBC_PB2CR   CAN_BA | 0x18000    /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
+/* Memory Bank 2 (CAN0) initialization                                         */
+#define CFG_EBC_PB2AP  0x010053C0   /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
+#define CFG_EBC_PB2CR  CAN_BA | 0x18000    /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 3 (DUART) initialization                                         */
-#define CFG_EBC_PB3AP   0x010053C0   /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
-#define CFG_EBC_PB3CR   DUART_BA | 0x18000  /* BAS=0xF03,BS=1MB,BU=R/W,BW=8bit  */
+/* Memory Bank 3 (DUART) initialization                                                */
+#define CFG_EBC_PB3AP  0x010053C0   /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
+#define CFG_EBC_PB3CR  DUART_BA | 0x18000  /* BAS=0xF03,BS=1MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 4 (CompactFlash IDE) initialization                              */
-#define CFG_EBC_PB4AP   0x010053C0   /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
-#define CFG_EBC_PB4CR   CF_BA | 0x1A000     /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
+/* Memory Bank 4 (CompactFlash IDE) initialization                             */
+#define CFG_EBC_PB4AP  0x010053C0   /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
+#define CFG_EBC_PB4CR  CF_BA | 0x1A000     /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
 
-/* Memory Bank 5 (SRAM) initialization                                          */
-#define CFG_EBC_PB5AP   0x010053C0   /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
-#define CFG_EBC_PB5CR   SRAM_BA | 0x1A000   /* BAS=0xF02,BS=1MB,BU=R/W,BW=16bit */
+/* Memory Bank 5 (SRAM) initialization                                         */
+#define CFG_EBC_PB5AP  0x010053C0   /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
+#define CFG_EBC_PB5CR  SRAM_BA | 0x1A000   /* BAS=0xF02,BS=1MB,BU=R/W,BW=16bit */
 
-/* Memory Bank 6 (DURAG Bus IO Space) initialization                            */
-#define CFG_EBC_PB6AP   0x010053C0   /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
-#define CFG_EBC_PB6CR   DURAG_IO_BA | 0x18000 /* BAS=0xF04,BS=1MB,BU=R/W,BW=8bit*/
+/* Memory Bank 6 (DURAG Bus IO Space) initialization                           */
+#define CFG_EBC_PB6AP  0x010053C0   /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
+#define CFG_EBC_PB6CR  DURAG_IO_BA | 0x18000 /* BAS=0xF04,BS=1MB,BU=R/W,BW=8bit*/
 
-/* Memory Bank 7 (DURAG Bus Mem Space) initialization                           */
-#define CFG_EBC_PB7AP   0x010053C0   /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
-#define CFG_EBC_PB7CR   DURAG_MEM_BA | 0x18000 /* BAS=0xF05,BS=1MB,BU=R/W,BW=8bit */
+/* Memory Bank 7 (DURAG Bus Mem Space) initialization                          */
+#define CFG_EBC_PB7AP  0x010053C0   /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
+#define CFG_EBC_PB7CR  DURAG_MEM_BA | 0x18000 /* BAS=0xF05,BS=1MB,BU=R/W,BW=8bit */
 
 
 /*-----------------------------------------------------------------------
  */
 
 /* use on chip memory ( OCM ) for temperary stack until sdram is tested */
-#define CFG_TEMP_STACK_OCM        1
+#define CFG_TEMP_STACK_OCM       1
 
 /* On Chip Memory location */
 #define CFG_OCM_DATA_ADDR      0xF8000000
 #define CFG_INIT_RAM_END       CFG_OCM_DATA_SIZE /* End of used area in RAM    */
 #define CFG_GBL_DATA_SIZE      128  /* size in bytes reserved for initial data */
 #define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
-#define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
+#define CFG_INIT_SP_OFFSET     CFG_GBL_DATA_OFFSET
 
 
 /*
index aecb3c29963b24fc543b897f311da7b3fafafbed..46e729f15d5da285495011f75f4b8291a283307f 100644 (file)
@@ -32,7 +32,7 @@
  *----------------------------------------------------------------------*/
 #define CONFIG_EBONY           1           /* Board is ebony           */
 #define CONFIG_4xx             1           /* ... PPC4xx family        */
-#define CONFIG_BOARD_PRE_INIT  1           /* Call board_pre_init      */
+#define CONFIG_BOARD_EARLY_INIT_F 1        /* Call board_early_init_f  */
 #undef CFG_DRAM_TEST                       /* Disable-takes long time! */
 #define CONFIG_SYS_CLK_FREQ    33333333    /* external freq to pll     */
 
index 2f253b97879712cb6f9fa36e419f66cf2aeef05e..5bfdc9be1211d7780f8e744aaaac4e26836fe8ea 100644 (file)
@@ -19,7 +19,7 @@
 **
 ** This program is distributed in the hope that it will be useful,
 ** but WITHOUT ANY WARRANTY; without even the implied warranty of
-** MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+** MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.         See the
 ** GNU General Public License for more details.
 **
 ** You should have received a copy of the GNU General Public License
 #define CONFIG_MPC860T         1
 #define CONFIG_ELPT860         1       /* ...on a LEOX's ELPT860 CPU board */
 
-#define        CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1               */
+#define CONFIG_8xx_CONS_SMC1   1       /* Console is on SMC1               */
 #undef   CONFIG_8xx_CONS_SMC2
 #undef   CONFIG_8xx_CONS_NONE
 
-#define CONFIG_CLOCKS_IN_MHZ    1  /* Clock passed to Linux (<2.4.5) in MHz */
-#define CONFIG_8xx_GCLK_FREQ    50000000       /* MPC860T runs at 50MHz */
+#define CONFIG_CLOCKS_IN_MHZ   1  /* Clock passed to Linux (<2.4.5) in MHz */
+#define CONFIG_8xx_GCLK_FREQ   50000000       /* MPC860T runs at 50MHz */
 
 #define CONFIG_BOOTDELAY       5       /* autoboot after 5 seconds     */
 
-#define CONFIG_BOARD_PRE_INIT   1       /* Call board_pre_init          */
+#define CONFIG_BOARD_EARLY_INIT_F 1    /* Call board_early_init_f      */
 
 /* BOOT arguments */
-#define CONFIG_PREBOOT                                                     \
-     "echo;"                                                              \
-     "echo Type \"run nfsboot\" to mount root filesystem over NFS;"        \
+#define CONFIG_PREBOOT                                                    \
+     "echo;"                                                              \
+     "echo Type \"run nfsboot\" to mount root filesystem over NFS;"       \
      "echo"
 
 #undef   CONFIG_BOOTARGS
 
-#define        CONFIG_EXTRA_ENV_SETTINGS                                       \
+#define CONFIG_EXTRA_ENV_SETTINGS                                      \
     "ramargs=setenv bootargs root=/dev/ram rw\0"                       \
     "rootargs=setenv rootpath /tftp/$(ipaddr)\0"                       \
     "nfsargs=setenv bootargs root=/dev/nfs rw "                                \
 #undef   CONFIG_WATCHDOG               /* watchdog disabled            */
 #undef   CONFIG_CAN_DRIVER             /* CAN Driver support disabled  */
 #undef   CONFIG_RTC_MPC8xx             /* internal RTC MPC8xx unused   */
-#define CONFIG_RTC_DS164x       1       /* RTC is a Dallas DS1646       */
+#define CONFIG_RTC_DS164x      1       /* RTC is a Dallas DS1646       */
 
 #define CONFIG_LOADS_ECHO      1       /* echo on for serial download  */
 #undef   CFG_LOADS_BAUD_CHANGE         /* don't allow baudrate change  */
 
-#define CONFIG_COMMANDS                ( CONFIG_CMD_DFL | \
+#define CONFIG_COMMANDS                ( CONFIG_CMD_DFL | \
                                  CFG_CMD_ASKENV | \
-                                 CFG_CMD_DATE   )
+                                 CFG_CMD_DATE   )
 
 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 #include <cmd_confdefs.h>
 /*
  * Miscellaneous configurable options
  */
-#define        CFG_LONGHELP                    /* undef to save memory         */
-#define        CFG_PROMPT     "LEOX_elpt860: " /* Monitor Command Prompt       */
+#define CFG_LONGHELP                   /* undef to save memory         */
+#define CFG_PROMPT     "LEOX_elpt860: " /* Monitor Command Prompt      */
 
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 #  define CFG_CBSIZE   1024            /* Console I/O Buffer Size      */
 #  define CFG_CBSIZE    256            /* Console I/O Buffer Size      */
 #endif
 
-#define        CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
-#define        CFG_MAXARGS       16            /* max number of command args   */
+#define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
+#define CFG_MAXARGS      16            /* max number of command args   */
 #define CFG_BARGSIZE     CFG_CBSIZE    /* Boot Argument Buffer Size    */
 
 #define CFG_MEMTEST_START      0x00400000      /* memtest works on     */
 #define CFG_MEMTEST_END                0x00C00000      /* 4 ... 12 MB in DRAM  */
 
-#define        CFG_LOAD_ADDR           0x00100000      /* default load address */
+#define CFG_LOAD_ADDR          0x00100000      /* default load address */
 
-#define        CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
+#define CFG_HZ         1000            /* decrementer freq: 1 ms ticks */
 
 /*
  * Environment Variables and Storages
  */
-#define CONFIG_ENV_OVERWRITE    1  /* Allow Overwrite of serial# & ethaddr */
+#define CONFIG_ENV_OVERWRITE   1  /* Allow Overwrite of serial# & ethaddr */
 
-#undef    CFG_ENV_IS_IN_NVRAM          /* Environment is in NVRAM       */
-#undef    CFG_ENV_IS_IN_EEPROM         /* Environment is in I2C EEPROM  */
-#define CFG_ENV_IS_IN_FLASH     1      /* Environment is in FLASH       */
+#undef   CFG_ENV_IS_IN_NVRAM          /* Environment is in NVRAM       */
+#undef   CFG_ENV_IS_IN_EEPROM         /* Environment is in I2C EEPROM  */
+#define CFG_ENV_IS_IN_FLASH    1      /* Environment is in FLASH       */
 
-#define CONFIG_BAUDRATE                9600   /* console baudrate = 9600 bps   */
+#define CONFIG_BAUDRATE                9600   /* console baudrate = 9600 bps   */
 #define CFG_BAUDRATE_TABLE     { 9600, 19200, 38400, 57600, 115200 }
 
-#define CONFIG_ETHADDR          00:01:77:00:60:40
-#define CONFIG_IPADDR           192.168.0.30
-#define CONFIG_NETMASK          255.255.255.0
+#define CONFIG_ETHADDR         00:01:77:00:60:40
+#define CONFIG_IPADDR          192.168.0.30
+#define CONFIG_NETMASK         255.255.255.0
 
-#define CONFIG_SERVERIP         192.168.0.1
-#define CONFIG_GATEWAYIP        192.168.0.1
+#define CONFIG_SERVERIP                192.168.0.1
+#define CONFIG_GATEWAYIP       192.168.0.1
 
 /*
  * Low Level Configuration Settings
  * Definitions for initial stack pointer and data area (in DPRAM)
  */
 #define CFG_INIT_RAM_ADDR      CFG_IMMR
-#define        CFG_INIT_RAM_END        0x2F00  /* End of used area in DPRAM    */
-#define        CFG_GBL_DATA_SIZE       64  /* size in bytes reserved for initial data */
+#define CFG_INIT_RAM_END       0x2F00  /* End of used area in DPRAM    */
+#define CFG_GBL_DATA_SIZE      64  /* size in bytes reserved for initial data */
 #define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
-#define        CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
+#define CFG_INIT_SP_OFFSET     CFG_GBL_DATA_OFFSET
 
 /*-----------------------------------------------------------------------
  * Start addresses for the final memory configuration
  * (Set up by the startup code)
  * Please note that CFG_SDRAM_BASE _must_ start at 0
  */
-#define        CFG_SDRAM_BASE          0x00000000
+#define CFG_SDRAM_BASE         0x00000000
 #define CFG_FLASH_BASE         0x02000000
-#define CFG_NVRAM_BASE          0x03000000
+#define CFG_NVRAM_BASE         0x03000000
 
 #if defined(CFG_ENV_IS_IN_FLASH)
 #  if defined(DEBUG)
 #endif
 
 #define CFG_MONITOR_BASE       CFG_FLASH_BASE
-#define        CFG_MALLOC_LEN          (128 << 10)  /* Reserve 128 kB for malloc() */
+#define CFG_MALLOC_LEN         (128 << 10)  /* Reserve 128 kB for malloc() */
 
 /*
  * For booting Linux, the board info and command line data
  * have to be in the first 8 MB of memory, since this is
  * the maximum mapped by the Linux kernel during initialization.
  */
-#define        CFG_BOOTMAPSZ           (8 << 20)    /* Initial Memory map for Linux */
+#define CFG_BOOTMAPSZ          (8 << 20)    /* Initial Memory map for Linux */
 
 /*-----------------------------------------------------------------------
  * FLASH organization
  */
-#define CFG_MAX_FLASH_BANKS    1       /* max number of memory banks        */
+#define CFG_MAX_FLASH_BANKS    1       /* max number of memory banks        */
 #define CFG_MAX_FLASH_SECT     8       /* max number of sectors on one chip */
 
 #define CFG_FLASH_ERASE_TOUT   120000  /* Timeout for Flash Erase (in ms)   */
 #define CFG_FLASH_WRITE_TOUT   500     /* Timeout for Flash Write (in ms)   */
 
 #if defined(CFG_ENV_IS_IN_FLASH)
-#  define CFG_ENV_OFFSET        0x10000        /* Offset   of Environment Sector    */
-#  define CFG_ENV_SIZE          0x10000 /* Total Size of Environment Sector  */
+#  define CFG_ENV_OFFSET       0x10000 /* Offset   of Environment Sector    */
+#  define CFG_ENV_SIZE         0x10000 /* Total Size of Environment Sector  */
 #endif
 
 /*-----------------------------------------------------------------------
  * NVRAM organization
  */
-#define CFG_NVRAM_BASE_ADDR     CFG_NVRAM_BASE /* Base address of NVRAM area */
-#define CFG_NVRAM_SIZE          ((128*1024)-8) /* clock regs resident in the */
+#define CFG_NVRAM_BASE_ADDR    CFG_NVRAM_BASE /* Base address of NVRAM area */
+#define CFG_NVRAM_SIZE         ((128*1024)-8) /* clock regs resident in the */
                                               /*   8 top NVRAM locations    */
 
 #if defined(CFG_ENV_IS_IN_NVRAM)
-#  define CFG_ENV_ADDR          CFG_NVRAM_BASE /* Base address of NVRAM area */
-#  define CFG_ENV_SIZE          0x4000 /* Total Size of Environment Sector  */
+#  define CFG_ENV_ADDR         CFG_NVRAM_BASE /* Base address of NVRAM area */
+#  define CFG_ENV_SIZE         0x4000  /* Total Size of Environment Sector  */
 #endif
 
 /*-----------------------------------------------------------------------
  * Cache Configuration
  */
-#define CFG_CACHELINE_SIZE     16      /* For all MPC8xx CPUs               */
+#define CFG_CACHELINE_SIZE     16      /* For all MPC8xx CPUs               */
 
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
-#  define CFG_CACHELINE_SHIFT   4      /* log base 2 of the above value     */
+#  define CFG_CACHELINE_SHIFT   4      /* log base 2 of the above value     */
 #endif
 
 /*-----------------------------------------------------------------------
  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
  */
 #if defined(CONFIG_WATCHDOG)
-#  define CFG_SYPCR    (SYPCR_SWTC | SYPCR_BMT  | SYPCR_BME | SYPCR_SWF | \
+#  define CFG_SYPCR    (SYPCR_SWTC | SYPCR_BMT  | SYPCR_BME | SYPCR_SWF | \
                         SYPCR_SWE  | SYPCR_SWRI | SYPCR_SWP)
 #else
-#  define CFG_SYPCR    (SYPCR_SWTC | SYPCR_BMT  | SYPCR_BME | SYPCR_SWF | \
+#  define CFG_SYPCR    (SYPCR_SWTC | SYPCR_BMT  | SYPCR_BME | SYPCR_SWF | \
                                                   SYPCR_SWP)
 #endif
 
  * BR0 and OR0 (FLASH)
  */
 
-#define FLASH_BASE0_PRELIM     CFG_FLASH_BASE  /* FLASH bank #0          */
+#define FLASH_BASE0_PRELIM     CFG_FLASH_BASE  /* FLASH bank #0          */
 
 /* used to re-map FLASH both when starting from SRAM or FLASH:
  * restrict access enough to keep SRAM working (if any)
  * BR1 and OR1 (SDRAM)
  *
  */
-#define SDRAM_BASE1_PRELIM     CFG_SDRAM_BASE  /* SDRAM bank #0        */
-#define        SDRAM_MAX_SIZE          0x02000000      /* 32 MB MAX for CS1    */
+#define SDRAM_BASE1_PRELIM     CFG_SDRAM_BASE  /* SDRAM bank #0        */
+#define SDRAM_MAX_SIZE         0x02000000      /* 32 MB MAX for CS1    */
 
-/* SDRAM timing:                                                        */
+/* SDRAM timing:                                                       */
 #define CFG_OR_TIMING_SDRAM    0x00000000
 
 #define CFG_OR1_PRELIM ((2 * CFG_PRELIM_OR_AM) | CFG_OR_TIMING_SDRAM )
  * BR2 and OR2 (NVRAM)
  *
  */
-#define NVRAM_BASE1_PRELIM     CFG_NVRAM_BASE  /* NVRAM bank #0        */
-#define        NVRAM_MAX_SIZE          0x00020000      /* 128 KB MAX for CS2   */
+#define NVRAM_BASE1_PRELIM     CFG_NVRAM_BASE  /* NVRAM bank #0        */
+#define NVRAM_MAX_SIZE         0x00020000      /* 128 KB MAX for CS2   */
 
-#define CFG_OR2_PRELIM         0xFFF80160
+#define CFG_OR2_PRELIM         0xFFF80160
 #define CFG_BR2_PRELIM ((NVRAM_BASE1_PRELIM & BR_BA_MSK) | BR_PS_8 | BR_V )
 
 /*
  */
 
 /* periodic timer for refresh */
-#define CFG_MAMR_PTA           97     /* start with divider for 100 MHz */
+#define CFG_MAMR_PTA           97     /* start with divider for 100 MHz */
 
 /* refresh rate 15.6 us (= 64 ms / 4K = 62.4 / quad bursts) for <= 128 MBit */
 #define CFG_MPTPR_2BK_4K       MPTPR_PTP_DIV16   /* setting for 2 banks */
-#define CFG_MPTPR_1BK_4K       MPTPR_PTP_DIV32   /* setting for 1 bank  */
+#define CFG_MPTPR_1BK_4K       MPTPR_PTP_DIV32   /* setting for 1 bank  */
 
-/* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit  */
-#define CFG_MPTPR_2BK_8K       MPTPR_PTP_DIV8    /* setting for 2 banks */
-#define CFG_MPTPR_1BK_8K       MPTPR_PTP_DIV16   /* setting for 1 bank  */
+/* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
+#define CFG_MPTPR_2BK_8K       MPTPR_PTP_DIV8    /* setting for 2 banks */
+#define CFG_MPTPR_1BK_8K       MPTPR_PTP_DIV16   /* setting for 1 bank  */
 
 /*
  * MAMR settings for SDRAM
 /*
  * Boot Flags
  */
-#define        BOOTFLAG_COLD   0x01             /* Normal Power-On: Boot from FLASH */
-#define BOOTFLAG_WARM  0x02             /* Software reboot                  */
+#define BOOTFLAG_COLD  0x01             /* Normal Power-On: Boot from FLASH */
+#define BOOTFLAG_WARM  0x02             /* Software reboot                  */
 
 
 #endif /* __CONFIG_H */
index 539716f2c57984fdd681d005d590a1d5fa8dc5a2..1643dee4c94ee1bd9bc90746cb7573a3bae63a9f 100644 (file)
@@ -37,7 +37,7 @@
 #define CONFIG_4xx             1       /* ...member of PPC4xx family   */
 #define CONFIG_ERIC            1       /* ...on a ERIC board   */
 
-#define        CONFIG_BOARD_PRE_INIT   1       /* run board_pre_init() */
+#define        CONFIG_BOARD_EARLY_INIT_F 1     /* run board_early_init_f() */
 
 #define CONFIG_SYS_CLK_FREQ    33333333 /* external frequency to pll   */
 
index af5122f6f0052364a44a5a47135e0c25c2befed5..9baf252f6115337145a78118c6261e7736fd3504 100644 (file)
@@ -51,7 +51,7 @@
 
 /* which initialization functions to call for this board */
 #define CONFIG_MISC_INIT_R     1
-#define CONFIG_BOARD_PRE_INIT  1
+#define CONFIG_BOARD_EARLY_INIT_F 1
 
 #ifndef CONFIG_EVB64260_750CX
 #define CFG_BOARD_NAME         "EVB64260"
index 4e7051947cd313f9a38b39e68880faf549c1d230..d85be424a2aeeb19978e2fc7dc8d271fdc794004 100644 (file)
@@ -1,5 +1,5 @@
 /*
- * (C) Copyright 2000
+ * (C) Copyright 2000-2004
  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
  *
  * See file CREDITS for list of people who contributed to this
@@ -37,7 +37,7 @@
 #define CONFIG_4xx             1       /* ...member of PPC4xx family   */
 #define CONFIG_EXBITGEN                1       /* on a Exbit Generic board     */
 
-#define CONFIG_BOARD_PRE_INIT  1       /* Call board_pre_init          */
+#define CONFIG_BOARD_EARLY_INIT_F 1    /* Call board_early_init_f      */
 
 #define CONFIG_SYS_CLK_FREQ     25000000 /* external frequency to pll   */
 
index e4dbc7abfb60c18d74a168115163533e624d887e..ff0d8d08c1c82c6fbcc90e5bddce135ae3abf923 100644 (file)
  */
 
 #define CONFIG_405EP           1       /* This is a PPC405 CPU         */
-#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
-#define CONFIG_HUB405          1       /* ...on a ASH405 board         */
+#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
+#define CONFIG_HUB405          1       /* ...on a ASH405 board         */
 
-#define CONFIG_BOARD_PRE_INIT   1       /* call board_pre_init()        */
-#define CONFIG_MISC_INIT_R      1       /* call misc_init_r()           */
+#define CONFIG_BOARD_EARLY_INIT_F 1    /* call board_early_init_f()    */
+#define CONFIG_MISC_INIT_R     1       /* call misc_init_r()           */
 
-#define CONFIG_SYS_CLK_FREQ     33333334 /* external frequency to pll   */
+#define CONFIG_SYS_CLK_FREQ    33333334 /* external frequency to pll   */
 
 #define CONFIG_BAUDRATE                9600
 #define CONFIG_BOOTDELAY       3       /* autoboot after 3 seconds     */
@@ -60,7 +60,7 @@
 #define CFG_LOADS_BAUD_CHANGE  1       /* allow baudrate change        */
 
 #define CONFIG_MII             1       /* MII PHY management           */
-#define        CONFIG_PHY_ADDR         0       /* PHY address                  */
+#define CONFIG_PHY_ADDR                0       /* PHY address                  */
 
 #define CONFIG_COMMANDS              ( CONFIG_CMD_DFL  | \
                                CFG_CMD_DHCP    | \
                                CFG_CMD_I2C     | \
                                CFG_CMD_MII     | \
                                CFG_CMD_PING    | \
-                               CFG_CMD_EEPROM  )
+                               CFG_CMD_EEPROM  )
 
 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 #include <cmd_confdefs.h>
 
-#undef  CONFIG_WATCHDOG                        /* watchdog disabled            */
+#undef CONFIG_WATCHDOG                 /* watchdog disabled            */
 
-#define        CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
+#define CONFIG_SDRAM_BANK0     1       /* init onboard SDRAM bank 0    */
 
 /*
  * Miscellaneous configurable options
 
 #undef CFG_HUSH_PARSER                 /* use "hush" command parser    */
 #ifdef CFG_HUSH_PARSER
-#define        CFG_PROMPT_HUSH_PS2     "> "
+#define CFG_PROMPT_HUSH_PS2    "> "
 #endif
 
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
-#define        CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     1024            /* Console I/O Buffer Size      */
 #else
-#define        CFG_CBSIZE      256             /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     256             /* Console I/O Buffer Size      */
 #endif
 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 #define CFG_MAXARGS    16              /* max number of command args   */
 #define CFG_BARGSIZE   CFG_CBSIZE      /* Boot Argument Buffer Size    */
 
-#define CFG_DEVICE_NULLDEV      1       /* include nulldev device       */
+#define CFG_DEVICE_NULLDEV     1       /* include nulldev device       */
 
-#define CFG_CONSOLE_INFO_QUIET  1       /* don't print console @ startup*/
+#define CFG_CONSOLE_INFO_QUIET 1       /* don't print console @ startup*/
 
 #define CFG_MEMTEST_START      0x0400000       /* memtest works on     */
 #define CFG_MEMTEST_END                0x0C00000       /* 4 ... 12 MB in DRAM  */
 
-#undef  CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
-#define CFG_IGNORE_405_UART_ERRATA_59   /* ignore ppc405gp errata #59   */
-#define CFG_BASE_BAUD       691200
-#undef  CONFIG_UART1_CONSOLE            /* define for uart1 as console  */
+#undef CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
+#define CFG_IGNORE_405_UART_ERRATA_59  /* ignore ppc405gp errata #59   */
+#define CFG_BASE_BAUD      691200
+#undef CONFIG_UART1_CONSOLE            /* define for uart1 as console  */
 
 /* The following table includes the supported baudrates */
-#define CFG_BAUDRATE_TABLE      \
+#define CFG_BAUDRATE_TABLE     \
        { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
         57600, 115200, 230400, 460800, 921600 }
 
 #define CFG_LOAD_ADDR  0x100000        /* default load address */
 #define CFG_EXTBDINFO  1               /* To use extended board_into (bd_t) */
 
-#define        CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
+#define CFG_HZ         1000            /* decrementer freq: 1 ms ticks */
 
 #define CONFIG_ZERO_BOOTDELAY_CHECK    /* check for keypress on bootdelay==0 */
 
-#define CONFIG_VERSION_VARIABLE        1       /* include version env variable */
+#define CONFIG_VERSION_VARIABLE 1      /* include version env variable */
 
-#define CFG_RX_ETH_BUFFER      16      /* use 16 rx buffer on 405 emac */
+#define CFG_RX_ETH_BUFFER      16      /* use 16 rx buffer on 405 emac */
 
 /*-----------------------------------------------------------------------
  * NAND-FLASH stuff
 #define ADDR_PAGE 2
 #define ADDR_COLUMN_PAGE 3
 
-#define NAND_ChipID_UNKNOWN    0x00
+#define NAND_ChipID_UNKNOWN    0x00
 #define NAND_MAX_FLOORS 1
 #define NAND_MAX_CHIPS 1
 
-#define CFG_NAND_CE  (0x80000000 >> 1)  /* our CE is GPIO1 */
-#define CFG_NAND_CLE (0x80000000 >> 2)  /* our CLE is GPIO2 */
-#define CFG_NAND_ALE (0x80000000 >> 3)  /* our ALE is GPIO3 */
-#define CFG_NAND_RDY (0x80000000 >> 4)  /* our RDY is GPIO4 */
+#define CFG_NAND_CE  (0x80000000 >> 1) /* our CE is GPIO1 */
+#define CFG_NAND_CLE (0x80000000 >> 2) /* our CLE is GPIO2 */
+#define CFG_NAND_ALE (0x80000000 >> 3) /* our ALE is GPIO3 */
+#define CFG_NAND_RDY (0x80000000 >> 4) /* our RDY is GPIO4 */
 
 #define NAND_DISABLE_CE(nand) do { out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND_CE);} while(0)
 #define NAND_ENABLE_CE(nand) do { out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND_CE);} while(0)
  * PCI stuff
  *-----------------------------------------------------------------------
  */
-#define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
-#define PCI_HOST_FORCE  1               /* configure as pci host        */
-#define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
-
-#undef  CONFIG_PCI                     /* include pci support          */
-#define CONFIG_PCI_HOST        PCI_HOST_HOST   /* select pci host function     */
-#undef  CONFIG_PCI_PNP                 /* do pci plug-and-play         */
-                                       /* resource configuration       */
-
-#undef  CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
-
-#define CFG_PCI_SUBSYS_VENDORID 0x12FE  /* PCI Vendor ID: esd gmbh      */
-#define CFG_PCI_SUBSYS_DEVICEID 0x0405  /* PCI Device ID: CPCI-405      */
-#define CFG_PCI_CLASSCODE       0x0b20  /* PCI Class Code: Processor/PPC*/
-#define CFG_PCI_PTM1LA  0x00000000      /* point to sdram               */
-#define CFG_PCI_PTM1MS  0xfc000001      /* 64MB, enable hard-wired to 1 */
-#define CFG_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
-#define CFG_PCI_PTM2LA  0xffc00000      /* point to flash               */
-#define CFG_PCI_PTM2MS  0xffc00001      /* 4MB, enable                  */
-#define CFG_PCI_PTM2PCI 0x04000000      /* Host: use this pci address   */
+#define PCI_HOST_ADAPTER 0             /* configure as pci adapter     */
+#define PCI_HOST_FORCE 1               /* configure as pci host        */
+#define PCI_HOST_AUTO  2               /* detected via arbiter enable  */
+
+#undef CONFIG_PCI                      /* include pci support          */
+#define CONFIG_PCI_HOST PCI_HOST_HOST  /* select pci host function     */
+#undef CONFIG_PCI_PNP                  /* do pci plug-and-play         */
+                                       /* resource configuration       */
+
+#undef CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
+
+#define CFG_PCI_SUBSYS_VENDORID 0x12FE /* PCI Vendor ID: esd gmbh      */
+#define CFG_PCI_SUBSYS_DEVICEID 0x0405 /* PCI Device ID: CPCI-405      */
+#define CFG_PCI_CLASSCODE      0x0b20  /* PCI Class Code: Processor/PPC*/
+#define CFG_PCI_PTM1LA 0x00000000      /* point to sdram               */
+#define CFG_PCI_PTM1MS 0xfc000001      /* 64MB, enable hard-wired to 1 */
+#define CFG_PCI_PTM1PCI 0x00000000     /* Host: use this pci address   */
+#define CFG_PCI_PTM2LA 0xffc00000      /* point to flash               */
+#define CFG_PCI_PTM2MS 0xffc00001      /* 4MB, enable                  */
+#define CFG_PCI_PTM2PCI 0x04000000     /* Host: use this pci address   */
 
 /*-----------------------------------------------------------------------
  * Start addresses for the final memory configuration
 #define CFG_FLASH_ERASE_TOUT   120000  /* Timeout for Flash Erase (in ms)      */
 #define CFG_FLASH_WRITE_TOUT   1000    /* Timeout for Flash Write (in ms)      */
 
-#define CFG_FLASH_WORD_SIZE     unsigned short  /* flash word size (width)      */
-#define CFG_FLASH_ADDR0         0x5555  /* 1st address for flash config cycles  */
-#define CFG_FLASH_ADDR1         0x2AAA  /* 2nd address for flash config cycles  */
+#define CFG_FLASH_WORD_SIZE    unsigned short  /* flash word size (width)      */
+#define CFG_FLASH_ADDR0                0x5555  /* 1st address for flash config cycles  */
+#define CFG_FLASH_ADDR1                0x2AAA  /* 2nd address for flash config cycles  */
 /*
  * The following defines are added for buggy IOP480 byte interface.
  * All other boards should use the standard values (CPCI405 etc.)
  */
-#define CFG_FLASH_READ0         0x0000  /* 0 is standard                        */
-#define CFG_FLASH_READ1         0x0001  /* 1 is standard                        */
-#define CFG_FLASH_READ2         0x0002  /* 2 is standard                        */
+#define CFG_FLASH_READ0                0x0000  /* 0 is standard                        */
+#define CFG_FLASH_READ1                0x0001  /* 1 is standard                        */
+#define CFG_FLASH_READ2                0x0002  /* 2 is standard                        */
 
-#define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
+#define CFG_FLASH_EMPTY_INFO           /* print 'E' for empty sector on flinfo */
 
 #if 0 /* test-only */
-#define CFG_JFFS2_FIRST_BANK    0           /* use for JFFS2 */
-#define CFG_JFFS2_NUM_BANKS     1           /* ! second bank contains U-Boot */
+#define CFG_JFFS2_FIRST_BANK   0           /* use for JFFS2 */
+#define CFG_JFFS2_NUM_BANKS    1           /* ! second bank contains U-Boot */
 #endif
 
 /*-----------------------------------------------------------------------
  * Environment Variable setup
  */
-#define CFG_ENV_IS_IN_EEPROM    1       /* use EEPROM for environment vars */
-#define CFG_ENV_OFFSET          0x100   /* environment starts at the beginning of the EEPROM */
-#define CFG_ENV_SIZE            0x700   /* 2048 bytes may be used for env vars*/
+#define CFG_ENV_IS_IN_EEPROM   1       /* use EEPROM for environment vars */
+#define CFG_ENV_OFFSET         0x100   /* environment starts at the beginning of the EEPROM */
+#define CFG_ENV_SIZE           0x700   /* 2048 bytes may be used for env vars*/
                                   /* total size of a CAT24WC16 is 2048 bytes */
 
 #define CFG_NVRAM_BASE_ADDR    0xF0000500              /* NVRAM base address   */
-#define CFG_NVRAM_SIZE         242                     /* NVRAM size           */
+#define CFG_NVRAM_SIZE         242                     /* NVRAM size           */
 
 /*-----------------------------------------------------------------------
  * I2C EEPROM (CAT24WC16) for environment
 #define CFG_I2C_SLAVE          0x7F
 
 #define CFG_I2C_EEPROM_ADDR    0x50    /* EEPROM CAT28WC08             */
-#define CFG_I2C_EEPROM_ADDR_LEN        1       /* Bytes of address             */
-/* mask of address bits that overflow into the "EEPROM chip address"    */
+#define CFG_I2C_EEPROM_ADDR_LEN 1      /* Bytes of address             */
+/* mask of address bits that overflow into the "EEPROM chip address"   */
 #define CFG_I2C_EEPROM_ADDR_OVERFLOW   0x07
 #define CFG_EEPROM_PAGE_WRITE_BITS 4   /* The Catalyst CAT24WC08 has   */
                                        /* 16 byte page write mode using*/
-                                       /* last 4 bits of the address   */
+                                       /* last 4 bits of the address   */
 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS 10   /* and takes up to 10 msec */
 #define CFG_EEPROM_PAGE_WRITE_ENABLE
 
 /*-----------------------------------------------------------------------
  * Cache Configuration
  */
-#define CFG_DCACHE_SIZE                16384   /* For IBM 405 CPUs, older 405 ppc's    */
-                                       /* have only 8kB, 16kB is save here     */
+#define CFG_DCACHE_SIZE                16384   /* For IBM 405 CPUs, older 405 ppc's    */
+                                       /* have only 8kB, 16kB is save here     */
 #define CFG_CACHELINE_SIZE     32      /* ...                  */
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 #define CFG_CACHELINE_SHIFT    5       /* log base 2 of the above value        */
  * External Bus Controller (EBC) Setup
  */
 
-/* Memory Bank 0 (Flash Bank 0, NOR-FLASH) initialization                       */
-#define CFG_EBC_PB0AP           0x92015480
-/*#define CFG_EBC_PB0AP           0x08055880  /XXX* TWT=16,CSN=1,OEN=1,WBN=1,WBF=1,TH=4,SOR=1 */
-#define CFG_EBC_PB0CR           0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
+/* Memory Bank 0 (Flash Bank 0, NOR-FLASH) initialization                      */
+#define CFG_EBC_PB0AP          0x92015480
+/*#define CFG_EBC_PB0AP                  0x08055880  /XXX* TWT=16,CSN=1,OEN=1,WBN=1,WBF=1,TH=4,SOR=1 */
+#define CFG_EBC_PB0CR          0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
 
-/* Memory Bank 1 (Flash Bank 1, NAND-FLASH) initialization                      */
-#define CFG_EBC_PB1AP           0x92015480
-#define CFG_EBC_PB1CR           0xF4018000  /* BAS=0xF40,BS=1MB,BU=R/W,BW=8bit  */
+/* Memory Bank 1 (Flash Bank 1, NAND-FLASH) initialization                     */
+#define CFG_EBC_PB1AP          0x92015480
+#define CFG_EBC_PB1CR          0xF4018000  /* BAS=0xF40,BS=1MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 2 (8 Bit Peripheral: UART) initialization                        */
+/* Memory Bank 2 (8 Bit Peripheral: UART) initialization                       */
 #if 0
-#define CFG_EBC_PB2AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
-#define CFG_EBC_PB2CR           0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
+#define CFG_EBC_PB2AP          0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
+#define CFG_EBC_PB2CR          0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
 #else
-#define CFG_EBC_PB2AP           0x92015480
-#define CFG_EBC_PB2CR           0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
+#define CFG_EBC_PB2AP          0x92015480
+#define CFG_EBC_PB2CR          0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
 #endif
 
-#define DUART0_BA       0xF0000000          /* DUART Base Address               */
-#define DUART1_BA       0xF0000008          /* DUART Base Address               */
-#define DUART2_BA       0xF0000010          /* DUART Base Address               */
-#define DUART3_BA       0xF0000018          /* DUART Base Address               */
-#define CFG_NAND_BASE   0xF4000000
+#define DUART0_BA      0xF0000000          /* DUART Base Address               */
+#define DUART1_BA      0xF0000008          /* DUART Base Address               */
+#define DUART2_BA      0xF0000010          /* DUART Base Address               */
+#define DUART3_BA      0xF0000018          /* DUART Base Address               */
+#define CFG_NAND_BASE  0xF4000000
 
 /*-----------------------------------------------------------------------
  * FPGA stuff
  */
-#define CFG_FPGA_SPARTAN2       1           /* using Xilinx Spartan 2 now    */
-#define CFG_FPGA_MAX_SIZE       128*1024    /* 128kByte is enough for XC2S50E*/
+#define CFG_FPGA_SPARTAN2      1           /* using Xilinx Spartan 2 now    */
+#define CFG_FPGA_MAX_SIZE      128*1024    /* 128kByte is enough for XC2S50E*/
 
 /* FPGA program pin configuration */
-#define CFG_FPGA_PRG            0x04000000  /* FPGA program pin (ppc output) */
-#define CFG_FPGA_CLK            0x02000000  /* FPGA clk pin (ppc output)     */
-#define CFG_FPGA_DATA           0x01000000  /* FPGA data pin (ppc output)    */
-#define CFG_FPGA_INIT           0x00010000  /* FPGA init pin (ppc input)     */
-#define CFG_FPGA_DONE           0x00008000  /* FPGA done pin (ppc input)     */
+#define CFG_FPGA_PRG           0x04000000  /* FPGA program pin (ppc output) */
+#define CFG_FPGA_CLK           0x02000000  /* FPGA clk pin (ppc output)     */
+#define CFG_FPGA_DATA          0x01000000  /* FPGA data pin (ppc output)    */
+#define CFG_FPGA_INIT          0x00010000  /* FPGA init pin (ppc input)     */
+#define CFG_FPGA_DONE          0x00008000  /* FPGA done pin (ppc input)     */
 
 /*-----------------------------------------------------------------------
  * Definitions for initial stack pointer and data area (in data cache)
  */
 /* use on chip memory ( OCM ) for temperary stack until sdram is tested */
-#define CFG_TEMP_STACK_OCM        1
+#define CFG_TEMP_STACK_OCM       1
 
 /* On Chip Memory location */
 #define CFG_OCM_DATA_ADDR      0xF8000000
 
 #define CFG_GBL_DATA_SIZE      128  /* size in bytes reserved for initial data */
 #define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
-#define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
+#define CFG_INIT_SP_OFFSET     CFG_GBL_DATA_OFFSET
 
 /*-----------------------------------------------------------------------
  * Definitions for GPIO setup (PPC405EP specific)
  *
- * GPIO0[0]     - External Bus Controller BLAST output
- * GPIO0[1-9]   - Instruction trace outputs -> GPIO
+ * GPIO0[0]    - External Bus Controller BLAST output
+ * GPIO0[1-9]  - Instruction trace outputs -> GPIO
  * GPIO0[10-13] - External Bus Controller CS_1 - CS_4 outputs
  * GPIO0[14-16] - External Bus Controller ABUS3-ABUS5 outputs -> GPIO
  * GPIO0[17-23] - External Interrupts IRQ0 - IRQ6 inputs
  * GPIO0[28-29] - UART1 data signal input/output
  * GPIO0[30-31] - EMAC0 and EMAC1 reject packet inputs
  */
-#define CFG_GPIO0_OSRH          0x40000550
-#define CFG_GPIO0_OSRL          0x00000110
-#define CFG_GPIO0_ISR1H         0x00000000
-#define CFG_GPIO0_ISR1L         0x15555445
-#define CFG_GPIO0_TSRH          0x00000000
-#define CFG_GPIO0_TSRL          0x00000000
-#define CFG_GPIO0_TCR           0xF7FE0014
+#define CFG_GPIO0_OSRH         0x40000550
+#define CFG_GPIO0_OSRL         0x00000110
+#define CFG_GPIO0_ISR1H                0x00000000
+#define CFG_GPIO0_ISR1L                0x15555445
+#define CFG_GPIO0_TSRH         0x00000000
+#define CFG_GPIO0_TSRL         0x00000000
+#define CFG_GPIO0_TCR          0xF7FE0014
 
-#define CFG_DUART_RST           (0x80000000 >> 14)
+#define CFG_DUART_RST          (0x80000000 >> 14)
 
 /*
  * Internal Definitions
  * This value will be set if iic boot eprom is disabled.
  */
 #if 0
-#define PLLMR0_DEFAULT   PLLMR0_266_133_66_33
-#define PLLMR1_DEFAULT   PLLMR1_266_133_66_33
+#define PLLMR0_DEFAULT  PLLMR0_266_133_66_33
+#define PLLMR1_DEFAULT  PLLMR1_266_133_66_33
 #endif
 #if 0
-#define PLLMR0_DEFAULT   PLLMR0_200_100_50_33
-#define PLLMR1_DEFAULT   PLLMR1_200_100_50_33
+#define PLLMR0_DEFAULT  PLLMR0_200_100_50_33
+#define PLLMR1_DEFAULT  PLLMR1_200_100_50_33
 #endif
 #if 1
-#define PLLMR0_DEFAULT   PLLMR0_133_66_66_33
-#define PLLMR1_DEFAULT   PLLMR1_133_66_66_33
+#define PLLMR0_DEFAULT  PLLMR0_133_66_66_33
+#define PLLMR1_DEFAULT  PLLMR1_133_66_66_33
 #endif
 
 #endif /* __CONFIG_H */
index 6dedbd77706101a361925039939c768ef8e420e9..fd15b85c226a7472e30338acb332c4a1143aeaf8 100644 (file)
@@ -66,7 +66,7 @@
 #define CONFIG_PREBOOT "echo;echo Type \"run flash_nfs\" to mount root filesystem over NFS;echo"
 
 /* using this define saves us updating another source file */
-#define CONFIG_BOARD_PRE_INIT  1
+#define CONFIG_BOARD_EARLY_INIT_F 1
 
 #undef CONFIG_BOOTARGS
 /* #define CONFIG_BOOTCOMMAND                                                  \
index 649096274f39078dbcf853feb8ed0646b7cf1a03..47f69a248d5aeaef5b82581e000619f2d41fdc37 100644 (file)
@@ -1,5 +1,5 @@
 /*
- * (C) Copyright 2000
+ * (C) Copyright 2000-2004
  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
  *
  * See file CREDITS for list of people who contributed to this
@@ -35,7 +35,7 @@
 
 #define CONFIG_MPC860          1       /* This is a MPC860 CPU         */
 #define CONFIG_IP860           1       /* ...on a IP860 board          */
-#define CONFIG_BOARD_PRE_INIT  1           /* Call board_pre_init      */
+#define CONFIG_BOARD_EARLY_INIT_F 1    /* Call board_early_init_f      */
 
 #define        CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
 #define CONFIG_BAUDRATE                9600
index e36341fd1e10e3d7945721bf98bf0944cc9598ba..f942e9554941531869303190e7ec554fee217825 100644 (file)
@@ -18,7 +18,7 @@
  *
  * This program is distributed in the hope that it will be useful,
  * but WITHOUT ANY WARRANTY; without even the implied warranty of
- * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.         See the
  * GNU General Public License for more details.
  *
  * You should have received a copy of the GNU General Public License
  * (easy to change)
  */
 #define CONFIG_MPC823          1       /* This is a MPC823 CPU         */
-#define CONFIG_MHPC            1       /* on a miniHiPerCam            */
-#define CONFIG_BOARD_PRE_INIT   1       /* do special hardware init.    */
-#define CONFIG_MISC_INIT_R      1
+#define CONFIG_MHPC            1       /* on a miniHiPerCam            */
+#define CONFIG_BOARD_EARLY_INIT_F 1    /* do special hardware init.    */
+#define CONFIG_MISC_INIT_R     1
 
 #define CONFIG_8xx_GCLK_FREQ   MPC8XX_SPEED
 #undef CONFIG_8xx_CONS_SMC1
-#define        CONFIG_8xx_CONS_SMC2    1       /* Console is on SMC2           */
+#define CONFIG_8xx_CONS_SMC2   1       /* Console is on SMC2           */
 #undef CONFIG_8xx_CONS_NONE
 #define CONFIG_BAUDRATE                9600
 #define CONFIG_BOOTDELAY       5       /* autoboot after 5 seconds     */
 
-#define        CONFIG_CLOCKS_IN_MHZ    1       /* clocks passsed to Linux in MHz */
+#define CONFIG_CLOCKS_IN_MHZ   1       /* clocks passsed to Linux in MHz */
 
-#define CONFIG_ENV_OVERWRITE    1
-#define CONFIG_ETHADDR          00:00:5b:ee:de:ad
+#define CONFIG_ENV_OVERWRITE   1
+#define CONFIG_ETHADDR         00:00:5b:ee:de:ad
 
-#undef  CONFIG_BOOTARGS
+#undef CONFIG_BOOTARGS
 #define CONFIG_BOOTCOMMAND     \
        "bootp;"                                                                \
        "setenv bootargs root=/dev/nfs rw nfsroot=$(serverip):$(rootpath) "     \
 #undef CFG_LOADS_BAUD_CHANGE           /* don't allow baudrate change  */
 
 #undef CONFIG_WATCHDOG                 /* watchdog disabled            */
-#define        CONFIG_RTC_MPC8xx               /* use internal RTC of MPC8xx   */
+#define CONFIG_RTC_MPC8xx              /* use internal RTC of MPC8xx   */
 
-#undef  CONFIG_UCODE_PATCH
+#undef CONFIG_UCODE_PATCH
 
 /* enable I2C and select the hardware/software driver */
-#undef  CONFIG_HARD_I2C                        /* I2C with hardware support    */
+#undef CONFIG_HARD_I2C                 /* I2C with hardware support    */
 #define CONFIG_SOFT_I2C                1       /* I2C bit-banged               */
 /*
  * Software (bit-bang) I2C driver configuration
 #define I2C_TRISTATE   (immr->im_cpm.cp_pbdir &= ~PB_SDA)
 #define I2C_READ       ((immr->im_cpm.cp_pbdat & PB_SDA) != 0)
 #define I2C_SDA(bit)   if(bit) immr->im_cpm.cp_pbdat |=  PB_SDA; \
-                       else    immr->im_cpm.cp_pbdat &= ~PB_SDA
+                       else    immr->im_cpm.cp_pbdat &= ~PB_SDA
 #define I2C_SCL(bit)   if(bit) immr->im_cpm.cp_pbdat |=  PB_SCL; \
-                       else    immr->im_cpm.cp_pbdat &= ~PB_SCL
+                       else    immr->im_cpm.cp_pbdat &= ~PB_SCL
 #define I2C_DELAY      udelay(5)       /* 1/4 I2C clock duration */
 
-#define CFG_I2C_SPEED                   50000
-#define CFG_I2C_SLAVE                   0xFE
-#define CFG_I2C_EEPROM_ADDR             0x50    /* EEPROM X24C04               */
-#define CFG_I2C_EEPROM_ADDR_LEN         1       /* bytes of address            */
-/* mask of address bits that overflow into the "EEPROM chip address"    */
-#define CFG_I2C_EEPROM_ADDR_OVERFLOW    0x07
-#define CFG_EEPROM_PAGE_WRITE_BITS      3
-#define CFG_EEPROM_PAGE_WRITE_DELAY_MS  10
-
-#define LCD_VIDEO_ADDR          (SDRAM_MAX_SIZE-SDRAM_RES_SIZE)
-#define LCD_VIDEO_SIZE          SDRAM_RES_SIZE  /* 2MB */
-#define LCD_VIDEO_COLS          640
-#define LCD_VIDEO_ROWS          480
-#define LCD_VIDEO_FG            255
-#define LCD_VIDEO_BG            0
-
-#undef  CONFIG_VIDEO                            /* test only ! s.a devices.c and 8xx */
-#define CONFIG_CFB_CONSOLE                      /* framebuffer console with std input */
+#define CFG_I2C_SPEED                  50000
+#define CFG_I2C_SLAVE                  0xFE
+#define CFG_I2C_EEPROM_ADDR            0x50    /* EEPROM X24C04                */
+#define CFG_I2C_EEPROM_ADDR_LEN                1       /* bytes of address             */
+/* mask of address bits that overflow into the "EEPROM chip address"   */
+#define CFG_I2C_EEPROM_ADDR_OVERFLOW   0x07
+#define CFG_EEPROM_PAGE_WRITE_BITS     3
+#define CFG_EEPROM_PAGE_WRITE_DELAY_MS 10
+
+#define LCD_VIDEO_ADDR         (SDRAM_MAX_SIZE-SDRAM_RES_SIZE)
+#define LCD_VIDEO_SIZE         SDRAM_RES_SIZE  /* 2MB */
+#define LCD_VIDEO_COLS         640
+#define LCD_VIDEO_ROWS         480
+#define LCD_VIDEO_FG           255
+#define LCD_VIDEO_BG           0
+
+#undef CONFIG_VIDEO                            /* test only ! s.a devices.c and 8xx */
+#define CONFIG_CFB_CONSOLE                     /* framebuffer console with std input */
 #define CONFIG_VIDEO_LOGO
 
-#define VIDEO_KBD_INIT_FCT      0               /* no KBD dev on MHPC - use serial */
-#define VIDEO_TSTC_FCT          serial_tstc
-#define VIDEO_GETC_FCT          serial_getc
+#define VIDEO_KBD_INIT_FCT     0               /* no KBD dev on MHPC - use serial */
+#define VIDEO_TSTC_FCT         serial_tstc
+#define VIDEO_GETC_FCT         serial_getc
 
-#define CONFIG_BR0_WORKAROUND   1
+#define CONFIG_BR0_WORKAROUND  1
 
 #define CONFIG_COMMANDS             ( CONFIG_CMD_DFL  | \
                               CFG_CMD_DATE    | \
 /*
  * Miscellaneous configurable options
  */
-#define        CFG_LONGHELP                    /* undef to save memory         */
-#define        CFG_PROMPT      "=> "           /* Monitor Command Prompt       */
+#define CFG_LONGHELP                   /* undef to save memory         */
+#define CFG_PROMPT     "=> "           /* Monitor Command Prompt       */
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
-#define        CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     1024            /* Console I/O Buffer Size      */
 #else
-#define        CFG_CBSIZE      256             /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     256             /* Console I/O Buffer Size      */
 #endif
-#define        CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
-#define        CFG_MAXARGS     16              /* max number of command args   */
+#define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
+#define CFG_MAXARGS    16              /* max number of command args   */
 #define CFG_BARGSIZE   CFG_CBSIZE      /* Boot Argument Buffer Size    */
 
 #define CFG_MEMTEST_START      0x0400000       /* memtest works on     */
 #define CFG_MEMTEST_END                0x0C00000       /* 4 ... 12 MB in DRAM  */
 
-#define        CFG_LOAD_ADDR           0x300000        /* default load address */
+#define CFG_LOAD_ADDR          0x300000        /* default load address */
 
-#define        CFG_HZ                  1000            /* decrementer freq: 1 ms ticks */
+#define CFG_HZ                 1000            /* decrementer freq: 1 ms ticks */
 
 #define CFG_BAUDRATE_TABLE     { 9600, 19200, 38400, 57600, 115200 }
 
  * Definitions for initial stack pointer and data area (in DPRAM)
  */
 #define CFG_INIT_RAM_ADDR      CFG_IMMR
-#define        CFG_INIT_RAM_END        0x2F00  /* End of used area in DPRAM    */
-#define        CFG_GBL_DATA_SIZE       64  /* size in bytes reserved for initial data */
-#define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
-#define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
+#define CFG_INIT_RAM_END       0x2F00  /* End of used area in DPRAM    */
+#define CFG_GBL_DATA_SIZE      64  /* size in bytes reserved for initial data */
+#define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
+#define CFG_INIT_SP_OFFSET     CFG_GBL_DATA_OFFSET
 
 /*-----------------------------------------------------------------------
  * Start addresses for the final memory configuration
  * (Set up by the startup code)
  * Please note that CFG_SDRAM_BASE _must_ start at 0
  */
-#define        CFG_SDRAM_BASE          0x00000000
+#define CFG_SDRAM_BASE         0x00000000
 #define CFG_FLASH_BASE         0xfe000000
 
-#define        CFG_MONITOR_LEN         0x40000         /* Reserve 256 kB for Monitor   */
-#undef  CFG_MONITOR_BASE                   /* to run U-Boot from RAM */
+#define CFG_MONITOR_LEN                0x40000         /* Reserve 256 kB for Monitor   */
+#undef CFG_MONITOR_BASE                    /* to run U-Boot from RAM */
 #define CFG_MONITOR_BASE       CFG_FLASH_BASE
-#define        CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
+#define CFG_MALLOC_LEN         (128 << 10)     /* Reserve 128 kB for malloc()  */
 
-#define CFG_JFFS2_FIRST_BANK    0           /* use for JFFS2 */
-#define CFG_JFFS2_NUM_BANKS     1           /* one flash only */
+#define CFG_JFFS2_FIRST_BANK   0           /* use for JFFS2 */
+#define CFG_JFFS2_NUM_BANKS    1           /* one flash only */
 
 /*
  * For booting Linux, the board info and command line data
  * have to be in the first 8 MB of memory, since this is
  * the maximum mapped by the Linux kernel during initialization.
  */
-#define        CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map- for Linux        */
+#define CFG_BOOTMAPSZ          (8 << 20)       /* Initial Memory map- for Linux        */
 
 /*-----------------------------------------------------------------------
  * FLASH organization
 
 #define CFG_FLASH_ERASE_TOUT   120000  /* Timeout for Flash Erase (in ms)      */
 #define CFG_FLASH_WRITE_TOUT   500     /* Timeout for Flash Write (in ms)      */
-#define        CFG_ENV_IS_IN_FLASH     1
-#define CFG_ENV_OFFSET         CFG_MONITOR_LEN /* Offset of Environment */
-#define        CFG_ENV_SIZE            0x20000 /* Total Size of Environment    */
+#define CFG_ENV_IS_IN_FLASH    1
+#define CFG_ENV_OFFSET         CFG_MONITOR_LEN /* Offset of Environment */
+#define CFG_ENV_SIZE           0x20000 /* Total Size of Environment    */
 
 /*-----------------------------------------------------------------------
  * Cache Configuration
  * interrupt status bit - leave PLL multiplication factor unchanged !
  */
 #define MPC8XX_SPEED   50000000L
-#define MPC8XX_XIN     5000000L      /* ref clk */
+#define MPC8XX_XIN     5000000L      /* ref clk */
 #define MPC8XX_FACT    (MPC8XX_SPEED/MPC8XX_XIN)
 #define CFG_PLPRCR     (((MPC8XX_FACT-1) << PLPRCR_MF_SHIFT) | \
                        PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
  * BR1 and OR1 (SDRAM)
  */
 #define SDRAM_BASE1_PRELIM     0x00000000      /* SDRAM bank #0        */
-#define SDRAM_MAX_SIZE         0x01000000      /* max 16 MB            */
-#define SDRAM_RES_SIZE          0x00200000      /* 2 MB for framebuffer */
+#define SDRAM_MAX_SIZE         0x01000000      /* max 16 MB            */
+#define SDRAM_RES_SIZE         0x00200000      /* 2 MB for framebuffer */
 
 /* SDRAM timing: drive GPL5 high on first cycle */
 #define CFG_OR_TIMING_SDRAM    (OR_G5LS)
  *-----------------------------------------------------------------------
  *
  */
-#define CFG_DER        0
+#define CFG_DER 0
 
 /*
  * Internal Definitions
  *
  * Boot Flags
  */
-#define        BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
+#define BOOTFLAG_COLD  0x01            /* Normal Power-On: Boot from FLASH     */
 #define BOOTFLAG_WARM  0x02            /* Software reboot                      */
 
 #endif /* __CONFIG_H */
index 9c21745c49a36b61d8cf4b665e4a23000eac9a85..cfe74e1b6f118416b4677cf717ccb0354bd3aa9b 100644 (file)
 /* Size: 0=1MB, 1=2MB, 2=4MB, 3=8MB, 4=16MB, 5=32MB, 6=64MB, 7=128MB */
 #define FLASH_SIZE_PRELIM       3  /* maximal flash FLASH size bank #0 */
 
-#define CONFIG_BOARD_PRE_INIT
+#define CONFIG_BOARD_EARLY_INIT_F 1
 
 /* Peripheral Bus Mapping */
 #define PER_PLD_ADDR           0xF4000000 /* smallest window is 1MByte 0x10 0000*/
index 9625cdf17657560696359e426033862e7f35d8e0..f4ccdafba5324031a90e1206df7cf0795e0ad58d 100644 (file)
@@ -51,7 +51,7 @@
 #define CONFIG_ADSTYPE         CFG_8260ADS
 #endif /* CONFIG_ADSTYPE */
 
-#define CONFIG_BOARD_PRE_INIT  1       /* Call board_pre_init  */
+#define CONFIG_BOARD_EARLY_INIT_F 1    /* Call board_early_init_f      */
 
 /* allow serial and ethaddr to be overwritten */
 #define CONFIG_ENV_OVERWRITE
index 26c13068ef50272f4de2e2379b921c664290459d..c62f942d51c922040466cd44dae735ac96224611 100644 (file)
  * (easy to change)
  */
 
-#define CONFIG_MPC8260         1       /* This is an MPC8260 CPU   */
-#define CONFIG_MPC8266ADS      1       /* ...on motorola ads board */
+#define CONFIG_MPC8260         1       /* This is an MPC8260 CPU       */
+#define CONFIG_MPC8266ADS      1       /* ...on motorola ADS board     */
 
-#define CONFIG_BOARD_PRE_INIT  1       /* Call board_pre_init  */
+#define CONFIG_BOARD_EARLY_INIT_F 1    /* Call board_early_init_f      */
 
 /* allow serial and ethaddr to be overwritten */
 #define CONFIG_ENV_OVERWRITE
index 951d1fefb099ca85a48d4f57ec1e22dbd29c23e2..2f1bb487f8bb8b0bcbe0ae945e615a7653d9f3aa 100644 (file)
 #define __CONFIG_H
 
 /* High Level Configuration Options */
-#define CONFIG_BOOKE           1           /* BOOKE                    */
+#define CONFIG_BOOKE           1           /* BOOKE                    */
 #define CONFIG_E500            1           /* BOOKE e500 family        */
 #define CONFIG_MPC85xx         1           /* MPC8540/MPC8560          */
-#define CONFIG_MPC85xx_REV1    1           /* MPC85xx Rev 1 Chip       */
-#define CONFIG_MPC8540         1           /* MPC8540 specific         */
+#define CONFIG_MPC85xx_REV1    1           /* MPC85xx Rev 1 Chip       */
+#define CONFIG_MPC8540         1           /* MPC8540 specific         */
 #define CONFIG_MPC8540ADS      1           /* MPC8540ADS board specific*/
 
-#undef  CONFIG_PCI                         /* pci ethernet support     */
-#define CONFIG_TSEC_ENET                   /* tsec ethernet support  */
+#undef CONFIG_PCI                          /* pci ethernet support     */
+#define CONFIG_TSEC_ENET                   /* tsec ethernet support  */
 #define CONFIG_ENV_OVERWRITE
-#define CONFIG_SPD_EEPROM                   /* Use SPD EEPROM for DDR setup */
-#undef  CONFIG_DDR_ECC                     /* only for ECC DDR module */
+#define CONFIG_SPD_EEPROM                  /* Use SPD EEPROM for DDR setup */
+#undef CONFIG_DDR_ECC                      /* only for ECC DDR module */
 
 #if defined(CONFIG_MPC85xx_REV1)
-#define CONFIG_DDR_DLL                      /* possible DLL fix needed */
+#define CONFIG_DDR_DLL                     /* possible DLL fix needed */
 #endif
 
 /* Using Localbus SDRAM to emulate flash before we can program the flash,
  */
 #undef CONFIG_RAM_AS_FLASH
 
-#if !defined(CONFIG_PCI)                   /* some PCI card is 33Mhz only */
+#if !defined(CONFIG_PCI)                   /* some PCI card is 33Mhz only */
 #define CONFIG_SYS_CLK_FREQ    66000000    /* sysclk for MPC85xx       */
 #else
 #define CONFIG_SYS_CLK_FREQ    33000000    /* most pci cards are 33Mhz */
 #endif
 
-#if !defined(CONFIG_SPD_EEPROM)             /* manually set up DDR parameters */
+#if !defined(CONFIG_SPD_EEPROM)                    /* manually set up DDR parameters */
 #define CONFIG_DDR_SETTING
 #endif
 
 /* below can be toggled for performance analysis. otherwise use default */
-#define CONFIG_L2_CACHE                            /* toggle L2 cache  */
-#undef  CONFIG_BTB                         /* toggle branch predition */
-#undef  CONFIG_ADDR_STREAMING              /* toggle addr streaming   */
+#define CONFIG_L2_CACHE                            /* toggle L2 cache  */
+#undef CONFIG_BTB                          /* toggle branch predition  */
+#undef CONFIG_ADDR_STREAMING               /* toggle addr streaming    */
 
-#define CONFIG_BOARD_PRE_INIT  1           /* Call board_pre_init      */
+#define CONFIG_BOARD_EARLY_INIT_F 1        /* Call board_early_init_f  */
 
-#undef CFG_DRAM_TEST                       /* memory test, takes time  */
+#undef CFG_DRAM_TEST                       /* memory test, takes time  */
 #define CFG_MEMTEST_START      0x00200000      /* memtest works on     */
 #define CFG_MEMTEST_END                0x00400000
 
  * Base addresses -- Note these are effective addresses where the
  * actual resources get mapped (not physical addresses)
  */
-#define CFG_CCSRBAR_DEFAULT    0xff700000      /* CCSRBAR Default      */
-#define CFG_CCSRBAR            0xfdf00000      /* relocated CCSRBAR    */
+#define CFG_CCSRBAR_DEFAULT    0xff700000      /* CCSRBAR Default      */
+#define CFG_CCSRBAR            0xfdf00000      /* relocated CCSRBAR    */
 #define CFG_IMMR               CFG_CCSRBAR     /* PQII uses CFG_IMMR   */
 
-#define CFG_DDR_SDRAM_BASE     0x00000000      /* DDR is system memory  */
+#define CFG_DDR_SDRAM_BASE     0x00000000      /* DDR is system memory  */
 #define CFG_SDRAM_BASE         CFG_DDR_SDRAM_BASE
-#define CFG_SDRAM_SIZE         128             /* DDR is now 128MB     */
+#define CFG_SDRAM_SIZE         128             /* DDR is now 128MB     */
 
 #if defined(CONFIG_RAM_AS_FLASH)
 #define CFG_LBC_SDRAM_BASE     0xfc000000      /* Localbus SDRAM */
 #define CFG_LBC_SDRAM_SIZE     64              /* LBC SDRAM is 64MB    */
 
 #if defined(CONFIG_RAM_AS_FLASH)
-#define CFG_FLASH_BASE         0xf8000000      /* start of FLASH  16M  */
+#define CFG_FLASH_BASE         0xf8000000      /* start of FLASH  16M  */
 #define CFG_BR0_PRELIM         0xf8001801      /* port size 32bit */
 #else /* Boot from real Flash */
-#define CFG_FLASH_BASE         0xff000000      /* start of FLASH 16M    */
+#define CFG_FLASH_BASE         0xff000000      /* start of FLASH 16M    */
 #define CFG_BR0_PRELIM         0xff001801      /* port size 32bit      */
 #endif
 
-#define        CFG_OR0_PRELIM          0xff006ff7      /* 16MB Flash           */
+#define CFG_OR0_PRELIM         0xff006ff7      /* 16MB Flash           */
 #define CFG_MAX_FLASH_BANKS    1               /* number of banks      */
-#define CFG_MAX_FLASH_SECT     64              /* sectors per device   */
+#define CFG_MAX_FLASH_SECT     64              /* sectors per device   */
 #undef CFG_FLASH_CHECKSUM
 #define CFG_FLASH_ERASE_TOUT   60000   /* Timeout for Flash Erase (in ms)*/
 #define CFG_FLASH_WRITE_TOUT   500     /* Timeout for Flash Write (in ms)*/
 
-#define CFG_MONITOR_BASE       TEXT_BASE       /* start of monitor */
+#define CFG_MONITOR_BASE       TEXT_BASE       /* start of monitor */
 
 #if (CFG_MONITOR_BASE < CFG_FLASH_BASE)
 #define CFG_RAMBOOT
 #else
-#undef  CFG_RAMBOOT
+#undef CFG_RAMBOOT
 #endif
 
 #define SPD_EEPROM_ADDRESS     0x51            /* DDR DIMM */
 
 #if defined(CONFIG_DDR_SETTING)
-#define CFG_DDR_CS0_BNDS        0x00000007      /* 0-128MB              */
-#define CFG_DDR_CS0_CONFIG      0x80000002
-#define CFG_DDR_TIMING_1        0x37344321
-#define CFG_DDR_TIMING_2        0x00000800      /* P9-45,may need tuning*/
-#define CFG_DDR_CONTROL         0xc2000000      /* unbuffered,no DYN_PWR*/
-#define CFG_DDR_MODE            0x00000062      /* DLL,normal,seq,4/2.5 */
-#define CFG_DDR_INTERVAL        0x05200100      /* autocharge,no open page*/
+#define CFG_DDR_CS0_BNDS       0x00000007      /* 0-128MB              */
+#define CFG_DDR_CS0_CONFIG     0x80000002
+#define CFG_DDR_TIMING_1       0x37344321
+#define CFG_DDR_TIMING_2       0x00000800      /* P9-45,may need tuning*/
+#define CFG_DDR_CONTROL                0xc2000000      /* unbuffered,no DYN_PWR*/
+#define CFG_DDR_MODE           0x00000062      /* DLL,normal,seq,4/2.5 */
+#define CFG_DDR_INTERVAL       0x05200100      /* autocharge,no open page*/
 #endif
 
 #undef CONFIG_CLOCKS_IN_MHZ
 
 /* local bus definitions */
-#define CFG_BR2_PRELIM         0xf8001861      /* 64MB localbus SDRAM  */
+#define CFG_BR2_PRELIM         0xf8001861      /* 64MB localbus SDRAM  */
 #define CFG_OR2_PRELIM         0xfc006901
 #define CFG_LBC_LCRR           0x00030004      /* local bus freq divider*/
 #define CFG_LBC_LBCR           0x00000000
 #define CFG_LBC_LSDMR_5                0x4061b723
 
 #if defined(CONFIG_RAM_AS_FLASH)
-#define CFG_BR4_PRELIM          0xf8000801      /* 32KB, 8-bit wide for ADS config reg */
+#define CFG_BR4_PRELIM         0xf8000801      /* 32KB, 8-bit wide for ADS config reg */
 #else
-#define CFG_BR4_PRELIM          0xfc000801      /* 32KB, 8-bit wide for ADS config reg */
+#define CFG_BR4_PRELIM         0xfc000801      /* 32KB, 8-bit wide for ADS config reg */
 #endif
-#define CFG_OR4_PRELIM          0xffffe1f1
-#define CFG_BCSR                (CFG_BR4_PRELIM & 0xffff8000)
+#define CFG_OR4_PRELIM         0xffffe1f1
+#define CFG_BCSR               (CFG_BR4_PRELIM & 0xffff8000)
 
 #define CONFIG_L1_INIT_RAM
-#define CFG_INIT_RAM_LOCK      1
-#define CFG_INIT_RAM_ADDR      0x40000000      /* Initial RAM address  */
-#define CFG_INIT_RAM_END       0x4000          /* End of used area in RAM */
+#define CFG_INIT_RAM_LOCK      1
+#define CFG_INIT_RAM_ADDR      0x40000000      /* Initial RAM address  */
+#define CFG_INIT_RAM_END       0x4000          /* End of used area in RAM */
 
-#define CFG_GBL_DATA_SIZE      128             /* num bytes initial data */
+#define CFG_GBL_DATA_SIZE      128             /* num bytes initial data */
 #define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 #define CFG_INIT_SP_OFFSET     CFG_GBL_DATA_OFFSET
 
-#define CFG_MONITOR_LEN                (256 * 1024)    /* Reserve 256 kB for Mon */
-#define CFG_MALLOC_LEN         (128 * 1024)    /* Reserved for malloc */
+#define CFG_MONITOR_LEN                (256 * 1024)    /* Reserve 256 kB for Mon */
+#define CFG_MALLOC_LEN         (128 * 1024)    /* Reserved for malloc */
 
 /* Serial Port */
 #define CONFIG_CONS_INDEX     1
 #undef CONFIG_SERIAL_SOFTWARE_FIFO
 #define CFG_NS16550
 #define CFG_NS16550_SERIAL
-#define CFG_NS16550_REG_SIZE    1
+#define CFG_NS16550_REG_SIZE   1
 #define CFG_NS16550_CLK                get_bus_freq(0)
-#define CONFIG_BAUDRATE                115200
+#define CONFIG_BAUDRATE                115200
 
 #define CFG_BAUDRATE_TABLE  \
        {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
 
-#define CFG_NS16550_COM1        (CFG_CCSRBAR+0x4500)
-#define CFG_NS16550_COM2        (CFG_CCSRBAR+0x4600)
+#define CFG_NS16550_COM1       (CFG_CCSRBAR+0x4500)
+#define CFG_NS16550_COM2       (CFG_CCSRBAR+0x4600)
 
 /* Use the HUSH parser */
 #define CFG_HUSH_PARSER
-#ifdef  CFG_HUSH_PARSER
+#ifdef CFG_HUSH_PARSER
 #define CFG_PROMPT_HUSH_PS2 "> "
 #endif
 
 /* I2C */
-#define  CONFIG_HARD_I2C               /* I2C with hardware support*/
+#define         CONFIG_HARD_I2C                /* I2C with hardware support*/
 #undef CONFIG_SOFT_I2C                 /* I2C bit-banged               */
 #define CFG_I2C_SPEED          400000  /* I2C speed and slave address  */
 #define CFG_I2C_SLAVE          0x7F
-#define CFG_I2C_NOPROBES        {0x69} /* Don't probe these addrs */
+#define CFG_I2C_NOPROBES       {0x69}  /* Don't probe these addrs */
 
 /* General PCI */
 #define CFG_PCI_MEM_BASE       0xe0000000
 #define CONFIG_NET_MULTI
 #undef CONFIG_EEPRO100
 #define CONFIG_TULIP
-#define CONFIG_PCI_PNP                 /* do pci plug-and-play */
+#define CONFIG_PCI_PNP                 /* do pci plug-and-play */
   #if !defined(CONFIG_PCI_PNP)
-  #define PCI_ENET0_IOADDR      0xe0000000
-  #define PCI_ENET0_MEMADDR     0xe0000000
-  #define PCI_IDSEL_NUMBER      0x0c   /*slot0->3(IDSEL)=12->15*/
+  #define PCI_ENET0_IOADDR     0xe0000000
+  #define PCI_ENET0_MEMADDR    0xe0000000
+  #define PCI_IDSEL_NUMBER     0x0c    /*slot0->3(IDSEL)=12->15*/
   #endif
-#define CONFIG_PCI_SCAN_SHOW    1       /* show pci devices on startup  */
-#define CFG_PCI_SUBSYS_VENDORID 0x1057  /* Motorola */
+#define CONFIG_PCI_SCAN_SHOW   1       /* show pci devices on startup  */
+#define CFG_PCI_SUBSYS_VENDORID 0x1057 /* Motorola */
 #if defined(CONFIG_MPC85xx_REV1)       /* Errata PCI 8 */
   #define CFG_PCI_SUBSYS_DEVICEID 0x0003
 #else
   #define CFG_PCI_SUBSYS_DEVICEID 0x0008
 #endif
 #elif defined(CONFIG_TSEC_ENET)
-#define CONFIG_NET_MULTI       1
-#define CONFIG_PHY_M88E1011      1       /* GigaBit Ether PHY    */
+#define CONFIG_NET_MULTI       1
+#define CONFIG_PHY_M88E1011     1       /* GigaBit Ether PHY    */
 #define CONFIG_MII             1       /* MII PHY management   */
 #define CONFIG_PHY_ADDR                8       /* PHY address  */
 #endif
   #else
   #define CFG_ENV_IS_IN_FLASH  1
   #define CFG_ENV_ADDR         (CFG_MONITOR_BASE + 0x40000)
-  #define CFG_ENV_SECT_SIZE    0x40000 /* 256K(one sector) for env */
+  #define CFG_ENV_SECT_SIZE    0x40000 /* 256K(one sector) for env */
   #endif
   #define CFG_ENV_SIZE         0x2000
 #else
 #define CFG_ENV_SIZE           0x2000
 #endif
 
-#define CONFIG_BOOTARGS        "root=/dev/nfs rw nfsroot=163.12.64.52:/localhome/r6aads/linuxppc/target ip=10.82.0.105:163.12.64.52:10.82.1.254:255.255.254.0:mpc8540ads-003:eth0:off console=ttyS0,115200"
+#define CONFIG_BOOTARGS "root=/dev/nfs rw nfsroot=163.12.64.52:/localhome/r6aads/linuxppc/target ip=10.82.0.105:163.12.64.52:10.82.1.254:255.255.254.0:mpc8540ads-003:eth0:off console=ttyS0,115200"
 /*#define CONFIG_BOOTARGS      "root=/dev/ram rw console=ttyS0,115200"*/
 #define CONFIG_BOOTCOMMAND     "bootm 0xff300000 0xff700000"
-#define CONFIG_BOOTDELAY       3       /* -1 disable autoboot */
+#define CONFIG_BOOTDELAY       3       /* -1 disable autoboot */
 
 #define CONFIG_LOADS_ECHO      1       /* echo on for serial download  */
 #define CFG_LOADS_BAUD_CHANGE  1       /* allow baudrate change        */
  * Miscellaneous configurable options
  */
 #define CFG_LONGHELP                   /* undef to save memory         */
-#define CFG_PROMPT     "MPC8540ADS=> " /* Monitor Command Prompt       */
+#define CFG_PROMPT     "MPC8540ADS=> " /* Monitor Command Prompt       */
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 #define CFG_CBSIZE     1024            /* Console I/O Buffer Size      */
 #else
  * have to be in the first 8 MB of memory, since this is
  * the maximum mapped by the Linux kernel during initialization.
  */
-#define CFG_BOOTMAPSZ  (8 << 20)       /* Initial Memory map for Linux */
+#define CFG_BOOTMAPSZ  (8 << 20)       /* Initial Memory map for Linux */
 
 /* Cache Configuration */
-#define CFG_DCACHE_SIZE        32768
+#define CFG_DCACHE_SIZE 32768
 #define CFG_CACHELINE_SIZE     32
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 #define CFG_CACHELINE_SHIFT    5       /* log base 2 of the above value */
 
 /* NOTE: change below for your network setting!!! */
 #if defined(CONFIG_TSEC_ENET)
-#define CONFIG_ETHADDR  00:01:af:07:9b:8a
-#define CONFIG_ETH1ADDR  00:01:af:07:9b:8b
-#define CONFIG_ETH2ADDR  00:01:af:07:9b:8c
+#define CONFIG_ETHADDR 00:01:af:07:9b:8a
+#define CONFIG_ETH1ADDR         00:01:af:07:9b:8b
+#define CONFIG_ETH2ADDR         00:01:af:07:9b:8c
 #endif
 
-#define CONFIG_SERVERIP         163.12.64.52
-#define CONFIG_IPADDR           10.82.0.105
-#define CONFIG_GATEWAYIP        10.82.1.254
-#define CONFIG_NETMASK          255.255.254.0
-#define CONFIG_HOSTNAME         MPC8560ADS_PILOT_003
-#define CONFIG_ROOTPATH         /home/r6aads/mpclinux/eldk-2.0.2/ppc_82xx
-#define CONFIG_BOOTFILE         pImage
+#define CONFIG_SERVERIP                163.12.64.52
+#define CONFIG_IPADDR          10.82.0.105
+#define CONFIG_GATEWAYIP       10.82.1.254
+#define CONFIG_NETMASK         255.255.254.0
+#define CONFIG_HOSTNAME                MPC8560ADS_PILOT_003
+#define CONFIG_ROOTPATH                /home/r6aads/mpclinux/eldk-2.0.2/ppc_82xx
+#define CONFIG_BOOTFILE                pImage
 
 #endif /* __CONFIG_H */
index 0d844d1c0b85b186f7858fcadb91e9b28454345c..44b128fd6b5cd037e028a02e87cc9f3d4b8ae30d 100644 (file)
 #define __CONFIG_H
 
 /* High Level Configuration Options */
-#define CONFIG_BOOKE           1       /* BOOKE                */
-#define CONFIG_E500            1       /* BOOKE e500 family    */
-#define CONFIG_MPC85xx         1       /* MPC8540/MPC8560      */
-#define CONFIG_MPC85xx_REV1    1       /* MPC85xx Rev 1.0 chip */
-#define CONFIG_MPC8560         1       /* MPC8560 specific     */
-#define CONFIG_MPC8560ADS      1       /* MPC8560ADS board specific*/
-
-#undef  CONFIG_PCI                     /* pci ethernet support */
-#define CONFIG_TSEC_ENET               /* tsec ethernet support*/
-#undef  CONFIG_ETHER_ON_FCC             /* cpm FCC ethernet support */
+#define CONFIG_BOOKE           1       /* BOOKE                        */
+#define CONFIG_E500            1       /* BOOKE e500 family            */
+#define CONFIG_MPC85xx         1       /* MPC8540/MPC8560              */
+#define CONFIG_MPC85xx_REV1    1       /* MPC85xx Rev 1.0 chip         */
+#define CONFIG_MPC8560         1       /* MPC8560 specific             */
+#define CONFIG_MPC8560ADS      1       /* MPC8560ADS board specific    */
+
+#undef CONFIG_PCI                      /* pci ethernet support         */
+#define CONFIG_TSEC_ENET               /* tsec ethernet support        */
+#undef CONFIG_ETHER_ON_FCC             /* cpm FCC ethernet support     */
 #define CONFIG_ENV_OVERWRITE
-#define CONFIG_SPD_EEPROM               /* Use SPD EEPROM for DDR setup */
-#undef  CONFIG_DDR_ECC                 /* only for ECC DDR module */
+#define CONFIG_SPD_EEPROM              /* Use SPD EEPROM for DDR setup */
+#undef CONFIG_DDR_ECC                  /* only for ECC DDR module      */
 
 #if defined(CONFIG_MPC85xx_REV1)
-#define CONFIG_DDR_DLL                  /* possible DLL fix needed */
+#define CONFIG_DDR_DLL                 /* possible DLL fix needed      */
 #endif
 
 /* Using Localbus SDRAM to emulate flash before we can program the flash,
  */
 #undef CONFIG_RAM_AS_FLASH
 
-#if !defined(CONFIG_PCI)               /* some PCI card is 33Mhz only */
-#define CONFIG_SYS_CLK_FREQ    66000000/* sysclk for MPC85xx */
+#if !defined(CONFIG_PCI)               /* some PCI card is 33Mhz only  */
+#define CONFIG_SYS_CLK_FREQ    66000000/* sysclk for MPC85xx           */
 #else
-#define CONFIG_SYS_CLK_FREQ     33000000/* most pci cards are 33Mhz */
+#define CONFIG_SYS_CLK_FREQ    33000000/* most pci cards are 33Mhz     */
 #endif
 
 #if !defined(CONFIG_SPD_EEPROM)                /* manually set up DDR parameters */
 #endif
 
 /* below can be toggled for performance analysis. otherwise use default */
-#define CONFIG_L2_CACHE                     /* toggle L2 cache         */
-#undef  CONFIG_BTB                          /* toggle branch predition */
-#undef  CONFIG_ADDR_STREAMING               /* toggle addr streaming   */
+#define CONFIG_L2_CACHE                            /* toggle L2 cache          */
+#undef CONFIG_BTB                          /* toggle branch predition  */
+#undef CONFIG_ADDR_STREAMING               /* toggle addr streaming    */
 
-#define CONFIG_BOARD_PRE_INIT   1           /* Call board_pre_init      */
+#define CONFIG_BOARD_EARLY_INIT_F 1        /* Call board_early_init_f  */
 
-#undef  CFG_DRAM_TEST                       /* memory test, takes time  */
-#define CFG_MEMTEST_START       0x00200000  /* memtest region */
-#define CFG_MEMTEST_END         0x00400000
+#undef CFG_DRAM_TEST                       /* memory test, takes time  */
+#define CFG_MEMTEST_START      0x00200000  /* memtest region */
+#define CFG_MEMTEST_END                0x00400000
 
 #if (defined(CONFIG_PCI) && defined(CONFIG_TSEC_ENET) || \
      defined(CONFIG_PCI) && defined(CONFIG_ETHER_ON_FCC) || \
  * Base addresses -- Note these are effective addresses where the
  * actual resources get mapped (not physical addresses)
  */
-#define CFG_CCSRBAR_DEFAULT    0xff700000      /* CCSRBAR Default      */
-#define CFG_CCSRBAR             0xfdf00000      /* relocated CCSRBAR    */
+#define CFG_CCSRBAR_DEFAULT    0xff700000      /* CCSRBAR Default      */
+#define CFG_CCSRBAR            0xfdf00000      /* relocated CCSRBAR    */
 #define CFG_IMMR               CFG_CCSRBAR     /* PQII uses CFG_IMMR   */
 
-#define CFG_DDR_SDRAM_BASE     0x00000000      /* DDR is system memory  */
+#define CFG_DDR_SDRAM_BASE     0x00000000      /* DDR is system memory  */
 #define CFG_SDRAM_BASE         CFG_DDR_SDRAM_BASE
-#define CFG_SDRAM_SIZE         128             /* DDR is 128MB */
+#define CFG_SDRAM_SIZE         128             /* DDR is 128MB */
 
 #if defined(CONFIG_RAM_AS_FLASH)
-#define CFG_LBC_SDRAM_BASE      0xfc000000      /* Localbus SDRAM */
+#define CFG_LBC_SDRAM_BASE     0xfc000000      /* Localbus SDRAM */
 #else
-#define CFG_LBC_SDRAM_BASE      0xf8000000      /* Localbus SDRAM */
+#define CFG_LBC_SDRAM_BASE     0xf8000000      /* Localbus SDRAM */
 #endif
 #define CFG_LBC_SDRAM_SIZE     64              /* LBC SDRAM is 64MB    */
 
 #if defined(CONFIG_RAM_AS_FLASH)
-#define CFG_FLASH_BASE        0xf8000000      /* start of FLASH  16M  */
-#define CFG_BR0_PRELIM        0xf8001801      /* port size 32bit */
+#define CFG_FLASH_BASE       0xf8000000      /* start of FLASH  16M  */
+#define CFG_BR0_PRELIM       0xf8001801      /* port size 32bit */
 #else /* Boot from real Flash */
-#define CFG_FLASH_BASE        0xff000000      /* start of FLASH 16M    */
-#define CFG_BR0_PRELIM        0xff001801      /* port size 32bit      */
+#define CFG_FLASH_BASE       0xff000000      /* start of FLASH 16M    */
+#define CFG_BR0_PRELIM       0xff001801      /* port size 32bit      */
 #endif
 
-#define CFG_OR0_PRELIM          0xff006ff7      /* 16MB Flash           */
+#define CFG_OR0_PRELIM         0xff006ff7      /* 16MB Flash           */
 #define CFG_MAX_FLASH_BANKS    1               /* number of banks      */
-#define CFG_MAX_FLASH_SECT     64              /* sectors per device   */
+#define CFG_MAX_FLASH_SECT     64              /* sectors per device   */
 #undef CFG_FLASH_CHECKSUM
 #define CFG_FLASH_ERASE_TOUT   60000   /* Timeout for Flash Erase (in ms)      */
 #define CFG_FLASH_WRITE_TOUT   500     /* Timeout for Flash Write (in ms)      */
 
-#define CFG_MONITOR_BASE       TEXT_BASE       /* start of monitor     */
+#define CFG_MONITOR_BASE       TEXT_BASE       /* start of monitor     */
 
 #if (CFG_MONITOR_BASE < CFG_FLASH_BASE)
 #define CFG_RAMBOOT
 #else
-#undef  CFG_RAMBOOT
+#undef CFG_RAMBOOT
 #endif
 
-#define SPD_EEPROM_ADDRESS     0x51            /*  DDR DIMM */
+#define SPD_EEPROM_ADDRESS     0x51            /*  DDR DIMM */
 
 #if defined(CONFIG_DDR_SETTING)
-#define        CFG_DDR_CS0_BNDS        0x00000007      /* 0-128MB */
+#define CFG_DDR_CS0_BNDS       0x00000007      /* 0-128MB */
 #define CFG_DDR_CS0_CONFIG     0x80000002
 #define CFG_DDR_TIMING_1       0x37344321
 #define CFG_DDR_TIMING_2       0x00000800      /* P9-45,may need tuning*/
 #undef CONFIG_CLOCKS_IN_MHZ
 
 /* local bus definitions */
-#define CFG_BR2_PRELIM         0xf8001861      /* 64MB localbus SDRAM  */
+#define CFG_BR2_PRELIM         0xf8001861      /* 64MB localbus SDRAM  */
 #define CFG_OR2_PRELIM         0xfc006901
-#define CFG_LBC_LCRR           0x00030004      /* local bus freq       */
+#define CFG_LBC_LCRR           0x00030004      /* local bus freq       */
 #define CFG_LBC_LBCR           0x00000000
 #define CFG_LBC_LSRT           0x20000000
 #define CFG_LBC_MRTPR          0x20000000
 #define CFG_LBC_LSDMR_5                0x4061b723
 
 #if defined(CONFIG_RAM_AS_FLASH)
-#define CFG_BR4_PRELIM          0xf8000801      /* 32KB, 8-bit wide for ADS config reg */
+#define CFG_BR4_PRELIM         0xf8000801      /* 32KB, 8-bit wide for ADS config reg */
 #else
-#define CFG_BR4_PRELIM          0xfc000801      /* 32KB, 8-bit wide for ADS config reg */
+#define CFG_BR4_PRELIM         0xfc000801      /* 32KB, 8-bit wide for ADS config reg */
 #endif
 #define CFG_OR4_PRELIM         0xffffe1f1
 #define CFG_BCSR               (CFG_BR4_PRELIM & 0xffff8000)
 
 #define CONFIG_L1_INIT_RAM
-#define CFG_INIT_RAM_LOCK      1
-#define CFG_INIT_RAM_ADDR       0x40000000      /* Initial RAM address  */
-#define CFG_INIT_RAM_END       0x4000          /* End of used area in RAM */
+#define CFG_INIT_RAM_LOCK      1
+#define CFG_INIT_RAM_ADDR      0x40000000      /* Initial RAM address  */
+#define CFG_INIT_RAM_END       0x4000          /* End of used area in RAM */
 
-#define CFG_GBL_DATA_SIZE      128             /* num bytes initial data */
+#define CFG_GBL_DATA_SIZE      128             /* num bytes initial data */
 #define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 #define CFG_INIT_SP_OFFSET     CFG_GBL_DATA_OFFSET
 
-#define CFG_MONITOR_LEN                (256 * 1024)    /* Reserve 256 kB for Mon */
-#define CFG_MALLOC_LEN         (128 * 1024)    /* Reserved for malloc */
+#define CFG_MONITOR_LEN                (256 * 1024)    /* Reserve 256 kB for Mon */
+#define CFG_MALLOC_LEN         (128 * 1024)    /* Reserved for malloc */
 
 /* Serial Port */
-#define CONFIG_CONS_ON_SCC                     /* define if console on SCC */
-#undef  CONFIG_CONS_NONE                       /* define if console on something else */
-#define CONFIG_CONS_INDEX       1              /* which serial channel for console */
+#define CONFIG_CONS_ON_SCC                     /* define if console on SCC */
+#undef CONFIG_CONS_NONE                        /* define if console on something else */
+#define CONFIG_CONS_INDEX                    /* which serial channel for console */
 
-#define CONFIG_BAUDRATE                115200
+#define CONFIG_BAUDRATE                115200
 
 #define CFG_BAUDRATE_TABLE  \
        {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
 
 /* Use the HUSH parser */
 #define CFG_HUSH_PARSER
-#ifdef  CFG_HUSH_PARSER
+#ifdef CFG_HUSH_PARSER
 #define CFG_PROMPT_HUSH_PS2 "> "
 #endif
 
 /* I2C */
-#define  CONFIG_HARD_I2C               /* I2C with hardware support*/
+#define         CONFIG_HARD_I2C                /* I2C with hardware support*/
 #undef CONFIG_SOFT_I2C                 /* I2C bit-banged */
 #define CFG_I2C_SPEED          400000  /* I2C speed and slave address  */
 #define CFG_I2C_SLAVE          0x7F
-#define CFG_I2C_NOPROBES        {0x69}  /* Don't probe these addrs */
+#define CFG_I2C_NOPROBES       {0x69}  /* Don't probe these addrs */
 
 #define CFG_PCI_MEM_BASE       0xe0000000
 #define CFG_PCI_MEM_PHYS       0xe0000000
 #define CFG_PCI_MEM_SIZE       0x10000000
 
-#if defined(CONFIG_PCI)                /* PCI Ethernet card */
+#if defined(CONFIG_PCI)                        /* PCI Ethernet card */
 #define CONFIG_NET_MULTI
 #define CONFIG_EEPRO100
 #undef CONFIG_TULIP
-#define CONFIG_PCI_PNP                 /* do pci plug-and-play */
+#define CONFIG_PCI_PNP                 /* do pci plug-and-play */
   #if !defined(CONFIG_PCI_PNP)
-  #define PCI_ENET0_IOADDR     0xe0000000
-  #define PCI_ENET0_MEMADDR     0xe0000000
-  #define PCI_IDSEL_NUMBER      0x0c   /* slot0->3(IDSEL)=12->15 */
+  #define PCI_ENET0_IOADDR     0xe0000000
+  #define PCI_ENET0_MEMADDR    0xe0000000
+  #define PCI_IDSEL_NUMBER     0x0c    /* slot0->3(IDSEL)=12->15 */
   #endif
-#define CONFIG_PCI_SCAN_SHOW    1       /* show pci devices on startup  */
-#define CFG_PCI_SUBSYS_VENDORID 0x1057  /* Motorola */
-#if defined(CONFIG_MPC85xx_REV1)       /* Errata PCI 7 */
+#define CONFIG_PCI_SCAN_SHOW   1       /* show pci devices on startup  */
+#define CFG_PCI_SUBSYS_VENDORID 0x1057 /* Motorola */
+#if defined(CONFIG_MPC85xx_REV1)       /* Errata PCI 7 */
   #define CFG_PCI_SUBSYS_DEVICEID 0x0003
 #else
   #define CFG_PCI_SUBSYS_DEVICEID 0x0009
 #endif
-#elif defined(CONFIG_TSEC_ENET)        /* TSEC Ethernet port */
-#define CONFIG_NET_MULTI       1
-#define CONFIG_PHY_M88E1011      1       /* GigaBit Ether PHY        */
+#elif defined(CONFIG_TSEC_ENET)                /* TSEC Ethernet port */
+#define CONFIG_NET_MULTI       1
+#define CONFIG_PHY_M88E1011     1       /* GigaBit Ether PHY        */
 #define CONFIG_MII             1       /* MII PHY management           */
 #define CONFIG_PHY_ADDR                8       /* PHY address                  */
 #elif defined(CONFIG_ETHER_ON_FCC)     /* CPM FCC Ethernet */
-#define CONFIG_ETHER_ON_FCC             /* define if ether on FCC   */
-#undef  CONFIG_ETHER_NONE               /* define if ether on something else */
-#define CONFIG_ETHER_INDEX      2       /* which channel for ether  */
+#define CONFIG_ETHER_ON_FCC            /* define if ether on FCC   */
+#undef CONFIG_ETHER_NONE               /* define if ether on something else */
+#define CONFIG_ETHER_INDEX     2       /* which channel for ether  */
   #if (CONFIG_ETHER_INDEX == 2)
   /*
    * - Rx-CLK is CLK13
    * - Select bus for bd/buffers
    * - Full duplex
    */
-  #define CFG_CMXFCR_MASK       (CMXFCR_FC2 | CMXFCR_RF2CS_MSK | CMXFCR_TF2CS_MSK)
-  #define CFG_CMXFCR_VALUE      (CMXFCR_RF2CS_CLK13 | CMXFCR_TF2CS_CLK14)
-  #define CFG_CPMFCR_RAMTYPE    0
-  #define CFG_FCC_PSMR          (FCC_PSMR_FDE)
+  #define CFG_CMXFCR_MASK      (CMXFCR_FC2 | CMXFCR_RF2CS_MSK | CMXFCR_TF2CS_MSK)
+  #define CFG_CMXFCR_VALUE     (CMXFCR_RF2CS_CLK13 | CMXFCR_TF2CS_CLK14)
+  #define CFG_CPMFCR_RAMTYPE   0
+  #define CFG_FCC_PSMR         (FCC_PSMR_FDE)
   #define FETH2_RST            0x01
   #elif (CONFIG_ETHER_INDEX == 3)
   /* need more definitions here for FE3 */
   #define FETH3_RST            0x80
-  #endif                               /* CONFIG_ETHER_INDEX */
+  #endif                               /* CONFIG_ETHER_INDEX */
 #define CONFIG_MII                     /* MII PHY management */
 #define CONFIG_BITBANGMII              /* bit-bang MII PHY management  */
 /*
   #else
   #define CFG_ENV_IS_IN_FLASH  1
   #define CFG_ENV_ADDR         (CFG_MONITOR_BASE + 0x40000)
-  #define CFG_ENV_SECT_SIZE    0x40000 /* 128K(one sector) for env */
+  #define CFG_ENV_SECT_SIZE    0x40000 /* 128K(one sector) for env */
   #endif
   #define CFG_ENV_SIZE         0x2000
 #else
  * Miscellaneous configurable options
  */
 #define CFG_LONGHELP                   /* undef to save memory         */
-#define CFG_PROMPT     "MPC8560ADS=> " /* Monitor Command Prompt       */
+#define CFG_PROMPT     "MPC8560ADS=> " /* Monitor Command Prompt       */
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 #define CFG_CBSIZE     1024            /* Console I/O Buffer Size      */
 #else
 
 /*Note: change below for your network setting!!! */
 #if defined(CONFIG_TSEC_ENET) || defined(CONFIG_ETHER_ON_FCC)
-#define CONFIG_ETHADDR  00:01:af:07:9b:8a
-#define CONFIG_ETH1ADDR  00:01:af:07:9b:8b
-#define CONFIG_ETH2ADDR  00:01:af:07:9b:8c
+#define CONFIG_ETHADDR 00:01:af:07:9b:8a
+#define CONFIG_ETH1ADDR         00:01:af:07:9b:8b
+#define CONFIG_ETH2ADDR         00:01:af:07:9b:8c
 #endif
 
-#define CONFIG_SERVERIP        163.12.64.52
-#define CONFIG_IPADDR                  10.82.0.105
+#define CONFIG_SERVERIP                163.12.64.52
+#define CONFIG_IPADDR          10.82.0.105
 #define CONFIG_GATEWAYIP       10.82.1.254
 #define CONFIG_NETMASK         255.255.254.0
-#define CONFIG_HOSTNAME        MPC8560ADS_PILOT_003
-#define CONFIG_ROOTPATH        /home/r6aads/mpclinux/eldk-2.0.2/ppc_82xx
-#define CONFIG_BOOTFILE        pImage
+#define CONFIG_HOSTNAME                MPC8560ADS_PILOT_003
+#define CONFIG_ROOTPATH                /home/r6aads/mpclinux/eldk-2.0.2/ppc_82xx
+#define CONFIG_BOOTFILE                pImage
 
 #endif /* __CONFIG_H */
index 8221a198e82d62fd0e94085b7ad0d541c248e86e..46505b6fd370e3cb7eadb803d8411e81a0f94140 100644 (file)
 #define CONFIG_COMMANDS                CONFIG_COMMANDS_BASE
 #endif
 
-#define CONFIG_BOARD_PRE_INIT
+#define CONFIG_BOARD_EARLY_INIT_F 1
 #define CONFIG_MISC_INIT_R
 
 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
index 698b89c008f988d752283f5c949b26a4b1dc9a14..c88d882e0bf4ad4ca3d09067d8632e329df0d967 100644 (file)
  */
 
 #define CONFIG_405GP           1       /* This is a PPC405 CPU         */
-#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
-#define CONFIG_OCRTC                   1       /* ...on a OCRTC board          */
+#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
+#define CONFIG_OCRTC           1       /* ...on a OCRTC board          */
 
-#define CONFIG_BOARD_PRE_INIT   1       /* call board_pre_init()        */
+#define CONFIG_BOARD_EARLY_INIT_F 1    /* call board_early_init_f()    */
 
-#define CONFIG_SYS_CLK_FREQ     33000000 /* external frequency to pll   */
+#define CONFIG_SYS_CLK_FREQ    33000000 /* external frequency to pll   */
 
 #define CONFIG_BAUDRATE                9600
 #define CONFIG_BOOTDELAY       3       /* autoboot after 3 seconds     */
@@ -51,7 +51,7 @@
 #define CFG_LOADS_BAUD_CHANGE  1       /* allow baudrate change        */
 
 #define CONFIG_MII             1       /* MII PHY management           */
-#define        CONFIG_PHY_ADDR         0       /* PHY address                  */
+#define CONFIG_PHY_ADDR                0       /* PHY address                  */
 
 #define CONFIG_COMMANDS              ( CONFIG_CMD_DFL  | \
                                CFG_CMD_PCI     | \
@@ -59,7 +59,7 @@
                                CFG_CMD_ASKENV  | \
                                CFG_CMD_ELF     | \
                                CFG_CMD_BSP     | \
-                               CFG_CMD_EEPROM  )
+                               CFG_CMD_EEPROM  )
 
 #define CONFIG_MAC_PARTITION
 #define CONFIG_DOS_PARTITION
@@ -67,9 +67,9 @@
 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 #include <cmd_confdefs.h>
 
-#undef  CONFIG_WATCHDOG                        /* watchdog disabled            */
+#undef CONFIG_WATCHDOG                 /* watchdog disabled            */
 
-#define        CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
+#define CONFIG_SDRAM_BANK0     1       /* init onboard SDRAM bank 0    */
 
 /*
  * Miscellaneous configurable options
 #define CFG_LONGHELP                   /* undef to save memory         */
 #define CFG_PROMPT     "=> "           /* Monitor Command Prompt       */
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
-#define        CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     1024            /* Console I/O Buffer Size      */
 #else
-#define        CFG_CBSIZE      256             /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     256             /* Console I/O Buffer Size      */
 #endif
 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 #define CFG_MAXARGS    16              /* max number of command args   */
 #define CFG_BARGSIZE   CFG_CBSIZE      /* Boot Argument Buffer Size    */
 
-#define CFG_CONSOLE_INFO_QUIET  1       /* don't print console @ startup*/
+#define CFG_CONSOLE_INFO_QUIET 1       /* don't print console @ startup*/
 
 #define CFG_MEMTEST_START      0x0400000       /* memtest works on     */
 #define CFG_MEMTEST_END                0x0C00000       /* 4 ... 12 MB in DRAM  */
 
-#undef  CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
-#define CFG_IGNORE_405_UART_ERRATA_59   /* ignore ppc405gp errata #59   */
-#define CFG_BASE_BAUD       691200
+#undef CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
+#define CFG_IGNORE_405_UART_ERRATA_59  /* ignore ppc405gp errata #59   */
+#define CFG_BASE_BAUD      691200
 
 /* The following table includes the supported baudrates */
-#define CFG_BAUDRATE_TABLE      \
+#define CFG_BAUDRATE_TABLE     \
        { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
         57600, 115200, 230400, 460800, 921600 }
 
 #define CFG_LOAD_ADDR  0x100000        /* default load address */
 #define CFG_EXTBDINFO  1               /* To use extended board_into (bd_t) */
 
-#define        CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
+#define CFG_HZ         1000            /* decrementer freq: 1 ms ticks */
 
 #define CONFIG_ZERO_BOOTDELAY_CHECK    /* check for keypress on bootdelay==0 */
 
  * PCI stuff
  *-----------------------------------------------------------------------
  */
-#define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
-#define PCI_HOST_FORCE  1               /* configure as pci host        */
-#define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
+#define PCI_HOST_ADAPTER 0             /* configure as pci adapter     */
+#define PCI_HOST_FORCE 1               /* configure as pci host        */
+#define PCI_HOST_AUTO  2               /* detected via arbiter enable  */
 
-#define CONFIG_PCI                     /* include pci support          */
-#define CONFIG_PCI_HOST        PCI_HOST_AUTO   /* select pci host function     */
-#define CONFIG_PCI_PNP                 /* do pci plug-and-play         */
-                                       /* resource configuration       */
+#define CONFIG_PCI                     /* include pci support          */
+#define CONFIG_PCI_HOST PCI_HOST_AUTO  /* select pci host function     */
+#define CONFIG_PCI_PNP                 /* do pci plug-and-play         */
+                                       /* resource configuration       */
 
-#define CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
+#define CONFIG_PCI_SCAN_SHOW           /* print pci devices @ startup  */
 
-#define CONFIG_PCI_BOOTDELAY    0       /* enable pci bootdelay variable*/
+#define CONFIG_PCI_BOOTDELAY   0       /* enable pci bootdelay variable*/
 
-#define CFG_PCI_SUBSYS_VENDORID 0x12FE  /* PCI Vendor ID: esd gmbh      */
-#define CFG_PCI_SUBSYS_DEVICEID 0x0410  /* PCI Device ID: OCRTC         */
-#define CFG_PCI_CLASSCODE       0x0b20  /* PCI Class Code: Processor/PPC*/
-#define CFG_PCI_PTM1LA  0x00000000      /* point to sdram               */
-#define CFG_PCI_PTM1MS  0xfc000001      /* 64MB, enable hard-wired to 1 */
-#define CFG_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
-#define CFG_PCI_PTM2LA  0xffc00000      /* point to flash               */
-#define CFG_PCI_PTM2MS  0xffc00001      /* 4MB, enable                  */
-#define CFG_PCI_PTM2PCI 0x04000000      /* Host: use this pci address   */
+#define CFG_PCI_SUBSYS_VENDORID 0x12FE /* PCI Vendor ID: esd gmbh      */
+#define CFG_PCI_SUBSYS_DEVICEID 0x0410 /* PCI Device ID: OCRTC         */
+#define CFG_PCI_CLASSCODE      0x0b20  /* PCI Class Code: Processor/PPC*/
+#define CFG_PCI_PTM1LA 0x00000000      /* point to sdram               */
+#define CFG_PCI_PTM1MS 0xfc000001      /* 64MB, enable hard-wired to 1 */
+#define CFG_PCI_PTM1PCI 0x00000000     /* Host: use this pci address   */
+#define CFG_PCI_PTM2LA 0xffc00000      /* point to flash               */
+#define CFG_PCI_PTM2MS 0xffc00001      /* 4MB, enable                  */
+#define CFG_PCI_PTM2PCI 0x04000000     /* Host: use this pci address   */
 
 /*-----------------------------------------------------------------------
  * Start addresses for the final memory configuration
 #define CFG_FLASH_ERASE_TOUT   120000  /* Timeout for Flash Erase (in ms)      */
 #define CFG_FLASH_WRITE_TOUT   500     /* Timeout for Flash Write (in ms)      */
 
-#define CFG_FLASH_WORD_SIZE     unsigned short  /* flash word size (width)      */
-#define CFG_FLASH_ADDR0         0x5555  /* 1st address for flash config cycles  */
-#define CFG_FLASH_ADDR1         0x2AAA  /* 2nd address for flash config cycles  */
+#define CFG_FLASH_WORD_SIZE    unsigned short  /* flash word size (width)      */
+#define CFG_FLASH_ADDR0                0x5555  /* 1st address for flash config cycles  */
+#define CFG_FLASH_ADDR1                0x2AAA  /* 2nd address for flash config cycles  */
 /*
  * The following defines are added for buggy IOP480 byte interface.
  * All other boards should use the standard values (CPCI405 etc.)
  */
-#define CFG_FLASH_READ0         0x0000  /* 0 is standard                        */
-#define CFG_FLASH_READ1         0x0001  /* 1 is standard                        */
-#define CFG_FLASH_READ2         0x0002  /* 2 is standard                        */
+#define CFG_FLASH_READ0                0x0000  /* 0 is standard                        */
+#define CFG_FLASH_READ1                0x0001  /* 1 is standard                        */
+#define CFG_FLASH_READ2                0x0002  /* 2 is standard                        */
 
-#define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
+#define CFG_FLASH_EMPTY_INFO           /* print 'E' for empty sector on flinfo */
 
 #if 0 /* Use NVRAM for environment variables */
 /*-----------------------------------------------------------------------
 
 #else /* Use EEPROM for environment variables */
 
-#define CFG_ENV_IS_IN_EEPROM    1       /* use EEPROM for environment vars */
-#define CFG_ENV_OFFSET          0x000   /* environment starts at the beginning of the EEPROM */
-#define CFG_ENV_SIZE            0x300   /* 768 bytes may be used for env vars */
+#define CFG_ENV_IS_IN_EEPROM   1       /* use EEPROM for environment vars */
+#define CFG_ENV_OFFSET         0x000   /* environment starts at the beginning of the EEPROM */
+#define CFG_ENV_SIZE           0x300   /* 768 bytes may be used for env vars */
                                   /* total size of a CAT24WC08 is 1024 bytes */
 #endif
 
 #define CFG_I2C_SLAVE          0x7F
 
 #define CFG_I2C_EEPROM_ADDR    0x50    /* EEPROM CAT28WC08             */
-#define CFG_I2C_EEPROM_ADDR_LEN        1       /* Bytes of address             */
-/* mask of address bits that overflow into the "EEPROM chip address"    */
+#define CFG_I2C_EEPROM_ADDR_LEN 1      /* Bytes of address             */
+/* mask of address bits that overflow into the "EEPROM chip address"   */
 #define CFG_I2C_EEPROM_ADDR_OVERFLOW   0x07
 #define CFG_EEPROM_PAGE_WRITE_BITS 4   /* The Catalyst CAT24WC08 has   */
                                        /* 16 byte page write mode using*/
-                                       /* last 4 bits of the address   */
+                                       /* last 4 bits of the address   */
 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS 10   /* and takes up to 10 msec */
 #define CFG_EEPROM_PAGE_WRITE_ENABLE
 
  * External Bus Controller (EBC) Setup
  */
 
-/* Memory Bank 0 (Flash Bank 0) initialization                                  */
-#define CFG_EBC_PB0AP           0x92015480
-#define CFG_EBC_PB0CR           0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
+/* Memory Bank 0 (Flash Bank 0) initialization                                 */
+#define CFG_EBC_PB0AP          0x92015480
+#define CFG_EBC_PB0CR          0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
 
-/* Memory Bank 1 (Flash Bank 1) initialization                                  */
-#define CFG_EBC_PB1AP           0x92015480
-#define CFG_EBC_PB1CR           0xFF85A000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=16bit */
+/* Memory Bank 1 (Flash Bank 1) initialization                                 */
+#define CFG_EBC_PB1AP          0x92015480
+#define CFG_EBC_PB1CR          0xFF85A000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=16bit */
 
-/* Memory Bank 2 (PLD - FPGA-boot) initialization                               */
-#define CFG_EBC_PB2AP           0x02015480  /* BME=0x0,TWT=0x04,CSN=0x0,OEN=0x1 */
+/* Memory Bank 2 (PLD - FPGA-boot) initialization                              */
+#define CFG_EBC_PB2AP          0x02015480  /* BME=0x0,TWT=0x04,CSN=0x0,OEN=0x1 */
                                            /* WBN=0x1,WBF=0x1,TH=0x2,RE=0x0,SOR=0x1,BEM=0x0,PEN=0x0*/
-#define CFG_EBC_PB2CR           0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
+#define CFG_EBC_PB2CR          0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 3 (PLD - OSL) initialization                                     */
-#define CFG_EBC_PB3AP           0x02015480  /* BME=0x0,TWT=0x04,CSN=0x0,OEN=0x1 */
+/* Memory Bank 3 (PLD - OSL) initialization                                    */
+#define CFG_EBC_PB3AP          0x02015480  /* BME=0x0,TWT=0x04,CSN=0x0,OEN=0x1 */
                                            /* WBN=0x1,WBF=0x1,TH=0x2,RE=0x0,SOR=0x1,BEM=0x0,PEN=0x0*/
-#define CFG_EBC_PB3CR           0xF0118000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=8bit  */
+#define CFG_EBC_PB3CR          0xF0118000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 4 (Spartan2 1) initialization                                    */
-#define CFG_EBC_PB4AP           0x02015580  /* BME=0x0,TWT=0x04,CSN=0x0,OEN=0x1 */
+/* Memory Bank 4 (Spartan2 1) initialization                                   */
+#define CFG_EBC_PB4AP          0x02015580  /* BME=0x0,TWT=0x04,CSN=0x0,OEN=0x1 */
                                            /* WBN=0x1,WBF=0x1,TH=0x2,RE=0x1,SOR=0x1,BEM=0x0,PEN=0x0*/
-#define CFG_EBC_PB4CR           0xF209C000  /* BAS=0xF20,BS=16MB,BU=R/W,BW=32bit*/
+#define CFG_EBC_PB4CR          0xF209C000  /* BAS=0xF20,BS=16MB,BU=R/W,BW=32bit*/
 
-/* Memory Bank 5 (Spartan2 2) initialization                                    */
-#define CFG_EBC_PB5AP           0x02015580  /* BME=0x0,TWT=0x04,CSN=0x0,OEN=0x1 */
+/* Memory Bank 5 (Spartan2 2) initialization                                   */
+#define CFG_EBC_PB5AP          0x02015580  /* BME=0x0,TWT=0x04,CSN=0x0,OEN=0x1 */
                                            /* WBN=0x1,WBF=0x1,TH=0x2,RE=0x1,SOR=0x1,BEM=0x0,PEN=0x0*/
-#define CFG_EBC_PB5CR           0xF309C000  /* BAS=0xF30,BS=16MB,BU=R/W,BW=32bit*/
+#define CFG_EBC_PB5CR          0xF309C000  /* BAS=0xF30,BS=16MB,BU=R/W,BW=32bit*/
 
-/* Memory Bank 6 (Virtex 1) initialization                                      */
-#define CFG_EBC_PB6AP           0x02015580  /* BME=0x0,TWT=0x04,CSN=0x0,OEN=0x1 */
+/* Memory Bank 6 (Virtex 1) initialization                                     */
+#define CFG_EBC_PB6AP          0x02015580  /* BME=0x0,TWT=0x04,CSN=0x0,OEN=0x1 */
                                            /* WBN=0x1,WBF=0x1,TH=0x2,RE=0x1,SOR=0x1,BEM=0x0,PEN=0x0*/
-#define CFG_EBC_PB6CR           0xF409A000  /* BAS=0xF40,BS=16MB,BU=R/W,BW=16bit*/
+#define CFG_EBC_PB6CR          0xF409A000  /* BAS=0xF40,BS=16MB,BU=R/W,BW=16bit*/
 
-/* Memory Bank 7 (Virtex 2) initialization                                      */
-#define CFG_EBC_PB7AP           0x02015580  /* BME=0x0,TWT=0x04,CSN=0x0,OEN=0x1 */
+/* Memory Bank 7 (Virtex 2) initialization                                     */
+#define CFG_EBC_PB7AP          0x02015580  /* BME=0x0,TWT=0x04,CSN=0x0,OEN=0x1 */
                                            /* WBN=0x1,WBF=0x1,TH=0x2,RE=0x1,SOR=0x1,BEM=0x0,PEN=0x0*/
-#define CFG_EBC_PB7CR           0xF509A000  /* BAS=0xF50,BS=16MB,BU=R/W,BW=16bit*/
+#define CFG_EBC_PB7CR          0xF509A000  /* BAS=0xF50,BS=16MB,BU=R/W,BW=16bit*/
 
 
-#define CFG_ETHERNET_MAC_ADDR   0x00000000      /* Pass Ethernet MAC to VxWorks */
+#define CFG_ETHERNET_MAC_ADDR  0x00000000      /* Pass Ethernet MAC to VxWorks */
 
 /*-----------------------------------------------------------------------
  * Definitions for initial stack pointer and data area (in DPRAM)
  */
 
 /* use on chip memory ( OCM ) for temperary stack until sdram is tested */
-#define CFG_TEMP_STACK_OCM        1
+#define CFG_TEMP_STACK_OCM       1
 
 /* On Chip Memory location */
 #define CFG_OCM_DATA_ADDR      0xF8000000
 #define CFG_INIT_RAM_END       CFG_OCM_DATA_SIZE /* End of used area in RAM    */
 #define CFG_GBL_DATA_SIZE      128  /* size in bytes reserved for initial data */
 #define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
-#define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
+#define CFG_INIT_SP_OFFSET     CFG_GBL_DATA_OFFSET
 
 
 /*
index cb4c5eee95cfa065bedaa7e62f4124b3c00213a6..3dcb514fa96c88ac13ae1e12a20bf7ee897594b0 100644 (file)
  */
 
 #define CONFIG_405GP           1       /* This is a PPC405 CPU         */
-#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
-#define CONFIG_ORSG            1       /* ...on a ORSG board           */
+#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
+#define CONFIG_ORSG            1       /* ...on a ORSG board           */
 
-#define CONFIG_BOARD_PRE_INIT   1       /* call board_pre_init()        */
+#define CONFIG_BOARD_EARLY_INIT_F 1    /* call board_early_init_f()    */
 
-#define CONFIG_SYS_CLK_FREQ     33000000 /* external frequency to pll   */
+#define CONFIG_SYS_CLK_FREQ    33000000 /* external frequency to pll   */
 
 #define CONFIG_BAUDRATE                9600
 #define CONFIG_BOOTDELAY       3       /* autoboot after 3 seconds     */
@@ -51,7 +51,7 @@
 #define CFG_LOADS_BAUD_CHANGE  1       /* allow baudrate change        */
 
 #define CONFIG_MII             1       /* MII PHY management           */
-#define        CONFIG_PHY_ADDR         0       /* PHY address                  */
+#define CONFIG_PHY_ADDR                0       /* PHY address                  */
 
 #define CONFIG_COMMANDS              ( CONFIG_CMD_DFL  | \
                                CFG_CMD_PCI     | \
@@ -59,7 +59,7 @@
                                CFG_CMD_ASKENV  | \
                                CFG_CMD_ELF     | \
                                CFG_CMD_BSP     | \
-                               CFG_CMD_EEPROM  )
+                               CFG_CMD_EEPROM  )
 
 #define CONFIG_MAC_PARTITION
 #define CONFIG_DOS_PARTITION
@@ -67,9 +67,9 @@
 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 #include <cmd_confdefs.h>
 
-#undef  CONFIG_WATCHDOG                        /* watchdog disabled            */
+#undef CONFIG_WATCHDOG                 /* watchdog disabled            */
 
-#define        CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
+#define CONFIG_SDRAM_BANK0     1       /* init onboard SDRAM bank 0    */
 
 /*
  * Miscellaneous configurable options
 #define CFG_LONGHELP                   /* undef to save memory         */
 #define CFG_PROMPT     "=> "           /* Monitor Command Prompt       */
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
-#define        CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     1024            /* Console I/O Buffer Size      */
 #else
-#define        CFG_CBSIZE      256             /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     256             /* Console I/O Buffer Size      */
 #endif
 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 #define CFG_MAXARGS    16              /* max number of command args   */
 #define CFG_BARGSIZE   CFG_CBSIZE      /* Boot Argument Buffer Size    */
 
-#define CFG_CONSOLE_INFO_QUIET  1       /* don't print console @ startup*/
+#define CFG_CONSOLE_INFO_QUIET 1       /* don't print console @ startup*/
 
 #define CFG_MEMTEST_START      0x0400000       /* memtest works on     */
 #define CFG_MEMTEST_END                0x0C00000       /* 4 ... 12 MB in DRAM  */
 
-#undef  CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
-#define CFG_IGNORE_405_UART_ERRATA_59   /* ignore ppc405gp errata #59   */
-#define CFG_BASE_BAUD       691200
+#undef CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
+#define CFG_IGNORE_405_UART_ERRATA_59  /* ignore ppc405gp errata #59   */
+#define CFG_BASE_BAUD      691200
 
 /* The following table includes the supported baudrates */
-#define CFG_BAUDRATE_TABLE      \
+#define CFG_BAUDRATE_TABLE     \
        { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
         57600, 115200, 230400, 460800, 921600 }
 
 #define CFG_LOAD_ADDR  0x100000        /* default load address */
 #define CFG_EXTBDINFO  1               /* To use extended board_into (bd_t) */
 
-#define        CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
+#define CFG_HZ         1000            /* decrementer freq: 1 ms ticks */
 
 #define CONFIG_ZERO_BOOTDELAY_CHECK    /* check for keypress on bootdelay==0 */
 
  * PCI stuff
  *-----------------------------------------------------------------------
  */
-#define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
-#define PCI_HOST_FORCE  1               /* configure as pci host        */
-#define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
-
-#define CONFIG_PCI                     /* include pci support          */
-#define CONFIG_PCI_HOST        PCI_HOST_ADAPTER /* select pci adapter          */
-#undef  CONFIG_PCI_PNP                 /* no pci plug-and-play         */
-                                       /* resource configuration       */
-
-#undef  CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
-
-#define CFG_PCI_SUBSYS_VENDORID 0x12FE  /* PCI Vendor ID: esd gmbh      */
-#define CFG_PCI_SUBSYS_DEVICEID 0x0411  /* PCI Device ID: ORSG          */
-#define CFG_PCI_CLASSCODE       0x0b20  /* PCI Class Code: Processor/PPC*/
-#define CFG_PCI_PTM1LA  0x00000000      /* point to sdram               */
-#define CFG_PCI_PTM1MS  0xfc000001      /* 64MB, enable hard-wired to 1 */
-#define CFG_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
-#define CFG_PCI_PTM2LA  0xffc00000      /* point to flash               */
-#define CFG_PCI_PTM2MS  0xffc00001      /* 4MB, enable                  */
-#define CFG_PCI_PTM2PCI 0x04000000      /* Host: use this pci address   */
+#define PCI_HOST_ADAPTER 0             /* configure as pci adapter     */
+#define PCI_HOST_FORCE 1               /* configure as pci host        */
+#define PCI_HOST_AUTO  2               /* detected via arbiter enable  */
+
+#define CONFIG_PCI                     /* include pci support          */
+#define CONFIG_PCI_HOST PCI_HOST_ADAPTER /* select pci adapter         */
+#undef CONFIG_PCI_PNP                  /* no pci plug-and-play         */
+                                       /* resource configuration       */
+
+#undef CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
+
+#define CFG_PCI_SUBSYS_VENDORID 0x12FE /* PCI Vendor ID: esd gmbh      */
+#define CFG_PCI_SUBSYS_DEVICEID 0x0411 /* PCI Device ID: ORSG          */
+#define CFG_PCI_CLASSCODE      0x0b20  /* PCI Class Code: Processor/PPC*/
+#define CFG_PCI_PTM1LA 0x00000000      /* point to sdram               */
+#define CFG_PCI_PTM1MS 0xfc000001      /* 64MB, enable hard-wired to 1 */
+#define CFG_PCI_PTM1PCI 0x00000000     /* Host: use this pci address   */
+#define CFG_PCI_PTM2LA 0xffc00000      /* point to flash               */
+#define CFG_PCI_PTM2MS 0xffc00001      /* 4MB, enable                  */
+#define CFG_PCI_PTM2PCI 0x04000000     /* Host: use this pci address   */
 
 /*-----------------------------------------------------------------------
  * Start addresses for the final memory configuration
 #define CFG_FLASH_ERASE_TOUT   120000  /* Timeout for Flash Erase (in ms)      */
 #define CFG_FLASH_WRITE_TOUT   500     /* Timeout for Flash Write (in ms)      */
 
-#define CFG_FLASH_WORD_SIZE     unsigned short  /* flash word size (width)      */
-#define CFG_FLASH_ADDR0         0x5555  /* 1st address for flash config cycles  */
-#define CFG_FLASH_ADDR1         0x2AAA  /* 2nd address for flash config cycles  */
+#define CFG_FLASH_WORD_SIZE    unsigned short  /* flash word size (width)      */
+#define CFG_FLASH_ADDR0                0x5555  /* 1st address for flash config cycles  */
+#define CFG_FLASH_ADDR1                0x2AAA  /* 2nd address for flash config cycles  */
 /*
  * The following defines are added for buggy IOP480 byte interface.
  * All other boards should use the standard values (CPCI405 etc.)
  */
-#define CFG_FLASH_READ0         0x0000  /* 0 is standard                        */
-#define CFG_FLASH_READ1         0x0001  /* 1 is standard                        */
-#define CFG_FLASH_READ2         0x0002  /* 2 is standard                        */
+#define CFG_FLASH_READ0                0x0000  /* 0 is standard                        */
+#define CFG_FLASH_READ1                0x0001  /* 1 is standard                        */
+#define CFG_FLASH_READ2                0x0002  /* 2 is standard                        */
 
-#define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
+#define CFG_FLASH_EMPTY_INFO           /* print 'E' for empty sector on flinfo */
 
 #if 0 /* Use NVRAM for environment variables */
 /*-----------------------------------------------------------------------
 
 #else /* Use EEPROM for environment variables */
 
-#define CFG_ENV_IS_IN_EEPROM    1       /* use EEPROM for environment vars */
-#define CFG_ENV_OFFSET          0x000   /* environment starts at the beginning of the EEPROM */
-#define CFG_ENV_SIZE            0x300   /* 768 bytes may be used for env vars */
+#define CFG_ENV_IS_IN_EEPROM   1       /* use EEPROM for environment vars */
+#define CFG_ENV_OFFSET         0x000   /* environment starts at the beginning of the EEPROM */
+#define CFG_ENV_SIZE           0x300   /* 768 bytes may be used for env vars */
                                   /* total size of a CAT24WC08 is 1024 bytes */
 #endif
 
 #define CFG_I2C_SLAVE          0x7F
 
 #define CFG_I2C_EEPROM_ADDR    0x50    /* EEPROM CAT28WC08             */
-#define CFG_I2C_EEPROM_ADDR_LEN        1       /* Bytes of address             */
-/* mask of address bits that overflow into the "EEPROM chip address"    */
+#define CFG_I2C_EEPROM_ADDR_LEN 1      /* Bytes of address             */
+/* mask of address bits that overflow into the "EEPROM chip address"   */
 #define CFG_I2C_EEPROM_ADDR_OVERFLOW   0x07
 #define CFG_EEPROM_PAGE_WRITE_BITS 4   /* The Catalyst CAT24WC08 has   */
                                        /* 16 byte page write mode using*/
-                                       /* last 4 bits of the address   */
+                                       /* last 4 bits of the address   */
 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS 10   /* and takes up to 10 msec */
 #define CFG_EEPROM_PAGE_WRITE_ENABLE
 
  * External Bus Controller (EBC) Setup
  */
 
-/* Memory Bank 0 (Flash Bank 0) initialization                                  */
-#define CFG_EBC_PB0AP           0x92015480
-#define CFG_EBC_PB0CR           0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
+/* Memory Bank 0 (Flash Bank 0) initialization                                 */
+#define CFG_EBC_PB0AP          0x92015480
+#define CFG_EBC_PB0CR          0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
 
-/* Memory Bank 1 (Flash Bank 1) initialization                                  */
-#define CFG_EBC_PB1AP           0x92015480
-#define CFG_EBC_PB1CR           0xFF85A000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=16bit */
+/* Memory Bank 1 (Flash Bank 1) initialization                                 */
+#define CFG_EBC_PB1AP          0x92015480
+#define CFG_EBC_PB1CR          0xFF85A000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=16bit */
 
-/* Memory Bank 2 (PLD - FPGA-boot) initialization                               */
-#define CFG_EBC_PB2AP           0x02015480  /* BME=0x0,TWT=0x04,CSN=0x0,OEN=0x1 */
+/* Memory Bank 2 (PLD - FPGA-boot) initialization                              */
+#define CFG_EBC_PB2AP          0x02015480  /* BME=0x0,TWT=0x04,CSN=0x0,OEN=0x1 */
                                            /* WBN=0x1,WBF=0x1,TH=0x2,RE=0x0,SOR=0x1,BEM=0x0,PEN=0x0*/
-#define CFG_EBC_PB2CR           0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
+#define CFG_EBC_PB2CR          0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 3 (PLD - OSL) initialization                                     */
-#define CFG_EBC_PB3AP           0x02015480  /* BME=0x0,TWT=0x04,CSN=0x0,OEN=0x1 */
+/* Memory Bank 3 (PLD - OSL) initialization                                    */
+#define CFG_EBC_PB3AP          0x02015480  /* BME=0x0,TWT=0x04,CSN=0x0,OEN=0x1 */
                                            /* WBN=0x1,WBF=0x1,TH=0x2,RE=0x0,SOR=0x1,BEM=0x0,PEN=0x0*/
-#define CFG_EBC_PB3CR           0xF0118000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=8bit  */
+#define CFG_EBC_PB3CR          0xF0118000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 4 (Spartan2 1) initialization                                    */
-#define CFG_EBC_PB4AP           0x02015580  /* BME=0x0,TWT=0x04,CSN=0x0,OEN=0x1 */
+/* Memory Bank 4 (Spartan2 1) initialization                                   */
+#define CFG_EBC_PB4AP          0x02015580  /* BME=0x0,TWT=0x04,CSN=0x0,OEN=0x1 */
                                            /* WBN=0x1,WBF=0x1,TH=0x2,RE=0x1,SOR=0x1,BEM=0x0,PEN=0x0*/
-#define CFG_EBC_PB4CR           0xF209C000  /* BAS=0xF20,BS=16MB,BU=R/W,BW=32bit*/
+#define CFG_EBC_PB4CR          0xF209C000  /* BAS=0xF20,BS=16MB,BU=R/W,BW=32bit*/
 
-/* Memory Bank 5 (Spartan2 2) initialization                                    */
-#define CFG_EBC_PB5AP           0x02015580  /* BME=0x0,TWT=0x04,CSN=0x0,OEN=0x1 */
+/* Memory Bank 5 (Spartan2 2) initialization                                   */
+#define CFG_EBC_PB5AP          0x02015580  /* BME=0x0,TWT=0x04,CSN=0x0,OEN=0x1 */
                                            /* WBN=0x1,WBF=0x1,TH=0x2,RE=0x1,SOR=0x1,BEM=0x0,PEN=0x0*/
-#define CFG_EBC_PB5CR           0xF309C000  /* BAS=0xF30,BS=16MB,BU=R/W,BW=32bit*/
+#define CFG_EBC_PB5CR          0xF309C000  /* BAS=0xF30,BS=16MB,BU=R/W,BW=32bit*/
 
-/* Memory Bank 6 (Virtex 1) initialization                                      */
-#define CFG_EBC_PB6AP           0x02015580  /* BME=0x0,TWT=0x04,CSN=0x0,OEN=0x1 */
+/* Memory Bank 6 (Virtex 1) initialization                                     */
+#define CFG_EBC_PB6AP          0x02015580  /* BME=0x0,TWT=0x04,CSN=0x0,OEN=0x1 */
                                            /* WBN=0x1,WBF=0x1,TH=0x2,RE=0x1,SOR=0x1,BEM=0x0,PEN=0x0*/
-#define CFG_EBC_PB6CR           0xF409A000  /* BAS=0xF40,BS=16MB,BU=R/W,BW=16bit*/
+#define CFG_EBC_PB6CR          0xF409A000  /* BAS=0xF40,BS=16MB,BU=R/W,BW=16bit*/
 
-/* Memory Bank 7 (Virtex 2) initialization                                      */
-#define CFG_EBC_PB7AP           0x02015580  /* BME=0x0,TWT=0x04,CSN=0x0,OEN=0x1 */
+/* Memory Bank 7 (Virtex 2) initialization                                     */
+#define CFG_EBC_PB7AP          0x02015580  /* BME=0x0,TWT=0x04,CSN=0x0,OEN=0x1 */
                                            /* WBN=0x1,WBF=0x1,TH=0x2,RE=0x1,SOR=0x1,BEM=0x0,PEN=0x0*/
-#define CFG_EBC_PB7CR           0xF509A000  /* BAS=0xF50,BS=16MB,BU=R/W,BW=16bit*/
+#define CFG_EBC_PB7CR          0xF509A000  /* BAS=0xF50,BS=16MB,BU=R/W,BW=16bit*/
 
 
-#define CFG_ETHERNET_MAC_ADDR   0x00000000      /* Pass Ethernet MAC to VxWorks */
+#define CFG_ETHERNET_MAC_ADDR  0x00000000      /* Pass Ethernet MAC to VxWorks */
 
 /*-----------------------------------------------------------------------
  * Definitions for initial stack pointer and data area (in DPRAM)
  */
 
 /* use on chip memory ( OCM ) for temperary stack until sdram is tested */
-#define CFG_TEMP_STACK_OCM        1
+#define CFG_TEMP_STACK_OCM       1
 
 /* On Chip Memory location */
 #define CFG_OCM_DATA_ADDR      0xF8000000
 #define CFG_INIT_RAM_END       CFG_OCM_DATA_SIZE /* End of used area in RAM    */
 #define CFG_GBL_DATA_SIZE      128  /* size in bytes reserved for initial data */
 #define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
-#define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
+#define CFG_INIT_SP_OFFSET     CFG_GBL_DATA_OFFSET
 
 
 /*
index 57f577d2bb1999c0a607d5f7a3bf9d96b5591f7a..586b19f82cbb5227d65a544a1f2ee50ee2351e8d 100644 (file)
@@ -39,7 +39,7 @@
 #define CONFIG_MPC8240         1
 #define CONFIG_OXC             1
 
-#define CONFIG_BOARD_PRE_INIT  1       /* Call board_pre_init  */
+#define CONFIG_BOARD_EARLY_INIT_F 1    /* Call board_early_init_f      */
 
 #define CONFIG_IDENT_STRING     " [oxc] "
 
index b6ebc5fde97452c44376a334fb72041ad9bc7bbd..c56ad11b9fe74780c8f7327a8391ee137912443a 100644 (file)
@@ -51,7 +51,7 @@
 
 /* which initialization functions to call for this board */
 #define CONFIG_MISC_INIT_R     1
-#define CONFIG_BOARD_PRE_INIT  1
+#define CONFIG_BOARD_EARLY_INIT_F 1
 
 #define CFG_BOARD_NAME         "P3G4"
 
index 9cd8f5a32d0f3a8b25903242d65d856a6b062365..49fdfdddae90e83033244110256027e55806f1bf 100644 (file)
  */
 
 #define CONFIG_405GP           1       /* This is a PPC405 CPU         */
-#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
-#define CONFIG_PCI405          1       /* ...on a PCI405 board         */
+#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
+#define CONFIG_PCI405          1       /* ...on a PCI405 board         */
 
-#define CONFIG_BOARD_PRE_INIT   1       /* call board_pre_init()        */
+#define CONFIG_BOARD_EARLY_INIT_F 1    /* call board_early_init_f()    */
 #define CONFIG_MISC_INIT_R     1       /* call misc_init_r() on init   */
 
-#define CONFIG_SYS_CLK_FREQ     25000000 /* external frequency to pll   */
+#define CONFIG_SYS_CLK_FREQ    25000000 /* external frequency to pll   */
 
 #define CONFIG_BAUDRATE                115200
 #define CONFIG_BOOTDELAY       3       /* autoboot after 3 seconds     */
 
 #if 0
-#define CONFIG_PREBOOT                                                          \
-       "crc32 f0207004 ffc 0;"                                                 \
-       "if cmp 0 f0207000 1;"                                                  \
-       "then;echo Old CRC is correct;crc32 f0207004 ff4 f0207000;"             \
+#define CONFIG_PREBOOT                                                         \
+       "crc32 f0207004 ffc 0;"                                                 \
+       "if cmp 0 f0207000 1;"                                                  \
+       "then;echo Old CRC is correct;crc32 f0207004 ff4 f0207000;"             \
        "else;echo Old CRC is bad;fi"
 #endif
 
@@ -59,8 +59,8 @@
        "bootm fffc0000"
 #else
 #define CONFIG_BOOTCOMMAND                                                     \
-       "mw.l 0 ffffffff; mw.l 4 ffffffff;"                                     \
-       "while cmp 0 4 1; do echo Waiting for Host...;done;"                    \
+       "mw.l 0 ffffffff; mw.l 4 ffffffff;"                                     \
+       "while cmp 0 4 1; do echo Waiting for Host...;done;"                    \
        "bootm 400000"
 #endif
 
@@ -68,7 +68,7 @@
 #define CFG_LOADS_BAUD_CHANGE  1       /* allow baudrate change        */
 
 #define CONFIG_MII             1       /* MII PHY management           */
-#define        CONFIG_PHY_ADDR         0       /* PHY address                  */
+#define CONFIG_PHY_ADDR                0       /* PHY address                  */
 
 #define CONFIG_RTC_M48T35A     1               /* ST Electronics M48 timekeeper */
 
                                CFG_CMD_DATE    | \
                                CFG_CMD_I2C     | \
                                CFG_CMD_BSP     | \
-                               CFG_CMD_EEPROM  )
+                               CFG_CMD_EEPROM  )
 
 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 #include <cmd_confdefs.h>
 
-#undef  CONFIG_WATCHDOG                        /* watchdog disabled            */
+#undef CONFIG_WATCHDOG                 /* watchdog disabled            */
 
-#define        CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
+#define CONFIG_SDRAM_BANK0     1       /* init onboard SDRAM bank 0    */
 
-#define        CONFIG_PRAM             2048    /* reserve 2 MB "protected RAM" */
+#define CONFIG_PRAM            2048    /* reserve 2 MB "protected RAM" */
 
 /*
  * Miscellaneous configurable options
 #define CFG_LONGHELP                   /* undef to save memory         */
 #define CFG_PROMPT     "=> "           /* Monitor Command Prompt       */
 
-#define        CFG_HUSH_PARSER                 /* use "hush" command parser    */
+#define CFG_HUSH_PARSER                        /* use "hush" command parser    */
 #ifdef CFG_HUSH_PARSER
-#define        CFG_PROMPT_HUSH_PS2     "> "
+#define CFG_PROMPT_HUSH_PS2    "> "
 #endif
 
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
-#define        CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     1024            /* Console I/O Buffer Size      */
 #else
-#define        CFG_CBSIZE      256             /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     256             /* Console I/O Buffer Size      */
 #endif
 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 #define CFG_MAXARGS    16              /* max number of command args   */
 #define CFG_BARGSIZE   CFG_CBSIZE      /* Boot Argument Buffer Size    */
 
-#define CFG_DEVICE_NULLDEV      1       /* include nulldev device       */
+#define CFG_DEVICE_NULLDEV     1       /* include nulldev device       */
 
-#define CFG_CONSOLE_INFO_QUIET  1       /* don't print console @ startup*/
+#define CFG_CONSOLE_INFO_QUIET 1       /* don't print console @ startup*/
 
 #define CFG_MEMTEST_START      0x0400000       /* memtest works on     */
 #define CFG_MEMTEST_END                0x0C00000       /* 4 ... 12 MB in DRAM  */
 
-#undef  CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
-#define CFG_IGNORE_405_UART_ERRATA_59   /* ignore ppc405gp errata #59   */
-#define CFG_BASE_BAUD       691200
+#undef CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
+#define CFG_IGNORE_405_UART_ERRATA_59  /* ignore ppc405gp errata #59   */
+#define CFG_BASE_BAUD      691200
 
 /* The following table includes the supported baudrates */
-#define CFG_BAUDRATE_TABLE      \
+#define CFG_BAUDRATE_TABLE     \
        { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
         57600, 115200, 230400, 460800, 921600 }
 
 #define CFG_LOAD_ADDR  0x100000        /* default load address */
 #define CFG_EXTBDINFO  1               /* To use extended board_into (bd_t) */
 
-#define        CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
+#define CFG_HZ         1000            /* decrementer freq: 1 ms ticks */
 
 #undef CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
 
-#define CONFIG_VERSION_VARIABLE        1       /* include version env variable */
+#define CONFIG_VERSION_VARIABLE 1      /* include version env variable */
 
 /*-----------------------------------------------------------------------
  * PCI stuff
  *-----------------------------------------------------------------------
  */
-#define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
-#define PCI_HOST_FORCE  1               /* configure as pci host        */
-#define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
+#define PCI_HOST_ADAPTER 0             /* configure as pci adapter     */
+#define PCI_HOST_FORCE 1               /* configure as pci host        */
+#define PCI_HOST_AUTO  2               /* detected via arbiter enable  */
 
-#define CONFIG_PCI                     /* include pci support          */
-#define CONFIG_PCI_HOST        PCI_HOST_ADAPTER /* select pci host function    */
-#undef  CONFIG_PCI_PNP                 /* no pci plug-and-play         */
-                                       /* resource configuration       */
+#define CONFIG_PCI                     /* include pci support          */
+#define CONFIG_PCI_HOST PCI_HOST_ADAPTER /* select pci host function   */
+#undef CONFIG_PCI_PNP                  /* no pci plug-and-play         */
+                                       /* resource configuration       */
 
-#define CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
+#define CONFIG_PCI_SCAN_SHOW           /* print pci devices @ startup  */
 
-#define CFG_PCI_SUBSYS_VENDORID 0x12FE  /* PCI Vendor ID: esd gmbh      */
-#define CFG_PCI_SUBSYS_DEVICEID 0x0407  /* PCI Device ID: PCI-405       */
-#define CFG_PCI_CLASSCODE       0x0280  /* PCI Class Code: Network/Other*/
-#define CFG_PCI_PTM1LA  0x00000000      /* point to sdram               */
-#define CFG_PCI_PTM1MS  0xff000001      /* 16MB, enable hard-wired to 1 */
-#define CFG_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
+#define CFG_PCI_SUBSYS_VENDORID 0x12FE /* PCI Vendor ID: esd gmbh      */
+#define CFG_PCI_SUBSYS_DEVICEID 0x0407 /* PCI Device ID: PCI-405       */
+#define CFG_PCI_CLASSCODE      0x0280  /* PCI Class Code: Network/Other*/
+#define CFG_PCI_PTM1LA 0x00000000      /* point to sdram               */
+#define CFG_PCI_PTM1MS 0xff000001      /* 16MB, enable hard-wired to 1 */
+#define CFG_PCI_PTM1PCI 0x00000000     /* Host: use this pci address   */
 
 #if 0 /* test-only */
-#define CFG_PCI_PTM2LA  0xffc00000      /* point to flash               */
-#define CFG_PCI_PTM2MS  0xffc00001      /* 4MB, enable                  */
-#define CFG_PCI_PTM2PCI 0x04000000      /* Host: use this pci address   */
+#define CFG_PCI_PTM2LA 0xffc00000      /* point to flash               */
+#define CFG_PCI_PTM2MS 0xffc00001      /* 4MB, enable                  */
+#define CFG_PCI_PTM2PCI 0x04000000     /* Host: use this pci address   */
 #else
-#define CFG_PCI_PTM2LA  0xef600000      /* point to internal regs       */
-#define CFG_PCI_PTM2MS  0xffe00001      /* 2MB, enable                  */
-#define CFG_PCI_PTM2PCI 0x00000000      /* Host: use this pci address   */
+#define CFG_PCI_PTM2LA 0xef600000      /* point to internal regs       */
+#define CFG_PCI_PTM2MS 0xffe00001      /* 2MB, enable                  */
+#define CFG_PCI_PTM2PCI 0x00000000     /* Host: use this pci address   */
 #endif
 
 /*-----------------------------------------------------------------------
 #define CFG_FLASH_ERASE_TOUT   120000  /* Timeout for Flash Erase (in ms)      */
 #define CFG_FLASH_WRITE_TOUT   500     /* Timeout for Flash Write (in ms)      */
 
-#define CFG_FLASH_WORD_SIZE     unsigned short  /* flash word size (width)      */
-#define CFG_FLASH_ADDR0         0x5555  /* 1st address for flash config cycles  */
-#define CFG_FLASH_ADDR1         0x2AAA  /* 2nd address for flash config cycles  */
+#define CFG_FLASH_WORD_SIZE    unsigned short  /* flash word size (width)      */
+#define CFG_FLASH_ADDR0                0x5555  /* 1st address for flash config cycles  */
+#define CFG_FLASH_ADDR1                0x2AAA  /* 2nd address for flash config cycles  */
 /*
  * The following defines are added for buggy IOP480 byte interface.
  * All other boards should use the standard values (CPCI405 etc.)
  */
-#define CFG_FLASH_READ0         0x0000  /* 0 is standard                        */
-#define CFG_FLASH_READ1         0x0001  /* 1 is standard                        */
-#define CFG_FLASH_READ2         0x0002  /* 2 is standard                        */
+#define CFG_FLASH_READ0                0x0000  /* 0 is standard                        */
+#define CFG_FLASH_READ1                0x0001  /* 1 is standard                        */
+#define CFG_FLASH_READ2                0x0002  /* 2 is standard                        */
 
-#define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
+#define CFG_FLASH_EMPTY_INFO           /* print 'E' for empty sector on flinfo */
 
 #if 0 /* Use NVRAM for environment variables */
 /*-----------------------------------------------------------------------
 
 #else /* Use EEPROM for environment variables */
 
-#define CFG_ENV_IS_IN_EEPROM    1       /* use EEPROM for environment vars */
-#define CFG_ENV_OFFSET          0x000   /* environment starts at the beginning of the EEPROM */
-#define CFG_ENV_SIZE            0x400   /* 1024 bytes may be used for env vars*/
+#define CFG_ENV_IS_IN_EEPROM   1       /* use EEPROM for environment vars */
+#define CFG_ENV_OFFSET         0x000   /* environment starts at the beginning of the EEPROM */
+#define CFG_ENV_SIZE           0x400   /* 1024 bytes may be used for env vars*/
                                   /* total size of a CAT24WC08 is 1024 bytes */
 #endif
 
 #define CFG_I2C_SLAVE          0x7F
 
 #define CFG_I2C_EEPROM_ADDR    0x50    /* EEPROM CAT28WC08             */
-#define CFG_I2C_EEPROM_ADDR_LEN        1       /* Bytes of address             */
-/* mask of address bits that overflow into the "EEPROM chip address"    */
+#define CFG_I2C_EEPROM_ADDR_LEN 1      /* Bytes of address             */
+/* mask of address bits that overflow into the "EEPROM chip address"   */
 #define CFG_I2C_EEPROM_ADDR_OVERFLOW   0x07
 #define CFG_EEPROM_PAGE_WRITE_BITS 4   /* The Catalyst CAT24WC08 has   */
                                        /* 16 byte page write mode using*/
-                                       /* last 4 bits of the address   */
+                                       /* last 4 bits of the address   */
 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS 10   /* and takes up to 10 msec */
 #define CFG_EEPROM_PAGE_WRITE_ENABLE
 
  * External Bus Controller (EBC) Setup
  */
 
-/* Memory Bank 0 (Flash Bank 0) initialization                                  */
-#define CFG_EBC_PB0AP           0x92015480
-#define CFG_EBC_PB0CR           0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
+/* Memory Bank 0 (Flash Bank 0) initialization                                 */
+#define CFG_EBC_PB0AP          0x92015480
+#define CFG_EBC_PB0CR          0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
 
-/* Memory Bank 1 (NVRAM/RTC) initialization                                     */
-#define CFG_EBC_PB1AP           0x01005280  /* TWT=2,WBN=1,WBF=1,TH=1,SOR=1     */
-#define CFG_EBC_PB1CR           0xF0218000  /* BAS=0xF02,BS=1MB,BU=R/W,BW=8bit  */
+/* Memory Bank 1 (NVRAM/RTC) initialization                                    */
+#define CFG_EBC_PB1AP          0x01005280  /* TWT=2,WBN=1,WBF=1,TH=1,SOR=1     */
+#define CFG_EBC_PB1CR          0xF0218000  /* BAS=0xF02,BS=1MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 2 (CAN0, 1) initialization                                       */
-#define CFG_EBC_PB2AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
-/*#define CFG_EBC_PB2AP           0x038056C0  / * BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
-#define CFG_EBC_PB2CR           0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
+/* Memory Bank 2 (CAN0, 1) initialization                                      */
+#define CFG_EBC_PB2AP          0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
+/*#define CFG_EBC_PB2AP                  0x038056C0  / * BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
+#define CFG_EBC_PB2CR          0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 3 (FPGA internal) initialization                                 */
-#define CFG_EBC_PB3AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
-#define CFG_EBC_PB3CR           0xF041C000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=32bit */
-#define CFG_FPGA_BASE_ADDR      0xF0400000
+/* Memory Bank 3 (FPGA internal) initialization                                        */
+#define CFG_EBC_PB3AP          0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
+#define CFG_EBC_PB3CR          0xF041C000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=32bit */
+#define CFG_FPGA_BASE_ADDR     0xF0400000
 
 /*-----------------------------------------------------------------------
  * FPGA stuff
  */
 /* FPGA internal regs */
-#define CFG_FPGA_MODE           0x00
-#define CFG_FPGA_STATUS         0x02
-#define CFG_FPGA_TS             0x04
-#define CFG_FPGA_TS_LOW         0x06
-#define CFG_FPGA_TS_CAP0        0x10
-#define CFG_FPGA_TS_CAP0_LOW    0x12
-#define CFG_FPGA_TS_CAP1        0x14
-#define CFG_FPGA_TS_CAP1_LOW    0x16
-#define CFG_FPGA_TS_CAP2        0x18
-#define CFG_FPGA_TS_CAP2_LOW    0x1a
-#define CFG_FPGA_TS_CAP3        0x1c
-#define CFG_FPGA_TS_CAP3_LOW    0x1e
+#define CFG_FPGA_MODE          0x00
+#define CFG_FPGA_STATUS                0x02
+#define CFG_FPGA_TS            0x04
+#define CFG_FPGA_TS_LOW                0x06
+#define CFG_FPGA_TS_CAP0       0x10
+#define CFG_FPGA_TS_CAP0_LOW   0x12
+#define CFG_FPGA_TS_CAP1       0x14
+#define CFG_FPGA_TS_CAP1_LOW   0x16
+#define CFG_FPGA_TS_CAP2       0x18
+#define CFG_FPGA_TS_CAP2_LOW   0x1a
+#define CFG_FPGA_TS_CAP3       0x1c
+#define CFG_FPGA_TS_CAP3_LOW   0x1e
 
 /* FPGA Mode Reg */
-#define CFG_FPGA_MODE_CF_RESET  0x0001
+#define CFG_FPGA_MODE_CF_RESET 0x0001
 #define CFG_FPGA_MODE_TS_IRQ_ENABLE 0x0100
 #define CFG_FPGA_MODE_TS_IRQ_CLEAR  0x1000
-#define CFG_FPGA_MODE_TS_CLEAR  0x2000
+#define CFG_FPGA_MODE_TS_CLEAR 0x2000
 
 /* FPGA Status Reg */
-#define CFG_FPGA_STATUS_DIP0    0x0001
-#define CFG_FPGA_STATUS_DIP1    0x0002
-#define CFG_FPGA_STATUS_DIP2    0x0004
-#define CFG_FPGA_STATUS_FLASH   0x0008
-#define CFG_FPGA_STATUS_TS_IRQ  0x1000
+#define CFG_FPGA_STATUS_DIP0   0x0001
+#define CFG_FPGA_STATUS_DIP1   0x0002
+#define CFG_FPGA_STATUS_DIP2   0x0004
+#define CFG_FPGA_STATUS_FLASH  0x0008
+#define CFG_FPGA_STATUS_TS_IRQ 0x1000
 
-#define CFG_FPGA_SPARTAN2       1           /* using Xilinx Spartan 2 now    */
-#define CFG_FPGA_MAX_SIZE       32*1024     /* 32kByte is enough for XC2S15  */
+#define CFG_FPGA_SPARTAN2      1           /* using Xilinx Spartan 2 now    */
+#define CFG_FPGA_MAX_SIZE      32*1024     /* 32kByte is enough for XC2S15  */
 
 /* FPGA program pin configuration */
-#define CFG_FPGA_PRG            0x04000000  /* FPGA program pin (ppc output) */
-#define CFG_FPGA_CLK            0x02000000  /* FPGA clk pin (ppc output)     */
-#define CFG_FPGA_DATA           0x01000000  /* FPGA data pin (ppc output)    */
-#define CFG_FPGA_INIT           0x00400000  /* FPGA init pin (ppc input)     */
-#define CFG_FPGA_DONE           0x00800000  /* FPGA done pin (ppc input)     */
+#define CFG_FPGA_PRG           0x04000000  /* FPGA program pin (ppc output) */
+#define CFG_FPGA_CLK           0x02000000  /* FPGA clk pin (ppc output)     */
+#define CFG_FPGA_DATA          0x01000000  /* FPGA data pin (ppc output)    */
+#define CFG_FPGA_INIT          0x00400000  /* FPGA init pin (ppc input)     */
+#define CFG_FPGA_DONE          0x00800000  /* FPGA done pin (ppc input)     */
 
 /*-----------------------------------------------------------------------
  * Definitions for initial stack pointer and data area (in data cache)
  */
-#define CFG_INIT_DCACHE_CS      7       /* use cs # 7 for data cache memory    */
-#define CFG_INIT_RAM_ADDR       0x40000000  /* use data cache                  */
-#define CFG_INIT_RAM_END        0x2000  /* End of used area in RAM             */
+#define CFG_INIT_DCACHE_CS     7       /* use cs # 7 for data cache memory    */
+#define CFG_INIT_RAM_ADDR      0x40000000  /* use data cache                  */
+#define CFG_INIT_RAM_END       0x2000  /* End of used area in RAM             */
 #define CFG_GBL_DATA_SIZE      128  /* size in bytes reserved for initial data */
 #define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
-#define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
+#define CFG_INIT_SP_OFFSET     CFG_GBL_DATA_OFFSET
 
 /*
  * Internal Definitions
index 645cdc59d273813fc45914b954588d266a5ece24..f90c52e269222366f1d163d82a99a40e65514e59 100644 (file)
@@ -43,7 +43,7 @@
 
 #define CONFIG_PCIPPC2         1       /* this is a PCIPPC2 board      */
 
-#define CONFIG_BOARD_PRE_INIT  1
+#define CONFIG_BOARD_EARLY_INIT_F 1
 #define CONFIG_MISC_INIT_R     1
 
 #define CONFIG_CONS_INDEX      1
index 4953458d40dc143914cb7acbf55ab4ebae32a44f..f4a5dd875ef374f07480a6df6fc29a73d7796cbe 100644 (file)
@@ -43,7 +43,7 @@
 
 #define CONFIG_PCIPPC2         1       /* this is a PCIPPC2 board      */
 
-#define CONFIG_BOARD_PRE_INIT  1
+#define CONFIG_BOARD_EARLY_INIT_F 1
 #define CONFIG_MISC_INIT_R     1
 
 #define CONFIG_CONS_INDEX      1
index 2cd5726b95e750aaa065348f7dfb831132379199..dbec242d6c8acb82267562e231a88379fa42aa1d 100644 (file)
  ***************************************************************/
 #define SPD_EEPROM_ADDRESS      0x50
 
-#define CONFIG_BOARD_PRE_INIT
+#define CONFIG_BOARD_EARLY_INIT_F
 /**************************************************************
  * Environment definitions
  **************************************************************/
 /* Size: 0=1MB, 1=2MB, 2=4MB, 3=8MB, 4=16MB, 5=32MB, 6=64MB, 7=128MB */
 #define FLASH_SIZE_PRELIM       3  /* maximal flash FLASH size bank #0 */
 
-#define CONFIG_BOARD_PRE_INIT
+#define CONFIG_BOARD_EARLY_INIT_F
 
 /* Configuration Port location */
 #define CONFIG_PORT_ADDR       0xF4000000
index d93deff7ed75142f0072e8e495f46b6a43971af7..0798af4d0438f1b1492e1b698b27855dc6e48dd8 100644 (file)
  */
 
 #define CONFIG_405EP           1       /* This is a PPC405 CPU         */
-#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
-#define CONFIG_PLU405          1       /* ...on a PLU405 board         */
+#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
+#define CONFIG_PLU405          1       /* ...on a PLU405 board         */
 
-#define CONFIG_BOARD_PRE_INIT   1       /* call board_pre_init()        */
-#define CONFIG_MISC_INIT_R      1       /* call misc_init_r()           */
+#define CONFIG_BOARD_EARLY_INIT_F 1    /* call board_early_init_f()    */
+#define CONFIG_MISC_INIT_R     1       /* call misc_init_r()           */
 
-#define CONFIG_SYS_CLK_FREQ     33333334 /* external frequency to pll   */
+#define CONFIG_SYS_CLK_FREQ    33333334 /* external frequency to pll   */
 
 #define CONFIG_BAUDRATE                9600
 #define CONFIG_BOOTDELAY       3       /* autoboot after 3 seconds     */
@@ -60,7 +60,7 @@
 #define CFG_LOADS_BAUD_CHANGE  1       /* allow baudrate change        */
 
 #define CONFIG_MII             1       /* MII PHY management           */
-#define        CONFIG_PHY_ADDR         0       /* PHY address                  */
+#define CONFIG_PHY_ADDR                0       /* PHY address                  */
 
 #define CONFIG_COMMANDS              ( CONFIG_CMD_DFL  | \
                                CFG_CMD_DHCP    | \
@@ -73,7 +73,7 @@
                                CFG_CMD_I2C     | \
                                CFG_CMD_MII     | \
                                CFG_CMD_PING    | \
-                               CFG_CMD_EEPROM  )
+                               CFG_CMD_EEPROM  )
 
 #define CONFIG_MAC_PARTITION
 #define CONFIG_DOS_PARTITION
 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 #include <cmd_confdefs.h>
 
-#undef  CONFIG_WATCHDOG                        /* watchdog disabled            */
+#undef CONFIG_WATCHDOG                 /* watchdog disabled            */
 
-#define CONFIG_RTC_MC146818             /* DS1685 is MC146818 compatible*/
-#define CFG_RTC_REG_BASE_ADDR   0xF0000500 /* RTC Base Address         */
+#define CONFIG_RTC_MC146818            /* DS1685 is MC146818 compatible*/
+#define CFG_RTC_REG_BASE_ADDR   0xF0000500 /* RTC Base Address         */
 
-#define        CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
+#define CONFIG_SDRAM_BANK0     1       /* init onboard SDRAM bank 0    */
 
 /*
  * Miscellaneous configurable options
 
 #undef CFG_HUSH_PARSER                 /* use "hush" command parser    */
 #ifdef CFG_HUSH_PARSER
-#define        CFG_PROMPT_HUSH_PS2     "> "
+#define CFG_PROMPT_HUSH_PS2    "> "
 #endif
 
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
-#define        CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     1024            /* Console I/O Buffer Size      */
 #else
-#define        CFG_CBSIZE      256             /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     256             /* Console I/O Buffer Size      */
 #endif
 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 #define CFG_MAXARGS    16              /* max number of command args   */
 #define CFG_BARGSIZE   CFG_CBSIZE      /* Boot Argument Buffer Size    */
 
-#define CFG_DEVICE_NULLDEV      1       /* include nulldev device       */
+#define CFG_DEVICE_NULLDEV     1       /* include nulldev device       */
 
-#define CFG_CONSOLE_INFO_QUIET  1       /* don't print console @ startup*/
+#define CFG_CONSOLE_INFO_QUIET 1       /* don't print console @ startup*/
 
 #define CFG_MEMTEST_START      0x0400000       /* memtest works on     */
 #define CFG_MEMTEST_END                0x0C00000       /* 4 ... 12 MB in DRAM  */
 
-#undef  CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
-#define CFG_IGNORE_405_UART_ERRATA_59   /* ignore ppc405gp errata #59   */
-#define CFG_BASE_BAUD       691200
-#undef  CONFIG_UART1_CONSOLE            /* define for uart1 as console  */
+#undef CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
+#define CFG_IGNORE_405_UART_ERRATA_59  /* ignore ppc405gp errata #59   */
+#define CFG_BASE_BAUD      691200
+#undef CONFIG_UART1_CONSOLE            /* define for uart1 as console  */
 
 /* The following table includes the supported baudrates */
-#define CFG_BAUDRATE_TABLE      \
+#define CFG_BAUDRATE_TABLE     \
        { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
         57600, 115200, 230400, 460800, 921600 }
 
 #define CFG_LOAD_ADDR  0x100000        /* default load address */
 #define CFG_EXTBDINFO  1               /* To use extended board_into (bd_t) */
 
-#define        CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
+#define CFG_HZ         1000            /* decrementer freq: 1 ms ticks */
 
 #define CONFIG_ZERO_BOOTDELAY_CHECK    /* check for keypress on bootdelay==0 */
 
-#define CONFIG_VERSION_VARIABLE        1       /* include version env variable */
+#define CONFIG_VERSION_VARIABLE 1      /* include version env variable */
 
-#define CFG_RX_ETH_BUFFER      16      /* use 16 rx buffer on 405 emac */
+#define CFG_RX_ETH_BUFFER      16      /* use 16 rx buffer on 405 emac */
 
 /*-----------------------------------------------------------------------
  * NAND-FLASH stuff
 #define ADDR_PAGE 2
 #define ADDR_COLUMN_PAGE 3
 
-#define NAND_ChipID_UNKNOWN    0x00
+#define NAND_ChipID_UNKNOWN    0x00
 #define NAND_MAX_FLOORS 1
 #define NAND_MAX_CHIPS 1
 
-#define CFG_NAND_CE  (0x80000000 >> 1)  /* our CE is GPIO1 */
-#define CFG_NAND_CLE (0x80000000 >> 2)  /* our CLE is GPIO2 */
-#define CFG_NAND_ALE (0x80000000 >> 3)  /* our ALE is GPIO3 */
-#define CFG_NAND_RDY (0x80000000 >> 4)  /* our RDY is GPIO4 */
+#define CFG_NAND_CE  (0x80000000 >> 1) /* our CE is GPIO1 */
+#define CFG_NAND_CLE (0x80000000 >> 2) /* our CLE is GPIO2 */
+#define CFG_NAND_ALE (0x80000000 >> 3) /* our ALE is GPIO3 */
+#define CFG_NAND_RDY (0x80000000 >> 4) /* our RDY is GPIO4 */
 
 #define NAND_DISABLE_CE(nand) do { out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND_CE);} while(0)
 #define NAND_ENABLE_CE(nand) do { out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND_CE);} while(0)
  * PCI stuff
  *-----------------------------------------------------------------------
  */
-#define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
-#define PCI_HOST_FORCE  1               /* configure as pci host        */
-#define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
-
-#define CONFIG_PCI                     /* include pci support          */
-#define CONFIG_PCI_HOST        PCI_HOST_HOST   /* select pci host function     */
-#define CONFIG_PCI_PNP                 /* do pci plug-and-play         */
-                                       /* resource configuration       */
-
-#define CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
-
-#define CFG_PCI_SUBSYS_VENDORID 0x12FE  /* PCI Vendor ID: esd gmbh      */
-#define CFG_PCI_SUBSYS_DEVICEID 0x0405  /* PCI Device ID: CPCI-405      */
-#define CFG_PCI_CLASSCODE       0x0b20  /* PCI Class Code: Processor/PPC*/
-#define CFG_PCI_PTM1LA  0x00000000      /* point to sdram               */
-#define CFG_PCI_PTM1MS  0xfc000001      /* 64MB, enable hard-wired to 1 */
-#define CFG_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
-#define CFG_PCI_PTM2LA  0xffc00000      /* point to flash               */
-#define CFG_PCI_PTM2MS  0xffc00001      /* 4MB, enable                  */
-#define CFG_PCI_PTM2PCI 0x04000000      /* Host: use this pci address   */
+#define PCI_HOST_ADAPTER 0             /* configure as pci adapter     */
+#define PCI_HOST_FORCE 1               /* configure as pci host        */
+#define PCI_HOST_AUTO  2               /* detected via arbiter enable  */
+
+#define CONFIG_PCI                     /* include pci support          */
+#define CONFIG_PCI_HOST PCI_HOST_HOST  /* select pci host function     */
+#define CONFIG_PCI_PNP                 /* do pci plug-and-play         */
+                                       /* resource configuration       */
+
+#define CONFIG_PCI_SCAN_SHOW           /* print pci devices @ startup  */
+
+#define CFG_PCI_SUBSYS_VENDORID 0x12FE /* PCI Vendor ID: esd gmbh      */
+#define CFG_PCI_SUBSYS_DEVICEID 0x0405 /* PCI Device ID: CPCI-405      */
+#define CFG_PCI_CLASSCODE      0x0b20  /* PCI Class Code: Processor/PPC*/
+#define CFG_PCI_PTM1LA 0x00000000      /* point to sdram               */
+#define CFG_PCI_PTM1MS 0xfc000001      /* 64MB, enable hard-wired to 1 */
+#define CFG_PCI_PTM1PCI 0x00000000     /* Host: use this pci address   */
+#define CFG_PCI_PTM2LA 0xffc00000      /* point to flash               */
+#define CFG_PCI_PTM2MS 0xffc00001      /* 4MB, enable                  */
+#define CFG_PCI_PTM2PCI 0x04000000     /* Host: use this pci address   */
 
 /*-----------------------------------------------------------------------
  * IDE/ATA stuff
  *-----------------------------------------------------------------------
  */
-#undef  CONFIG_IDE_8xx_DIRECT               /* no pcmcia interface required */
-#undef  CONFIG_IDE_LED                  /* no led for ide supported     */
+#undef CONFIG_IDE_8xx_DIRECT               /* no pcmcia interface required */
+#undef CONFIG_IDE_LED                  /* no led for ide supported     */
 #define CONFIG_IDE_RESET       1       /* reset for ide supported      */
 
-#define        CFG_IDE_MAXBUS          1               /* max. 1 IDE busses    */
-#define        CFG_IDE_MAXDEVICE       (CFG_IDE_MAXBUS*1) /* max. 1 drives per IDE bus */
+#define CFG_IDE_MAXBUS         1               /* max. 1 IDE busses    */
+#define CFG_IDE_MAXDEVICE      (CFG_IDE_MAXBUS*1) /* max. 1 drives per IDE bus */
 
-#define        CFG_ATA_BASE_ADDR       0xF0100000
-#define        CFG_ATA_IDE0_OFFSET     0x0000
+#define CFG_ATA_BASE_ADDR      0xF0100000
+#define CFG_ATA_IDE0_OFFSET    0x0000
 
 #define CFG_ATA_DATA_OFFSET    0x0000  /* Offset for data I/O                  */
-#define        CFG_ATA_REG_OFFSET      0x0000  /* Offset for normal register accesses  */
+#define CFG_ATA_REG_OFFSET     0x0000  /* Offset for normal register accesses  */
 #define CFG_ATA_ALT_OFFSET     0x0000  /* Offset for alternate registers       */
 
 /*
 #define CFG_FLASH_ERASE_TOUT   120000  /* Timeout for Flash Erase (in ms)      */
 #define CFG_FLASH_WRITE_TOUT   1000    /* Timeout for Flash Write (in ms)      */
 
-#define CFG_FLASH_WORD_SIZE     unsigned short  /* flash word size (width)      */
-#define CFG_FLASH_ADDR0         0x5555  /* 1st address for flash config cycles  */
-#define CFG_FLASH_ADDR1         0x2AAA  /* 2nd address for flash config cycles  */
+#define CFG_FLASH_WORD_SIZE    unsigned short  /* flash word size (width)      */
+#define CFG_FLASH_ADDR0                0x5555  /* 1st address for flash config cycles  */
+#define CFG_FLASH_ADDR1                0x2AAA  /* 2nd address for flash config cycles  */
 /*
  * The following defines are added for buggy IOP480 byte interface.
  * All other boards should use the standard values (CPCI405 etc.)
  */
-#define CFG_FLASH_READ0         0x0000  /* 0 is standard                        */
-#define CFG_FLASH_READ1         0x0001  /* 1 is standard                        */
-#define CFG_FLASH_READ2         0x0002  /* 2 is standard                        */
+#define CFG_FLASH_READ0                0x0000  /* 0 is standard                        */
+#define CFG_FLASH_READ1                0x0001  /* 1 is standard                        */
+#define CFG_FLASH_READ2                0x0002  /* 2 is standard                        */
 
-#define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
+#define CFG_FLASH_EMPTY_INFO           /* print 'E' for empty sector on flinfo */
 
 #if 0 /* test-only */
-#define CFG_JFFS2_FIRST_BANK    0           /* use for JFFS2 */
-#define CFG_JFFS2_NUM_BANKS     1           /* ! second bank contains U-Boot */
+#define CFG_JFFS2_FIRST_BANK   0           /* use for JFFS2 */
+#define CFG_JFFS2_NUM_BANKS    1           /* ! second bank contains U-Boot */
 #endif
 
 /*-----------------------------------------------------------------------
 /*-----------------------------------------------------------------------
  * Environment Variable setup
  */
-#define CFG_ENV_IS_IN_EEPROM    1       /* use EEPROM for environment vars */
-#define CFG_ENV_OFFSET          0x100   /* environment starts at the beginning of the EEPROM */
-#define CFG_ENV_SIZE            0x700   /* 2048 bytes may be used for env vars*/
+#define CFG_ENV_IS_IN_EEPROM   1       /* use EEPROM for environment vars */
+#define CFG_ENV_OFFSET         0x100   /* environment starts at the beginning of the EEPROM */
+#define CFG_ENV_SIZE           0x700   /* 2048 bytes may be used for env vars*/
                                   /* total size of a CAT24WC16 is 2048 bytes */
 
 #define CFG_NVRAM_BASE_ADDR    0xF0000500              /* NVRAM base address   */
-#define CFG_NVRAM_SIZE         242                     /* NVRAM size           */
+#define CFG_NVRAM_SIZE         242                     /* NVRAM size           */
 
 /*-----------------------------------------------------------------------
  * I2C EEPROM (CAT24WC16) for environment
 #define CFG_I2C_EEPROM_ADDR    0x50    /* EEPROM CAT24WC08             */
 #if 1 /* test-only */
 /* CAT24WC08/16... */
-#define CFG_I2C_EEPROM_ADDR_LEN        1       /* Bytes of address             */
-/* mask of address bits that overflow into the "EEPROM chip address"    */
+#define CFG_I2C_EEPROM_ADDR_LEN 1      /* Bytes of address             */
+/* mask of address bits that overflow into the "EEPROM chip address"   */
 #define CFG_I2C_EEPROM_ADDR_OVERFLOW   0x07
 #define CFG_EEPROM_PAGE_WRITE_BITS 4   /* The Catalyst CAT24WC08 has   */
                                        /* 16 byte page write mode using*/
-                                       /* last 4 bits of the address   */
+                                       /* last 4 bits of the address   */
 #else
 /* CAT24WC32/64... */
-#define CFG_I2C_EEPROM_ADDR_LEN        2       /* Bytes of address             */
-/* mask of address bits that overflow into the "EEPROM chip address"    */
+#define CFG_I2C_EEPROM_ADDR_LEN 2      /* Bytes of address             */
+/* mask of address bits that overflow into the "EEPROM chip address"   */
 #define CFG_I2C_EEPROM_ADDR_OVERFLOW   0x01
 #define CFG_EEPROM_PAGE_WRITE_BITS 5   /* The Catalyst CAT24WC32 has   */
                                        /* 32 byte page write mode using*/
-                                       /* last 5 bits of the address   */
+                                       /* last 5 bits of the address   */
 #endif
 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS 10   /* and takes up to 10 msec */
 #define CFG_EEPROM_PAGE_WRITE_ENABLE
 /*-----------------------------------------------------------------------
  * Cache Configuration
  */
-#define CFG_DCACHE_SIZE                16384   /* For IBM 405 CPUs, older 405 ppc's    */
-                                       /* have only 8kB, 16kB is save here     */
+#define CFG_DCACHE_SIZE                16384   /* For IBM 405 CPUs, older 405 ppc's    */
+                                       /* have only 8kB, 16kB is save here     */
 #define CFG_CACHELINE_SIZE     32      /* ...                  */
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 #define CFG_CACHELINE_SHIFT    5       /* log base 2 of the above value        */
  * External Bus Controller (EBC) Setup
  */
 
-#define CAN_BA          0xF0000000          /* CAN Base Address                 */
-#define DUART0_BA       0xF0000400          /* DUART Base Address               */
-#define DUART1_BA       0xF0000408          /* DUART Base Address               */
-#define RTC_BA          0xF0000500          /* RTC Base Address                 */
-#define VGA_BA          0xF1000000          /* Epson VGA Base Address           */
-#define CFG_NAND_BASE   0xF4000000          /* NAND FLASH Base Address          */
+#define CAN_BA         0xF0000000          /* CAN Base Address                 */
+#define DUART0_BA      0xF0000400          /* DUART Base Address               */
+#define DUART1_BA      0xF0000408          /* DUART Base Address               */
+#define RTC_BA         0xF0000500          /* RTC Base Address                 */
+#define VGA_BA         0xF1000000          /* Epson VGA Base Address           */
+#define CFG_NAND_BASE  0xF4000000          /* NAND FLASH Base Address          */
 
-/* Memory Bank 0 (Flash Bank 0, NOR-FLASH) initialization                       */
-#define CFG_EBC_PB0AP           0x92015480
-/*#define CFG_EBC_PB0AP           0x08055880  /XXX* TWT=16,CSN=1,OEN=1,WBN=1,WBF=1,TH=4,SOR=1 */
-#define CFG_EBC_PB0CR           0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
+/* Memory Bank 0 (Flash Bank 0, NOR-FLASH) initialization                      */
+#define CFG_EBC_PB0AP          0x92015480
+/*#define CFG_EBC_PB0AP                  0x08055880  /XXX* TWT=16,CSN=1,OEN=1,WBN=1,WBF=1,TH=4,SOR=1 */
+#define CFG_EBC_PB0CR          0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
 
-/* Memory Bank 1 (Flash Bank 1, NAND-FLASH) initialization                      */
-#define CFG_EBC_PB1AP           0x92015480
-#define CFG_EBC_PB1CR           0xF4018000  /* BAS=0xF40,BS=1MB,BU=R/W,BW=8bit  */
+/* Memory Bank 1 (Flash Bank 1, NAND-FLASH) initialization                     */
+#define CFG_EBC_PB1AP          0x92015480
+#define CFG_EBC_PB1CR          0xF4018000  /* BAS=0xF40,BS=1MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 2 (8 Bit Peripheral: CAN, UART, RTC) initialization              */
-#define CFG_EBC_PB2AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
-#define CFG_EBC_PB2CR           0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
+/* Memory Bank 2 (8 Bit Peripheral: CAN, UART, RTC) initialization             */
+#define CFG_EBC_PB2AP          0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
+#define CFG_EBC_PB2CR          0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 3 (16 Bit Peripheral: FPGA internal, dig. IO) initialization     */
-#define CFG_EBC_PB3AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
-#define CFG_EBC_PB3CR           0xF011A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
+/* Memory Bank 3 (16 Bit Peripheral: FPGA internal, dig. IO) initialization    */
+#define CFG_EBC_PB3AP          0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
+#define CFG_EBC_PB3CR          0xF011A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
 
 /*-----------------------------------------------------------------------
  * FPGA stuff
  */
 
-#define CFG_FPGA_BASE_ADDR 0xF0100100       /* FPGA internal Base Address       */
+#define CFG_FPGA_BASE_ADDR 0xF0100100      /* FPGA internal Base Address       */
 
 /* FPGA internal regs */
-#define CFG_FPGA_CTRL           0x000
+#define CFG_FPGA_CTRL          0x000
 
 /* FPGA Control Reg */
-#define CFG_FPGA_CTRL_CF_RESET  0x0001
-#define CFG_FPGA_CTRL_WDI       0x0002
+#define CFG_FPGA_CTRL_CF_RESET 0x0001
+#define CFG_FPGA_CTRL_WDI      0x0002
 #define CFG_FPGA_CTRL_PS2_RESET 0x0020
 
-#define CFG_FPGA_SPARTAN2       1           /* using Xilinx Spartan 2 now    */
-#define CFG_FPGA_MAX_SIZE       128*1024    /* 128kByte is enough for XC2S50E*/
+#define CFG_FPGA_SPARTAN2      1           /* using Xilinx Spartan 2 now    */
+#define CFG_FPGA_MAX_SIZE      128*1024    /* 128kByte is enough for XC2S50E*/
 
 /* FPGA program pin configuration */
-#define CFG_FPGA_PRG            0x04000000  /* FPGA program pin (ppc output) */
-#define CFG_FPGA_CLK            0x02000000  /* FPGA clk pin (ppc output)     */
-#define CFG_FPGA_DATA           0x01000000  /* FPGA data pin (ppc output)    */
-#define CFG_FPGA_INIT           0x00010000  /* FPGA init pin (ppc input)     */
-#define CFG_FPGA_DONE           0x00008000  /* FPGA done pin (ppc input)     */
+#define CFG_FPGA_PRG           0x04000000  /* FPGA program pin (ppc output) */
+#define CFG_FPGA_CLK           0x02000000  /* FPGA clk pin (ppc output)     */
+#define CFG_FPGA_DATA          0x01000000  /* FPGA data pin (ppc output)    */
+#define CFG_FPGA_INIT          0x00010000  /* FPGA init pin (ppc input)     */
+#define CFG_FPGA_DONE          0x00008000  /* FPGA done pin (ppc input)     */
 
 /*-----------------------------------------------------------------------
  * Definitions for initial stack pointer and data area (in data cache)
  */
 /* use on chip memory ( OCM ) for temperary stack until sdram is tested */
-#define CFG_TEMP_STACK_OCM        1
+#define CFG_TEMP_STACK_OCM       1
 
 /* On Chip Memory location */
 #define CFG_OCM_DATA_ADDR      0xF8000000
 
 #define CFG_GBL_DATA_SIZE      128  /* size in bytes reserved for initial data */
 #define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
-#define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
+#define CFG_INIT_SP_OFFSET     CFG_GBL_DATA_OFFSET
 
 /*-----------------------------------------------------------------------
  * Definitions for GPIO setup (PPC405EP specific)
  *
- * GPIO0[0]     - External Bus Controller BLAST output
- * GPIO0[1-9]   - Instruction trace outputs -> GPIO
+ * GPIO0[0]    - External Bus Controller BLAST output
+ * GPIO0[1-9]  - Instruction trace outputs -> GPIO
  * GPIO0[10-13] - External Bus Controller CS_1 - CS_4 outputs
  * GPIO0[14-16] - External Bus Controller ABUS3-ABUS5 outputs -> GPIO
  * GPIO0[17-23] - External Interrupts IRQ0 - IRQ6 inputs
  * GPIO0[28-29] - UART1 data signal input/output
  * GPIO0[30-31] - EMAC0 and EMAC1 reject packet inputs
  */
-#define CFG_GPIO0_OSRH          0x40000550
-#define CFG_GPIO0_OSRL          0x00000110
-#define CFG_GPIO0_ISR1H         0x00000000
-#define CFG_GPIO0_ISR1L         0x15555445
-#define CFG_GPIO0_TSRH          0x00000000
-#define CFG_GPIO0_TSRL          0x00000000
-#define CFG_GPIO0_TCR           0xF7FE0014
+#define CFG_GPIO0_OSRH         0x40000550
+#define CFG_GPIO0_OSRL         0x00000110
+#define CFG_GPIO0_ISR1H                0x00000000
+#define CFG_GPIO0_ISR1L                0x15555445
+#define CFG_GPIO0_TSRH         0x00000000
+#define CFG_GPIO0_TSRL         0x00000000
+#define CFG_GPIO0_TCR          0xF7FE0014
 
-#define CFG_DUART_RST           (0x80000000 >> 14)
+#define CFG_DUART_RST          (0x80000000 >> 14)
 
 /*
  * Internal Definitions
  * This value will be set if iic boot eprom is disabled.
  */
 #if 0
-#define PLLMR0_DEFAULT   PLLMR0_266_133_66_33
-#define PLLMR1_DEFAULT   PLLMR1_266_133_66_33
+#define PLLMR0_DEFAULT  PLLMR0_266_133_66_33
+#define PLLMR1_DEFAULT  PLLMR1_266_133_66_33
 #endif
 #if 0
-#define PLLMR0_DEFAULT   PLLMR0_200_100_50_33
-#define PLLMR1_DEFAULT   PLLMR1_200_100_50_33
+#define PLLMR0_DEFAULT  PLLMR0_200_100_50_33
+#define PLLMR1_DEFAULT  PLLMR1_200_100_50_33
 #endif
 #if 1
-#define PLLMR0_DEFAULT   PLLMR0_133_66_66_33
-#define PLLMR1_DEFAULT   PLLMR1_133_66_66_33
+#define PLLMR0_DEFAULT  PLLMR0_133_66_66_33
+#define PLLMR1_DEFAULT  PLLMR1_133_66_66_33
 #endif
 
 #endif /* __CONFIG_H */
index 35d49fcec854e7e48af0721f83de73b6268dc57e..49414bb29d1a68ee84f24f4c16b2244a0e6a82b5 100644 (file)
  */
 
 #define CONFIG_405GP           1       /* This is a PPC405 CPU         */
-#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
-#define CONFIG_PMC405          1       /* ...on a PMC405 board         */
+#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
+#define CONFIG_PMC405          1       /* ...on a PMC405 board         */
 
-#define CONFIG_BOARD_PRE_INIT   1       /* call board_pre_init()        */
-#define CONFIG_MISC_INIT_R      1       /* call misc_init_r()           */
+#define CONFIG_BOARD_EARLY_INIT_F 1    /* call board_early_init_f()    */
+#define CONFIG_MISC_INIT_R     1       /* call misc_init_r()           */
 
-#define CONFIG_SYS_CLK_FREQ     33333333 /* external frequency to pll   */
+#define CONFIG_SYS_CLK_FREQ    33333333 /* external frequency to pll   */
 
 #define CONFIG_BAUDRATE                9600
 #define CONFIG_BOOTDELAY       3       /* autoboot after 3 seconds     */
@@ -60,7 +60,7 @@
 #define CFG_LOADS_BAUD_CHANGE  1       /* allow baudrate change        */
 
 #define CONFIG_MII             1       /* MII PHY management           */
-#define        CONFIG_PHY_ADDR         0       /* PHY address                  */
+#define CONFIG_PHY_ADDR                0       /* PHY address                  */
 
 #define CONFIG_COMMANDS              ( CONFIG_CMD_DFL  | \
                                CFG_CMD_BSP     | \
@@ -72,7 +72,7 @@
                                CFG_CMD_MII     | \
                                CFG_CMD_I2C     | \
                                CFG_CMD_PING    | \
-                               CFG_CMD_EEPROM  )
+                               CFG_CMD_EEPROM  )
 
 #define CONFIG_MAC_PARTITION
 #define CONFIG_DOS_PARTITION
 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 #include <cmd_confdefs.h>
 
-#undef  CONFIG_WATCHDOG                        /* watchdog disabled            */
+#undef CONFIG_WATCHDOG                 /* watchdog disabled            */
 
-#define CONFIG_RTC_MC146818             /* DS1685 is MC146818 compatible*/
-#define CFG_RTC_REG_BASE_ADDR   0xF0000300 /* RTC Base Address         */
+#define CONFIG_RTC_MC146818            /* DS1685 is MC146818 compatible*/
+#define CFG_RTC_REG_BASE_ADDR   0xF0000300 /* RTC Base Address         */
 
-#define        CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
+#define CONFIG_SDRAM_BANK0     1       /* init onboard SDRAM bank 0    */
 
 /*
  * Miscellaneous configurable options
 
 #undef CFG_HUSH_PARSER                 /* use "hush" command parser    */
 #ifdef CFG_HUSH_PARSER
-#define        CFG_PROMPT_HUSH_PS2     "> "
+#define CFG_PROMPT_HUSH_PS2    "> "
 #endif
 
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
-#define        CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     1024            /* Console I/O Buffer Size      */
 #else
-#define        CFG_CBSIZE      256             /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     256             /* Console I/O Buffer Size      */
 #endif
 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 #define CFG_MAXARGS    16              /* max number of command args   */
 #define CFG_BARGSIZE   CFG_CBSIZE      /* Boot Argument Buffer Size    */
 
-#define CFG_DEVICE_NULLDEV      1       /* include nulldev device       */
+#define CFG_DEVICE_NULLDEV     1       /* include nulldev device       */
 
-#define CFG_CONSOLE_INFO_QUIET  1       /* don't print console @ startup*/
+#define CFG_CONSOLE_INFO_QUIET 1       /* don't print console @ startup*/
 
 #define CFG_MEMTEST_START      0x0400000       /* memtest works on     */
 #define CFG_MEMTEST_END                0x0C00000       /* 4 ... 12 MB in DRAM  */
 
-#undef  CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
-#define CFG_IGNORE_405_UART_ERRATA_59   /* ignore ppc405gp errata #59   */
-#define CFG_BASE_BAUD       691200
+#undef CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
+#define CFG_IGNORE_405_UART_ERRATA_59  /* ignore ppc405gp errata #59   */
+#define CFG_BASE_BAUD      691200
 
 /* The following table includes the supported baudrates */
-#define CFG_BAUDRATE_TABLE      \
+#define CFG_BAUDRATE_TABLE     \
        { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
         57600, 115200, 230400, 460800, 921600 }
 
 #define CFG_LOAD_ADDR  0x100000        /* default load address */
 #define CFG_EXTBDINFO  1               /* To use extended board_into (bd_t) */
 
-#define        CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
+#define CFG_HZ         1000            /* decrementer freq: 1 ms ticks */
 
 #define CONFIG_ZERO_BOOTDELAY_CHECK    /* check for keypress on bootdelay==0 */
 
-#define CONFIG_VERSION_VARIABLE        1       /* include version env variable */
+#define CONFIG_VERSION_VARIABLE 1      /* include version env variable */
 
-#define CFG_RX_ETH_BUFFER      16      /* use 16 rx buffer on 405 emac */
+#define CFG_RX_ETH_BUFFER      16      /* use 16 rx buffer on 405 emac */
 
 /*-----------------------------------------------------------------------
  * PCI stuff
  *-----------------------------------------------------------------------
  */
-#define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
-#define PCI_HOST_FORCE  1               /* configure as pci host        */
-#define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
-
-#define CONFIG_PCI                     /* include pci support          */
-#define CONFIG_PCI_HOST        PCI_HOST_FORCE  /* select pci host function     */
-#define CONFIG_PCI_PNP                 /* do pci plug-and-play         */
-                                       /* resource configuration       */
-
-#undef CONFIG_PCI_SCAN_SHOW             /* print pci devices @ startup  */
-
-#define CFG_PCI_SUBSYS_VENDORID 0x12FE  /* PCI Vendor ID: esd gmbh      */
-#define CFG_PCI_SUBSYS_DEVICEID 0x0408  /* PCI Device ID: PMC-405       */
-#define CFG_PCI_CLASSCODE       0x0b20  /* PCI Class Code: Processor/PPC*/
-#define CFG_PCI_PTM1LA  0x00000000      /* point to sdram               */
-#define CFG_PCI_PTM1MS  0xfc000001      /* 64MB, enable hard-wired to 1 */
-#define CFG_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
-#define CFG_PCI_PTM2LA  0xffc00000      /* point to flash               */
-#define CFG_PCI_PTM2MS  0xffc00001      /* 4MB, enable                  */
-#define CFG_PCI_PTM2PCI 0x04000000      /* Host: use this pci address   */
+#define PCI_HOST_ADAPTER 0             /* configure as pci adapter     */
+#define PCI_HOST_FORCE 1               /* configure as pci host        */
+#define PCI_HOST_AUTO  2               /* detected via arbiter enable  */
+
+#define CONFIG_PCI                     /* include pci support          */
+#define CONFIG_PCI_HOST PCI_HOST_FORCE /* select pci host function     */
+#define CONFIG_PCI_PNP                 /* do pci plug-and-play         */
+                                       /* resource configuration       */
+
+#undef CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
+
+#define CFG_PCI_SUBSYS_VENDORID 0x12FE /* PCI Vendor ID: esd gmbh      */
+#define CFG_PCI_SUBSYS_DEVICEID 0x0408 /* PCI Device ID: PMC-405       */
+#define CFG_PCI_CLASSCODE      0x0b20  /* PCI Class Code: Processor/PPC*/
+#define CFG_PCI_PTM1LA 0x00000000      /* point to sdram               */
+#define CFG_PCI_PTM1MS 0xfc000001      /* 64MB, enable hard-wired to 1 */
+#define CFG_PCI_PTM1PCI 0x00000000     /* Host: use this pci address   */
+#define CFG_PCI_PTM2LA 0xffc00000      /* point to flash               */
+#define CFG_PCI_PTM2MS 0xffc00001      /* 4MB, enable                  */
+#define CFG_PCI_PTM2PCI 0x04000000     /* Host: use this pci address   */
 
 /*-----------------------------------------------------------------------
  * Start addresses for the final memory configuration
 #define CFG_FLASH_BASE         0xFE000000
 #define CFG_FLASH_INCREMENT    0x01000000
 
-#define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
+#define CFG_FLASH_EMPTY_INFO           /* print 'E' for empty sector on flinfo */
 
-#define CFG_JFFS2_FIRST_BANK    0           /* use for JFFS2 */
-#define CFG_JFFS2_NUM_BANKS     1           /* ! second bank contains u-boot    */
+#define CFG_JFFS2_FIRST_BANK   0           /* use for JFFS2 */
+#define CFG_JFFS2_NUM_BANKS    1           /* ! second bank contains u-boot    */
 
 /*-----------------------------------------------------------------------
  * Environment Variable setup
  */
-#define CFG_ENV_IS_IN_EEPROM    1       /* use EEPROM for environment vars */
-#define CFG_ENV_OFFSET          0x000   /* environment starts at the beginning of the EEPROM */
-#define CFG_ENV_SIZE            0x800   /* 2048 bytes may be used for env vars*/
+#define CFG_ENV_IS_IN_EEPROM   1       /* use EEPROM for environment vars */
+#define CFG_ENV_OFFSET         0x000   /* environment starts at the beginning of the EEPROM */
+#define CFG_ENV_SIZE           0x800   /* 2048 bytes may be used for env vars*/
                                   /* total size of a CAT24WC16 is 2048 bytes */
 
 #define CFG_NVRAM_BASE_ADDR    0xF0000500              /* NVRAM base address   */
-#define CFG_NVRAM_SIZE         242                     /* NVRAM size           */
+#define CFG_NVRAM_SIZE         242                     /* NVRAM size           */
 
 /*-----------------------------------------------------------------------
  * I2C EEPROM (CAT24WC16) for environment
 #define CFG_I2C_SLAVE          0x7F
 
 #define CFG_I2C_EEPROM_ADDR    0x50    /* EEPROM CAT28WC08             */
-#define CFG_I2C_EEPROM_ADDR_LEN        1       /* Bytes of address             */
-/* mask of address bits that overflow into the "EEPROM chip address"    */
+#define CFG_I2C_EEPROM_ADDR_LEN 1      /* Bytes of address             */
+/* mask of address bits that overflow into the "EEPROM chip address"   */
 #define CFG_I2C_EEPROM_ADDR_OVERFLOW   0x07
 #define CFG_EEPROM_PAGE_WRITE_BITS 4   /* The Catalyst CAT24WC08 has   */
                                        /* 16 byte page write mode using*/
-                                       /* last 4 bits of the address   */
+                                       /* last 4 bits of the address   */
 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS 10   /* and takes up to 10 msec */
 #define CFG_EEPROM_PAGE_WRITE_ENABLE
 
 /*-----------------------------------------------------------------------
  * Cache Configuration
  */
-#define CFG_DCACHE_SIZE                16384   /* For IBM 405 CPUs, older 405 ppc's    */
-                                       /* have only 8kB, 16kB is save here     */
+#define CFG_DCACHE_SIZE                16384   /* For IBM 405 CPUs, older 405 ppc's    */
+                                       /* have only 8kB, 16kB is save here     */
 #define CFG_CACHELINE_SIZE     32      /* ...                  */
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 #define CFG_CACHELINE_SHIFT    5       /* log base 2 of the above value        */
 /*-----------------------------------------------------------------------
  * External Bus Controller (EBC) Setup
  */
-#define FLASH0_BA       0xFF000000          /* FLASH 0 Base Address             */
-#define FLASH1_BA       0xFE000000          /* FLASH 1 Base Address             */
-#define CAN_BA          0xF0000000          /* CAN Base Address                 */
-#define RTC_BA          0xF0000500          /* RTC Base Address                 */
-#define CF_BA           0xF0100000          /* CompactFlash Base Address        */
+#define FLASH0_BA      0xFF000000          /* FLASH 0 Base Address             */
+#define FLASH1_BA      0xFE000000          /* FLASH 1 Base Address             */
+#define CAN_BA         0xF0000000          /* CAN Base Address                 */
+#define RTC_BA         0xF0000500          /* RTC Base Address                 */
+#define CF_BA          0xF0100000          /* CompactFlash Base Address        */
 
-/* Memory Bank 0 (Flash Bank 0) initialization                                  */
-#define CFG_EBC_PB0AP   0x92015480
-#define CFG_EBC_PB0CR   FLASH0_BA | 0x9A000 /* BAS=0xFF0,BS=16MB,BU=R/W,BW=16bit*/
+/* Memory Bank 0 (Flash Bank 0) initialization                                 */
+#define CFG_EBC_PB0AP  0x92015480
+#define CFG_EBC_PB0CR  FLASH0_BA | 0x9A000 /* BAS=0xFF0,BS=16MB,BU=R/W,BW=16bit*/
 
-/* Memory Bank 1 (Flash Bank 1) initialization                                  */
-#define CFG_EBC_PB1AP   0x92015480
-#define CFG_EBC_PB1CR   FLASH1_BA | 0x9A000 /* BAS=0xFE0,BS=16MB,BU=R/W,BW=16bit*/
+/* Memory Bank 1 (Flash Bank 1) initialization                                 */
+#define CFG_EBC_PB1AP  0x92015480
+#define CFG_EBC_PB1CR  FLASH1_BA | 0x9A000 /* BAS=0xFE0,BS=16MB,BU=R/W,BW=16bit*/
 
-/* Memory Bank 2 (CAN0, 1, RTC) initialization                                  */
-#define CFG_EBC_PB2AP   0x03000040   /* TWT=6,TH=0,CSN=0,OEN=0,WBN=0,WBF=0      */
-#define CFG_EBC_PB2CR   CAN_BA | 0x18000    /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
+/* Memory Bank 2 (CAN0, 1, RTC) initialization                                 */
+#define CFG_EBC_PB2AP  0x03000040   /* TWT=6,TH=0,CSN=0,OEN=0,WBN=0,WBF=0      */
+#define CFG_EBC_PB2CR  CAN_BA | 0x18000    /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 3 (CompactFlash IDE, FPGA internal) initialization               */
-#define CFG_EBC_PB3AP   0x010059C0   /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
-#define CFG_EBC_PB3CR   CF_BA | 0x1A000     /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
+/* Memory Bank 3 (CompactFlash IDE, FPGA internal) initialization              */
+#define CFG_EBC_PB3AP  0x010059C0   /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
+#define CFG_EBC_PB3CR  CF_BA | 0x1A000     /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
 
 /*-----------------------------------------------------------------------
  * FPGA stuff
  */
-#define CFG_FPGA_XC95XL         1           /* using Xilinx XC95XL CPLD      */
-#define CFG_FPGA_MAX_SIZE       32*1024     /* 32kByte is enough for CPLD    */
+#define CFG_FPGA_XC95XL                1           /* using Xilinx XC95XL CPLD      */
+#define CFG_FPGA_MAX_SIZE      32*1024     /* 32kByte is enough for CPLD    */
 
 /* FPGA program pin configuration */
-#define CFG_FPGA_PRG            0x04000000  /* JTAG TMS pin (ppc output)     */
-#define CFG_FPGA_CLK            0x02000000  /* JTAG TCK pin (ppc output)     */
-#define CFG_FPGA_DATA           0x01000000  /* JTAG TDO->TDI data pin (ppc output) */
-#define CFG_FPGA_INIT           0x00010000  /* unused (ppc input)            */
-#define CFG_FPGA_DONE           0x00008000  /* JTAG TDI->TDO pin (ppc input) */
+#define CFG_FPGA_PRG           0x04000000  /* JTAG TMS pin (ppc output)     */
+#define CFG_FPGA_CLK           0x02000000  /* JTAG TCK pin (ppc output)     */
+#define CFG_FPGA_DATA          0x01000000  /* JTAG TDO->TDI data pin (ppc output) */
+#define CFG_FPGA_INIT          0x00010000  /* unused (ppc input)            */
+#define CFG_FPGA_DONE          0x00008000  /* JTAG TDI->TDO pin (ppc input) */
 
 /*-----------------------------------------------------------------------
  * Definitions for initial stack pointer and data area (in data cache)
  */
 
 /* use on chip memory ( OCM ) for temperary stack until sdram is tested */
-#define CFG_TEMP_STACK_OCM      1
+#define CFG_TEMP_STACK_OCM     1
 
 /* On Chip Memory location */
 #define CFG_OCM_DATA_ADDR      0xF8000000
 #define CFG_INIT_RAM_END       CFG_OCM_DATA_SIZE /* End of used area in RAM    */
 #define CFG_GBL_DATA_SIZE      128  /* size in bytes reserved for initial data */
 #define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
-#define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
+#define CFG_INIT_SP_OFFSET     CFG_GBL_DATA_OFFSET
 
 /*
  * Internal Definitions
index 50e8a15b8d0c5bbc86688700ce00b478d97633aa..cb76e3cf3b166d35c6755a04d9edf3fb858c6e6c 100644 (file)
 #define CONFIG_PPCHAMELEON_MODULE_BA   0       /* Basic    Model */
 #define CONFIG_PPCHAMELEON_MODULE_ME   1       /* Medium   Model */
 #define CONFIG_PPCHAMELEON_MODULE_HI   2       /* High-End Model */
-#ifndef        CONFIG_PPCHAMELEON_MODULE_MODEL
-#define        CONFIG_PPCHAMELEON_MODULE_MODEL CONFIG_PPCHAMELEON_MODULE_BA
+#ifndef CONFIG_PPCHAMELEON_MODULE_MODEL
+#define CONFIG_PPCHAMELEON_MODULE_MODEL CONFIG_PPCHAMELEON_MODULE_BA
 #endif
 
 /*
  * Debug stuff
  */
-#undef  __DEBUG_START_FROM_SRAM__
+#undef __DEBUG_START_FROM_SRAM__
 #define __DISABLE_MACHINE_EXCEPTION__
 
 #ifdef __DEBUG_START_FROM_SRAM__
  */
 
 #define CONFIG_405EP           1       /* This is a PPC405 CPU         */
-#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
-#define CONFIG_PPCHAMELEONEVB  1       /* ...on a PPChameleonEVB board         */
+#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
+#define CONFIG_PPCHAMELEONEVB  1       /* ...on a PPChameleonEVB board */
 
-#define CONFIG_BOARD_PRE_INIT   1       /* call board_pre_init()        */
-#define CONFIG_MISC_INIT_R      1       /* call misc_init_r()           */
+#define CONFIG_BOARD_EARLY_INIT_F 1    /* call board_early_init_f()    */
+#define CONFIG_MISC_INIT_R     1       /* call misc_init_r()           */
 
-#define CONFIG_SYS_CLK_FREQ     33333333 /* external frequency to pll   */
+#define CONFIG_SYS_CLK_FREQ    33333333 /* external frequency to pll   */
 
 #define CONFIG_BAUDRATE                115200
 #define CONFIG_BOOTDELAY       5       /* autoboot after 5 seconds     */
@@ -70,7 +70,7 @@
 /* Ethernet stuff */
 #define CONFIG_ENV_OVERWRITE /* Let the user to change the Ethernet MAC addresses */
 #define CONFIG_ETHADDR 00:50:c2:1e:af:fe
-#define CONFIG_ETH1ADDR        00:50:c2:1e:af:fd
+#define CONFIG_ETH1ADDR 00:50:c2:1e:af:fd
 
 #define CONFIG_LOADS_ECHO      1       /* echo on for serial download  */
 #define CFG_LOADS_BAUD_CHANGE  1       /* allow baudrate change        */
 #undef CONFIG_EXT_PHY
 
 #define CONFIG_MII             1       /* MII PHY management           */
-#ifndef  CONFIG_EXT_PHY
-#define        CONFIG_PHY_ADDR         1       /* PHY address                  */
+#ifndef         CONFIG_EXT_PHY
+#define CONFIG_PHY_ADDR                1       /* PHY address                  */
 #else
-#define        CONFIG_PHY_ADDR         2       /* PHY address                  */
+#define CONFIG_PHY_ADDR                2       /* PHY address                  */
 #endif
-#define        CONFIG_PHY_CLK_FREQ     EMAC_STACR_CLK_66MHZ
+#define CONFIG_PHY_CLK_FREQ    EMAC_STACR_CLK_66MHZ
 
 #define CONFIG_COMMANDS              ( CONFIG_CMD_DFL  | \
                                CFG_CMD_DATE    | \
 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 #include <cmd_confdefs.h>
 
-#undef  CONFIG_WATCHDOG                        /* watchdog disabled            */
+#undef CONFIG_WATCHDOG                 /* watchdog disabled            */
 
-#define CONFIG_RTC_MC146818             /* DS1685 is MC146818 compatible*/
-#define CFG_RTC_REG_BASE_ADDR   0xF0000500 /* RTC Base Address         */
+#define CONFIG_RTC_MC146818            /* DS1685 is MC146818 compatible*/
+#define CFG_RTC_REG_BASE_ADDR   0xF0000500 /* RTC Base Address         */
 
-#define        CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
+#define CONFIG_SDRAM_BANK0     1       /* init onboard SDRAM bank 0    */
 
 /*
  * Miscellaneous configurable options
 
 #undef CFG_HUSH_PARSER                 /* use "hush" command parser    */
 #ifdef CFG_HUSH_PARSER
-#define        CFG_PROMPT_HUSH_PS2     "> "
+#define CFG_PROMPT_HUSH_PS2    "> "
 #endif
 
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
-#define        CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     1024            /* Console I/O Buffer Size      */
 #else
-#define        CFG_CBSIZE      256             /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     256             /* Console I/O Buffer Size      */
 #endif
 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 #define CFG_MAXARGS    16              /* max number of command args   */
 #define CFG_BARGSIZE   CFG_CBSIZE      /* Boot Argument Buffer Size    */
 
-#define CFG_DEVICE_NULLDEV      1       /* include nulldev device       */
+#define CFG_DEVICE_NULLDEV     1       /* include nulldev device       */
 
-#define CFG_CONSOLE_INFO_QUIET  1       /* don't print console @ startup*/
+#define CFG_CONSOLE_INFO_QUIET 1       /* don't print console @ startup*/
 
 #define CFG_MEMTEST_START      0x0400000       /* memtest works on     */
 #define CFG_MEMTEST_END                0x0C00000       /* 4 ... 12 MB in DRAM  */
 
-#undef  CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
-#define CFG_IGNORE_405_UART_ERRATA_59   /* ignore ppc405gp errata #59   */
-#define CFG_BASE_BAUD       691200
+#undef CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
+#define CFG_IGNORE_405_UART_ERRATA_59  /* ignore ppc405gp errata #59   */
+#define CFG_BASE_BAUD      691200
 
 /* The following table includes the supported baudrates */
-#define CFG_BAUDRATE_TABLE      \
+#define CFG_BAUDRATE_TABLE     \
        { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
         57600, 115200, 230400, 460800, 921600 }
 
 #define CFG_LOAD_ADDR  0x100000        /* default load address */
 #define CFG_EXTBDINFO  1               /* To use extended board_into (bd_t) */
 
-#define        CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
+#define CFG_HZ         1000            /* decrementer freq: 1 ms ticks */
 
 #define CONFIG_ZERO_BOOTDELAY_CHECK    /* check for keypress on bootdelay==0 */
 
 #define ADDR_PAGE 2
 #define ADDR_COLUMN_PAGE 3
 
-#define NAND_ChipID_UNKNOWN    0x00
+#define NAND_ChipID_UNKNOWN    0x00
 #define NAND_MAX_FLOORS 1
 #define NAND_MAX_CHIPS 1
 
-#define CFG_NAND0_CE  (0x80000000 >> 1)  /* our CE is GPIO1 */
-#define CFG_NAND0_CLE (0x80000000 >> 2)  /* our CLE is GPIO2 */
-#define CFG_NAND0_ALE (0x80000000 >> 3)  /* our ALE is GPIO3 */
-#define CFG_NAND0_RDY (0x80000000 >> 4)  /* our RDY is GPIO4 */
+#define CFG_NAND0_CE  (0x80000000 >> 1)         /* our CE is GPIO1 */
+#define CFG_NAND0_CLE (0x80000000 >> 2)         /* our CLE is GPIO2 */
+#define CFG_NAND0_ALE (0x80000000 >> 3)         /* our ALE is GPIO3 */
+#define CFG_NAND0_RDY (0x80000000 >> 4)         /* our RDY is GPIO4 */
 
 #define CFG_NAND1_CE  (0x80000000 >> 14)  /* our CE is GPIO14 */
 #define CFG_NAND1_CLE (0x80000000 >> 15)  /* our CLE is GPIO15 */
  * PCI stuff
  *-----------------------------------------------------------------------
  */
-#define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
-#define PCI_HOST_FORCE  1               /* configure as pci host        */
-#define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
-
-#define CONFIG_PCI                     /* include pci support          */
-#define CONFIG_PCI_HOST        PCI_HOST_FORCE   /* select pci host function     */
-#undef  CONFIG_PCI_PNP                 /* do pci plug-and-play         */
-                                       /* resource configuration       */
-
-#define CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
-
-#define CFG_PCI_SUBSYS_VENDORID 0x12FE  /* PCI Vendor ID: esd gmbh      */
-#define CFG_PCI_SUBSYS_DEVICEID 0x0405  /* PCI Device ID: CPCI-405      */
-#define CFG_PCI_CLASSCODE       0x0b20  /* PCI Class Code: Processor/PPC*/
-#define CFG_PCI_PTM1LA  0x00000000      /* point to sdram               */
-#define CFG_PCI_PTM1MS  0xfc000001      /* 64MB, enable hard-wired to 1 */
-#define CFG_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
-#define CFG_PCI_PTM2LA  0xffc00000      /* point to flash               */
-#define CFG_PCI_PTM2MS  0xffc00001      /* 4MB, enable                  */
-#define CFG_PCI_PTM2PCI 0x04000000      /* Host: use this pci address   */
+#define PCI_HOST_ADAPTER 0             /* configure as pci adapter     */
+#define PCI_HOST_FORCE 1               /* configure as pci host        */
+#define PCI_HOST_AUTO  2               /* detected via arbiter enable  */
+
+#define CONFIG_PCI                     /* include pci support          */
+#define CONFIG_PCI_HOST PCI_HOST_FORCE  /* select pci host function     */
+#undef CONFIG_PCI_PNP                  /* do pci plug-and-play         */
+                                       /* resource configuration       */
+
+#define CONFIG_PCI_SCAN_SHOW           /* print pci devices @ startup  */
+
+#define CFG_PCI_SUBSYS_VENDORID 0x12FE /* PCI Vendor ID: esd gmbh      */
+#define CFG_PCI_SUBSYS_DEVICEID 0x0405 /* PCI Device ID: CPCI-405      */
+#define CFG_PCI_CLASSCODE      0x0b20  /* PCI Class Code: Processor/PPC*/
+#define CFG_PCI_PTM1LA 0x00000000      /* point to sdram               */
+#define CFG_PCI_PTM1MS 0xfc000001      /* 64MB, enable hard-wired to 1 */
+#define CFG_PCI_PTM1PCI 0x00000000     /* Host: use this pci address   */
+#define CFG_PCI_PTM2LA 0xffc00000      /* point to flash               */
+#define CFG_PCI_PTM2MS 0xffc00001      /* 4MB, enable                  */
+#define CFG_PCI_PTM2PCI 0x04000000     /* Host: use this pci address   */
 
 /*-----------------------------------------------------------------------
  * Start addresses for the final memory configuration
 #define CFG_FLASH_ERASE_TOUT   120000  /* Timeout for Flash Erase (in ms)      */
 #define CFG_FLASH_WRITE_TOUT   1000    /* Timeout for Flash Write (in ms)      */
 
-#define CFG_FLASH_WORD_SIZE     unsigned short  /* flash word size (width)      */
-#define CFG_FLASH_ADDR0         0x5555  /* 1st address for flash config cycles  */
-#define CFG_FLASH_ADDR1         0x2AAA  /* 2nd address for flash config cycles  */
+#define CFG_FLASH_WORD_SIZE    unsigned short  /* flash word size (width)      */
+#define CFG_FLASH_ADDR0                0x5555  /* 1st address for flash config cycles  */
+#define CFG_FLASH_ADDR1                0x2AAA  /* 2nd address for flash config cycles  */
 /*
  * The following defines are added for buggy IOP480 byte interface.
  * All other boards should use the standard values (CPCI405 etc.)
  */
-#define CFG_FLASH_READ0         0x0000  /* 0 is standard                        */
-#define CFG_FLASH_READ1         0x0001  /* 1 is standard                        */
-#define CFG_FLASH_READ2         0x0002  /* 2 is standard                        */
+#define CFG_FLASH_READ0                0x0000  /* 0 is standard                        */
+#define CFG_FLASH_READ1                0x0001  /* 1 is standard                        */
+#define CFG_FLASH_READ2                0x0002  /* 2 is standard                        */
 
-#define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
+#define CFG_FLASH_EMPTY_INFO           /* print 'E' for empty sector on flinfo */
 
 #if 0 /* test-only */
-#define CFG_JFFS2_FIRST_BANK    0           /* use for JFFS2 */
-#define CFG_JFFS2_NUM_BANKS     1           /* ! second bank contains U-Boot */
+#define CFG_JFFS2_FIRST_BANK   0           /* use for JFFS2 */
+#define CFG_JFFS2_NUM_BANKS    1           /* ! second bank contains U-Boot */
 #endif
 
 /*-----------------------------------------------------------------------
  * Environment Variable setup
  */
-#define CFG_ENV_IS_IN_EEPROM    1       /* use EEPROM for environment vars */
-#define CFG_ENV_OFFSET          0x100   /* environment starts at the beginning of the EEPROM */
-#define CFG_ENV_SIZE            0x700   /* 2048 bytes may be used for env vars*/
+#define CFG_ENV_IS_IN_EEPROM   1       /* use EEPROM for environment vars */
+#define CFG_ENV_OFFSET         0x100   /* environment starts at the beginning of the EEPROM */
+#define CFG_ENV_SIZE           0x700   /* 2048 bytes may be used for env vars*/
                                   /* total size of a CAT24WC16 is 2048 bytes */
 
 #define CFG_NVRAM_BASE_ADDR    0xF0000500              /* NVRAM base address   */
-#define CFG_NVRAM_SIZE         242                     /* NVRAM size           */
+#define CFG_NVRAM_SIZE         242                     /* NVRAM size           */
 
 /*-----------------------------------------------------------------------
  * I2C EEPROM (CAT24WC16) for environment
 #define CFG_I2C_SLAVE          0x7F
 
 #define CFG_I2C_EEPROM_ADDR    0x50    /* EEPROM CAT28WC08             */
-#define CFG_I2C_EEPROM_ADDR_LEN        1       /* Bytes of address             */
-/* mask of address bits that overflow into the "EEPROM chip address"    */
+#define CFG_I2C_EEPROM_ADDR_LEN 1      /* Bytes of address             */
+/* mask of address bits that overflow into the "EEPROM chip address"   */
 /*#define CFG_I2C_EEPROM_ADDR_OVERFLOW 0x07*/
 #define CFG_EEPROM_PAGE_WRITE_BITS 4   /* The Catalyst CAT24WC08 has   */
                                        /* 16 byte page write mode using*/
-                                       /* last 4 bits of the address   */
+                                       /* last 4 bits of the address   */
 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS 10   /* and takes up to 10 msec */
 #define CFG_EEPROM_PAGE_WRITE_ENABLE
 
 /*-----------------------------------------------------------------------
  * Cache Configuration
  */
-#define CFG_DCACHE_SIZE                16384   /* For IBM 405 CPUs, older 405 ppc's    */
-                                       /* have only 8kB, 16kB is save here     */
+#define CFG_DCACHE_SIZE                16384   /* For IBM 405 CPUs, older 405 ppc's    */
+                                       /* have only 8kB, 16kB is save here     */
 #define CFG_CACHELINE_SIZE     32      /* ...                  */
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 #define CFG_CACHELINE_SHIFT    5       /* log base 2 of the above value        */
  * External Bus Controller (EBC) Setup
  */
 
-/* Memory Bank 0 (Flash Bank 0, NOR-FLASH) initialization                       */
-#define CFG_EBC_PB0AP           0x92015480
-#define CFG_EBC_PB0CR           0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
+/* Memory Bank 0 (Flash Bank 0, NOR-FLASH) initialization                      */
+#define CFG_EBC_PB0AP          0x92015480
+#define CFG_EBC_PB0CR          0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
 
-/* Memory Bank 1 (External SRAM) initialization                                */
+/* Memory Bank 1 (External SRAM) initialization                                        */
 /* Since this must replace NOR Flash, we use the same settings for CS0         */
-#define CFG_EBC_PB1AP           0x92015480
-#define CFG_EBC_PB1CR           0xFF85A000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=8bit  */
+#define CFG_EBC_PB1AP          0x92015480
+#define CFG_EBC_PB1CR          0xFF85A000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 2 (Flash Bank 1, NAND-FLASH) initialization                      */
-#define CFG_EBC_PB2AP           0x92015480
-#define CFG_EBC_PB2CR           0xFF458000  /* BAS=0xFF4,BS=4MB,BU=R/W,BW=8bit  */
+/* Memory Bank 2 (Flash Bank 1, NAND-FLASH) initialization                     */
+#define CFG_EBC_PB2AP          0x92015480
+#define CFG_EBC_PB2CR          0xFF458000  /* BAS=0xFF4,BS=4MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 3 (Flash Bank 2, NAND-FLASH) initialization                      */
-#define CFG_EBC_PB3AP           0x92015480
-#define CFG_EBC_PB3CR           0xFF058000  /* BAS=0xFF0,BS=4MB,BU=R/W,BW=8bit  */
+/* Memory Bank 3 (Flash Bank 2, NAND-FLASH) initialization                     */
+#define CFG_EBC_PB3AP          0x92015480
+#define CFG_EBC_PB3CR          0xFF058000  /* BAS=0xFF0,BS=4MB,BU=R/W,BW=8bit  */
 
 
 #if 0 /* Roese */
-/* Memory Bank 1 (Flash Bank 1, NAND-FLASH) initialization                      */
-#define CFG_EBC_PB1AP           0x92015480
-#define CFG_EBC_PB1CR           0xFF858000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=8bit  */
+/* Memory Bank 1 (Flash Bank 1, NAND-FLASH) initialization                     */
+#define CFG_EBC_PB1AP          0x92015480
+#define CFG_EBC_PB1CR          0xFF858000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 2 (CAN0, 1) initialization                                       */
-#define CFG_EBC_PB2AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
-#define CFG_EBC_PB2CR           0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
+/* Memory Bank 2 (CAN0, 1) initialization                                      */
+#define CFG_EBC_PB2AP          0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
+#define CFG_EBC_PB2CR          0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 3 (CompactFlash IDE) initialization                              */
-#define CFG_EBC_PB3AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
-#define CFG_EBC_PB3CR           0xF011A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
+/* Memory Bank 3 (CompactFlash IDE) initialization                             */
+#define CFG_EBC_PB3AP          0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
+#define CFG_EBC_PB3CR          0xF011A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
 
-/* Memory Bank 4 (NVRAM/RTC) initialization                                     */
-#define CFG_EBC_PB4AP           0x01005280  /* TWT=2,WBN=1,WBF=1,TH=1,SOR=1     */
-#define CFG_EBC_PB4CR           0xF0218000  /* BAS=0xF02,BS=1MB,BU=R/W,BW=8bit  */
+/* Memory Bank 4 (NVRAM/RTC) initialization                                    */
+#define CFG_EBC_PB4AP          0x01005280  /* TWT=2,WBN=1,WBF=1,TH=1,SOR=1     */
+#define CFG_EBC_PB4CR          0xF0218000  /* BAS=0xF02,BS=1MB,BU=R/W,BW=8bit  */
 #endif
 
 /*-----------------------------------------------------------------------
  * FPGA stuff
  */
 /* FPGA internal regs */
-#define CFG_FPGA_MODE           0x00
-#define CFG_FPGA_STATUS         0x02
-#define CFG_FPGA_TS             0x04
-#define CFG_FPGA_TS_LOW         0x06
-#define CFG_FPGA_TS_CAP0        0x10
-#define CFG_FPGA_TS_CAP0_LOW    0x12
-#define CFG_FPGA_TS_CAP1        0x14
-#define CFG_FPGA_TS_CAP1_LOW    0x16
-#define CFG_FPGA_TS_CAP2        0x18
-#define CFG_FPGA_TS_CAP2_LOW    0x1a
-#define CFG_FPGA_TS_CAP3        0x1c
-#define CFG_FPGA_TS_CAP3_LOW    0x1e
+#define CFG_FPGA_MODE          0x00
+#define CFG_FPGA_STATUS                0x02
+#define CFG_FPGA_TS            0x04
+#define CFG_FPGA_TS_LOW                0x06
+#define CFG_FPGA_TS_CAP0       0x10
+#define CFG_FPGA_TS_CAP0_LOW   0x12
+#define CFG_FPGA_TS_CAP1       0x14
+#define CFG_FPGA_TS_CAP1_LOW   0x16
+#define CFG_FPGA_TS_CAP2       0x18
+#define CFG_FPGA_TS_CAP2_LOW   0x1a
+#define CFG_FPGA_TS_CAP3       0x1c
+#define CFG_FPGA_TS_CAP3_LOW   0x1e
 
 /* FPGA Mode Reg */
-#define CFG_FPGA_MODE_CF_RESET  0x0001
+#define CFG_FPGA_MODE_CF_RESET 0x0001
 #define CFG_FPGA_MODE_TS_IRQ_ENABLE 0x0100
 #define CFG_FPGA_MODE_TS_IRQ_CLEAR  0x1000
-#define CFG_FPGA_MODE_TS_CLEAR  0x2000
+#define CFG_FPGA_MODE_TS_CLEAR 0x2000
 
 /* FPGA Status Reg */
-#define CFG_FPGA_STATUS_DIP0    0x0001
-#define CFG_FPGA_STATUS_DIP1    0x0002
-#define CFG_FPGA_STATUS_DIP2    0x0004
-#define CFG_FPGA_STATUS_FLASH   0x0008
-#define CFG_FPGA_STATUS_TS_IRQ  0x1000
+#define CFG_FPGA_STATUS_DIP0   0x0001
+#define CFG_FPGA_STATUS_DIP1   0x0002
+#define CFG_FPGA_STATUS_DIP2   0x0004
+#define CFG_FPGA_STATUS_FLASH  0x0008
+#define CFG_FPGA_STATUS_TS_IRQ 0x1000
 
-#define CFG_FPGA_SPARTAN2       1           /* using Xilinx Spartan 2 now    */
-#define CFG_FPGA_MAX_SIZE       128*1024    /* 128kByte is enough for XC2S50E*/
+#define CFG_FPGA_SPARTAN2      1           /* using Xilinx Spartan 2 now    */
+#define CFG_FPGA_MAX_SIZE      128*1024    /* 128kByte is enough for XC2S50E*/
 
 /* FPGA program pin configuration */
-#define CFG_FPGA_PRG            0x04000000  /* FPGA program pin (ppc output) */
-#define CFG_FPGA_CLK            0x02000000  /* FPGA clk pin (ppc output)     */
-#define CFG_FPGA_DATA           0x01000000  /* FPGA data pin (ppc output)    */
-#define CFG_FPGA_INIT           0x00010000  /* FPGA init pin (ppc input)     */
-#define CFG_FPGA_DONE           0x00008000  /* FPGA done pin (ppc input)     */
+#define CFG_FPGA_PRG           0x04000000  /* FPGA program pin (ppc output) */
+#define CFG_FPGA_CLK           0x02000000  /* FPGA clk pin (ppc output)     */
+#define CFG_FPGA_DATA          0x01000000  /* FPGA data pin (ppc output)    */
+#define CFG_FPGA_INIT          0x00010000  /* FPGA init pin (ppc input)     */
+#define CFG_FPGA_DONE          0x00008000  /* FPGA done pin (ppc input)     */
 
 /*-----------------------------------------------------------------------
  * Definitions for initial stack pointer and data area (in data cache)
  */
 #if 0 /* test-only */
-#define CFG_INIT_DCACHE_CS      4       /* use cs # 4 for data cache memory    */
+#define CFG_INIT_DCACHE_CS     4       /* use cs # 4 for data cache memory    */
 
-#define CFG_INIT_RAM_ADDR       0x40000000  /* use data cache                  */
-#define CFG_INIT_RAM_END        0x2000  /* End of used area in RAM             */
+#define CFG_INIT_RAM_ADDR      0x40000000  /* use data cache                  */
+#define CFG_INIT_RAM_END       0x2000  /* End of used area in RAM             */
 #else
 /* use on chip memory ( OCM ) for temperary stack until sdram is tested */
-#define CFG_TEMP_STACK_OCM        1
+#define CFG_TEMP_STACK_OCM       1
 
 /* On Chip Memory location */
 #define CFG_OCM_DATA_ADDR      0xF8000000
 
 #define CFG_GBL_DATA_SIZE      128  /* size in bytes reserved for initial data */
 #define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
-#define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
+#define CFG_INIT_SP_OFFSET     CFG_GBL_DATA_OFFSET
 
 /*-----------------------------------------------------------------------
  * Definitions for GPIO setup (PPC405EP specific)
  *
- * GPIO0[0]     - External Bus Controller BLAST output
- * GPIO0[1-9]   - Instruction trace outputs -> GPIO
+ * GPIO0[0]    - External Bus Controller BLAST output
+ * GPIO0[1-9]  - Instruction trace outputs -> GPIO
  * GPIO0[10-13] - External Bus Controller CS_1 - CS_4 outputs
  * GPIO0[14-16] - External Bus Controller ABUS3-ABUS5 outputs -> GPIO
  * GPIO0[17-23] - External Interrupts IRQ0 - IRQ6 inputs
  * GPIO0[24-27] - UART0 control signal inputs/outputs
  * GPIO0[28-29] - UART1 data signal input/output
- * GPIO0[30]    - EMAC0 input
- * GPIO0[31]    - EMAC1 reject packet as output
+ * GPIO0[30]   - EMAC0 input
+ * GPIO0[31]   - EMAC1 reject packet as output
  */
-#define CFG_GPIO0_OSRH          0x40000550
-#define CFG_GPIO0_OSRL          0x00000110
-#define CFG_GPIO0_ISR1H         0x00000000
-/*#define CFG_GPIO0_ISR1L         0x15555445*/
-#define CFG_GPIO0_ISR1L         0x15555444
-#define CFG_GPIO0_TSRH          0x00000000
-#define CFG_GPIO0_TSRL          0x00000000
-#define CFG_GPIO0_TCR           0xF7FF8014
+#define CFG_GPIO0_OSRH         0x40000550
+#define CFG_GPIO0_OSRL         0x00000110
+#define CFG_GPIO0_ISR1H                0x00000000
+/*#define CFG_GPIO0_ISR1L        0x15555445*/
+#define CFG_GPIO0_ISR1L                0x15555444
+#define CFG_GPIO0_TSRH         0x00000000
+#define CFG_GPIO0_TSRL         0x00000000
+#define CFG_GPIO0_TCR          0xF7FF8014
 
 /*
  * Internal Definitions
 !-----------------------------------------------------------------------
 ! Defines for entry options.
 ! Note: Because the 405EP SDRAM controller does not support ECC, ECC DIMMs that
-!       are plugged in the board will be utilized as non-ECC DIMMs.
+!      are plugged in the board will be utilized as non-ECC DIMMs.
 !-----------------------------------------------------------------------
 */
-#undef        AUTO_MEMORY_CONFIG
-#define        DIMM_READ_ADDR 0xAB
-#define        DIMM_WRITE_ADDR 0xAA
+#undef       AUTO_MEMORY_CONFIG
+#define               DIMM_READ_ADDR 0xAB
+#define               DIMM_WRITE_ADDR 0xAA
 
 
-#define CPC0_PLLMR0  (CNTRL_DCR_BASE+0x0)  /* PLL mode 0 register          */
+#define CPC0_PLLMR0  (CNTRL_DCR_BASE+0x0)  /* PLL mode 0 register         */
 #define CPC0_BOOT    (CNTRL_DCR_BASE+0x1)  /* Chip Clock Status register   */
-#define CPC0_CR1     (CNTRL_DCR_BASE+0x2)  /* Chip Control 1 register      */
+#define CPC0_CR1     (CNTRL_DCR_BASE+0x2)  /* Chip Control 1 register     */
 #define CPC0_EPRCSR  (CNTRL_DCR_BASE+0x3)  /* EMAC PHY Rcv Clk Src register*/
-#define CPC0_PLLMR1  (CNTRL_DCR_BASE+0x4)  /* PLL mode 1 register          */
-#define CPC0_UCR     (CNTRL_DCR_BASE+0x5)  /* UART Control register        */
-#define CPC0_SRR     (CNTRL_DCR_BASE+0x6)  /* Soft Reset register          */
-#define CPC0_JTAGID  (CNTRL_DCR_BASE+0x7)  /* JTAG ID register             */
-#define CPC0_SPARE   (CNTRL_DCR_BASE+0x8)  /* Spare DCR                    */
-#define CPC0_PCI     (CNTRL_DCR_BASE+0x9)  /* PCI Control register         */
+#define CPC0_PLLMR1  (CNTRL_DCR_BASE+0x4)  /* PLL mode 1 register         */
+#define CPC0_UCR     (CNTRL_DCR_BASE+0x5)  /* UART Control register       */
+#define CPC0_SRR     (CNTRL_DCR_BASE+0x6)  /* Soft Reset register         */
+#define CPC0_JTAGID  (CNTRL_DCR_BASE+0x7)  /* JTAG ID register            */
+#define CPC0_SPARE   (CNTRL_DCR_BASE+0x8)  /* Spare DCR                           */
+#define CPC0_PCI     (CNTRL_DCR_BASE+0x9)  /* PCI Control register        */
 
 /* Defines for CPC0_PLLMR1 Register fields */
-#define PLL_ACTIVE                 0x80000000
-#define CPC0_PLLMR1_SSCS           0x80000000
-#define PLL_RESET                  0x40000000
-#define CPC0_PLLMR1_PLLR           0x40000000
+#define PLL_ACTIVE                0x80000000
+#define CPC0_PLLMR1_SSCS          0x80000000
+#define PLL_RESET                 0x40000000
+#define CPC0_PLLMR1_PLLR          0x40000000
     /* Feedback multiplier */
-#define PLL_FBKDIV                 0x00F00000
-#define CPC0_PLLMR1_FBDV           0x00F00000
-#define PLL_FBKDIV_16              0x00000000
-#define PLL_FBKDIV_1               0x00100000
-#define PLL_FBKDIV_2               0x00200000
-#define PLL_FBKDIV_3               0x00300000
-#define PLL_FBKDIV_4               0x00400000
-#define PLL_FBKDIV_5               0x00500000
-#define PLL_FBKDIV_6               0x00600000
-#define PLL_FBKDIV_7               0x00700000
-#define PLL_FBKDIV_8               0x00800000
-#define PLL_FBKDIV_9               0x00900000
-#define PLL_FBKDIV_10              0x00A00000
-#define PLL_FBKDIV_11              0x00B00000
-#define PLL_FBKDIV_12              0x00C00000
-#define PLL_FBKDIV_13              0x00D00000
-#define PLL_FBKDIV_14              0x00E00000
-#define PLL_FBKDIV_15              0x00F00000
+#define PLL_FBKDIV                0x00F00000
+#define CPC0_PLLMR1_FBDV          0x00F00000
+#define PLL_FBKDIV_16             0x00000000
+#define PLL_FBKDIV_1              0x00100000
+#define PLL_FBKDIV_2              0x00200000
+#define PLL_FBKDIV_3              0x00300000
+#define PLL_FBKDIV_4              0x00400000
+#define PLL_FBKDIV_5              0x00500000
+#define PLL_FBKDIV_6              0x00600000
+#define PLL_FBKDIV_7              0x00700000
+#define PLL_FBKDIV_8              0x00800000
+#define PLL_FBKDIV_9              0x00900000
+#define PLL_FBKDIV_10             0x00A00000
+#define PLL_FBKDIV_11             0x00B00000
+#define PLL_FBKDIV_12             0x00C00000
+#define PLL_FBKDIV_13             0x00D00000
+#define PLL_FBKDIV_14             0x00E00000
+#define PLL_FBKDIV_15             0x00F00000
     /* Forward A divisor */
-#define PLL_FWDDIVA                0x00070000
-#define CPC0_PLLMR1_FWDVA          0x00070000
-#define PLL_FWDDIVA_8              0x00000000
-#define PLL_FWDDIVA_7              0x00010000
-#define PLL_FWDDIVA_6              0x00020000
-#define PLL_FWDDIVA_5              0x00030000
-#define PLL_FWDDIVA_4              0x00040000
-#define PLL_FWDDIVA_3              0x00050000
-#define PLL_FWDDIVA_2              0x00060000
-#define PLL_FWDDIVA_1              0x00070000
+#define PLL_FWDDIVA               0x00070000
+#define CPC0_PLLMR1_FWDVA         0x00070000
+#define PLL_FWDDIVA_8             0x00000000
+#define PLL_FWDDIVA_7             0x00010000
+#define PLL_FWDDIVA_6             0x00020000
+#define PLL_FWDDIVA_5             0x00030000
+#define PLL_FWDDIVA_4             0x00040000
+#define PLL_FWDDIVA_3             0x00050000
+#define PLL_FWDDIVA_2             0x00060000
+#define PLL_FWDDIVA_1             0x00070000
     /* Forward B divisor */
-#define PLL_FWDDIVB                0x00007000
-#define CPC0_PLLMR1_FWDVB          0x00007000
-#define PLL_FWDDIVB_8              0x00000000
-#define PLL_FWDDIVB_7              0x00001000
-#define PLL_FWDDIVB_6              0x00002000
-#define PLL_FWDDIVB_5              0x00003000
-#define PLL_FWDDIVB_4              0x00004000
-#define PLL_FWDDIVB_3              0x00005000
-#define PLL_FWDDIVB_2              0x00006000
-#define PLL_FWDDIVB_1              0x00007000
+#define PLL_FWDDIVB               0x00007000
+#define CPC0_PLLMR1_FWDVB         0x00007000
+#define PLL_FWDDIVB_8             0x00000000
+#define PLL_FWDDIVB_7             0x00001000
+#define PLL_FWDDIVB_6             0x00002000
+#define PLL_FWDDIVB_5             0x00003000
+#define PLL_FWDDIVB_4             0x00004000
+#define PLL_FWDDIVB_3             0x00005000
+#define PLL_FWDDIVB_2             0x00006000
+#define PLL_FWDDIVB_1             0x00007000
     /* PLL tune bits */
-#define PLL_TUNE_MASK            0x000003FF
-#define PLL_TUNE_2_M_3           0x00000133     /*  2 <= M <= 3               */
-#define PLL_TUNE_4_M_6           0x00000134     /*  3 <  M <= 6               */
-#define PLL_TUNE_7_M_10          0x00000138     /*  6 <  M <= 10              */
-#define PLL_TUNE_11_M_14         0x0000013C     /* 10 <  M <= 14              */
-#define PLL_TUNE_15_M_40         0x0000023E     /* 14 <  M <= 40              */
-#define PLL_TUNE_VCO_LOW         0x00000000     /* 500MHz <= VCO <=  800MHz   */
-#define PLL_TUNE_VCO_HI          0x00000080     /* 800MHz <  VCO <= 1000MHz   */
+#define PLL_TUNE_MASK           0x000003FF
+#define PLL_TUNE_2_M_3          0x00000133     /*  2 <= M <= 3               */
+#define PLL_TUNE_4_M_6          0x00000134     /*  3 <  M <= 6               */
+#define PLL_TUNE_7_M_10                 0x00000138     /*  6 <  M <= 10              */
+#define PLL_TUNE_11_M_14        0x0000013C     /* 10 <  M <= 14              */
+#define PLL_TUNE_15_M_40        0x0000023E     /* 14 <  M <= 40              */
+#define PLL_TUNE_VCO_LOW        0x00000000     /* 500MHz <= VCO <=  800MHz   */
+#define PLL_TUNE_VCO_HI                 0x00000080     /* 800MHz <  VCO <= 1000MHz   */
 
 /* Defines for CPC0_PLLMR0 Register fields */
     /* CPU divisor */
-#define PLL_CPUDIV                 0x00300000
-#define CPC0_PLLMR0_CCDV           0x00300000
-#define PLL_CPUDIV_1               0x00000000
-#define PLL_CPUDIV_2               0x00100000
-#define PLL_CPUDIV_3               0x00200000
-#define PLL_CPUDIV_4               0x00300000
+#define PLL_CPUDIV                0x00300000
+#define CPC0_PLLMR0_CCDV          0x00300000
+#define PLL_CPUDIV_1              0x00000000
+#define PLL_CPUDIV_2              0x00100000
+#define PLL_CPUDIV_3              0x00200000
+#define PLL_CPUDIV_4              0x00300000
     /* PLB divisor */
-#define PLL_PLBDIV                 0x00030000
-#define CPC0_PLLMR0_CBDV           0x00030000
-#define PLL_PLBDIV_1               0x00000000
-#define PLL_PLBDIV_2               0x00010000
-#define PLL_PLBDIV_3               0x00020000
-#define PLL_PLBDIV_4               0x00030000
+#define PLL_PLBDIV                0x00030000
+#define CPC0_PLLMR0_CBDV          0x00030000
+#define PLL_PLBDIV_1              0x00000000
+#define PLL_PLBDIV_2              0x00010000
+#define PLL_PLBDIV_3              0x00020000
+#define PLL_PLBDIV_4              0x00030000
     /* OPB divisor */
-#define PLL_OPBDIV                 0x00003000
-#define CPC0_PLLMR0_OPDV           0x00003000
-#define PLL_OPBDIV_1               0x00000000
-#define PLL_OPBDIV_2               0x00001000
-#define PLL_OPBDIV_3               0x00002000
-#define PLL_OPBDIV_4               0x00003000
+#define PLL_OPBDIV                0x00003000
+#define CPC0_PLLMR0_OPDV          0x00003000
+#define PLL_OPBDIV_1              0x00000000
+#define PLL_OPBDIV_2              0x00001000
+#define PLL_OPBDIV_3              0x00002000
+#define PLL_OPBDIV_4              0x00003000
     /* EBC divisor */
-#define PLL_EXTBUSDIV              0x00000300
-#define CPC0_PLLMR0_EPDV           0x00000300
-#define PLL_EXTBUSDIV_2            0x00000000
-#define PLL_EXTBUSDIV_3            0x00000100
-#define PLL_EXTBUSDIV_4            0x00000200
-#define PLL_EXTBUSDIV_5            0x00000300
+#define PLL_EXTBUSDIV             0x00000300
+#define CPC0_PLLMR0_EPDV          0x00000300
+#define PLL_EXTBUSDIV_2                   0x00000000
+#define PLL_EXTBUSDIV_3                   0x00000100
+#define PLL_EXTBUSDIV_4                   0x00000200
+#define PLL_EXTBUSDIV_5                   0x00000300
     /* MAL divisor */
-#define PLL_MALDIV                 0x00000030
-#define CPC0_PLLMR0_MPDV           0x00000030
-#define PLL_MALDIV_1               0x00000000
-#define PLL_MALDIV_2               0x00000010
-#define PLL_MALDIV_3               0x00000020
-#define PLL_MALDIV_4               0x00000030
+#define PLL_MALDIV                0x00000030
+#define CPC0_PLLMR0_MPDV          0x00000030
+#define PLL_MALDIV_1              0x00000000
+#define PLL_MALDIV_2              0x00000010
+#define PLL_MALDIV_3              0x00000020
+#define PLL_MALDIV_4              0x00000030
     /* PCI divisor */
-#define PLL_PCIDIV                 0x00000003
-#define CPC0_PLLMR0_PPFD           0x00000003
-#define PLL_PCIDIV_1               0x00000000
-#define PLL_PCIDIV_2               0x00000001
-#define PLL_PCIDIV_3               0x00000002
-#define PLL_PCIDIV_4               0x00000003
+#define PLL_PCIDIV                0x00000003
+#define CPC0_PLLMR0_PPFD          0x00000003
+#define PLL_PCIDIV_1              0x00000000
+#define PLL_PCIDIV_2              0x00000001
+#define PLL_PCIDIV_3              0x00000002
+#define PLL_PCIDIV_4              0x00000003
 
 /* CPU - PLB/SDRAM - EBC - OPB - PCI (assuming a 33.3MHz input clock to the 405EP) */
-#define PLLMR0_133_133_33_66_33  (PLL_CPUDIV_1 | PLL_PLBDIV_1 |  \
-                             PLL_OPBDIV_2 | PLL_EXTBUSDIV_4 |  \
+#define PLLMR0_133_133_33_66_33         (PLL_CPUDIV_1 | PLL_PLBDIV_1 |  \
+                             PLL_OPBDIV_2 | PLL_EXTBUSDIV_4 |  \
                              PLL_MALDIV_1 | PLL_PCIDIV_4)
-#define PLLMR1_133_133_33_66_33  (PLL_FBKDIV_4  |  \
+#define PLLMR1_133_133_33_66_33         (PLL_FBKDIV_4  |  \
                              PLL_FWDDIVA_6 | PLL_FWDDIVB_6 |  \
                              PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 #define PLLMR0_200_100_50_33 (PLL_CPUDIV_1 | PLL_PLBDIV_2 |  \
-                             PLL_OPBDIV_2 | PLL_EXTBUSDIV_3 |  \
+                             PLL_OPBDIV_2 | PLL_EXTBUSDIV_3 |  \
                              PLL_MALDIV_1 | PLL_PCIDIV_4)
 #define PLLMR1_200_100_50_33 (PLL_FBKDIV_6  |  \
                              PLL_FWDDIVA_4 | PLL_FWDDIVB_4 |  \
                              PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
-#define PLLMR0_266_133_33_66_33 (PLL_CPUDIV_1 | PLL_PLBDIV_2 |  \
-                             PLL_OPBDIV_2 | PLL_EXTBUSDIV_4 |  \
+#define PLLMR0_266_133_33_66_33 (PLL_CPUDIV_1 | PLL_PLBDIV_2 | \
+                             PLL_OPBDIV_2 | PLL_EXTBUSDIV_4 |  \
                              PLL_MALDIV_1 | PLL_PCIDIV_4)
 #define PLLMR1_266_133_33_66_33 (PLL_FBKDIV_8  |  \
                              PLL_FWDDIVA_3 | PLL_FWDDIVB_3 |  \
                              PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
-#define PLLMR0_333_111_37_55_55 (PLL_CPUDIV_1 | PLL_PLBDIV_3 |  \
-                             PLL_OPBDIV_2 | PLL_EXTBUSDIV_3 |  \
+#define PLLMR0_333_111_37_55_55 (PLL_CPUDIV_1 | PLL_PLBDIV_3 | \
+                             PLL_OPBDIV_2 | PLL_EXTBUSDIV_3 |  \
                              PLL_MALDIV_1 | PLL_PCIDIV_2)
-#define PLLMR1_333_111_37_55_55 (PLL_FBKDIV_10  |  \
+#define PLLMR1_333_111_37_55_55 (PLL_FBKDIV_10 |  \
                              PLL_FWDDIVA_3 | PLL_FWDDIVB_3 |  \
                              PLL_TUNE_15_M_40 | PLL_TUNE_VCO_HI)
 
 #if   (CONFIG_PPCHAMELEON_MODULE_MODEL == CONFIG_PPCHAMELEON_MODULE_HI)
 /* Model HI */
-#define PLLMR0_DEFAULT   PLLMR0_333_111_37_55_55
-#define PLLMR1_DEFAULT   PLLMR1_333_111_37_55_55
+#define PLLMR0_DEFAULT  PLLMR0_333_111_37_55_55
+#define PLLMR1_DEFAULT  PLLMR1_333_111_37_55_55
 /* Model ME */
 #elif (CONFIG_PPCHAMELEON_MODULE_MODEL == CONFIG_PPCHAMELEON_MODULE_ME)
-#define PLLMR0_DEFAULT   PLLMR0_266_133_33_66_33
-#define PLLMR1_DEFAULT   PLLMR1_266_133_33_66_33
+#define PLLMR0_DEFAULT  PLLMR0_266_133_33_66_33
+#define PLLMR1_DEFAULT  PLLMR1_266_133_33_66_33
 #else
 /* Model BA (default) */
-#define PLLMR0_DEFAULT   PLLMR0_133_133_33_66_33
-#define PLLMR1_DEFAULT   PLLMR1_133_133_33_66_33
+#define PLLMR0_DEFAULT  PLLMR0_133_133_33_66_33
+#define PLLMR1_DEFAULT  PLLMR1_133_133_33_66_33
 
 #endif
 
index 0abff11e3b778132be44b392d9b308caa3faa6b6..cdf716cb2408e7af8ffcb56cea6a464320990911 100644 (file)
 #define CONFIG_MPC8260          1       /* This is an MPC8260 CPU   */
 #define CONFIG_RPXSUPER         1       /* on an Embedded Planet RPX Super Board  */
 
-#define CONFIG_BOARD_PRE_INIT  1       /* Call board_pre_init  */
+#define CONFIG_BOARD_EARLY_INIT_F 1    /* Call board_early_init_f      */
 
 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 #include <cmd_confdefs.h>
index 13a0105b078cac2574c920952c22eb9a3043a5c0..b64611bb8962654ae3301e1c84e0f1f27dc80174 100644 (file)
  */
 
 #define CONFIG_405EP           1       /* This is a PPC405 CPU         */
-#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
-#define CONFIG_VOH405          1       /* ...on a VOH405 board         */
+#define CONFIG_4xx             1       /* ...member of PPC4xx family   */
+#define CONFIG_VOH405          1       /* ...on a VOH405 board         */
 
-#define CONFIG_BOARD_PRE_INIT   1       /* call board_pre_init()        */
-#define CONFIG_MISC_INIT_R      1       /* call misc_init_r()           */
+#define CONFIG_BOARD_EARLY_INIT_F 1    /* call board_early_init_f()    */
+#define CONFIG_MISC_INIT_R     1       /* call misc_init_r()           */
 
-#define CONFIG_SYS_CLK_FREQ     33333334 /* external frequency to pll   */
+#define CONFIG_SYS_CLK_FREQ    33333334 /* external frequency to pll   */
 
 #define CONFIG_BAUDRATE                9600
 #define CONFIG_BOOTDELAY       3       /* autoboot after 3 seconds     */
@@ -60,7 +60,7 @@
 #define CFG_LOADS_BAUD_CHANGE  1       /* allow baudrate change        */
 
 #define CONFIG_MII             1       /* MII PHY management           */
-#define        CONFIG_PHY_ADDR         0       /* PHY address                  */
+#define CONFIG_PHY_ADDR                0       /* PHY address                  */
 
 #define CONFIG_COMMANDS              ( CONFIG_CMD_DFL  | \
                                CFG_CMD_DHCP    | \
@@ -73,7 +73,7 @@
                                CFG_CMD_I2C     | \
                                CFG_CMD_MII     | \
                                CFG_CMD_PING    | \
-                               CFG_CMD_EEPROM  )
+                               CFG_CMD_EEPROM  )
 
 #define CONFIG_MAC_PARTITION
 #define CONFIG_DOS_PARTITION
 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 #include <cmd_confdefs.h>
 
-#undef  CONFIG_WATCHDOG                        /* watchdog disabled            */
+#undef CONFIG_WATCHDOG                 /* watchdog disabled            */
 
-#define CONFIG_RTC_MC146818             /* DS1685 is MC146818 compatible*/
-#define CFG_RTC_REG_BASE_ADDR   0xF0000500 /* RTC Base Address         */
+#define CONFIG_RTC_MC146818            /* DS1685 is MC146818 compatible*/
+#define CFG_RTC_REG_BASE_ADDR   0xF0000500 /* RTC Base Address         */
 
-#define        CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
+#define CONFIG_SDRAM_BANK0     1       /* init onboard SDRAM bank 0    */
 
 /*
  * Miscellaneous configurable options
 
 #undef CFG_HUSH_PARSER                 /* use "hush" command parser    */
 #ifdef CFG_HUSH_PARSER
-#define        CFG_PROMPT_HUSH_PS2     "> "
+#define CFG_PROMPT_HUSH_PS2    "> "
 #endif
 
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
-#define        CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     1024            /* Console I/O Buffer Size      */
 #else
-#define        CFG_CBSIZE      256             /* Console I/O Buffer Size      */
+#define CFG_CBSIZE     256             /* Console I/O Buffer Size      */
 #endif
 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 #define CFG_MAXARGS    16              /* max number of command args   */
 #define CFG_BARGSIZE   CFG_CBSIZE      /* Boot Argument Buffer Size    */
 
-#define CFG_DEVICE_NULLDEV      1       /* include nulldev device       */
+#define CFG_DEVICE_NULLDEV     1       /* include nulldev device       */
 
-#define CFG_CONSOLE_INFO_QUIET  1       /* don't print console @ startup*/
+#define CFG_CONSOLE_INFO_QUIET 1       /* don't print console @ startup*/
 
 #define CFG_MEMTEST_START      0x0400000       /* memtest works on     */
 #define CFG_MEMTEST_END                0x0C00000       /* 4 ... 12 MB in DRAM  */
 
-#undef  CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
-#define CFG_IGNORE_405_UART_ERRATA_59   /* ignore ppc405gp errata #59   */
-#define CFG_BASE_BAUD       691200
-#undef CONFIG_UART1_CONSOLE            /* define for uart1 as console  */
+#undef CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
+#define CFG_IGNORE_405_UART_ERRATA_59  /* ignore ppc405gp errata #59   */
+#define CFG_BASE_BAUD      691200
+#undef CONFIG_UART1_CONSOLE           /* define for uart1 as console  */
 
 /* The following table includes the supported baudrates */
-#define CFG_BAUDRATE_TABLE      \
+#define CFG_BAUDRATE_TABLE     \
        { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
         57600, 115200, 230400, 460800, 921600 }
 
 #define CFG_LOAD_ADDR  0x100000        /* default load address */
 #define CFG_EXTBDINFO  1               /* To use extended board_into (bd_t) */
 
-#define        CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
+#define CFG_HZ         1000            /* decrementer freq: 1 ms ticks */
 
 #define CONFIG_ZERO_BOOTDELAY_CHECK    /* check for keypress on bootdelay==0 */
 
-#define CONFIG_VERSION_VARIABLE        1       /* include version env variable */
+#define CONFIG_VERSION_VARIABLE 1      /* include version env variable */
 
-#define CFG_RX_ETH_BUFFER      16      /* use 16 rx buffer on 405 emac */
+#define CFG_RX_ETH_BUFFER      16      /* use 16 rx buffer on 405 emac */
 
 /*-----------------------------------------------------------------------
  * NAND-FLASH stuff
 #define ADDR_PAGE 2
 #define ADDR_COLUMN_PAGE 3
 
-#define NAND_ChipID_UNKNOWN    0x00
+#define NAND_ChipID_UNKNOWN    0x00
 #define NAND_MAX_FLOORS 1
 #define NAND_MAX_CHIPS 1
 
-#define CFG_NAND_CE  (0x80000000 >> 1)  /* our CE is GPIO1 */
-#define CFG_NAND_CLE (0x80000000 >> 2)  /* our CLE is GPIO2 */
-#define CFG_NAND_ALE (0x80000000 >> 3)  /* our ALE is GPIO3 */
-#define CFG_NAND_RDY (0x80000000 >> 4)  /* our RDY is GPIO4 */
+#define CFG_NAND_CE  (0x80000000 >> 1) /* our CE is GPIO1 */
+#define CFG_NAND_CLE (0x80000000 >> 2) /* our CLE is GPIO2 */
+#define CFG_NAND_ALE (0x80000000 >> 3) /* our ALE is GPIO3 */
+#define CFG_NAND_RDY (0x80000000 >> 4) /* our RDY is GPIO4 */
 
 #define NAND_DISABLE_CE(nand) do { out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND_CE);} while(0)
 #define NAND_ENABLE_CE(nand) do { out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND_CE);} while(0)
  * PCI stuff
  *-----------------------------------------------------------------------
  */
-#define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
-#define PCI_HOST_FORCE  1               /* configure as pci host        */
-#define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
-
-#define CONFIG_PCI                     /* include pci support          */
-#define CONFIG_PCI_HOST        PCI_HOST_HOST   /* select pci host function     */
-#define CONFIG_PCI_PNP                 /* do pci plug-and-play         */
-                                       /* resource configuration       */
-
-#define CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
-
-#define CFG_PCI_SUBSYS_VENDORID 0x12FE  /* PCI Vendor ID: esd gmbh      */
-#define CFG_PCI_SUBSYS_DEVICEID 0x0405  /* PCI Device ID: CPCI-405      */
-#define CFG_PCI_CLASSCODE       0x0b20  /* PCI Class Code: Processor/PPC*/
-#define CFG_PCI_PTM1LA  0x00000000      /* point to sdram               */
-#define CFG_PCI_PTM1MS  0xfc000001      /* 64MB, enable hard-wired to 1 */
-#define CFG_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
-#define CFG_PCI_PTM2LA  0xffc00000      /* point to flash               */
-#define CFG_PCI_PTM2MS  0xffc00001      /* 4MB, enable                  */
-#define CFG_PCI_PTM2PCI 0x04000000      /* Host: use this pci address   */
+#define PCI_HOST_ADAPTER 0             /* configure as pci adapter     */
+#define PCI_HOST_FORCE 1               /* configure as pci host        */
+#define PCI_HOST_AUTO  2               /* detected via arbiter enable  */
+
+#define CONFIG_PCI                     /* include pci support          */
+#define CONFIG_PCI_HOST PCI_HOST_HOST  /* select pci host function     */
+#define CONFIG_PCI_PNP                 /* do pci plug-and-play         */
+                                       /* resource configuration       */
+
+#define CONFIG_PCI_SCAN_SHOW           /* print pci devices @ startup  */
+
+#define CFG_PCI_SUBSYS_VENDORID 0x12FE /* PCI Vendor ID: esd gmbh      */
+#define CFG_PCI_SUBSYS_DEVICEID 0x0405 /* PCI Device ID: CPCI-405      */
+#define CFG_PCI_CLASSCODE      0x0b20  /* PCI Class Code: Processor/PPC*/
+#define CFG_PCI_PTM1LA 0x00000000      /* point to sdram               */
+#define CFG_PCI_PTM1MS 0xfc000001      /* 64MB, enable hard-wired to 1 */
+#define CFG_PCI_PTM1PCI 0x00000000     /* Host: use this pci address   */
+#define CFG_PCI_PTM2LA 0xffc00000      /* point to flash               */
+#define CFG_PCI_PTM2MS 0xffc00001      /* 4MB, enable                  */
+#define CFG_PCI_PTM2PCI 0x04000000     /* Host: use this pci address   */
 
 /*-----------------------------------------------------------------------
  * IDE/ATA stuff
  *-----------------------------------------------------------------------
  */
-#undef  CONFIG_IDE_8xx_DIRECT               /* no pcmcia interface required */
-#undef  CONFIG_IDE_LED                  /* no led for ide supported     */
+#undef CONFIG_IDE_8xx_DIRECT               /* no pcmcia interface required */
+#undef CONFIG_IDE_LED                  /* no led for ide supported     */
 #define CONFIG_IDE_RESET       1       /* reset for ide supported      */
 
-#define        CFG_IDE_MAXBUS          2               /* max. 2 IDE busses    */
-#define        CFG_IDE_MAXDEVICE       (CFG_IDE_MAXBUS*2) /* max. 2 drives per IDE bus */
+#define CFG_IDE_MAXBUS         2               /* max. 2 IDE busses    */
+#define CFG_IDE_MAXDEVICE      (CFG_IDE_MAXBUS*2) /* max. 2 drives per IDE bus */
 
-#define CONFIG_ATAPI           1       /* ATAPI for Travelstar         */
+#define CONFIG_ATAPI           1       /* ATAPI for Travelstar         */
 
-#define        CFG_ATA_BASE_ADDR       0xF0100000
-#define        CFG_ATA_IDE0_OFFSET     0x0000
-#define        CFG_ATA_IDE1_OFFSET     0x0010
+#define CFG_ATA_BASE_ADDR      0xF0100000
+#define CFG_ATA_IDE0_OFFSET    0x0000
+#define CFG_ATA_IDE1_OFFSET    0x0010
 
 #define CFG_ATA_DATA_OFFSET    0x0000  /* Offset for data I/O                  */
-#define        CFG_ATA_REG_OFFSET      0x0000  /* Offset for normal register accesses  */
+#define CFG_ATA_REG_OFFSET     0x0000  /* Offset for normal register accesses  */
 #define CFG_ATA_ALT_OFFSET     0x0000  /* Offset for alternate registers       */
 
 /*
 #define CFG_FLASH_ERASE_TOUT   120000  /* Timeout for Flash Erase (in ms)      */
 #define CFG_FLASH_WRITE_TOUT   1000    /* Timeout for Flash Write (in ms)      */
 
-#define CFG_FLASH_WORD_SIZE     unsigned short  /* flash word size (width)      */
-#define CFG_FLASH_ADDR0         0x5555  /* 1st address for flash config cycles  */
-#define CFG_FLASH_ADDR1         0x2AAA  /* 2nd address for flash config cycles  */
+#define CFG_FLASH_WORD_SIZE    unsigned short  /* flash word size (width)      */
+#define CFG_FLASH_ADDR0                0x5555  /* 1st address for flash config cycles  */
+#define CFG_FLASH_ADDR1                0x2AAA  /* 2nd address for flash config cycles  */
 /*
  * The following defines are added for buggy IOP480 byte interface.
  * All other boards should use the standard values (CPCI405 etc.)
  */
-#define CFG_FLASH_READ0         0x0000  /* 0 is standard                        */
-#define CFG_FLASH_READ1         0x0001  /* 1 is standard                        */
-#define CFG_FLASH_READ2         0x0002  /* 2 is standard                        */
+#define CFG_FLASH_READ0                0x0000  /* 0 is standard                        */
+#define CFG_FLASH_READ1                0x0001  /* 1 is standard                        */
+#define CFG_FLASH_READ2                0x0002  /* 2 is standard                        */
 
-#define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
+#define CFG_FLASH_EMPTY_INFO           /* print 'E' for empty sector on flinfo */
 
 #if 0 /* test-only */
-#define CFG_JFFS2_FIRST_BANK    0           /* use for JFFS2 */
-#define CFG_JFFS2_NUM_BANKS     1           /* ! second bank contains U-Boot */
+#define CFG_JFFS2_FIRST_BANK   0           /* use for JFFS2 */
+#define CFG_JFFS2_NUM_BANKS    1           /* ! second bank contains U-Boot */
 #endif
 
 /*-----------------------------------------------------------------------
 /*-----------------------------------------------------------------------
  * Environment Variable setup
  */
-#define CFG_ENV_IS_IN_EEPROM    1       /* use EEPROM for environment vars */
-#define CFG_ENV_OFFSET          0x100   /* environment starts at the beginning of the EEPROM */
-#define CFG_ENV_SIZE            0x700   /* 2048 bytes may be used for env vars*/
+#define CFG_ENV_IS_IN_EEPROM   1       /* use EEPROM for environment vars */
+#define CFG_ENV_OFFSET         0x100   /* environment starts at the beginning of the EEPROM */
+#define CFG_ENV_SIZE           0x700   /* 2048 bytes may be used for env vars*/
                                   /* total size of a CAT24WC16 is 2048 bytes */
 
 #define CFG_NVRAM_BASE_ADDR    0xF0000500              /* NVRAM base address   */
-#define CFG_NVRAM_SIZE         242                     /* NVRAM size           */
+#define CFG_NVRAM_SIZE         242                     /* NVRAM size           */
 
 /*-----------------------------------------------------------------------
  * I2C EEPROM (CAT24WC16) for environment
 #define CFG_I2C_EEPROM_ADDR    0x50    /* EEPROM CAT24WC08             */
 #if 0 /* test-only */
 /* CAT24WC08/16... */
-#define CFG_I2C_EEPROM_ADDR_LEN        1       /* Bytes of address             */
-/* mask of address bits that overflow into the "EEPROM chip address"    */
+#define CFG_I2C_EEPROM_ADDR_LEN 1      /* Bytes of address             */
+/* mask of address bits that overflow into the "EEPROM chip address"   */
 #define CFG_I2C_EEPROM_ADDR_OVERFLOW   0x07
 #define CFG_EEPROM_PAGE_WRITE_BITS 4   /* The Catalyst CAT24WC08 has   */
                                        /* 16 byte page write mode using*/
-                                       /* last 4 bits of the address   */
+                                       /* last 4 bits of the address   */
 #else
 /* CAT24WC32/64... */
-#define CFG_I2C_EEPROM_ADDR_LEN        2       /* Bytes of address             */
-/* mask of address bits that overflow into the "EEPROM chip address"    */
+#define CFG_I2C_EEPROM_ADDR_LEN 2      /* Bytes of address             */
+/* mask of address bits that overflow into the "EEPROM chip address"   */
 #define CFG_I2C_EEPROM_ADDR_OVERFLOW   0x01
 #define CFG_EEPROM_PAGE_WRITE_BITS 5   /* The Catalyst CAT24WC32 has   */
                                        /* 32 byte page write mode using*/
-                                       /* last 5 bits of the address   */
+                                       /* last 5 bits of the address   */
 #endif
 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS 10   /* and takes up to 10 msec */
 #define CFG_EEPROM_PAGE_WRITE_ENABLE
 /*-----------------------------------------------------------------------
  * Cache Configuration
  */
-#define CFG_DCACHE_SIZE                16384   /* For IBM 405 CPUs, older 405 ppc's    */
-                                       /* have only 8kB, 16kB is save here     */
+#define CFG_DCACHE_SIZE                16384   /* For IBM 405 CPUs, older 405 ppc's    */
+                                       /* have only 8kB, 16kB is save here     */
 #define CFG_CACHELINE_SIZE     32      /* ...                  */
 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 #define CFG_CACHELINE_SHIFT    5       /* log base 2 of the above value        */
  * External Bus Controller (EBC) Setup
  */
 
-#define CAN_BA          0xF0000000          /* CAN Base Address                 */
-#define DUART0_BA       0xF0000400          /* DUART Base Address               */
-#define DUART1_BA       0xF0000408          /* DUART Base Address               */
-#define RTC_BA          0xF0000500          /* RTC Base Address                 */
-#define VGA_BA          0xF1000000          /* Epson VGA Base Address           */
-#define CFG_NAND_BASE   0xF4000000          /* NAND FLASH Base Address          */
+#define CAN_BA         0xF0000000          /* CAN Base Address                 */
+#define DUART0_BA      0xF0000400          /* DUART Base Address               */
+#define DUART1_BA      0xF0000408          /* DUART Base Address               */
+#define RTC_BA         0xF0000500          /* RTC Base Address                 */
+#define VGA_BA         0xF1000000          /* Epson VGA Base Address           */
+#define CFG_NAND_BASE  0xF4000000          /* NAND FLASH Base Address          */
 
-/* Memory Bank 0 (Flash Bank 0, NOR-FLASH) initialization                       */
-#define CFG_EBC_PB0AP           0x92015480
-/*#define CFG_EBC_PB0AP           0x08055880  /XXX* TWT=16,CSN=1,OEN=1,WBN=1,WBF=1,TH=4,SOR=1 */
-#define CFG_EBC_PB0CR           0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
+/* Memory Bank 0 (Flash Bank 0, NOR-FLASH) initialization                      */
+#define CFG_EBC_PB0AP          0x92015480
+/*#define CFG_EBC_PB0AP                  0x08055880  /XXX* TWT=16,CSN=1,OEN=1,WBN=1,WBF=1,TH=4,SOR=1 */
+#define CFG_EBC_PB0CR          0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
 
-/* Memory Bank 1 (Flash Bank 1, NAND-FLASH) initialization                      */
-#define CFG_EBC_PB1AP           0x92015480
-#define CFG_EBC_PB1CR           0xF4018000  /* BAS=0xF40,BS=1MB,BU=R/W,BW=8bit  */
+/* Memory Bank 1 (Flash Bank 1, NAND-FLASH) initialization                     */
+#define CFG_EBC_PB1AP          0x92015480
+#define CFG_EBC_PB1CR          0xF4018000  /* BAS=0xF40,BS=1MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 2 (8 Bit Peripheral: CAN, UART, RTC) initialization              */
-#define CFG_EBC_PB2AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
-#define CFG_EBC_PB2CR           0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
+/* Memory Bank 2 (8 Bit Peripheral: CAN, UART, RTC) initialization             */
+#define CFG_EBC_PB2AP          0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
+#define CFG_EBC_PB2CR          0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
 
-/* Memory Bank 3 (16 Bit Peripheral: FPGA internal, dig. IO) initialization     */
-#define CFG_EBC_PB3AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
-#define CFG_EBC_PB3CR           0xF011A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
+/* Memory Bank 3 (16 Bit Peripheral: FPGA internal, dig. IO) initialization    */
+#define CFG_EBC_PB3AP          0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
+#define CFG_EBC_PB3CR          0xF011A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
 
-/* Memory Bank 4 (Epson VGA) initialization                                     */
-#define CFG_EBC_PB4AP   0x03805380   /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=0 */
-#define CFG_EBC_PB4CR   VGA_BA | 0x7A000    /* BAS=0xF10,BS=8MB,BU=R/W,BW=16bit */
+/* Memory Bank 4 (Epson VGA) initialization                                    */
+#define CFG_EBC_PB4AP  0x03805380   /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=0 */
+#define CFG_EBC_PB4CR  VGA_BA | 0x7A000    /* BAS=0xF10,BS=8MB,BU=R/W,BW=16bit */
 
 /*-----------------------------------------------------------------------
  * FPGA stuff
  */
 
-#define CFG_FPGA_BASE_ADDR 0xF0100100       /* FPGA internal Base Address       */
+#define CFG_FPGA_BASE_ADDR 0xF0100100      /* FPGA internal Base Address       */
 
 /* FPGA internal regs */
-#define CFG_FPGA_CTRL           0x000
+#define CFG_FPGA_CTRL          0x000
 
 /* FPGA Control Reg */
-#define CFG_FPGA_CTRL_CF_RESET  0x0001
-#define CFG_FPGA_CTRL_WDI       0x0002
+#define CFG_FPGA_CTRL_CF_RESET 0x0001
+#define CFG_FPGA_CTRL_WDI      0x0002
 #define CFG_FPGA_CTRL_PS2_RESET 0x0020
 
-#define CFG_FPGA_SPARTAN2       1           /* using Xilinx Spartan 2 now    */
-#define CFG_FPGA_MAX_SIZE       128*1024    /* 128kByte is enough for XC2S50E*/
+#define CFG_FPGA_SPARTAN2      1           /* using Xilinx Spartan 2 now    */
+#define CFG_FPGA_MAX_SIZE      128*1024    /* 128kByte is enough for XC2S50E*/
 
 /* FPGA program pin configuration */
-#define CFG_FPGA_PRG            0x04000000  /* FPGA program pin (ppc output) */
-#define CFG_FPGA_CLK            0x02000000  /* FPGA clk pin (ppc output)     */
-#define CFG_FPGA_DATA           0x01000000  /* FPGA data pin (ppc output)    */
-#define CFG_FPGA_INIT           0x00010000  /* FPGA init pin (ppc input)     */
-#define CFG_FPGA_DONE           0x00008000  /* FPGA done pin (ppc input)     */
+#define CFG_FPGA_PRG           0x04000000  /* FPGA program pin (ppc output) */
+#define CFG_FPGA_CLK           0x02000000  /* FPGA clk pin (ppc output)     */
+#define CFG_FPGA_DATA          0x01000000  /* FPGA data pin (ppc output)    */
+#define CFG_FPGA_INIT          0x00010000  /* FPGA init pin (ppc input)     */
+#define CFG_FPGA_DONE          0x00008000  /* FPGA done pin (ppc input)     */
 
 /*-----------------------------------------------------------------------
  * Definitions for initial stack pointer and data area (in data cache)
  */
 /* use on chip memory ( OCM ) for temperary stack until sdram is tested */
-#define CFG_TEMP_STACK_OCM        1
+#define CFG_TEMP_STACK_OCM       1
 
 /* On Chip Memory location */
 #define CFG_OCM_DATA_ADDR      0xF8000000
 
 #define CFG_GBL_DATA_SIZE      128  /* size in bytes reserved for initial data */
 #define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
-#define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
+#define CFG_INIT_SP_OFFSET     CFG_GBL_DATA_OFFSET
 
 /*-----------------------------------------------------------------------
  * Definitions for GPIO setup (PPC405EP specific)
  *
- * GPIO0[0]     - External Bus Controller BLAST output
- * GPIO0[1-9]   - Instruction trace outputs -> GPIO
+ * GPIO0[0]    - External Bus Controller BLAST output
+ * GPIO0[1-9]  - Instruction trace outputs -> GPIO
  * GPIO0[10-13] - External Bus Controller CS_1 - CS_4 outputs
  * GPIO0[14-16] - External Bus Controller ABUS3-ABUS5 outputs -> GPIO
  * GPIO0[17-23] - External Interrupts IRQ0 - IRQ6 inputs
  * GPIO0[28-29] - UART1 data signal input/output
  * GPIO0[30-31] - EMAC0 and EMAC1 reject packet inputs
  */
-#define CFG_GPIO0_OSRH          0x40000550
-#define CFG_GPIO0_OSRL          0x00000110
-#define CFG_GPIO0_ISR1H         0x00000000
-#define CFG_GPIO0_ISR1L         0x15555445
-#define CFG_GPIO0_TSRH          0x00000000
-#define CFG_GPIO0_TSRL          0x00000000
-#define CFG_GPIO0_TCR           0xF7FE0014
+#define CFG_GPIO0_OSRH         0x40000550
+#define CFG_GPIO0_OSRL         0x00000110
+#define CFG_GPIO0_ISR1H                0x00000000
+#define CFG_GPIO0_ISR1L                0x15555445
+#define CFG_GPIO0_TSRH         0x00000000
+#define CFG_GPIO0_TSRL         0x00000000
+#define CFG_GPIO0_TCR          0xF7FE0014
 
-#define CFG_DUART_RST           (0x80000000 >> 14)
+#define CFG_DUART_RST          (0x80000000 >> 14)
 
 /*
  * Internal Definitions
  * This value will be set if iic boot eprom is disabled.
  */
 #if 1
-#define PLLMR0_DEFAULT   PLLMR0_266_133_66_33
-#define PLLMR1_DEFAULT   PLLMR1_266_133_66_33
+#define PLLMR0_DEFAULT  PLLMR0_266_133_66_33
+#define PLLMR1_DEFAULT  PLLMR1_266_133_66_33
 #endif
 #if 0
-#define PLLMR0_DEFAULT   PLLMR0_200_100_50_33
-#define PLLMR1_DEFAULT   PLLMR1_200_100_50_33
+#define PLLMR0_DEFAULT  PLLMR0_200_100_50_33
+#define PLLMR1_DEFAULT  PLLMR1_200_100_50_33
 #endif
 #if 0
-#define PLLMR0_DEFAULT   PLLMR0_133_66_66_33
-#define PLLMR1_DEFAULT   PLLMR1_133_66_66_33
+#define PLLMR0_DEFAULT  PLLMR0_133_66_66_33
+#define PLLMR1_DEFAULT  PLLMR1_133_66_66_33
 #endif
 
 #endif /* __CONFIG_H */
index 7ae1c7059c929d1fcba4cee06dacbaacfdd7a2a3..ae3f1f43ae03eac535b7d70e18c36bdd52763c48 100644 (file)
@@ -38,7 +38,8 @@
 #define CONFIG_W7O             1               /* ...on a Wave 7 Optics board  */
 #define CONFIG_W7OLMC          1               /* ...specifically an LMC       */
 
-#define CONFIG_BOARD_PRE_INIT  1               /* Call board_pre_init  */
+#define CONFIG_BOARD_EARLY_INIT_F 1            /* Call board_early_init_f      */
+#define        CONFIG_MISC_INIT_F      1               /* and misc_init_f()            */
 
 #define CONFIG_SYS_CLK_FREQ    33333333        /* external frequency to pll    */
 
index 89373b904027ec5f2d5c3236147cb69ae59640d7..2a78082fe24da648e382f73132f749476d36770d 100644 (file)
@@ -38,7 +38,8 @@
 #define CONFIG_W7O             1               /* ...on a Wave 7 Optics board  */
 #define CONFIG_W7OLMG          1               /* ...specifically an LMG       */
 
-#define CONFIG_BOARD_PRE_INIT  1               /* Call board_pre_init  */
+#define CONFIG_BOARD_EARLY_INIT_F 1            /* Call board_early_init_f      */
+#define        CONFIG_MISC_INIT_F      1               /* and misc_init_f()            */
 
 #define CONFIG_SYS_CLK_FREQ    33333333        /* external frequency to pll    */
 
index cdc9a3cc21aac7fabbaada23e657c75660357456..9155ce84e0ba350fc061ba3c700631f3d226f510 100644 (file)
@@ -37,7 +37,7 @@
 #define CONFIG_4xx             1       /* ...member of PPC4xx family   */
 #define CONFIG_WALNUT405       1       /* ...on a WALNUT405 board      */
 
-#define CONFIG_BOARD_PRE_INIT  1       /* Call board_pre_init  */
+#define CONFIG_BOARD_EARLY_INIT_F 1    /* Call board_early_init_f      */
 
 #define CONFIG_SYS_CLK_FREQ     33333333 /* external frequency to pll   */
 
index a46b9fa2a80312888387c04bcf280cdb3c361f67..673d9e5b5a6402546ca9b18ef1be6197e5b99977 100644 (file)
@@ -33,7 +33,7 @@
 
 #undef DEBUG
 
-#undef CONFIG_BOARD_PRE_INIT           /* Don't call board_pre_init   */
+#undef CONFIG_BOARD_EARLY_INIT_F       /* Don't call board_early_init_f   */
 
 /* Allow serial number (serial) and MAC address (ethaddr) to be overwritten */
 #define CONFIG_ENV_OVERWRITE
index 3fde23838f10004f6280370d0651e2fbfd8646ea..578f152fdebb6a7b57fa086a45775f87e4d683ae 100644 (file)
@@ -53,7 +53,7 @@
 
 /* which initialization functions to call for this board */
 #define CONFIG_MISC_INIT_R
-#define CONFIG_BOARD_PRE_INIT
+#define CONFIG_BOARD_EARLY_INIT_F
 #define CFG_BOARD_ASM_INIT
 
 #define CFG_BOARD_NAME         "Zuma APv2"
index 810a5387e9e09ce8f1cd18983e9002648582dc93..40baad0fd3fd2da44287f43f4a71dc330d7479d3 100644 (file)
@@ -50,8 +50,9 @@
 #define CONFIG_BAUDRATE                115200  /* console baudrate = 115kbps   */
 
 #define CONFIG_PS2KBD                  /* AT-PS/2 Keyboard             */
-#define CONFIG_PS2MULT                 /* .. on PS/2 Multiplexer               */
+#define CONFIG_PS2MULT                 /* .. on PS/2 Multiplexer       */
 #define CONFIG_PS2SERIAL       2       /* .. on COM3                   */
+#define CONFIG_PS2MULT_DELAY   (CFG_HZ/2)      /* Initial delay        */
 
 #define CONFIG_BOOTCOUNT_LIMIT
 
@@ -83,7 +84,8 @@
        ""
 #define CONFIG_BOOTCOMMAND     "run flash_self"
 
-#define CONFIG_MISC_INIT_R  1
+#define        CONFIG_BOARD_EARLY_INIT_R 1
+#define CONFIG_MISC_INIT_R       1
 
 #define CONFIG_LOADS_ECHO      1       /* echo on for serial download  */
 #undef CFG_LOADS_BAUD_CHANGE           /* don't allow baudrate change  */
index d7305272d2629b08cd1fa49a3975939ab5f64f2a..b3ec89b05b0d73854e7aed78dcd46ba69deb37c5 100644 (file)
@@ -36,6 +36,8 @@
 #define CONFIG_MPC8260         1       /* This is an MPC8260 CPU       */
 #define CONFIG_COGENT          1       /* using Cogent Modular Architecture */
 
+#define        CONFIG_MISC_INIT_F      1       /* Use misc_init_f()            */
+
 /* Cogent Modular Architecture options */
 #define CONFIG_CMA282          1       /* ...on a CMA282 CPU module    */
 #define CONFIG_CMA111          1       /* ...on a CMA111 motherboard   */
index 51d4a7a7f0bffd410ec144abe7ed7caf44caaee8..80962d35fdfc8a2915eb23e294d01fd6b33f6790 100644 (file)
@@ -36,6 +36,8 @@
 #define CONFIG_MPC860          1       /* This is an MPC860 CPU        */
 #define CONFIG_COGENT          1       /* using Cogent Modular Architecture */
 
+#define        CONFIG_MISC_INIT_F      1       /* Use misc_init_f()            */
+
 /* Cogent Modular Architecture options */
 #define CONFIG_CMA286_60_OLD   1       /* ...on an old CMA286-60 CPU module */
 #define CONFIG_CMA102          1       /* ...on a CMA102 motherboard   */
index f1b2cc14f914a9c203c79d9c4d3f432109ec778a..8af139b88724cc32247dd8446a5464f4198614eb 100644 (file)
 #define CONFIG_MPC8260          1       /* This is an MPC8260 CPU   */
 #define CONFIG_EP8260           11      /* on an Embedded Planet EP8260 Board, Rev. 11 */
 
-#define CONFIG_BOARD_PRE_INIT  1           /* Call board_pre_init      */
+#define CONFIG_BOARD_EARLY_INIT_F 1        /* Call board_early_init_f  */
 
 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 #include <cmd_confdefs.h>
index 62b025cdf7f0549c9d50251b78245384fb3cfb61..e5680a5d8759da7625910e1f250336671b6322e1 100644 (file)
@@ -36,6 +36,8 @@
 #define CONFIG_MPC8260         1       /* This is an MPC8260 CPU       */
 #define CONFIG_HYMOD           1       /* ...on a Hymod board          */
 
+#define        CONFIG_MISC_INIT_F      1       /* Use misc_init_f()            */
+
 #define CONFIG_BOARD_POSTCLK_INIT      /* have board_postclk_init() function */
 
 /*
index bfced4420ba9da47d6db49853f14ce763a83cc32..8645a974bc413efa2462293802c1d0f113d526df 100644 (file)
@@ -44,7 +44,7 @@
 #define CONFIG_LUBBOCK         1       /* on an LUBBOCK Board      */
 #define CONFIG_LCD             1
 #define CONFIG_MMC             1
-#define BOARD_POST_INIT                1
+#define BOARD_LATE_INIT                1
 
 #undef CONFIG_USE_IRQ                  /* we don't need IRQ/FIQ stuff */
 
index 04215a60ece7ec83d1d1a78835af35786d80827d..4917258ba392e4c8b81d54eaea78eb7848f17a8b 100644 (file)
@@ -39,7 +39,7 @@
 #define CONFIG_MPC823          1       /* This is a MPC823E CPU        */
 #define CONFIG_LWMON           1       /* ...on a LWMON board          */
 
-#define CONFIG_BOARD_PRE_INIT  1       /* Call board_pre_init          */
+#define CONFIG_BOARD_EARLY_INIT_F 1    /* Call board_early_init_f      */
 #define CONFIG_BOARD_POSTCLK_INIT 1    /* Call board_postclk_init      */
 
 #define CONFIG_LCD             1       /* use LCD controller ...       */
 
 #define CFG_FLASH_ERASE_TOUT   180000  /* Timeout for Flash Erase (in ms)      */
 #define CFG_FLASH_WRITE_TOUT   600     /* Timeout for Flash Write (in ms)      */
+#define CFG_FLASH_USE_BUFFER_WRITE
+#define CFG_FLASH_BUFFER_WRITE_TOUT    2048    /* Timeout for Flash Buffer Write (in ms)       */
+#define CFG_FLASH_BUFFER_SIZE  32   /* Buffer size */
 
 #if 1
 /* Put environment in flash which is much faster to boot */
index d71b3e9f246cb4e59a9b5931becf4228128b08d1..b1f6cb20eab1cc7c38bd7c97dafa9184312db068 100644 (file)
@@ -38,6 +38,8 @@
 #define CONFIG_MPC8260         1       /* This is an MPC8260 CPU       */
 #define CONFIG_RSD_PROTO       1       /* on a R&S Protocol Board      */
 
+#define        CONFIG_MISC_INIT_F      1       /* Use misc_init_f()            */
+
 /*
  * select serial console configuration
  *
index 8da20fc44214ce80b0e20ed325c33d0b9e9a6781..e68581751c965493c96770d3749f5121ecc971bc 100644 (file)
 
 #define        PS2BUF_SIZE                     512     /* power of 2, please */
 
+#ifndef CONFIG_PS2MULT_DELAY
+#define CONFIG_PS2MULT_DELAY   (CFG_HZ/2)      /* Initial delay        */
+#endif
+
   /* PS/2 controller interface (include/asm/keyboard.h)
    */
 extern int ps2mult_init (void);
@@ -30,6 +34,7 @@ extern u_char ps2mult_read_status(void);
 extern void ps2mult_write_output(u_char val);
 extern void ps2mult_write_command(u_char val);
 
+extern void ps2mult_early_init (void);
 extern void ps2mult_callback (int in_cnt);
 
   /* Simple serial interface
index cca708cfb2c60481a3d8e39e23eb6f2cc0d70735..1591ba2b0ce38a37b509b2d84689b4a3ea1a5486 100644 (file)
@@ -337,8 +337,8 @@ void start_armboot (void)
        }
 #endif /* CFG_CMD_NET */
 
-#ifdef BOARD_POST_INIT
-       board_post_init ();
+#ifdef BOARD_LATE_INIT
+       board_late_init ();
 #endif
 
        /* main_loop() can return to retry autoboot, if so just run it again. */
index 693651bd5bfa7eb5165f2f953d8c02667856745d..08085c2bb002d98fb42f4c3595f870416c2ce007 100644 (file)
@@ -90,8 +90,8 @@ void *sbrk (ptrdiff_t increment)
 
 init_fnc_t *init_sequence[] = {
 
-#if defined(CONFIG_BOARD_PRE_INIT)
-       board_pre_init,         /* Call board-specific init code early.*/
+#if defined(CONFIG_BOARD_EARLY_INIT_F)
+       board_early_init_f,     /* Call board-specific init code early.*/
 #endif
 
        env_init,
index d18a9a3f52efc13b2bb618367b8fe6e9ff519316..c495d49b94ccab088cadd1c4e9e811eb24baaa24 100644 (file)
@@ -257,10 +257,9 @@ static int init_func_watchdog_reset (void)
 
 init_fnc_t *init_sequence[] = {
 
-#if defined(CONFIG_BOARD_PRE_INIT)
-       board_pre_init,         /* very early board init code (fpga boot, etc.) */
+#if defined(CONFIG_BOARD_EARLY_INIT_F)
+       board_early_init_f,
 #endif
-
        get_clocks,             /* get CPU and bus clocks (etc.) */
        init_timebase,
 #ifdef CFG_ALLOC_DPRAM
@@ -286,11 +285,7 @@ init_fnc_t *init_sequence[] = {
 #endif /* CONFIG_MPC5XXX */
        checkboard,
        INIT_FUNC_WATCHDOG_INIT
-#if defined(CONFIG_BMW)                || \
-    defined(CONFIG_COGENT)     || \
-    defined(CONFIG_HYMOD)      || \
-    defined(CONFIG_RSD_PROTO)  || \
-    defined(CONFIG_W7O)
+#if defined(CONFIG_MISC_INIT_F)
        misc_init_f,
 #endif
        INIT_FUNC_WATCHDOG_RESET
@@ -460,15 +455,15 @@ void board_init_f (ulong bootflag)
         * Save local variables to board info struct
         */
 
-       bd->bi_memstart  = CFG_SDRAM_BASE;      /* start of  DRAM memory      */
+       bd->bi_memstart  = CFG_SDRAM_BASE;      /* start of  DRAM memory        */
        bd->bi_memsize   = gd->ram_size;        /* size  of  DRAM memory in bytes */
 
 #ifdef CONFIG_IP860
-       bd->bi_sramstart = SRAM_BASE;   /* start of  SRAM memory      */
-       bd->bi_sramsize  = SRAM_SIZE;   /* size  of  SRAM memory      */
+       bd->bi_sramstart = SRAM_BASE;   /* start of  SRAM memory        */
+       bd->bi_sramsize  = SRAM_SIZE;   /* size  of  SRAM memory        */
 #else
-       bd->bi_sramstart = 0;           /* FIXME */ /* start of  SRAM memory      */
-       bd->bi_sramsize  = 0;           /* FIXME */ /* size  of  SRAM memory      */
+       bd->bi_sramstart = 0;           /* FIXME */ /* start of  SRAM memory    */
+       bd->bi_sramsize  = 0;           /* FIXME */ /* size  of  SRAM memory    */
 #endif
 
 #if defined(CONFIG_8xx) || defined(CONFIG_8260) || defined(CONFIG_5xx) || \
@@ -569,6 +564,10 @@ void board_init_r (gd_t *id, ulong dest_addr)
 
        WATCHDOG_RESET ();
 
+#if defined(CONFIG_BOARD_EARLY_INIT_R)
+       board_early_init_r ();
+#endif
+
        gd->reloc_off = dest_addr - CFG_MONITOR_BASE;
 
        monitor_flash_len = (ulong)&__init_end - dest_addr;
@@ -622,7 +621,7 @@ void board_init_r (gd_t *id, ulong dest_addr)
 #endif
 
 #if defined(CFG_INIT_RAM_LOCK) && defined(CONFIG_E500)
-       unlock_ram_in_cache();  /* it's time to unlock D-cache in e500 */
+       unlock_ram_in_cache();  /* it's time to unlock D-cache in e500 */
 #endif
 
 #if defined(CONFIG_BAB7xx) || defined(CONFIG_CPC45)
index 0a8b36fcad1555eae165040fca616e627f66871a..b041a43a996251fc9a0c92abcb6e67b015e4d406 100644 (file)
@@ -70,6 +70,7 @@ static int ctlr_list[][2] = { };
 
 static struct {
        void (*init) (int index);
+       void (*halt) (int index);
        int (*send) (int index, volatile void *packet, int length);
        int (*recv) (int index, void *packet, int length);
 } ctlr_proc[1];
@@ -77,7 +78,6 @@ static struct {
 static char *ctlr_name[1] = { "SCC" };
 
 static int used_by_uart[1] = { -1 };
-static int used_by_ether[1] = { -1 };
 
 /* Ethernet Transmit and Receive Buffers */
 #define DBUF_LENGTH  1520
@@ -452,6 +452,14 @@ CPM_CR_CH_SCC4 };
 #endif
 }
 
+static void scc_halt (int scc_index)
+{
+       volatile immap_t *immr = (immap_t *) CFG_IMMR;
+
+       immr->im_cpm.cp_scc[scc_index].scc_gsmrl &=
+                       ~(SCC_GSMRL_ENR | SCC_GSMRL_ENT);
+}
+
 static int scc_send (int index, volatile void *packet, int length)
 {
        int i, j = 0;
@@ -573,20 +581,14 @@ static int test_ctlr (int ctlr, int index)
 
   Done:
 
+       ctlr_proc[ctlr].halt (index);
+
 #if !defined(CONFIG_8xx_CONS_NONE)
        if (used_by_uart[ctlr] == index) {
                serial_init ();
        }
 #endif
 
-#if defined(SCC_ENET)
-       if (used_by_ether[ctlr] == index) {
-               DECLARE_GLOBAL_DATA_PTR;
-
-               eth_init (gd->bd);
-       }
-#endif
-
        /*
         * SCC2 Ethernet parameter RAM space overlaps
         * the SPI parameter RAM space. So we need to restore
@@ -622,11 +624,8 @@ int ether_post_test (int flags)
        used_by_uart[CTLR_SCC] = 3;
 #endif
 
-#if defined(SCC_ENET)
-       used_by_ether[CTLR_SCC] = SCC_ENET;
-#endif
-
        ctlr_proc[CTLR_SCC].init = scc_init;
+       ctlr_proc[CTLR_SCC].halt = scc_halt;
        ctlr_proc[CTLR_SCC].send = scc_send;
        ctlr_proc[CTLR_SCC].recv = scc_recv;
 
index 15df74eef4f5c314e85c4ce5be1288d66479b524..f6936ca7fcd5115878107bb2e033f6e0e1ad00a9 100644 (file)
@@ -72,17 +72,14 @@ static struct {
 static char *ctlr_name[2] = { "SMC", "SCC" };
 
 static int used_by_uart[2] = { -1, -1 };
-#if defined(SCC_ENET)
-static int used_by_ether[2] = { -1, -1 };
-#endif
 
 static int proff_smc[] = { PROFF_SMC1, PROFF_SMC2 };
 static int proff_scc[] =
                { PROFF_SCC1, PROFF_SCC2, PROFF_SCC3, PROFF_SCC4 };
 
-  /*
  * SMC callbacks
  */
+/*
+ * SMC callbacks
+ */
 
 static void smc_init (int smc_index)
 {
@@ -523,14 +520,6 @@ static int test_ctlr (int ctlr, int index)
        }
 #endif
 
-#if defined(SCC_ENET)
-       if (used_by_ether[ctlr] == index) {
-               DECLARE_GLOBAL_DATA_PTR;
-
-               eth_init (gd->bd);
-       }
-#endif
-
        if (res != 0) {
                post_log ("uart %s%d test failed\n",
                                ctlr_name[ctlr], index + 1);
@@ -558,10 +547,6 @@ int uart_post_test (int flags)
        used_by_uart[CTLR_SCC] = 3;
 #endif
 
-#if defined(SCC_ENET)
-       used_by_ether[CTLR_SCC] = SCC_ENET;
-#endif
-
        ctlr_proc[CTLR_SMC].init = smc_init;
        ctlr_proc[CTLR_SMC].putc = smc_putc;
        ctlr_proc[CTLR_SMC].getc = smc_getc;