git.sur5r.net Git - freertos/blob - Demo/CORTEX_M4_ATSAM4S_Atmel_Studio/src/asf/sam/utils/cmsis/sam4s/include/instance/instance_dacc.h

   1 /**\r
   2  * \file\r
   3  *\r
   4  * Copyright (c) 2012 Atmel Corporation. All rights reserved.\r
   5  *\r
   6  * \asf_license_start\r
   7  *\r
   8  * Redistribution and use in source and binary forms, with or without\r
   9  * modification, are permitted provided that the following conditions are met:\r
  10  *\r
  11  * 1. Redistributions of source code must retain the above copyright notice,\r
  12  *    this list of conditions and the following disclaimer.\r
  13  *\r
  14  * 2. Redistributions in binary form must reproduce the above copyright notice,\r
  15  *    this list of conditions and the following disclaimer in the documentation\r
  16  *    and/or other materials provided with the distribution.\r
  17  *\r
  18  * 3. The name of Atmel may not be used to endorse or promote products derived\r
  19  *    from this software without specific prior written permission.\r
  20  *\r
  21  * 4. This software may only be redistributed and used in connection with an\r
  22  *    Atmel microcontroller product.\r
  23  *\r
  24  * THIS SOFTWARE IS PROVIDED BY ATMEL "AS IS" AND ANY EXPRESS OR IMPLIED\r
  25  * WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF\r
  26  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT ARE\r
  27  * EXPRESSLY AND SPECIFICALLY DISCLAIMED. IN NO EVENT SHALL ATMEL BE LIABLE FOR\r
  28  * ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL\r
  29  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS\r
  30  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)\r
  31  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT,\r
  32  * STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN\r
  33  * ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE\r
  34  * POSSIBILITY OF SUCH DAMAGE.\r
  35  *\r
  36  * \asf_license_stop\r
  37  *\r
  38  */\r
  39 \r
  40 #ifndef _SAM4S_DACC_INSTANCE_\r
  41 #define _SAM4S_DACC_INSTANCE_\r
  42 \r
  43 /* ========== Register definition for DACC peripheral ========== */\r
  44 #if (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))\r
  45 #define REG_DACC_CR            (0x4003C000U) /**< \brief (DACC) Control Register */\r
  46 #define REG_DACC_MR            (0x4003C004U) /**< \brief (DACC) Mode Register */\r
  47 #define REG_DACC_CHER          (0x4003C010U) /**< \brief (DACC) Channel Enable Register */\r
  48 #define REG_DACC_CHDR          (0x4003C014U) /**< \brief (DACC) Channel Disable Register */\r
  49 #define REG_DACC_CHSR          (0x4003C018U) /**< \brief (DACC) Channel Status Register */\r
  50 #define REG_DACC_CDR           (0x4003C020U) /**< \brief (DACC) Conversion Data Register */\r
  51 #define REG_DACC_IER           (0x4003C024U) /**< \brief (DACC) Interrupt Enable Register */\r
  52 #define REG_DACC_IDR           (0x4003C028U) /**< \brief (DACC) Interrupt Disable Register */\r
  53 #define REG_DACC_IMR           (0x4003C02CU) /**< \brief (DACC) Interrupt Mask Register */\r
  54 #define REG_DACC_ISR           (0x4003C030U) /**< \brief (DACC) Interrupt Status Register */\r
  55 #define REG_DACC_ACR           (0x4003C094U) /**< \brief (DACC) Analog Current Register */\r
  56 #define REG_DACC_WPMR          (0x4003C0E4U) /**< \brief (DACC) Write Protect Mode register */\r
  57 #define REG_DACC_WPSR          (0x4003C0E8U) /**< \brief (DACC) Write Protect Status register */\r
  58 #define REG_DACC_TPR           (0x4003C108U) /**< \brief (DACC) Transmit Pointer Register */\r
  59 #define REG_DACC_TCR           (0x4003C10CU) /**< \brief (DACC) Transmit Counter Register */\r
  60 #define REG_DACC_TNPR          (0x4003C118U) /**< \brief (DACC) Transmit Next Pointer Register */\r
  61 #define REG_DACC_TNCR          (0x4003C11CU) /**< \brief (DACC) Transmit Next Counter Register */\r
  62 #define REG_DACC_PTCR          (0x4003C120U) /**< \brief (DACC) Transfer Control Register */\r
  63 #define REG_DACC_PTSR          (0x4003C124U) /**< \brief (DACC) Transfer Status Register */\r
  64 #else\r
  65 #define REG_DACC_CR   (*(WoReg*)0x4003C000U) /**< \brief (DACC) Control Register */\r
  66 #define REG_DACC_MR   (*(RwReg*)0x4003C004U) /**< \brief (DACC) Mode Register */\r
  67 #define REG_DACC_CHER (*(WoReg*)0x4003C010U) /**< \brief (DACC) Channel Enable Register */\r
  68 #define REG_DACC_CHDR (*(WoReg*)0x4003C014U) /**< \brief (DACC) Channel Disable Register */\r
  69 #define REG_DACC_CHSR (*(RoReg*)0x4003C018U) /**< \brief (DACC) Channel Status Register */\r
  70 #define REG_DACC_CDR  (*(WoReg*)0x4003C020U) /**< \brief (DACC) Conversion Data Register */\r
  71 #define REG_DACC_IER  (*(WoReg*)0x4003C024U) /**< \brief (DACC) Interrupt Enable Register */\r
  72 #define REG_DACC_IDR  (*(WoReg*)0x4003C028U) /**< \brief (DACC) Interrupt Disable Register */\r
  73 #define REG_DACC_IMR  (*(RoReg*)0x4003C02CU) /**< \brief (DACC) Interrupt Mask Register */\r
  74 #define REG_DACC_ISR  (*(RoReg*)0x4003C030U) /**< \brief (DACC) Interrupt Status Register */\r
  75 #define REG_DACC_ACR  (*(RwReg*)0x4003C094U) /**< \brief (DACC) Analog Current Register */\r
  76 #define REG_DACC_WPMR (*(RwReg*)0x4003C0E4U) /**< \brief (DACC) Write Protect Mode register */\r
  77 #define REG_DACC_WPSR (*(RoReg*)0x4003C0E8U) /**< \brief (DACC) Write Protect Status register */\r
  78 #define REG_DACC_TPR  (*(RwReg*)0x4003C108U) /**< \brief (DACC) Transmit Pointer Register */\r
  79 #define REG_DACC_TCR  (*(RwReg*)0x4003C10CU) /**< \brief (DACC) Transmit Counter Register */\r
  80 #define REG_DACC_TNPR (*(RwReg*)0x4003C118U) /**< \brief (DACC) Transmit Next Pointer Register */\r
  81 #define REG_DACC_TNCR (*(RwReg*)0x4003C11CU) /**< \brief (DACC) Transmit Next Counter Register */\r
  82 #define REG_DACC_PTCR (*(WoReg*)0x4003C120U) /**< \brief (DACC) Transfer Control Register */\r
  83 #define REG_DACC_PTSR (*(RoReg*)0x4003C124U) /**< \brief (DACC) Transfer Status Register */\r
  84 #endif /* (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */\r
  85 \r
  86 #endif /* _SAM4S_DACC_INSTANCE_ */\r