git.sur5r.net Git - freertos/blob - Demo/Common/drivers/LuminaryMicro/hw_sysctl.h

   1 //*****************************************************************************\r
   2 //\r
   3 // hw_sysctl.h - Macros used when accessing the system control hardware.\r
   4 //\r
   5 // Copyright (c) 2005-2008 Luminary Micro, Inc.  All rights reserved.\r
   6 // \r
   7 // Software License Agreement\r
   8 // \r
   9 // Luminary Micro, Inc. (LMI) is supplying this software for use solely and\r
  10 // exclusively on LMI's microcontroller products.\r
  11 // \r
  12 // The software is owned by LMI and/or its suppliers, and is protected under\r
  13 // applicable copyright laws.  All rights are reserved.  You may not combine\r
  14 // this software with "viral" open-source software in order to form a larger\r
  15 // program.  Any use in violation of the foregoing restrictions may subject\r
  16 // the user to criminal sanctions under applicable laws, as well as to civil\r
  17 // liability for the breach of the terms and conditions of this license.\r
  18 // \r
  19 // THIS SOFTWARE IS PROVIDED "AS IS".  NO WARRANTIES, WHETHER EXPRESS, IMPLIED\r
  20 // OR STATUTORY, INCLUDING, BUT NOT LIMITED TO, IMPLIED WARRANTIES OF\r
  21 // MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE APPLY TO THIS SOFTWARE.\r
  22 // LMI SHALL NOT, IN ANY CIRCUMSTANCES, BE LIABLE FOR SPECIAL, INCIDENTAL, OR\r
  23 // CONSEQUENTIAL DAMAGES, FOR ANY REASON WHATSOEVER.\r
  24 // \r
  25 // This is part of revision 2523 of the Stellaris Peripheral Driver Library.\r
  26 //\r
  27 //*****************************************************************************\r
  28 \r
  29 #ifndef __HW_SYSCTL_H__\r
  30 #define __HW_SYSCTL_H__\r
  31 \r
  32 //*****************************************************************************\r
  33 //\r
  34 // The following are defines for the system control register addresses.\r
  35 //\r
  36 //*****************************************************************************\r
  37 #define SYSCTL_DID0             0x400FE000  // Device identification register 0\r
  38 #define SYSCTL_DID1             0x400FE004  // Device identification register 1\r
  39 #define SYSCTL_DC0              0x400FE008  // Device capabilities register 0\r
  40 #define SYSCTL_DC1              0x400FE010  // Device capabilities register 1\r
  41 #define SYSCTL_DC2              0x400FE014  // Device capabilities register 2\r
  42 #define SYSCTL_DC3              0x400FE018  // Device capabilities register 3\r
  43 #define SYSCTL_DC4              0x400FE01C  // Device capabilities register 4\r
  44 #define SYSCTL_DC5              0x400FE020  // Device capabilities register 5\r
  45 #define SYSCTL_DC6              0x400FE024  // Device capabilities register 6\r
  46 #define SYSCTL_DC7              0x400FE028  // Device capabilities register 7\r
  47 #define SYSCTL_PBORCTL          0x400FE030  // POR/BOR reset control register\r
  48 #define SYSCTL_LDOPCTL          0x400FE034  // LDO power control register\r
  49 #define SYSCTL_SRCR0            0x400FE040  // Software reset control reg 0\r
  50 #define SYSCTL_SRCR1            0x400FE044  // Software reset control reg 1\r
  51 #define SYSCTL_SRCR2            0x400FE048  // Software reset control reg 2\r
  52 #define SYSCTL_RIS              0x400FE050  // Raw interrupt status register\r
  53 #define SYSCTL_IMC              0x400FE054  // Interrupt mask/control register\r
  54 #define SYSCTL_MISC             0x400FE058  // Interrupt status register\r
  55 #define SYSCTL_RESC             0x400FE05C  // Reset cause register\r
  56 #define SYSCTL_RCC              0x400FE060  // Run-mode clock config register\r
  57 #define SYSCTL_PLLCFG           0x400FE064  // PLL configuration register\r
  58 #define SYSCTL_GPIOHSCTL        0x400FE06C  // GPIO High Speed Control\r
  59 #define SYSCTL_RCC2             0x400FE070  // Run-mode clock config register 2\r
  60 #define SYSCTL_MOSCCTL          0x400FE07C  // Main Oscillator Control\r
  61 #define SYSCTL_RCGC0            0x400FE100  // Run-mode clock gating register 0\r
  62 #define SYSCTL_RCGC1            0x400FE104  // Run-mode clock gating register 1\r
  63 #define SYSCTL_RCGC2            0x400FE108  // Run-mode clock gating register 2\r
  64 #define SYSCTL_SCGC0            0x400FE110  // Sleep-mode clock gating reg 0\r
  65 #define SYSCTL_SCGC1            0x400FE114  // Sleep-mode clock gating reg 1\r
  66 #define SYSCTL_SCGC2            0x400FE118  // Sleep-mode clock gating reg 2\r
  67 #define SYSCTL_DCGC0            0x400FE120  // Deep Sleep-mode clock gate reg 0\r
  68 #define SYSCTL_DCGC1            0x400FE124  // Deep Sleep-mode clock gate reg 1\r
  69 #define SYSCTL_DCGC2            0x400FE128  // Deep Sleep-mode clock gate reg 2\r
  70 #define SYSCTL_DSLPCLKCFG       0x400FE144  // Deep Sleep-mode clock config reg\r
  71 #define SYSCTL_CLKVCLR          0x400FE150  // Clock verifcation clear register\r
  72 #define SYSCTL_LDOARST          0x400FE160  // LDO reset control register\r
  73 \r
  74 //*****************************************************************************\r
  75 //\r
  76 // The following are defines for the bit fields in the SYSCTL_DID0 register.\r
  77 //\r
  78 //*****************************************************************************\r
  79 #define SYSCTL_DID0_VER_M       0x70000000  // DID0 version mask\r
  80 #define SYSCTL_DID0_VER_0       0x00000000  // DID0 version 0\r
  81 #define SYSCTL_DID0_VER_1       0x10000000  // DID0 version 1\r
  82 #define SYSCTL_DID0_CLASS_M     0x00FF0000  // Device Class\r
  83 #define SYSCTL_DID0_CLASS_SANDSTORM \\r
  84                                 0x00000000  // Sandstorm-class Device\r
  85 #define SYSCTL_DID0_CLASS_FURY  0x00010000  // Fury-class Device\r
  86 #define SYSCTL_DID0_CLASS_DUSTDEVIL \\r
  87                                 0x00030000  // DustDevil-class Device\r
  88 #define SYSCTL_DID0_MAJ_M       0x0000FF00  // Major revision mask\r
  89 #define SYSCTL_DID0_MAJ_REVA    0x00000000  // Revision A (initial device)\r
  90 #define SYSCTL_DID0_MAJ_REVB    0x00000100  // Revision B (first base layer\r
  91                                             // revision)\r
  92 #define SYSCTL_DID0_MAJ_REVC    0x00000200  // Revision C (second base layer\r
  93                                             // revision)\r
  94 #define SYSCTL_DID0_MIN_M       0x000000FF  // Minor revision mask\r
  95 #define SYSCTL_DID0_MIN_0       0x00000000  // Minor revision 0\r
  96 #define SYSCTL_DID0_MIN_1       0x00000001  // Minor revision 1\r
  97 #define SYSCTL_DID0_MIN_2       0x00000002  // Minor revision 2\r
  98 #define SYSCTL_DID0_MIN_3       0x00000003  // Minor revision 3\r
  99 #define SYSCTL_DID0_MIN_4       0x00000004  // Minor revision 4\r
 100 #define SYSCTL_DID0_MIN_5       0x00000005  // Minor revision 5\r
 101 \r
 102 //*****************************************************************************\r
 103 //\r
 104 // The following are defines for the bit fields in the SYSCTL_DID1 register.\r
 105 //\r
 106 //*****************************************************************************\r
 107 #define SYSCTL_DID1_VER_M       0xF0000000  // DID1 Version.\r
 108 #define SYSCTL_DID1_VER_0       0x00000000  // Initial DID1 register format\r
 109                                             // definition, indicating a\r
 110                                             // Stellaris LM3Snnn device.\r
 111 #define SYSCTL_DID1_VER_1       0x10000000  // First revision of the DID1\r
 112                                             // register format, indicating a\r
 113                                             // Stellaris Fury-class device.\r
 114 #define SYSCTL_DID1_FAM_M       0x0F000000  // Family.\r
 115 #define SYSCTL_DID1_FAM_STELLARIS \\r
 116                                 0x00000000  // Stellaris family of\r
 117                                             // microcontollers, that is, all\r
 118                                             // devices with external part\r
 119                                             // numbers starting with LM3S.\r
 120 #define SYSCTL_DID1_PRTNO_M     0x00FF0000  // Part number mask\r
 121 #define SYSCTL_DID1_PRTNO_101   0x00010000  // LM3S101\r
 122 #define SYSCTL_DID1_PRTNO_102   0x00020000  // LM3S102\r
 123 #define SYSCTL_DID1_PRTNO_300   0x00190000  // LM3S300\r
 124 #define SYSCTL_DID1_PRTNO_301   0x00110000  // LM3S301\r
 125 #define SYSCTL_DID1_PRTNO_308   0x001A0000  // LM3S308\r
 126 #define SYSCTL_DID1_PRTNO_310   0x00120000  // LM3S310\r
 127 #define SYSCTL_DID1_PRTNO_315   0x00130000  // LM3S315\r
 128 #define SYSCTL_DID1_PRTNO_316   0x00140000  // LM3S316\r
 129 #define SYSCTL_DID1_PRTNO_317   0x00170000  // LM3S317\r
 130 #define SYSCTL_DID1_PRTNO_328   0x00150000  // LM3S328\r
 131 #define SYSCTL_DID1_PRTNO_600   0x002A0000  // LM3S600\r
 132 #define SYSCTL_DID1_PRTNO_601   0x00210000  // LM3S601\r
 133 #define SYSCTL_DID1_PRTNO_608   0x002B0000  // LM3S608\r
 134 #define SYSCTL_DID1_PRTNO_610   0x00220000  // LM3S610\r
 135 #define SYSCTL_DID1_PRTNO_611   0x00230000  // LM3S611\r
 136 #define SYSCTL_DID1_PRTNO_612   0x00240000  // LM3S612\r
 137 #define SYSCTL_DID1_PRTNO_613   0x00250000  // LM3S613\r
 138 #define SYSCTL_DID1_PRTNO_615   0x00260000  // LM3S615\r
 139 #define SYSCTL_DID1_PRTNO_617   0x00280000  // LM3S617\r
 140 #define SYSCTL_DID1_PRTNO_618   0x00290000  // LM3S618\r
 141 #define SYSCTL_DID1_PRTNO_628   0x00270000  // LM3S628\r
 142 #define SYSCTL_DID1_PRTNO_800   0x00380000  // LM3S800\r
 143 #define SYSCTL_DID1_PRTNO_801   0x00310000  // LM3S801\r
 144 #define SYSCTL_DID1_PRTNO_808   0x00390000  // LM3S808\r
 145 #define SYSCTL_DID1_PRTNO_811   0x00320000  // LM3S811\r
 146 #define SYSCTL_DID1_PRTNO_812   0x00330000  // LM3S812\r
 147 #define SYSCTL_DID1_PRTNO_815   0x00340000  // LM3S815\r
 148 #define SYSCTL_DID1_PRTNO_817   0x00360000  // LM3S817\r
 149 #define SYSCTL_DID1_PRTNO_818   0x00370000  // LM3S818\r
 150 #define SYSCTL_DID1_PRTNO_828   0x00350000  // LM3S828\r
 151 #define SYSCTL_DID1_PRTNO_1110  0x00BF0000  // LM3S1110\r
 152 #define SYSCTL_DID1_PRTNO_1133  0x00C30000  // LM3S1133\r
 153 #define SYSCTL_DID1_PRTNO_1138  0x00C50000  // LM3S1138\r
 154 #define SYSCTL_DID1_PRTNO_1150  0x00C10000  // LM3S1150\r
 155 #define SYSCTL_DID1_PRTNO_1162  0x00C40000  // LM3S1162\r
 156 #define SYSCTL_DID1_PRTNO_1165  0x00C20000  // LM3S1165\r
 157 #define SYSCTL_DID1_PRTNO_1332  0x00C60000  // LM3S1332\r
 158 #define SYSCTL_DID1_PRTNO_1435  0x00BC0000  // LM3S1435\r
 159 #define SYSCTL_DID1_PRTNO_1439  0x00BA0000  // LM3S1439\r
 160 #define SYSCTL_DID1_PRTNO_1512  0x00BB0000  // LM3S1512\r
 161 #define SYSCTL_DID1_PRTNO_1538  0x00C70000  // LM3S1538\r
 162 #define SYSCTL_DID1_PRTNO_1601  0x00DB0000  // LM3S1601\r
 163 #define SYSCTL_DID1_PRTNO_1607  0x00060000  // LM3S1607\r
 164 #define SYSCTL_DID1_PRTNO_1608  0x00DA0000  // LM3S1608\r
 165 #define SYSCTL_DID1_PRTNO_1620  0x00C00000  // LM3S1620\r
 166 #define SYSCTL_DID1_PRTNO_1625  0x00030000  // LM3S1625\r
 167 #define SYSCTL_DID1_PRTNO_1626  0x00040000  // LM3S1626\r
 168 #define SYSCTL_DID1_PRTNO_1627  0x00050000  // LM3S1627\r
 169 #define SYSCTL_DID1_PRTNO_1635  0x00B30000  // LM3S1635\r
 170 #define SYSCTL_DID1_PRTNO_1637  0x00BD0000  // LM3S1637\r
 171 #define SYSCTL_DID1_PRTNO_1751  0x00B90000  // LM3S1751\r
 172 #define SYSCTL_DID1_PRTNO_1776  0x00100000  // LM3S1776\r
 173 #define SYSCTL_DID1_PRTNO_1850  0x00B40000  // LM3S1850\r
 174 #define SYSCTL_DID1_PRTNO_1911  0x00DD0000  // LM3S1911\r
 175 #define SYSCTL_DID1_PRTNO_1918  0x00DC0000  // LM3S1918\r
 176 #define SYSCTL_DID1_PRTNO_1937  0x00B70000  // LM3S1937\r
 177 #define SYSCTL_DID1_PRTNO_1958  0x00BE0000  // LM3S1958\r
 178 #define SYSCTL_DID1_PRTNO_1960  0x00B50000  // LM3S1960\r
 179 #define SYSCTL_DID1_PRTNO_1968  0x00B80000  // LM3S1968\r
 180 #define SYSCTL_DID1_PRTNO_2110  0x00510000  // LM3S2110\r
 181 #define SYSCTL_DID1_PRTNO_2139  0x00840000  // LM3S2139\r
 182 #define SYSCTL_DID1_PRTNO_2276  0x00390000  // LM3S2276\r
 183 #define SYSCTL_DID1_PRTNO_2410  0x00A20000  // LM3S2410\r
 184 #define SYSCTL_DID1_PRTNO_2412  0x00590000  // LM3S2412\r
 185 #define SYSCTL_DID1_PRTNO_2432  0x00560000  // LM3S2432\r
 186 #define SYSCTL_DID1_PRTNO_2533  0x005A0000  // LM3S2533\r
 187 #define SYSCTL_DID1_PRTNO_2601  0x00E10000  // LM3S2601\r
 188 #define SYSCTL_DID1_PRTNO_2608  0x00E00000  // LM3S2608\r
 189 #define SYSCTL_DID1_PRTNO_2616  0x00330000  // LM3S2616\r
 190 #define SYSCTL_DID1_PRTNO_2620  0x00570000  // LM3S2620\r
 191 #define SYSCTL_DID1_PRTNO_2637  0x00850000  // LM3S2637\r
 192 #define SYSCTL_DID1_PRTNO_2651  0x00530000  // LM3S2651\r
 193 #define SYSCTL_DID1_PRTNO_2671  0x00800000  // LM3S2671\r
 194 #define SYSCTL_DID1_PRTNO_2678  0x00500000  // LM3S2678\r
 195 #define SYSCTL_DID1_PRTNO_2730  0x00A40000  // LM3S2730\r
 196 #define SYSCTL_DID1_PRTNO_2739  0x00520000  // LM3S2739\r
 197 #define SYSCTL_DID1_PRTNO_2776  0x003A0000  // LM3S2776\r
 198 #define SYSCTL_DID1_PRTNO_2911  0x00E30000  // LM3S2911\r
 199 #define SYSCTL_DID1_PRTNO_2918  0x00E20000  // LM3S2918\r
 200 #define SYSCTL_DID1_PRTNO_2939  0x00540000  // LM3S2939\r
 201 #define SYSCTL_DID1_PRTNO_2948  0x008F0000  // LM3S2948\r
 202 #define SYSCTL_DID1_PRTNO_2950  0x00580000  // LM3S2950\r
 203 #define SYSCTL_DID1_PRTNO_2965  0x00550000  // LM3S2965\r
 204 #define SYSCTL_DID1_PRTNO_3651  0x00430000  // LM3S3651\r
 205 #define SYSCTL_DID1_PRTNO_3739  0x00440000  // LM3S3739\r
 206 #define SYSCTL_DID1_PRTNO_3748  0x00490000  // LM3S3748\r
 207 #define SYSCTL_DID1_PRTNO_3749  0x00450000  // LM3S3749\r
 208 #define SYSCTL_DID1_PRTNO_3759  0x00460000  // LM3S3759\r
 209 #define SYSCTL_DID1_PRTNO_3768  0x00480000  // LM3S3768\r
 210 #define SYSCTL_DID1_PRTNO_5632  0x00810000  // LM3S5632\r
 211 #define SYSCTL_DID1_PRTNO_5652  0x008A0000  // LM3S5652\r
 212 #define SYSCTL_DID1_PRTNO_5662  0x00910000  // LM3S5662\r
 213 #define SYSCTL_DID1_PRTNO_5732  0x00960000  // LM3S5732\r
 214 #define SYSCTL_DID1_PRTNO_5737  0x00970000  // LM3S5737\r
 215 #define SYSCTL_DID1_PRTNO_5739  0x00A00000  // LM3S5739\r
 216 #define SYSCTL_DID1_PRTNO_5747  0x00990000  // LM3S5747\r
 217 #define SYSCTL_DID1_PRTNO_5749  0x00A70000  // LM3S5749\r
 218 #define SYSCTL_DID1_PRTNO_5752  0x009A0000  // LM3S5752\r
 219 #define SYSCTL_DID1_PRTNO_5757  0x009B0000  // LM3S5757\r
 220 #define SYSCTL_DID1_PRTNO_5762  0x009C0000  // LM3S5762\r
 221 #define SYSCTL_DID1_PRTNO_5767  0x009D0000  // LM3S5767\r
 222 #define SYSCTL_DID1_PRTNO_5768  0x00A90000  // LM3S5768\r
 223 #define SYSCTL_DID1_PRTNO_5769  0x00A80000  // LM3S5769\r
 224 #define SYSCTL_DID1_PRTNO_6100  0x00A10000  // LM3S6100\r
 225 #define SYSCTL_DID1_PRTNO_6110  0x00740000  // LM3S6110\r
 226 #define SYSCTL_DID1_PRTNO_6420  0x00A50000  // LM3S6420\r
 227 #define SYSCTL_DID1_PRTNO_6422  0x00820000  // LM3S6422\r
 228 #define SYSCTL_DID1_PRTNO_6432  0x00750000  // LM3S6432\r
 229 #define SYSCTL_DID1_PRTNO_6537  0x00760000  // LM3S6537\r
 230 #define SYSCTL_DID1_PRTNO_6610  0x00710000  // LM3S6610\r
 231 #define SYSCTL_DID1_PRTNO_6611  0x00E70000  // LM3S6611\r
 232 #define SYSCTL_DID1_PRTNO_6618  0x00E60000  // LM3S6618\r
 233 #define SYSCTL_DID1_PRTNO_6633  0x00830000  // LM3S6633\r
 234 #define SYSCTL_DID1_PRTNO_6637  0x008B0000  // LM3S6637\r
 235 #define SYSCTL_DID1_PRTNO_6730  0x00A30000  // LM3S6730\r
 236 #define SYSCTL_DID1_PRTNO_6753  0x00770000  // LM3S6753\r
 237 #define SYSCTL_DID1_PRTNO_6911  0x00E90000  // LM3S6911\r
 238 #define SYSCTL_DID1_PRTNO_6918  0x00E80000  // LM3S6918\r
 239 #define SYSCTL_DID1_PRTNO_6938  0x00890000  // LM3S6938\r
 240 #define SYSCTL_DID1_PRTNO_6950  0x00720000  // LM3S6950\r
 241 #define SYSCTL_DID1_PRTNO_6952  0x00780000  // LM3S6952\r
 242 #define SYSCTL_DID1_PRTNO_6965  0x00730000  // LM3S6965\r
 243 #define SYSCTL_DID1_PRTNO_8530  0x00640000  // LM3S8530\r
 244 #define SYSCTL_DID1_PRTNO_8538  0x008E0000  // LM3S8538\r
 245 #define SYSCTL_DID1_PRTNO_8630  0x00610000  // LM3S8630\r
 246 #define SYSCTL_DID1_PRTNO_8730  0x00630000  // LM3S8730\r
 247 #define SYSCTL_DID1_PRTNO_8733  0x008D0000  // LM3S8733\r
 248 #define SYSCTL_DID1_PRTNO_8738  0x00860000  // LM3S8738\r
 249 #define SYSCTL_DID1_PRTNO_8930  0x00650000  // LM3S8930\r
 250 #define SYSCTL_DID1_PRTNO_8933  0x008C0000  // LM3S8933\r
 251 #define SYSCTL_DID1_PRTNO_8938  0x00880000  // LM3S8938\r
 252 #define SYSCTL_DID1_PRTNO_8962  0x00A60000  // LM3S8962\r
 253 #define SYSCTL_DID1_PRTNO_8970  0x00620000  // LM3S8970\r
 254 #define SYSCTL_DID1_PRTNO_8971  0x00D70000  // LM3S8971\r
 255 #define SYSCTL_DID1_PINCNT_M    0x0000E000  // Package Pin Count.\r
 256 #define SYSCTL_DID1_PINCNT_28   0x00000000  // 28 pin package\r
 257 #define SYSCTL_DID1_PINCNT_48   0x00002000  // 48 pin package\r
 258 #define SYSCTL_DID1_PINCNT_100  0x00004000  // 100 pin package\r
 259 #define SYSCTL_DID1_PINCNT_64   0x00006000  // 64 pin package\r
 260 #define SYSCTL_DID1_TEMP_M      0x000000E0  // Temperature range mask\r
 261 #define SYSCTL_DID1_TEMP_C      0x00000000  // Commercial temp range (0..70C)\r
 262 #define SYSCTL_DID1_TEMP_I      0x00000020  // Industrial temp range (-40..85C)\r
 263 #define SYSCTL_DID1_TEMP_E      0x00000040  // Extended temperature range (-40C\r
 264                                             // to 105C)\r
 265 #define SYSCTL_DID1_PKG_M       0x00000018  // Package Type.\r
 266 #define SYSCTL_DID1_PKG_BGA     0x00000010  // BGA package\r
 267 #define SYSCTL_DID1_PKG_28SOIC  0x00000000  // 28-pin SOIC\r
 268 #define SYSCTL_DID1_PKG_48QFP   0x00000008  // 48-pin QFP\r
 269 #define SYSCTL_DID1_ROHS        0x00000004  // Part is RoHS compliant\r
 270 #define SYSCTL_DID1_QUAL_M      0x00000003  // Qualification status mask\r
 271 #define SYSCTL_DID1_QUAL_ES     0x00000000  // Engineering sample (unqualified)\r
 272 #define SYSCTL_DID1_QUAL_PP     0x00000001  // Pilot production (unqualified)\r
 273 #define SYSCTL_DID1_QUAL_FQ     0x00000002  // Fully qualified\r
 274 #define SYSCTL_DID1_PRTNO_S     16          // Part number shift\r
 275 \r
 276 //*****************************************************************************\r
 277 //\r
 278 // The following are defines for the bit fields in the SYSCTL_DC0 register.\r
 279 //\r
 280 //*****************************************************************************\r
 281 #define SYSCTL_DC0_SRAMSZ_M     0xFFFF0000  // SRAM size mask\r
 282 #define SYSCTL_DC0_SRAMSZ_2KB   0x00070000  // 2 KB of SRAM\r
 283 #define SYSCTL_DC0_SRAMSZ_4KB   0x000F0000  // 4 KB of SRAM\r
 284 #define SYSCTL_DC0_SRAMSZ_8KB   0x001F0000  // 8 KB of SRAM\r
 285 #define SYSCTL_DC0_SRAMSZ_16KB  0x003F0000  // 16 KB of SRAM\r
 286 #define SYSCTL_DC0_SRAMSZ_32KB  0x007F0000  // 32 KB of SRAM\r
 287 #define SYSCTL_DC0_SRAMSZ_64KB  0x00FF0000  // 64 KB of SRAM\r
 288 #define SYSCTL_DC0_FLASHSZ_M    0x0000FFFF  // Flash size mask\r
 289 #define SYSCTL_DC0_FLASHSZ_8KB  0x00000003  // 8 KB of flash\r
 290 #define SYSCTL_DC0_FLASHSZ_16KB 0x00000007  // 16 KB of flash\r
 291 #define SYSCTL_DC0_FLASHSZ_32KB 0x0000000F  // 32 KB of flash\r
 292 #define SYSCTL_DC0_FLASHSZ_64KB 0x0000001F  // 64 KB of flash\r
 293 #define SYSCTL_DC0_FLASHSZ_96KB 0x0000002F  // 96 KB of flash\r
 294 #define SYSCTL_DC0_FLASHSZ_128K 0x0000003F  // 128 KB of flash\r
 295 #define SYSCTL_DC0_FLASHSZ_256K 0x0000007F  // 256 KB of flash\r
 296 #define SYSCTL_DC0_SRAMSZ_S     16          // SRAM size shift\r
 297 #define SYSCTL_DC0_FLASHSZ_S    0           // Flash size shift\r
 298 \r
 299 //*****************************************************************************\r
 300 //\r
 301 // The following are defines for the bit fields in the SYSCTL_DC1 register.\r
 302 //\r
 303 //*****************************************************************************\r
 304 #define SYSCTL_DC1_CAN2         0x04000000  // CAN2 module present\r
 305 #define SYSCTL_DC1_CAN1         0x02000000  // CAN1 module present\r
 306 #define SYSCTL_DC1_CAN0         0x01000000  // CAN0 module present\r
 307 #define SYSCTL_DC1_PWM          0x00100000  // PWM module present\r
 308 #define SYSCTL_DC1_ADC          0x00010000  // ADC module present\r
 309 #define SYSCTL_DC1_MINSYSDIV_M  0x0000F000  // System Clock Divider.\r
 310 #define SYSCTL_DC1_MINSYSDIV_50 0x00003000  // Specifies a 50-MHz CPU clock\r
 311                                             // with a PLL divider of 4.\r
 312 #define SYSCTL_DC1_MINSYSDIV_25 0x00007000  // Specifies a 25-MHz clock with a\r
 313                                             // PLL divider of 8.\r
 314 #define SYSCTL_DC1_MINSYSDIV_20 0x00009000  // Specifies a 20-MHz clock with a\r
 315                                             // PLL divider of 10.\r
 316 #define SYSCTL_DC1_ADCSPD_M     0x00000F00  // ADC speed mask\r
 317 #define SYSCTL_DC1_ADCSPD_125K  0x00000000  // 125Ksps ADC\r
 318 #define SYSCTL_DC1_ADCSPD_250K  0x00000100  // 250Ksps ADC\r
 319 #define SYSCTL_DC1_ADCSPD_500K  0x00000200  // 500Ksps ADC\r
 320 #define SYSCTL_DC1_ADCSPD_1M    0x00000300  // 1Msps ADC\r
 321 #define SYSCTL_DC1_MPU          0x00000080  // Cortex-M3 MPU present\r
 322 #define SYSCTL_DC1_HIB          0x00000040  // Hibernation module present\r
 323 #define SYSCTL_DC1_TEMP         0x00000020  // Temperature sensor present\r
 324 #define SYSCTL_DC1_PLL          0x00000010  // PLL present\r
 325 #define SYSCTL_DC1_WDT          0x00000008  // Watchdog Timer Present.\r
 326 #define SYSCTL_DC1_SWO          0x00000004  // Serial wire output present\r
 327 #define SYSCTL_DC1_SWD          0x00000002  // Serial wire debug present\r
 328 #define SYSCTL_DC1_JTAG         0x00000001  // JTAG debug present\r
 329 \r
 330 //*****************************************************************************\r
 331 //\r
 332 // The following are defines for the bit fields in the SYSCTL_DC2 register.\r
 333 //\r
 334 //*****************************************************************************\r
 335 #define SYSCTL_DC2_COMP2        0x04000000  // Analog comparator 2 present\r
 336 #define SYSCTL_DC2_COMP1        0x02000000  // Analog comparator 1 present\r
 337 #define SYSCTL_DC2_COMP0        0x01000000  // Analog comparator 0 present\r
 338 #define SYSCTL_DC2_TIMER3       0x00080000  // Timer 3 present\r
 339 #define SYSCTL_DC2_TIMER2       0x00040000  // Timer 2 present\r
 340 #define SYSCTL_DC2_TIMER1       0x00020000  // Timer 1 present\r
 341 #define SYSCTL_DC2_TIMER0       0x00010000  // Timer 0 present\r
 342 #define SYSCTL_DC2_I2C1         0x00004000  // I2C 1 present\r
 343 #define SYSCTL_DC2_I2C0         0x00001000  // I2C 0 present\r
 344 #define SYSCTL_DC2_QEI1         0x00000200  // QEI 1 present\r
 345 #define SYSCTL_DC2_QEI0         0x00000100  // QEI 0 present\r
 346 #define SYSCTL_DC2_SSI1         0x00000020  // SSI 1 present\r
 347 #define SYSCTL_DC2_SSI0         0x00000010  // SSI 0 present\r
 348 #define SYSCTL_DC2_UART2        0x00000004  // UART 2 present\r
 349 #define SYSCTL_DC2_UART1        0x00000002  // UART 1 present\r
 350 #define SYSCTL_DC2_UART0        0x00000001  // UART 0 present\r
 351 \r
 352 //*****************************************************************************\r
 353 //\r
 354 // The following are defines for the bit fields in the SYSCTL_DC3 register.\r
 355 //\r
 356 //*****************************************************************************\r
 357 #define SYSCTL_DC3_32KHZ        0x80000000  // 32KHz Pin Present.\r
 358 #define SYSCTL_DC3_CCP5         0x20000000  // CCP5 pin present\r
 359 #define SYSCTL_DC3_CCP4         0x10000000  // CCP4 pin present\r
 360 #define SYSCTL_DC3_CCP3         0x08000000  // CCP3 pin present\r
 361 #define SYSCTL_DC3_CCP2         0x04000000  // CCP2 pin present\r
 362 #define SYSCTL_DC3_CCP1         0x02000000  // CCP1 pin present\r
 363 #define SYSCTL_DC3_CCP0         0x01000000  // CCP0 pin present\r
 364 #define SYSCTL_DC3_ADC7         0x00800000  // ADC7 pin present\r
 365 #define SYSCTL_DC3_ADC6         0x00400000  // ADC6 pin present\r
 366 #define SYSCTL_DC3_ADC5         0x00200000  // ADC5 pin present\r
 367 #define SYSCTL_DC3_ADC4         0x00100000  // ADC4 pin present\r
 368 #define SYSCTL_DC3_ADC3         0x00080000  // ADC3 pin present\r
 369 #define SYSCTL_DC3_ADC2         0x00040000  // ADC2 pin present\r
 370 #define SYSCTL_DC3_ADC1         0x00020000  // ADC1 pin present\r
 371 #define SYSCTL_DC3_ADC0         0x00010000  // ADC0 pin present\r
 372 #define SYSCTL_DC3_PWMFAULT     0x00008000  // PWM Fault Pin Present.\r
 373 #define SYSCTL_DC3_C2O          0x00004000  // C2o pin present\r
 374 #define SYSCTL_DC3_C2PLUS       0x00002000  // C2+ pin present\r
 375 #define SYSCTL_DC3_C2MINUS      0x00001000  // C2- pin present\r
 376 #define SYSCTL_DC3_C1O          0x00000800  // C1o pin present\r
 377 #define SYSCTL_DC3_C1PLUS       0x00000400  // C1+ pin present\r
 378 #define SYSCTL_DC3_C1MINUS      0x00000200  // C1- pin present\r
 379 #define SYSCTL_DC3_C0O          0x00000100  // C0o pin present\r
 380 #define SYSCTL_DC3_C0PLUS       0x00000080  // C0+ pin present\r
 381 #define SYSCTL_DC3_C0MINUS      0x00000040  // C0- pin present\r
 382 #define SYSCTL_DC3_PWM5         0x00000020  // PWM5 pin present\r
 383 #define SYSCTL_DC3_PWM4         0x00000010  // PWM4 pin present\r
 384 #define SYSCTL_DC3_PWM3         0x00000008  // PWM3 pin present\r
 385 #define SYSCTL_DC3_PWM2         0x00000004  // PWM2 pin present\r
 386 #define SYSCTL_DC3_PWM1         0x00000002  // PWM1 pin present\r
 387 #define SYSCTL_DC3_PWM0         0x00000001  // PWM0 pin present\r
 388 \r
 389 //*****************************************************************************\r
 390 //\r
 391 // The following are defines for the bit fields in the SYSCTL_DC4 register.\r
 392 //\r
 393 //*****************************************************************************\r
 394 #define SYSCTL_DC4_ETH          0x50000000  // Ethernet present\r
 395 #define SYSCTL_DC4_EPHY0        0x40000000  // Ethernet PHY0 Present.\r
 396 #define SYSCTL_DC4_EMAC0        0x10000000  // Ethernet MAC0 Present.\r
 397 #define SYSCTL_DC4_E1588        0x01000000  // 1588 Capable.\r
 398 #define SYSCTL_DC4_CCP7         0x00008000  // CCP7 Pin Present.\r
 399 #define SYSCTL_DC4_CCP6         0x00004000  // CCP6 Pin Present.\r
 400 #define SYSCTL_DC4_UDMA         0x00002000  // Micro-DMA is present.\r
 401 #define SYSCTL_DC4_ROM          0x00001000  // Internal Code ROM is present.\r
 402 #define SYSCTL_DC4_GPIOH        0x00000080  // GPIO port H present\r
 403 #define SYSCTL_DC4_GPIOG        0x00000040  // GPIO port G present\r
 404 #define SYSCTL_DC4_GPIOF        0x00000020  // GPIO port F present\r
 405 #define SYSCTL_DC4_GPIOE        0x00000010  // GPIO port E present\r
 406 #define SYSCTL_DC4_GPIOD        0x00000008  // GPIO port D present\r
 407 #define SYSCTL_DC4_GPIOC        0x00000004  // GPIO port C present\r
 408 #define SYSCTL_DC4_GPIOB        0x00000002  // GPIO port B present\r
 409 #define SYSCTL_DC4_GPIOA        0x00000001  // GPIO port A present\r
 410 \r
 411 //*****************************************************************************\r
 412 //\r
 413 // The following are defines for the bit fields in the SYSCTL_PBORCTL register.\r
 414 //\r
 415 //*****************************************************************************\r
 416 #define SYSCTL_PBORCTL_BORTIM_M 0x0000FFFC  // BOR Time Delay.\r
 417 #define SYSCTL_PBORCTL_BORIOR   0x00000002  // BOR interrupt or reset\r
 418 #define SYSCTL_PBORCTL_BORWT    0x00000001  // BOR wait and check for noise\r
 419 #define SYSCTL_PBORCTL_BORTIM_S 2\r
 420 \r
 421 //*****************************************************************************\r
 422 //\r
 423 // The following are defines for the bit fields in the SYSCTL_LDOPCTL register.\r
 424 //\r
 425 //*****************************************************************************\r
 426 #define SYSCTL_LDOPCTL_M        0x0000003F  // LDO Output Voltage.\r
 427 #define SYSCTL_LDOPCTL_2_55V    0x0000001F  // LDO output of 2.55V\r
 428 #define SYSCTL_LDOPCTL_2_60V    0x0000001E  // LDO output of 2.60V\r
 429 #define SYSCTL_LDOPCTL_2_65V    0x0000001D  // LDO output of 2.65V\r
 430 #define SYSCTL_LDOPCTL_2_70V    0x0000001C  // LDO output of 2.70V\r
 431 #define SYSCTL_LDOPCTL_2_75V    0x0000001B  // LDO output of 2.75V\r
 432 #define SYSCTL_LDOPCTL_2_25V    0x00000005  // LDO output of 2.25V\r
 433 #define SYSCTL_LDOPCTL_2_30V    0x00000004  // LDO output of 2.30V\r
 434 #define SYSCTL_LDOPCTL_2_35V    0x00000003  // LDO output of 2.35V\r
 435 #define SYSCTL_LDOPCTL_2_40V    0x00000002  // LDO output of 2.40V\r
 436 #define SYSCTL_LDOPCTL_2_45V    0x00000001  // LDO output of 2.45V\r
 437 #define SYSCTL_LDOPCTL_2_50V    0x00000000  // LDO output of 2.50V\r
 438 \r
 439 //*****************************************************************************\r
 440 //\r
 441 // The following are defines for the bit fields in the SYSCTL_RESC register.\r
 442 //\r
 443 //*****************************************************************************\r
 444 #define SYSCTL_RESC_MOSCFAIL    0x00010000  // MOSC Failure Reset.\r
 445 #define SYSCTL_RESC_LDO         0x00000020  // LDO power OK lost reset\r
 446 #define SYSCTL_RESC_SW          0x00000010  // Software reset\r
 447 #define SYSCTL_RESC_WDT         0x00000008  // Watchdog Timer Reset.\r
 448 #define SYSCTL_RESC_BOR         0x00000004  // Brown-out reset\r
 449 #define SYSCTL_RESC_POR         0x00000002  // Power on reset\r
 450 #define SYSCTL_RESC_EXT         0x00000001  // External reset\r
 451 \r
 452 //*****************************************************************************\r
 453 //\r
 454 // The following are defines for the bit fields in the SYSCTL_RCC register.\r
 455 //\r
 456 //*****************************************************************************\r
 457 #define SYSCTL_RCC_ACG          0x08000000  // Automatic clock gating\r
 458 #define SYSCTL_RCC_SYSDIV_M     0x07800000  // System Clock Divisor.\r
 459 #define SYSCTL_RCC_SYSDIV_2     0x00800000  // System clock /2\r
 460 #define SYSCTL_RCC_SYSDIV_3     0x01000000  // System clock /3\r
 461 #define SYSCTL_RCC_SYSDIV_4     0x01800000  // System clock /4\r
 462 #define SYSCTL_RCC_SYSDIV_5     0x02000000  // System clock /5\r
 463 #define SYSCTL_RCC_SYSDIV_6     0x02800000  // System clock /6\r
 464 #define SYSCTL_RCC_SYSDIV_7     0x03000000  // System clock /7\r
 465 #define SYSCTL_RCC_SYSDIV_8     0x03800000  // System clock /8\r
 466 #define SYSCTL_RCC_SYSDIV_9     0x04000000  // System clock /9\r
 467 #define SYSCTL_RCC_SYSDIV_10    0x04800000  // System clock /10\r
 468 #define SYSCTL_RCC_SYSDIV_11    0x05000000  // System clock /11\r
 469 #define SYSCTL_RCC_SYSDIV_12    0x05800000  // System clock /12\r
 470 #define SYSCTL_RCC_SYSDIV_13    0x06000000  // System clock /13\r
 471 #define SYSCTL_RCC_SYSDIV_14    0x06800000  // System clock /14\r
 472 #define SYSCTL_RCC_SYSDIV_15    0x07000000  // System clock /15\r
 473 #define SYSCTL_RCC_SYSDIV_16    0x07800000  // System clock /16\r
 474 #define SYSCTL_RCC_USESYSDIV    0x00400000  // Enable System Clock Divider.\r
 475 #define SYSCTL_RCC_USEPWMDIV    0x00100000  // Enable PWM Clock Divisor.\r
 476 #define SYSCTL_RCC_PWMDIV_M     0x000E0000  // PWM clock divider\r
 477 #define SYSCTL_RCC_PWMDIV_2     0x00000000  // PWM clock /2\r
 478 #define SYSCTL_RCC_PWMDIV_4     0x00020000  // PWM clock /4\r
 479 #define SYSCTL_RCC_PWMDIV_8     0x00040000  // PWM clock /8\r
 480 #define SYSCTL_RCC_PWMDIV_16    0x00060000  // PWM clock /16\r
 481 #define SYSCTL_RCC_PWMDIV_32    0x00080000  // PWM clock /32\r
 482 #define SYSCTL_RCC_PWMDIV_64    0x000A0000  // PWM clock /64\r
 483 #define SYSCTL_RCC_PWRDN        0x00002000  // PLL power down\r
 484 #define SYSCTL_RCC_OEN          0x00001000  // PLL Output Enable.\r
 485 #define SYSCTL_RCC_BYPASS       0x00000800  // PLL bypass\r
 486 #define SYSCTL_RCC_XTAL_M       0x000007C0  // Crystal attached to main osc\r
 487 #define SYSCTL_RCC_XTAL_1MHZ    0x00000000  // Using a 1MHz crystal\r
 488 #define SYSCTL_RCC_XTAL_1_84MHZ 0x00000040  // Using a 1.8432MHz crystal\r
 489 #define SYSCTL_RCC_XTAL_2MHZ    0x00000080  // Using a 2MHz crystal\r
 490 #define SYSCTL_RCC_XTAL_2_45MHZ 0x000000C0  // Using a 2.4576MHz crystal\r
 491 #define SYSCTL_RCC_XTAL_3_57MHZ 0x00000100  // Using a 3.579545MHz crystal\r
 492 #define SYSCTL_RCC_XTAL_3_68MHZ 0x00000140  // Using a 3.6864MHz crystal\r
 493 #define SYSCTL_RCC_XTAL_4MHZ    0x00000180  // Using a 4MHz crystal\r
 494 #define SYSCTL_RCC_XTAL_4_09MHZ 0x000001C0  // Using a 4.096MHz crystal\r
 495 #define SYSCTL_RCC_XTAL_4_91MHZ 0x00000200  // Using a 4.9152MHz crystal\r
 496 #define SYSCTL_RCC_XTAL_5MHZ    0x00000240  // Using a 5MHz crystal\r
 497 #define SYSCTL_RCC_XTAL_5_12MHZ 0x00000280  // Using a 5.12MHz crystal\r
 498 #define SYSCTL_RCC_XTAL_6MHZ    0x000002C0  // Using a 6MHz crystal\r
 499 #define SYSCTL_RCC_XTAL_6_14MHZ 0x00000300  // Using a 6.144MHz crystal\r
 500 #define SYSCTL_RCC_XTAL_7_37MHZ 0x00000340  // Using a 7.3728MHz crystal\r
 501 #define SYSCTL_RCC_XTAL_8MHZ    0x00000380  // Using a 8MHz crystal\r
 502 #define SYSCTL_RCC_XTAL_8_19MHZ 0x000003C0  // Using a 8.192MHz crystal\r
 503 #define SYSCTL_RCC_XTAL_10MHZ   0x00000400  // 10.0 MHz (USB)\r
 504 #define SYSCTL_RCC_XTAL_12MHZ   0x00000440  // 12.0 MHz (USB)\r
 505 #define SYSCTL_RCC_XTAL_12_2MHZ 0x00000480  // 12.288 MHz\r
 506 #define SYSCTL_RCC_XTAL_13_5MHZ 0x000004C0  // 13.56 MHz\r
 507 #define SYSCTL_RCC_XTAL_14_3MHZ 0x00000500  // 14.31818 MHz\r
 508 #define SYSCTL_RCC_XTAL_16MHZ   0x00000540  // 16.0 MHz (USB)\r
 509 #define SYSCTL_RCC_XTAL_16_3MHZ 0x00000580  // 16.384 MHz\r
 510 #define SYSCTL_RCC_PLLVER       0x00000400  // PLL verification timer enable\r
 511 #define SYSCTL_RCC_OSCSRC_M     0x00000030  // Oscillator input select\r
 512 #define SYSCTL_RCC_OSCSRC_MAIN  0x00000000  // Use the main oscillator\r
 513 #define SYSCTL_RCC_OSCSRC_INT   0x00000010  // Use the internal oscillator\r
 514 #define SYSCTL_RCC_OSCSRC_INT4  0x00000020  // Use the internal oscillator / 4\r
 515 #define SYSCTL_RCC_OSCSRC_30    0x00000030  // 30 KHz internal oscillator\r
 516 #define SYSCTL_RCC_IOSCVER      0x00000008  // Int. osc. verification timer en\r
 517 #define SYSCTL_RCC_MOSCVER      0x00000004  // Main osc. verification timer en\r
 518 #define SYSCTL_RCC_IOSCDIS      0x00000002  // Internal oscillator disable\r
 519 #define SYSCTL_RCC_MOSCDIS      0x00000001  // Main oscillator disable\r
 520 #define SYSCTL_RCC_SYSDIV_S     23          // Shift to the SYSDIV field\r
 521 #define SYSCTL_RCC_PWMDIV_S     17          // Shift to the PWMDIV field\r
 522 #define SYSCTL_RCC_XTAL_S       6           // Shift to the XTAL field\r
 523 #define SYSCTL_RCC_OSCSRC_S     4           // Shift to the OSCSRC field\r
 524 \r
 525 //*****************************************************************************\r
 526 //\r
 527 // The following are defines for the bit fields in the SYSCTL_PLLCFG register.\r
 528 //\r
 529 //*****************************************************************************\r
 530 #define SYSCTL_PLLCFG_OD_M      0x0000C000  // Output divider\r
 531 #define SYSCTL_PLLCFG_OD_1      0x00000000  // Output divider is 1\r
 532 #define SYSCTL_PLLCFG_OD_2      0x00004000  // Output divider is 2\r
 533 #define SYSCTL_PLLCFG_OD_4      0x00008000  // Output divider is 4\r
 534 #define SYSCTL_PLLCFG_F_M       0x00003FE0  // PLL F Value.\r
 535 #define SYSCTL_PLLCFG_R_M       0x0000001F  // PLL R Value.\r
 536 #define SYSCTL_PLLCFG_F_S       5\r
 537 #define SYSCTL_PLLCFG_R_S       0\r
 538 \r
 539 //*****************************************************************************\r
 540 //\r
 541 // The following are defines for the bit fields in the SYSCTL_RCC2 register.\r
 542 //\r
 543 //*****************************************************************************\r
 544 #define SYSCTL_RCC2_USERCC2     0x80000000  // Use RCC2\r
 545 #define SYSCTL_RCC2_SYSDIV2_M   0x1F800000  // System clock divider\r
 546 #define SYSCTL_RCC2_SYSDIV2_2   0x00800000  // System clock /2\r
 547 #define SYSCTL_RCC2_SYSDIV2_3   0x01000000  // System clock /3\r
 548 #define SYSCTL_RCC2_SYSDIV2_4   0x01800000  // System clock /4\r
 549 #define SYSCTL_RCC2_SYSDIV2_5   0x02000000  // System clock /5\r
 550 #define SYSCTL_RCC2_SYSDIV2_6   0x02800000  // System clock /6\r
 551 #define SYSCTL_RCC2_SYSDIV2_7   0x03000000  // System clock /7\r
 552 #define SYSCTL_RCC2_SYSDIV2_8   0x03800000  // System clock /8\r
 553 #define SYSCTL_RCC2_SYSDIV2_9   0x04000000  // System clock /9\r
 554 #define SYSCTL_RCC2_SYSDIV2_10  0x04800000  // System clock /10\r
 555 #define SYSCTL_RCC2_SYSDIV2_11  0x05000000  // System clock /11\r
 556 #define SYSCTL_RCC2_SYSDIV2_12  0x05800000  // System clock /12\r
 557 #define SYSCTL_RCC2_SYSDIV2_13  0x06000000  // System clock /13\r
 558 #define SYSCTL_RCC2_SYSDIV2_14  0x06800000  // System clock /14\r
 559 #define SYSCTL_RCC2_SYSDIV2_15  0x07000000  // System clock /15\r
 560 #define SYSCTL_RCC2_SYSDIV2_16  0x07800000  // System clock /16\r
 561 #define SYSCTL_RCC2_SYSDIV2_17  0x08000000  // System clock /17\r
 562 #define SYSCTL_RCC2_SYSDIV2_18  0x08800000  // System clock /18\r
 563 #define SYSCTL_RCC2_SYSDIV2_19  0x09000000  // System clock /19\r
 564 #define SYSCTL_RCC2_SYSDIV2_20  0x09800000  // System clock /20\r
 565 #define SYSCTL_RCC2_SYSDIV2_21  0x0A000000  // System clock /21\r
 566 #define SYSCTL_RCC2_SYSDIV2_22  0x0A800000  // System clock /22\r
 567 #define SYSCTL_RCC2_SYSDIV2_23  0x0B000000  // System clock /23\r
 568 #define SYSCTL_RCC2_SYSDIV2_24  0x0B800000  // System clock /24\r
 569 #define SYSCTL_RCC2_SYSDIV2_25  0x0C000000  // System clock /25\r
 570 #define SYSCTL_RCC2_SYSDIV2_26  0x0C800000  // System clock /26\r
 571 #define SYSCTL_RCC2_SYSDIV2_27  0x0D000000  // System clock /27\r
 572 #define SYSCTL_RCC2_SYSDIV2_28  0x0D800000  // System clock /28\r
 573 #define SYSCTL_RCC2_SYSDIV2_29  0x0E000000  // System clock /29\r
 574 #define SYSCTL_RCC2_SYSDIV2_30  0x0E800000  // System clock /30\r
 575 #define SYSCTL_RCC2_SYSDIV2_31  0x0F000000  // System clock /31\r
 576 #define SYSCTL_RCC2_SYSDIV2_32  0x0F800000  // System clock /32\r
 577 #define SYSCTL_RCC2_SYSDIV2_33  0x10000000  // System clock /33\r
 578 #define SYSCTL_RCC2_SYSDIV2_34  0x10800000  // System clock /34\r
 579 #define SYSCTL_RCC2_SYSDIV2_35  0x11000000  // System clock /35\r
 580 #define SYSCTL_RCC2_SYSDIV2_36  0x11800000  // System clock /36\r
 581 #define SYSCTL_RCC2_SYSDIV2_37  0x12000000  // System clock /37\r
 582 #define SYSCTL_RCC2_SYSDIV2_38  0x12800000  // System clock /38\r
 583 #define SYSCTL_RCC2_SYSDIV2_39  0x13000000  // System clock /39\r
 584 #define SYSCTL_RCC2_SYSDIV2_40  0x13800000  // System clock /40\r
 585 #define SYSCTL_RCC2_SYSDIV2_41  0x14000000  // System clock /41\r
 586 #define SYSCTL_RCC2_SYSDIV2_42  0x14800000  // System clock /42\r
 587 #define SYSCTL_RCC2_SYSDIV2_43  0x15000000  // System clock /43\r
 588 #define SYSCTL_RCC2_SYSDIV2_44  0x15800000  // System clock /44\r
 589 #define SYSCTL_RCC2_SYSDIV2_45  0x16000000  // System clock /45\r
 590 #define SYSCTL_RCC2_SYSDIV2_46  0x16800000  // System clock /46\r
 591 #define SYSCTL_RCC2_SYSDIV2_47  0x17000000  // System clock /47\r
 592 #define SYSCTL_RCC2_SYSDIV2_48  0x17800000  // System clock /48\r
 593 #define SYSCTL_RCC2_SYSDIV2_49  0x18000000  // System clock /49\r
 594 #define SYSCTL_RCC2_SYSDIV2_50  0x18800000  // System clock /50\r
 595 #define SYSCTL_RCC2_SYSDIV2_51  0x19000000  // System clock /51\r
 596 #define SYSCTL_RCC2_SYSDIV2_52  0x19800000  // System clock /52\r
 597 #define SYSCTL_RCC2_SYSDIV2_53  0x1A000000  // System clock /53\r
 598 #define SYSCTL_RCC2_SYSDIV2_54  0x1A800000  // System clock /54\r
 599 #define SYSCTL_RCC2_SYSDIV2_55  0x1B000000  // System clock /55\r
 600 #define SYSCTL_RCC2_SYSDIV2_56  0x1B800000  // System clock /56\r
 601 #define SYSCTL_RCC2_SYSDIV2_57  0x1C000000  // System clock /57\r
 602 #define SYSCTL_RCC2_SYSDIV2_58  0x1C800000  // System clock /58\r
 603 #define SYSCTL_RCC2_SYSDIV2_59  0x1D000000  // System clock /59\r
 604 #define SYSCTL_RCC2_SYSDIV2_60  0x1D800000  // System clock /60\r
 605 #define SYSCTL_RCC2_SYSDIV2_61  0x1E000000  // System clock /61\r
 606 #define SYSCTL_RCC2_SYSDIV2_62  0x1E800000  // System clock /62\r
 607 #define SYSCTL_RCC2_SYSDIV2_63  0x1F000000  // System clock /63\r
 608 #define SYSCTL_RCC2_SYSDIV2_64  0x1F800000  // System clock /64\r
 609 #define SYSCTL_RCC2_USBPWRDN    0x00004000  // Power-Down USB PLL.\r
 610 #define SYSCTL_RCC2_PWRDN2      0x00002000  // PLL power down\r
 611 #define SYSCTL_RCC2_BYPASS2     0x00000800  // PLL bypass\r
 612 #define SYSCTL_RCC2_OSCSRC2_M   0x00000070  // System Clock Source.\r
 613 #define SYSCTL_RCC2_OSCSRC2_MO  0x00000000  // Use the main oscillator\r
 614 #define SYSCTL_RCC2_OSCSRC2_IO  0x00000010  // Use the internal oscillator\r
 615 #define SYSCTL_RCC2_OSCSRC2_IO4 0x00000020  // Use the internal oscillator / 4\r
 616 #define SYSCTL_RCC2_OSCSRC2_30  0x00000030  // Use the 30 KHz internal osc.\r
 617 #define SYSCTL_RCC2_OSCSRC2_32  0x00000070  // Use the 32 KHz external osc.\r
 618 #define SYSCTL_RCC2_SYSDIV2_S   23          // Shift to the SYSDIV2 field\r
 619 \r
 620 //*****************************************************************************\r
 621 //\r
 622 // The following are defines for the bit fields in the SYSCTL_DSLPCLKCFG\r
 623 // register.\r
 624 //\r
 625 //*****************************************************************************\r
 626 #define SYSCTL_DSLPCLKCFG_D_M   0x1F800000  // Divider Field Override.\r
 627 #define SYSCTL_DSLPCLKCFG_D_2   0x00800000  // System clock /2\r
 628 #define SYSCTL_DSLPCLKCFG_D_3   0x01000000  // System clock /3\r
 629 #define SYSCTL_DSLPCLKCFG_D_4   0x01800000  // System clock /4\r
 630 #define SYSCTL_DSLPCLKCFG_D_5   0x02000000  // System clock /5\r
 631 #define SYSCTL_DSLPCLKCFG_D_6   0x02800000  // System clock /6\r
 632 #define SYSCTL_DSLPCLKCFG_D_7   0x03000000  // System clock /7\r
 633 #define SYSCTL_DSLPCLKCFG_D_8   0x03800000  // System clock /8\r
 634 #define SYSCTL_DSLPCLKCFG_D_9   0x04000000  // System clock /9\r
 635 #define SYSCTL_DSLPCLKCFG_D_10  0x04800000  // System clock /10\r
 636 #define SYSCTL_DSLPCLKCFG_D_11  0x05000000  // System clock /11\r
 637 #define SYSCTL_DSLPCLKCFG_D_12  0x05800000  // System clock /12\r
 638 #define SYSCTL_DSLPCLKCFG_D_13  0x06000000  // System clock /13\r
 639 #define SYSCTL_DSLPCLKCFG_D_14  0x06800000  // System clock /14\r
 640 #define SYSCTL_DSLPCLKCFG_D_15  0x07000000  // System clock /15\r
 641 #define SYSCTL_DSLPCLKCFG_D_16  0x07800000  // System clock /16\r
 642 #define SYSCTL_DSLPCLKCFG_D_17  0x08000000  // System clock /17\r
 643 #define SYSCTL_DSLPCLKCFG_D_18  0x08800000  // System clock /18\r
 644 #define SYSCTL_DSLPCLKCFG_D_19  0x09000000  // System clock /19\r
 645 #define SYSCTL_DSLPCLKCFG_D_20  0x09800000  // System clock /20\r
 646 #define SYSCTL_DSLPCLKCFG_D_21  0x0A000000  // System clock /21\r
 647 #define SYSCTL_DSLPCLKCFG_D_22  0x0A800000  // System clock /22\r
 648 #define SYSCTL_DSLPCLKCFG_D_23  0x0B000000  // System clock /23\r
 649 #define SYSCTL_DSLPCLKCFG_D_24  0x0B800000  // System clock /24\r
 650 #define SYSCTL_DSLPCLKCFG_D_25  0x0C000000  // System clock /25\r
 651 #define SYSCTL_DSLPCLKCFG_D_26  0x0C800000  // System clock /26\r
 652 #define SYSCTL_DSLPCLKCFG_D_27  0x0D000000  // System clock /27\r
 653 #define SYSCTL_DSLPCLKCFG_D_28  0x0D800000  // System clock /28\r
 654 #define SYSCTL_DSLPCLKCFG_D_29  0x0E000000  // System clock /29\r
 655 #define SYSCTL_DSLPCLKCFG_D_30  0x0E800000  // System clock /30\r
 656 #define SYSCTL_DSLPCLKCFG_D_31  0x0F000000  // System clock /31\r
 657 #define SYSCTL_DSLPCLKCFG_D_32  0x0F800000  // System clock /32\r
 658 #define SYSCTL_DSLPCLKCFG_D_33  0x10000000  // System clock /33\r
 659 #define SYSCTL_DSLPCLKCFG_D_34  0x10800000  // System clock /34\r
 660 #define SYSCTL_DSLPCLKCFG_D_35  0x11000000  // System clock /35\r
 661 #define SYSCTL_DSLPCLKCFG_D_36  0x11800000  // System clock /36\r
 662 #define SYSCTL_DSLPCLKCFG_D_37  0x12000000  // System clock /37\r
 663 #define SYSCTL_DSLPCLKCFG_D_38  0x12800000  // System clock /38\r
 664 #define SYSCTL_DSLPCLKCFG_D_39  0x13000000  // System clock /39\r
 665 #define SYSCTL_DSLPCLKCFG_D_40  0x13800000  // System clock /40\r
 666 #define SYSCTL_DSLPCLKCFG_D_41  0x14000000  // System clock /41\r
 667 #define SYSCTL_DSLPCLKCFG_D_42  0x14800000  // System clock /42\r
 668 #define SYSCTL_DSLPCLKCFG_D_43  0x15000000  // System clock /43\r
 669 #define SYSCTL_DSLPCLKCFG_D_44  0x15800000  // System clock /44\r
 670 #define SYSCTL_DSLPCLKCFG_D_45  0x16000000  // System clock /45\r
 671 #define SYSCTL_DSLPCLKCFG_D_46  0x16800000  // System clock /46\r
 672 #define SYSCTL_DSLPCLKCFG_D_47  0x17000000  // System clock /47\r
 673 #define SYSCTL_DSLPCLKCFG_D_48  0x17800000  // System clock /48\r
 674 #define SYSCTL_DSLPCLKCFG_D_49  0x18000000  // System clock /49\r
 675 #define SYSCTL_DSLPCLKCFG_D_50  0x18800000  // System clock /50\r
 676 #define SYSCTL_DSLPCLKCFG_D_51  0x19000000  // System clock /51\r
 677 #define SYSCTL_DSLPCLKCFG_D_52  0x19800000  // System clock /52\r
 678 #define SYSCTL_DSLPCLKCFG_D_53  0x1A000000  // System clock /53\r
 679 #define SYSCTL_DSLPCLKCFG_D_54  0x1A800000  // System clock /54\r
 680 #define SYSCTL_DSLPCLKCFG_D_55  0x1B000000  // System clock /55\r
 681 #define SYSCTL_DSLPCLKCFG_D_56  0x1B800000  // System clock /56\r
 682 #define SYSCTL_DSLPCLKCFG_D_57  0x1C000000  // System clock /57\r
 683 #define SYSCTL_DSLPCLKCFG_D_58  0x1C800000  // System clock /58\r
 684 #define SYSCTL_DSLPCLKCFG_D_59  0x1D000000  // System clock /59\r
 685 #define SYSCTL_DSLPCLKCFG_D_60  0x1D800000  // System clock /60\r
 686 #define SYSCTL_DSLPCLKCFG_D_61  0x1E000000  // System clock /61\r
 687 #define SYSCTL_DSLPCLKCFG_D_62  0x1E800000  // System clock /62\r
 688 #define SYSCTL_DSLPCLKCFG_D_63  0x1F000000  // System clock /63\r
 689 #define SYSCTL_DSLPCLKCFG_D_64  0x1F800000  // System clock /64\r
 690 #define SYSCTL_DSLPCLKCFG_O_M   0x00000070  // Clock Source.\r
 691 #define SYSCTL_DSLPCLKCFG_O_IGN 0x00000000  // Do not override\r
 692 #define SYSCTL_DSLPCLKCFG_O_IO  0x00000010  // Use the internal oscillator\r
 693 #define SYSCTL_DSLPCLKCFG_O_30  0x00000030  // Use the 30 KHz internal osc.\r
 694 #define SYSCTL_DSLPCLKCFG_O_32  0x00000070  // Use the 32 KHz external osc.\r
 695 #define SYSCTL_DSLPCLKCFG_IOSC  0x00000001  // IOSC Clock Source.\r
 696 #define SYSCTL_DSLPCLKCFG_D_S   23\r
 697 \r
 698 //*****************************************************************************\r
 699 //\r
 700 // The following are defines for the bit fields in the SYSCTL_CLKVCLR register.\r
 701 //\r
 702 //*****************************************************************************\r
 703 #define SYSCTL_CLKVCLR_VERCLR   0x00000001  // Clock Verification Clear.\r
 704 \r
 705 //*****************************************************************************\r
 706 //\r
 707 // The following are defines for the bit fields in the SYSCTL_LDOARST register.\r
 708 //\r
 709 //*****************************************************************************\r
 710 #define SYSCTL_LDOARST_LDOARST  0x00000001  // LDO Reset.\r
 711 \r
 712 //*****************************************************************************\r
 713 //\r
 714 // The following are defines for the bit fields in the SYSCTL_SRCR0 register.\r
 715 //\r
 716 //*****************************************************************************\r
 717 #define SYSCTL_SRCR0_CAN2       0x04000000  // CAN2 Reset Control.\r
 718 #define SYSCTL_SRCR0_CAN1       0x02000000  // CAN1 Reset Control.\r
 719 #define SYSCTL_SRCR0_CAN0       0x01000000  // CAN0 Reset Control.\r
 720 #define SYSCTL_SRCR0_PWM        0x00100000  // PWM Reset Control.\r
 721 #define SYSCTL_SRCR0_ADC        0x00010000  // ADC0 Reset Control.\r
 722 #define SYSCTL_SRCR0_HIB        0x00000040  // HIB Reset Control.\r
 723 #define SYSCTL_SRCR0_WDT        0x00000008  // WDT Reset Control.\r
 724 \r
 725 //*****************************************************************************\r
 726 //\r
 727 // The following are defines for the bit fields in the SYSCTL_SRCR1 register.\r
 728 //\r
 729 //*****************************************************************************\r
 730 #define SYSCTL_SRCR1_COMP2      0x04000000  // Analog Comp 2 Reset Control.\r
 731 #define SYSCTL_SRCR1_COMP1      0x02000000  // Analog Comp 1 Reset Control.\r
 732 #define SYSCTL_SRCR1_COMP0      0x01000000  // Analog Comp 0 Reset Control.\r
 733 #define SYSCTL_SRCR1_TIMER3     0x00080000  // Timer 3 Reset Control.\r
 734 #define SYSCTL_SRCR1_TIMER2     0x00040000  // Timer 2 Reset Control.\r
 735 #define SYSCTL_SRCR1_TIMER1     0x00020000  // Timer 1 Reset Control.\r
 736 #define SYSCTL_SRCR1_TIMER0     0x00010000  // Timer 0 Reset Control.\r
 737 #define SYSCTL_SRCR1_I2C1       0x00004000  // I2C1 Reset Control.\r
 738 #define SYSCTL_SRCR1_I2C0       0x00001000  // I2C0 Reset Control.\r
 739 #define SYSCTL_SRCR1_QEI1       0x00000200  // QEI1 Reset Control.\r
 740 #define SYSCTL_SRCR1_QEI0       0x00000100  // QEI0 Reset Control.\r
 741 #define SYSCTL_SRCR1_SSI1       0x00000020  // SSI1 Reset Control.\r
 742 #define SYSCTL_SRCR1_SSI0       0x00000010  // SSI0 Reset Control.\r
 743 #define SYSCTL_SRCR1_UART2      0x00000004  // UART2 Reset Control.\r
 744 #define SYSCTL_SRCR1_UART1      0x00000002  // UART1 Reset Control.\r
 745 #define SYSCTL_SRCR1_UART0      0x00000001  // UART0 Reset Control.\r
 746 \r
 747 //*****************************************************************************\r
 748 //\r
 749 // The following are defines for the bit fields in the SYSCTL_SRCR2 register.\r
 750 //\r
 751 //*****************************************************************************\r
 752 #define SYSCTL_SRCR2_EPHY0      0x40000000  // PHY0 Reset Control.\r
 753 #define SYSCTL_SRCR2_EMAC0      0x10000000  // MAC0 Reset Control.\r
 754 #define SYSCTL_SRCR2_USB0       0x00010000  // USB0 Reset Control.\r
 755 #define SYSCTL_SRCR2_UDMA       0x00002000  // UDMA Reset Control.\r
 756 #define SYSCTL_SRCR2_GPIOH      0x00000080  // Port H Reset Control.\r
 757 #define SYSCTL_SRCR2_GPIOG      0x00000040  // Port G Reset Control.\r
 758 #define SYSCTL_SRCR2_GPIOF      0x00000020  // Port F Reset Control.\r
 759 #define SYSCTL_SRCR2_GPIOE      0x00000010  // Port E Reset Control.\r
 760 #define SYSCTL_SRCR2_GPIOD      0x00000008  // Port D Reset Control.\r
 761 #define SYSCTL_SRCR2_GPIOC      0x00000004  // Port C Reset Control.\r
 762 #define SYSCTL_SRCR2_GPIOB      0x00000002  // Port B Reset Control.\r
 763 #define SYSCTL_SRCR2_GPIOA      0x00000001  // Port A Reset Control.\r
 764 \r
 765 //*****************************************************************************\r
 766 //\r
 767 // The following are defines for the bit fields in the SYSCTL_RIS register.\r
 768 //\r
 769 //*****************************************************************************\r
 770 #define SYSCTL_RIS_MOSCPUPRIS   0x00000100  // MOSC Power Up Raw Interrupt\r
 771                                             // Status.\r
 772 #define SYSCTL_RIS_USBPLLLRIS   0x00000080  // USB PLL Lock Raw Interrupt\r
 773                                             // Status.\r
 774 #define SYSCTL_RIS_PLLLRIS      0x00000040  // PLL Lock Raw Interrupt Status.\r
 775 #define SYSCTL_RIS_CLRIS        0x00000020  // Current Limit Raw Interrupt\r
 776                                             // Status.\r
 777 #define SYSCTL_RIS_IOFRIS       0x00000010  // Internal Oscillator Fault Raw\r
 778                                             // Interrupt Status.\r
 779 #define SYSCTL_RIS_MOFRIS       0x00000008  // Main Oscillator Fault Raw\r
 780                                             // Interrupt Status.\r
 781 #define SYSCTL_RIS_LDORIS       0x00000004  // LDO Power Unregulated Raw\r
 782                                             // Interrupt Status.\r
 783 #define SYSCTL_RIS_BORRIS       0x00000002  // Brown-Out Reset Raw Interrupt\r
 784                                             // Status.\r
 785 #define SYSCTL_RIS_PLLFRIS      0x00000001  // PLL Fault Raw Interrupt Status.\r
 786 \r
 787 //*****************************************************************************\r
 788 //\r
 789 // The following are defines for the bit fields in the SYSCTL_IMC register.\r
 790 //\r
 791 //*****************************************************************************\r
 792 #define SYSCTL_IMC_MOSCPUPIM    0x00000100  // MOSC Power Up Interrupt Mask.\r
 793 #define SYSCTL_IMC_USBPLLLIM    0x00000080  // USB PLL Lock Interrupt Mask.\r
 794 #define SYSCTL_IMC_PLLLIM       0x00000040  // PLL Lock Interrupt Mask.\r
 795 #define SYSCTL_IMC_CLIM         0x00000020  // Current Limit Interrupt Mask.\r
 796 #define SYSCTL_IMC_IOFIM        0x00000010  // Internal Oscillator Fault\r
 797                                             // Interrupt Mask.\r
 798 #define SYSCTL_IMC_MOFIM        0x00000008  // Main Oscillator Fault Interrupt\r
 799                                             // Mask.\r
 800 #define SYSCTL_IMC_LDOIM        0x00000004  // LDO Power Unregulated Interrupt\r
 801                                             // Mask.\r
 802 #define SYSCTL_IMC_BORIM        0x00000002  // Brown-Out Reset Interrupt Mask.\r
 803 #define SYSCTL_IMC_PLLFIM       0x00000001  // PLL Fault Interrupt Mask.\r
 804 \r
 805 //*****************************************************************************\r
 806 //\r
 807 // The following are defines for the bit fields in the SYSCTL_MISC register.\r
 808 //\r
 809 //*****************************************************************************\r
 810 #define SYSCTL_MISC_MOSCPUPMIS  0x00000100  // MOSC Power Up Masked Interrupt\r
 811                                             // Status.\r
 812 #define SYSCTL_MISC_USBPLLLMIS  0x00000080  // USB PLL Lock Masked Interrupt\r
 813                                             // Status.\r
 814 #define SYSCTL_MISC_PLLLMIS     0x00000040  // PLL Lock Masked Interrupt\r
 815                                             // Status.\r
 816 #define SYSCTL_MISC_CLMIS       0x00000020  // Current Limit Masked Interrupt\r
 817                                             // Status.\r
 818 #define SYSCTL_MISC_IOFMIS      0x00000010  // Internal Oscillator Fault Masked\r
 819                                             // Interrupt Status.\r
 820 #define SYSCTL_MISC_MOFMIS      0x00000008  // Main Oscillator Fault Masked\r
 821                                             // Interrupt Status.\r
 822 #define SYSCTL_MISC_LDOMIS      0x00000004  // LDO Power Unregulated Masked\r
 823                                             // Interrupt Status.\r
 824 #define SYSCTL_MISC_BORMIS      0x00000002  // BOR Masked Interrupt Status.\r
 825 \r
 826 //*****************************************************************************\r
 827 //\r
 828 // The following are defines for the bit fields in the SYSCTL_RCGC0 register.\r
 829 //\r
 830 //*****************************************************************************\r
 831 #define SYSCTL_RCGC0_CAN2       0x04000000  // CAN2 Clock Gating Control.\r
 832 #define SYSCTL_RCGC0_CAN1       0x02000000  // CAN1 Clock Gating Control.\r
 833 #define SYSCTL_RCGC0_CAN0       0x01000000  // CAN0 Clock Gating Control.\r
 834 #define SYSCTL_RCGC0_PWM        0x00100000  // PWM Clock Gating Control.\r
 835 #define SYSCTL_RCGC0_ADC        0x00010000  // ADC0 Clock Gating Control.\r
 836 #define SYSCTL_RCGC0_ADCSPD_M   0x00000F00  // ADC Sample Speed.\r
 837 #define SYSCTL_RCGC0_ADCSPD125K 0x00000000  // 125K samples/second\r
 838 #define SYSCTL_RCGC0_ADCSPD250K 0x00000100  // 250K samples/second\r
 839 #define SYSCTL_RCGC0_ADCSPD500K 0x00000200  // 500K samples/second\r
 840 #define SYSCTL_RCGC0_ADCSPD1M   0x00000300  // 1M samples/second\r
 841 #define SYSCTL_RCGC0_HIB        0x00000040  // HIB Clock Gating Control.\r
 842 #define SYSCTL_RCGC0_WDT        0x00000008  // WDT Clock Gating Control.\r
 843 \r
 844 //*****************************************************************************\r
 845 //\r
 846 // The following are defines for the bit fields in the SYSCTL_RCGC1 register.\r
 847 //\r
 848 //*****************************************************************************\r
 849 #define SYSCTL_RCGC1_COMP2      0x04000000  // Analog Comparator 2 Clock\r
 850                                             // Gating.\r
 851 #define SYSCTL_RCGC1_COMP1      0x02000000  // Analog Comparator 1 Clock\r
 852                                             // Gating.\r
 853 #define SYSCTL_RCGC1_COMP0      0x01000000  // Analog Comparator 0 Clock\r
 854                                             // Gating.\r
 855 #define SYSCTL_RCGC1_TIMER3     0x00080000  // Timer 3 Clock Gating Control.\r
 856 #define SYSCTL_RCGC1_TIMER2     0x00040000  // Timer 2 Clock Gating Control.\r
 857 #define SYSCTL_RCGC1_TIMER1     0x00020000  // Timer 1 Clock Gating Control.\r
 858 #define SYSCTL_RCGC1_TIMER0     0x00010000  // Timer 0 Clock Gating Control.\r
 859 #define SYSCTL_RCGC1_I2C1       0x00004000  // I2C1 Clock Gating Control.\r
 860 #define SYSCTL_RCGC1_I2C0       0x00001000  // I2C0 Clock Gating Control.\r
 861 #define SYSCTL_RCGC1_QEI1       0x00000200  // QEI1 Clock Gating Control.\r
 862 #define SYSCTL_RCGC1_QEI0       0x00000100  // QEI0 Clock Gating Control.\r
 863 #define SYSCTL_RCGC1_SSI1       0x00000020  // SSI1 Clock Gating Control.\r
 864 #define SYSCTL_RCGC1_SSI0       0x00000010  // SSI0 Clock Gating Control.\r
 865 #define SYSCTL_RCGC1_UART2      0x00000004  // UART2 Clock Gating Control.\r
 866 #define SYSCTL_RCGC1_UART1      0x00000002  // UART1 Clock Gating Control.\r
 867 #define SYSCTL_RCGC1_UART0      0x00000001  // UART0 Clock Gating Control.\r
 868 \r
 869 //*****************************************************************************\r
 870 //\r
 871 // The following are defines for the bit fields in the SYSCTL_RCGC2 register.\r
 872 //\r
 873 //*****************************************************************************\r
 874 #define SYSCTL_RCGC2_EPHY0      0x40000000  // PHY0 Clock Gating Control.\r
 875 #define SYSCTL_RCGC2_EMAC0      0x10000000  // MAC0 Clock Gating Control.\r
 876 #define SYSCTL_RCGC2_USB0       0x00010000  // USB0 Clock Gating Control.\r
 877 #define SYSCTL_RCGC2_UDMA       0x00002000  // UDMA Clock Gating Control.\r
 878 #define SYSCTL_RCGC2_GPIOH      0x00000080  // Port H Clock Gating Control.\r
 879 #define SYSCTL_RCGC2_GPIOG      0x00000040  // Port G Clock Gating Control.\r
 880 #define SYSCTL_RCGC2_GPIOF      0x00000020  // Port F Clock Gating Control.\r
 881 #define SYSCTL_RCGC2_GPIOE      0x00000010  // Port E Clock Gating Control.\r
 882 #define SYSCTL_RCGC2_GPIOD      0x00000008  // Port D Clock Gating Control.\r
 883 #define SYSCTL_RCGC2_GPIOC      0x00000004  // Port C Clock Gating Control.\r
 884 #define SYSCTL_RCGC2_GPIOB      0x00000002  // Port B Clock Gating Control.\r
 885 #define SYSCTL_RCGC2_GPIOA      0x00000001  // Port A Clock Gating Control.\r
 886 \r
 887 //*****************************************************************************\r
 888 //\r
 889 // The following are defines for the bit fields in the SYSCTL_SCGC0 register.\r
 890 //\r
 891 //*****************************************************************************\r
 892 #define SYSCTL_SCGC0_CAN2       0x04000000  // CAN2 Clock Gating Control.\r
 893 #define SYSCTL_SCGC0_CAN1       0x02000000  // CAN1 Clock Gating Control.\r
 894 #define SYSCTL_SCGC0_CAN0       0x01000000  // CAN0 Clock Gating Control.\r
 895 #define SYSCTL_SCGC0_PWM        0x00100000  // PWM Clock Gating Control.\r
 896 #define SYSCTL_SCGC0_ADC        0x00010000  // ADC0 Clock Gating Control.\r
 897 #define SYSCTL_SCGC0_ADCSPD_M   0x00000F00  // ADC Sample Speed.\r
 898 #define SYSCTL_SCGC0_ADCSPD125K 0x00000000  // 125K samples/second\r
 899 #define SYSCTL_SCGC0_ADCSPD250K 0x00000100  // 250K samples/second\r
 900 #define SYSCTL_SCGC0_ADCSPD500K 0x00000200  // 500K samples/second\r
 901 #define SYSCTL_SCGC0_ADCSPD1M   0x00000300  // 1M samples/second\r
 902 #define SYSCTL_SCGC0_HIB        0x00000040  // HIB Clock Gating Control.\r
 903 #define SYSCTL_SCGC0_WDT        0x00000008  // WDT Clock Gating Control.\r
 904 \r
 905 //*****************************************************************************\r
 906 //\r
 907 // The following are defines for the bit fields in the SYSCTL_SCGC1 register.\r
 908 //\r
 909 //*****************************************************************************\r
 910 #define SYSCTL_SCGC1_COMP2      0x04000000  // Analog Comparator 2 Clock\r
 911                                             // Gating.\r
 912 #define SYSCTL_SCGC1_COMP1      0x02000000  // Analog Comparator 1 Clock\r
 913                                             // Gating.\r
 914 #define SYSCTL_SCGC1_COMP0      0x01000000  // Analog Comparator 0 Clock\r
 915                                             // Gating.\r
 916 #define SYSCTL_SCGC1_TIMER3     0x00080000  // Timer 3 Clock Gating Control.\r
 917 #define SYSCTL_SCGC1_TIMER2     0x00040000  // Timer 2 Clock Gating Control.\r
 918 #define SYSCTL_SCGC1_TIMER1     0x00020000  // Timer 1 Clock Gating Control.\r
 919 #define SYSCTL_SCGC1_TIMER0     0x00010000  // Timer 0 Clock Gating Control.\r
 920 #define SYSCTL_SCGC1_I2C1       0x00004000  // I2C1 Clock Gating Control.\r
 921 #define SYSCTL_SCGC1_I2C0       0x00001000  // I2C0 Clock Gating Control.\r
 922 #define SYSCTL_SCGC1_QEI1       0x00000200  // QEI1 Clock Gating Control.\r
 923 #define SYSCTL_SCGC1_QEI0       0x00000100  // QEI0 Clock Gating Control.\r
 924 #define SYSCTL_SCGC1_SSI1       0x00000020  // SSI1 Clock Gating Control.\r
 925 #define SYSCTL_SCGC1_SSI0       0x00000010  // SSI0 Clock Gating Control.\r
 926 #define SYSCTL_SCGC1_UART2      0x00000004  // UART2 Clock Gating Control.\r
 927 #define SYSCTL_SCGC1_UART1      0x00000002  // UART1 Clock Gating Control.\r
 928 #define SYSCTL_SCGC1_UART0      0x00000001  // UART0 Clock Gating Control.\r
 929 \r
 930 //*****************************************************************************\r
 931 //\r
 932 // The following are defines for the bit fields in the SYSCTL_SCGC2 register.\r
 933 //\r
 934 //*****************************************************************************\r
 935 #define SYSCTL_SCGC2_EPHY0      0x40000000  // PHY0 Clock Gating Control.\r
 936 #define SYSCTL_SCGC2_EMAC0      0x10000000  // MAC0 Clock Gating Control.\r
 937 #define SYSCTL_SCGC2_USB0       0x00010000  // USB0 Clock Gating Control.\r
 938 #define SYSCTL_SCGC2_UDMA       0x00002000  // UDMA Clock Gating Control.\r
 939 #define SYSCTL_SCGC2_GPIOH      0x00000080  // Port H Clock Gating Control.\r
 940 #define SYSCTL_SCGC2_GPIOG      0x00000040  // Port G Clock Gating Control.\r
 941 #define SYSCTL_SCGC2_GPIOF      0x00000020  // Port F Clock Gating Control.\r
 942 #define SYSCTL_SCGC2_GPIOE      0x00000010  // Port E Clock Gating Control.\r
 943 #define SYSCTL_SCGC2_GPIOD      0x00000008  // Port D Clock Gating Control.\r
 944 #define SYSCTL_SCGC2_GPIOC      0x00000004  // Port C Clock Gating Control.\r
 945 #define SYSCTL_SCGC2_GPIOB      0x00000002  // Port B Clock Gating Control.\r
 946 #define SYSCTL_SCGC2_GPIOA      0x00000001  // Port A Clock Gating Control.\r
 947 \r
 948 //*****************************************************************************\r
 949 //\r
 950 // The following are defines for the bit fields in the SYSCTL_DCGC0 register.\r
 951 //\r
 952 //*****************************************************************************\r
 953 #define SYSCTL_DCGC0_CAN2       0x04000000  // CAN2 Clock Gating Control.\r
 954 #define SYSCTL_DCGC0_CAN1       0x02000000  // CAN1 Clock Gating Control.\r
 955 #define SYSCTL_DCGC0_CAN0       0x01000000  // CAN0 Clock Gating Control.\r
 956 #define SYSCTL_DCGC0_PWM        0x00100000  // PWM Clock Gating Control.\r
 957 #define SYSCTL_DCGC0_ADC        0x00010000  // ADC0 Clock Gating Control.\r
 958 #define SYSCTL_DCGC0_ADCSPD_M   0x00000F00  // ADC Sample Speed.\r
 959 #define SYSCTL_DCGC0_ADCSPD125K 0x00000000  // 125K samples/second\r
 960 #define SYSCTL_DCGC0_ADCSPD250K 0x00000100  // 250K samples/second\r
 961 #define SYSCTL_DCGC0_ADCSPD500K 0x00000200  // 500K samples/second\r
 962 #define SYSCTL_DCGC0_ADCSPD1M   0x00000300  // 1M samples/second\r
 963 #define SYSCTL_DCGC0_HIB        0x00000040  // HIB Clock Gating Control.\r
 964 #define SYSCTL_DCGC0_WDT        0x00000008  // WDT Clock Gating Control.\r
 965 \r
 966 //*****************************************************************************\r
 967 //\r
 968 // The following are defines for the bit fields in the SYSCTL_DCGC1 register.\r
 969 //\r
 970 //*****************************************************************************\r
 971 #define SYSCTL_DCGC1_COMP2      0x04000000  // Analog Comparator 2 Clock\r
 972                                             // Gating.\r
 973 #define SYSCTL_DCGC1_COMP1      0x02000000  // Analog Comparator 1 Clock\r
 974                                             // Gating.\r
 975 #define SYSCTL_DCGC1_COMP0      0x01000000  // Analog Comparator 0 Clock\r
 976                                             // Gating.\r
 977 #define SYSCTL_DCGC1_TIMER3     0x00080000  // Timer 3 Clock Gating Control.\r
 978 #define SYSCTL_DCGC1_TIMER2     0x00040000  // Timer 2 Clock Gating Control.\r
 979 #define SYSCTL_DCGC1_TIMER1     0x00020000  // Timer 1 Clock Gating Control.\r
 980 #define SYSCTL_DCGC1_TIMER0     0x00010000  // Timer 0 Clock Gating Control.\r
 981 #define SYSCTL_DCGC1_I2C1       0x00004000  // I2C1 Clock Gating Control.\r
 982 #define SYSCTL_DCGC1_I2C0       0x00001000  // I2C0 Clock Gating Control.\r
 983 #define SYSCTL_DCGC1_QEI1       0x00000200  // QEI1 Clock Gating Control.\r
 984 #define SYSCTL_DCGC1_QEI0       0x00000100  // QEI0 Clock Gating Control.\r
 985 #define SYSCTL_DCGC1_SSI1       0x00000020  // SSI1 Clock Gating Control.\r
 986 #define SYSCTL_DCGC1_SSI0       0x00000010  // SSI0 Clock Gating Control.\r
 987 #define SYSCTL_DCGC1_UART2      0x00000004  // UART2 Clock Gating Control.\r
 988 #define SYSCTL_DCGC1_UART1      0x00000002  // UART1 Clock Gating Control.\r
 989 #define SYSCTL_DCGC1_UART0      0x00000001  // UART0 Clock Gating Control.\r
 990 \r
 991 //*****************************************************************************\r
 992 //\r
 993 // The following are defines for the bit fields in the SYSCTL_DCGC2 register.\r
 994 //\r
 995 //*****************************************************************************\r
 996 #define SYSCTL_DCGC2_EPHY0      0x40000000  // PHY0 Clock Gating Control.\r
 997 #define SYSCTL_DCGC2_EMAC0      0x10000000  // MAC0 Clock Gating Control.\r
 998 #define SYSCTL_DCGC2_USB0       0x00010000  // USB0 Clock Gating Control.\r
 999 #define SYSCTL_DCGC2_UDMA       0x00002000  // UDMA Clock Gating Control.\r
1000 #define SYSCTL_DCGC2_GPIOH      0x00000080  // Port H Clock Gating Control.\r
1001 #define SYSCTL_DCGC2_GPIOG      0x00000040  // Port G Clock Gating Control.\r
1002 #define SYSCTL_DCGC2_GPIOF      0x00000020  // Port F Clock Gating Control.\r
1003 #define SYSCTL_DCGC2_GPIOE      0x00000010  // Port E Clock Gating Control.\r
1004 #define SYSCTL_DCGC2_GPIOD      0x00000008  // Port D Clock Gating Control.\r
1005 #define SYSCTL_DCGC2_GPIOC      0x00000004  // Port C Clock Gating Control.\r
1006 #define SYSCTL_DCGC2_GPIOB      0x00000002  // Port B Clock Gating Control.\r
1007 #define SYSCTL_DCGC2_GPIOA      0x00000001  // Port A Clock Gating Control.\r
1008 \r
1009 //*****************************************************************************\r
1010 //\r
1011 // The following are defines for the bit fields in the SYSCTL_DC5 register.\r
1012 //\r
1013 //*****************************************************************************\r
1014 #define SYSCTL_DC5_PWMFAULT3    0x08000000  // PWM Fault 3 Pin Present.\r
1015 #define SYSCTL_DC5_PWMFAULT2    0x04000000  // PWM Fault 2 Pin Present.\r
1016 #define SYSCTL_DC5_PWMFAULT1    0x02000000  // PWM Fault 1 Pin Present.\r
1017 #define SYSCTL_DC5_PWMFAULT0    0x01000000  // PWM Fault 0 Pin Present.\r
1018 #define SYSCTL_DC5_PWMEFLT      0x00200000  // PWM Extended Fault feature is\r
1019                                             // active.\r
1020 #define SYSCTL_DC5_PWMESYNC     0x00100000  // PWM Extended SYNC feature is\r
1021                                             // active.\r
1022 #define SYSCTL_DC5_PWM7         0x00000080  // PWM7 Pin Present.\r
1023 #define SYSCTL_DC5_PWM6         0x00000040  // PWM6 Pin Present.\r
1024 #define SYSCTL_DC5_PWM5         0x00000020  // PWM5 Pin Present.\r
1025 #define SYSCTL_DC5_PWM4         0x00000010  // PWM4 Pin Present.\r
1026 #define SYSCTL_DC5_PWM3         0x00000008  // PWM3 Pin Present.\r
1027 #define SYSCTL_DC5_PWM2         0x00000004  // PWM2 Pin Present.\r
1028 #define SYSCTL_DC5_PWM1         0x00000002  // PWM1 Pin Present.\r
1029 #define SYSCTL_DC5_PWM0         0x00000001  // PWM0 Pin Present.\r
1030 \r
1031 //*****************************************************************************\r
1032 //\r
1033 // The following are defines for the bit fields in the SYSCTL_DC6 register.\r
1034 //\r
1035 //*****************************************************************************\r
1036 #define SYSCTL_DC6_USB0_M       0x00000003  // This specifies that USB0 is\r
1037                                             // present and its capability.\r
1038 #define SYSCTL_DC6_USB0_HOSTDEV 0x00000002  // USB is DEVICE or HOST\r
1039 #define SYSCTL_DC6_USB0_OTG     0x00000003  // USB is OTG\r
1040 \r
1041 //*****************************************************************************\r
1042 //\r
1043 // The following are defines for the bit fields in the SYSCTL_GPIOHSCTL\r
1044 // register.\r
1045 //\r
1046 //*****************************************************************************\r
1047 #define SYSCTL_GPIOHSCTL_PORTH  0x00000080  // Port H High-Speed.\r
1048 #define SYSCTL_GPIOHSCTL_PORTG  0x00000040  // Port G High-Speed.\r
1049 #define SYSCTL_GPIOHSCTL_PORTF  0x00000020  // Port F High-Speed.\r
1050 #define SYSCTL_GPIOHSCTL_PORTE  0x00000010  // Port E High-Speed.\r
1051 #define SYSCTL_GPIOHSCTL_PORTD  0x00000008  // Port D High-Speed.\r
1052 #define SYSCTL_GPIOHSCTL_PORTC  0x00000004  // Port C High-Speed.\r
1053 #define SYSCTL_GPIOHSCTL_PORTB  0x00000002  // Port B High-Speed.\r
1054 #define SYSCTL_GPIOHSCTL_PORTA  0x00000001  // Port A High-Speed.\r
1055 \r
1056 //*****************************************************************************\r
1057 //\r
1058 // The following are defines for the bit fields in the SYSCTL_MOSCCTL register.\r
1059 //\r
1060 //*****************************************************************************\r
1061 #define SYSCTL_MOSCCTL_CVAL     0x00000001  // Clock Validation for MOSC.\r
1062 \r
1063 //*****************************************************************************\r
1064 //\r
1065 // The following are defines for the bit fields in the SYSCTL_DC7 register.\r
1066 //\r
1067 //*****************************************************************************\r
1068 #define SYSCTL_DC7_SSI1_TX      0x02000000  // SSI1 TX on uDMA Ch25.\r
1069 #define SYSCTL_DC7_SSI1_RX      0x01000000  // SSI1 RX on uDMA Ch24.\r
1070 #define SYSCTL_DC7_UART1_TX     0x00800000  // UART1 TX on uDMA Ch23.\r
1071 #define SYSCTL_DC7_UART1_RX     0x00400000  // UART1 RX on uDMA Ch22.\r
1072 #define SYSCTL_DC7_SSI0_TX      0x00000800  // SSI0 TX on uDMA Ch11.\r
1073 #define SYSCTL_DC7_SSI0_RX      0x00000400  // SSI0 RX on uDMA Ch10.\r
1074 #define SYSCTL_DC7_UART0_TX     0x00000200  // UART0 TX on uDMA Ch9.\r
1075 #define SYSCTL_DC7_UART0_RX     0x00000100  // UART0 RX on uDMA Ch8.\r
1076 #define SYSCTL_DC7_USB_EP3_TX   0x00000020  // USB EP3 TX on uDMA Ch5.\r
1077 #define SYSCTL_DC7_USB_EP3_RX   0x00000010  // USB EP3 RX on uDMA Ch4.\r
1078 #define SYSCTL_DC7_USB_EP2_TX   0x00000008  // USB EP2 TX on uDMA Ch3.\r
1079 #define SYSCTL_DC7_USB_EP2_RX   0x00000004  // USB EP2 RX on uDMA Ch2.\r
1080 #define SYSCTL_DC7_USB_EP1_TX   0x00000002  // USB EP1 TX on uDMA Ch1.\r
1081 #define SYSCTL_DC7_USB_EP1_RX   0x00000001  // USB EP1 RX on uDMA Ch0.\r
1082 \r
1083 //*****************************************************************************\r
1084 //\r
1085 // The following definitions are deprecated.\r
1086 //\r
1087 //*****************************************************************************\r
1088 #ifndef DEPRECATED\r
1089 \r
1090 //*****************************************************************************\r
1091 //\r
1092 // The following are deprecated defines for the system control register\r
1093 // addresses.\r
1094 //\r
1095 //*****************************************************************************\r
1096 #define SYSCTL_USER0            0x400FE1E0  // NV User Register 0\r
1097 #define SYSCTL_USER1            0x400FE1E4  // NV User Register 1\r
1098 \r
1099 //*****************************************************************************\r
1100 //\r
1101 // The following are deprecated defines for the bit fields in the SYSCTL_DID0\r
1102 // register.\r
1103 //\r
1104 //*****************************************************************************\r
1105 #define SYSCTL_DID0_VER_MASK    0x70000000  // DID0 version mask\r
1106 #define SYSCTL_DID0_CLASS_MASK  0x00FF0000  // Device Class\r
1107 #define SYSCTL_DID0_MAJ_MASK    0x0000FF00  // Major revision mask\r
1108 #define SYSCTL_DID0_MAJ_A       0x00000000  // Major revision A\r
1109 #define SYSCTL_DID0_MAJ_B       0x00000100  // Major revision B\r
1110 #define SYSCTL_DID0_MAJ_C       0x00000200  // Major revision C\r
1111 #define SYSCTL_DID0_MIN_MASK    0x000000FF  // Minor revision mask\r
1112 \r
1113 //*****************************************************************************\r
1114 //\r
1115 // The following are deprecated defines for the bit fields in the SYSCTL_DID1\r
1116 // register.\r
1117 //\r
1118 //*****************************************************************************\r
1119 #define SYSCTL_DID1_VER_MASK    0xF0000000  // Register version mask\r
1120 #define SYSCTL_DID1_FAM_MASK    0x0F000000  // Family mask\r
1121 #define SYSCTL_DID1_FAM_S       0x00000000  // Stellaris family\r
1122 #define SYSCTL_DID1_PRTNO_MASK  0x00FF0000  // Part number mask\r
1123 #define SYSCTL_DID1_PINCNT_MASK 0x0000E000  // Pin count\r
1124 #define SYSCTL_DID1_TEMP_MASK   0x000000E0  // Temperature range mask\r
1125 #define SYSCTL_DID1_PKG_MASK    0x00000018  // Package mask\r
1126 #define SYSCTL_DID1_QUAL_MASK   0x00000003  // Qualification status mask\r
1127 #define SYSCTL_DID1_PRTNO_SHIFT 16\r
1128 \r
1129 //*****************************************************************************\r
1130 //\r
1131 // The following are deprecated defines for the bit fields in the SYSCTL_DC0\r
1132 // register.\r
1133 //\r
1134 //*****************************************************************************\r
1135 #define SYSCTL_DC0_SRAMSZ_MASK  0xFFFF0000  // SRAM size mask\r
1136 #define SYSCTL_DC0_FLASHSZ_MASK 0x0000FFFF  // Flash size mask\r
1137 \r
1138 //*****************************************************************************\r
1139 //\r
1140 // The following are deprecated defines for the bit fields in the SYSCTL_DC1\r
1141 // register.\r
1142 //\r
1143 //*****************************************************************************\r
1144 #define SYSCTL_DC1_SYSDIV_MASK  0x0000F000  // Minimum system divider mask\r
1145 #define SYSCTL_DC1_ADCSPD_MASK  0x00000F00  // ADC speed mask\r
1146 #define SYSCTL_DC1_WDOG         0x00000008  // Watchdog present\r
1147 \r
1148 //*****************************************************************************\r
1149 //\r
1150 // The following are deprecated defines for the bit fields in the SYSCTL_DC2\r
1151 // register.\r
1152 //\r
1153 //*****************************************************************************\r
1154 #define SYSCTL_DC2_I2C          0x00001000  // I2C present\r
1155 #define SYSCTL_DC2_QEI          0x00000100  // QEI present\r
1156 #define SYSCTL_DC2_SSI          0x00000010  // SSI present\r
1157 \r
1158 //*****************************************************************************\r
1159 //\r
1160 // The following are deprecated defines for the bit fields in the SYSCTL_DC3\r
1161 // register.\r
1162 //\r
1163 //*****************************************************************************\r
1164 #define SYSCTL_DC3_MC_FAULT0    0x00008000  // MC0 fault pin present\r
1165 \r
1166 //*****************************************************************************\r
1167 //\r
1168 // The following are deprecated defines for the bit fields in the\r
1169 // SYSCTL_PBORCTL register.\r
1170 //\r
1171 //*****************************************************************************\r
1172 #define SYSCTL_PBORCTL_BOR_MASK 0x0000FFFC  // BOR wait timer\r
1173 #define SYSCTL_PBORCTL_BOR_SH   2\r
1174 \r
1175 //*****************************************************************************\r
1176 //\r
1177 // The following are deprecated defines for the bit fields in the\r
1178 // SYSCTL_LDOPCTL register.\r
1179 //\r
1180 //*****************************************************************************\r
1181 #define SYSCTL_LDOPCTL_MASK     0x0000003F  // Voltage adjust mask\r
1182 \r
1183 //*****************************************************************************\r
1184 //\r
1185 // The following are deprecated defines for the bit fields in the SYSCTL_SRCR0,\r
1186 // SYSCTL_RCGC0, SYSCTL_SCGC0, and SYSCTL_DCGC0 registers.\r
1187 //\r
1188 //*****************************************************************************\r
1189 #define SYSCTL_SET0_CAN2        0x04000000  // CAN 2 module\r
1190 #define SYSCTL_SET0_CAN1        0x02000000  // CAN 1 module\r
1191 #define SYSCTL_SET0_CAN0        0x01000000  // CAN 0 module\r
1192 #define SYSCTL_SET0_PWM         0x00100000  // PWM module\r
1193 #define SYSCTL_SET0_ADC         0x00010000  // ADC module\r
1194 #define SYSCTL_SET0_ADCSPD_MASK 0x00000F00  // ADC speed mask\r
1195 #define SYSCTL_SET0_ADCSPD_125K 0x00000000  // 125Ksps ADC\r
1196 #define SYSCTL_SET0_ADCSPD_250K 0x00000100  // 250Ksps ADC\r
1197 #define SYSCTL_SET0_ADCSPD_500K 0x00000200  // 500Ksps ADC\r
1198 #define SYSCTL_SET0_ADCSPD_1M   0x00000300  // 1Msps ADC\r
1199 #define SYSCTL_SET0_HIB         0x00000040  // Hibernation module\r
1200 #define SYSCTL_SET0_WDOG        0x00000008  // Watchdog module\r
1201 \r
1202 //*****************************************************************************\r
1203 //\r
1204 // The following are deprecated defines for the bit fields in the SYSCTL_SRCR1,\r
1205 // SYSCTL_RCGC1, SYSCTL_SCGC1, and SYSCTL_DCGC1 registers.\r
1206 //\r
1207 //*****************************************************************************\r
1208 #define SYSCTL_SET1_COMP2       0x04000000  // Analog comparator module 2\r
1209 #define SYSCTL_SET1_COMP1       0x02000000  // Analog comparator module 1\r
1210 #define SYSCTL_SET1_COMP0       0x01000000  // Analog comparator module 0\r
1211 #define SYSCTL_SET1_TIMER3      0x00080000  // Timer module 3\r
1212 #define SYSCTL_SET1_TIMER2      0x00040000  // Timer module 2\r
1213 #define SYSCTL_SET1_TIMER1      0x00020000  // Timer module 1\r
1214 #define SYSCTL_SET1_TIMER0      0x00010000  // Timer module 0\r
1215 #define SYSCTL_SET1_I2C1        0x00002000  // I2C module 1\r
1216 #define SYSCTL_SET1_I2C0        0x00001000  // I2C module 0\r
1217 #define SYSCTL_SET1_I2C         0x00001000  // I2C module\r
1218 #define SYSCTL_SET1_QEI1        0x00000200  // QEI module 1\r
1219 #define SYSCTL_SET1_QEI         0x00000100  // QEI module\r
1220 #define SYSCTL_SET1_QEI0        0x00000100  // QEI module 0\r
1221 #define SYSCTL_SET1_SSI1        0x00000020  // SSI module 1\r
1222 #define SYSCTL_SET1_SSI0        0x00000010  // SSI module 0\r
1223 #define SYSCTL_SET1_SSI         0x00000010  // SSI module\r
1224 #define SYSCTL_SET1_UART2       0x00000004  // UART module 2\r
1225 #define SYSCTL_SET1_UART1       0x00000002  // UART module 1\r
1226 #define SYSCTL_SET1_UART0       0x00000001  // UART module 0\r
1227 \r
1228 //*****************************************************************************\r
1229 //\r
1230 // The following are deprecated defines for the bit fields in the SYSCTL_SRCR2,\r
1231 // SYSCTL_RCGC2, SYSCTL_SCGC2, and SYSCTL_DCGC2 registers.\r
1232 //\r
1233 //*****************************************************************************\r
1234 #define SYSCTL_SET2_ETH         0x50000000  // ETH module\r
1235 #define SYSCTL_SET2_GPIOH       0x00000080  // GPIO H module\r
1236 #define SYSCTL_SET2_GPIOG       0x00000040  // GPIO G module\r
1237 #define SYSCTL_SET2_GPIOF       0x00000020  // GPIO F module\r
1238 #define SYSCTL_SET2_GPIOE       0x00000010  // GPIO E module\r
1239 #define SYSCTL_SET2_GPIOD       0x00000008  // GPIO D module\r
1240 #define SYSCTL_SET2_GPIOC       0x00000004  // GPIO C module\r
1241 #define SYSCTL_SET2_GPIOB       0x00000002  // GPIO B module\r
1242 #define SYSCTL_SET2_GPIOA       0x00000001  // GIPO A module\r
1243 \r
1244 //*****************************************************************************\r
1245 //\r
1246 // The following are deprecated defines for the bit fields in the SYSCTL_RIS,\r
1247 // SYSCTL_IMC, and SYSCTL_IMS registers.\r
1248 //\r
1249 //*****************************************************************************\r
1250 #define SYSCTL_INT_PLL_LOCK     0x00000040  // PLL lock interrupt\r
1251 #define SYSCTL_INT_CUR_LIMIT    0x00000020  // Current limit interrupt\r
1252 #define SYSCTL_INT_IOSC_FAIL    0x00000010  // Internal oscillator failure int\r
1253 #define SYSCTL_INT_MOSC_FAIL    0x00000008  // Main oscillator failure int\r
1254 #define SYSCTL_INT_POR          0x00000004  // Power on reset interrupt\r
1255 #define SYSCTL_INT_BOR          0x00000002  // Brown out interrupt\r
1256 #define SYSCTL_INT_PLL_FAIL     0x00000001  // PLL failure interrupt\r
1257 \r
1258 //*****************************************************************************\r
1259 //\r
1260 // The following are deprecated defines for the bit fields in the SYSCTL_RESC\r
1261 // register.\r
1262 //\r
1263 //*****************************************************************************\r
1264 #define SYSCTL_RESC_WDOG        0x00000008  // Watchdog reset\r
1265 \r
1266 //*****************************************************************************\r
1267 //\r
1268 // The following are deprecated defines for the bit fields in the SYSCTL_RCC\r
1269 // register.\r
1270 //\r
1271 //*****************************************************************************\r
1272 #define SYSCTL_RCC_SYSDIV_MASK  0x07800000  // System clock divider\r
1273 #define SYSCTL_RCC_USE_SYSDIV   0x00400000  // Use sytem clock divider\r
1274 #define SYSCTL_RCC_USE_PWMDIV   0x00100000  // Use PWM clock divider\r
1275 #define SYSCTL_RCC_PWMDIV_MASK  0x000E0000  // PWM clock divider\r
1276 #define SYSCTL_RCC_OE           0x00001000  // PLL output enable\r
1277 #define SYSCTL_RCC_XTAL_3_68MHz 0x00000140  // Using a 3.6864 MHz crystal\r
1278 #define SYSCTL_RCC_XTAL_4MHz    0x00000180  // Using a 4 MHz crystal\r
1279 #define SYSCTL_RCC_XTAL_MASK    0x000003C0  // Crystal attached to main osc\r
1280 #define SYSCTL_RCC_OSCSRC_MASK  0x00000030  // Oscillator input select\r
1281 #define SYSCTL_RCC_SYSDIV_SHIFT 23          // Shift to the SYSDIV field\r
1282 #define SYSCTL_RCC_PWMDIV_SHIFT 17          // Shift to the PWMDIV field\r
1283 #define SYSCTL_RCC_XTAL_SHIFT   6           // Shift to the XTAL field\r
1284 #define SYSCTL_RCC_OSCSRC_SHIFT 4           // Shift to the OSCSRC field\r
1285 \r
1286 //*****************************************************************************\r
1287 //\r
1288 // The following are deprecated defines for the bit fields in the SYSCTL_PLLCFG\r
1289 // register.\r
1290 //\r
1291 //*****************************************************************************\r
1292 #define SYSCTL_PLLCFG_OD_MASK   0x0000C000  // Output divider\r
1293 #define SYSCTL_PLLCFG_F_MASK    0x00003FE0  // PLL multiplier\r
1294 #define SYSCTL_PLLCFG_R_MASK    0x0000001F  // Input predivider\r
1295 #define SYSCTL_PLLCFG_F_SHIFT   5\r
1296 #define SYSCTL_PLLCFG_R_SHIFT   0\r
1297 \r
1298 //*****************************************************************************\r
1299 //\r
1300 // The following are deprecated defines for the bit fields in the SYSCTL_RCC2\r
1301 // register.\r
1302 //\r
1303 //*****************************************************************************\r
1304 #define SYSCTL_RCC2_SYSDIV2_MSK 0x1F800000  // System clock divider\r
1305 #define SYSCTL_RCC2_OSCSRC2_MSK 0x00000070  // Oscillator input select\r
1306 \r
1307 //*****************************************************************************\r
1308 //\r
1309 // The following are deprecated defines for the bit fields in the\r
1310 // SYSCTL_DSLPCLKCFG register.\r
1311 //\r
1312 //*****************************************************************************\r
1313 #define SYSCTL_DSLPCLKCFG_D_MSK 0x1F800000  // Deep sleep system clock override\r
1314 #define SYSCTL_DSLPCLKCFG_O_MSK 0x00000070  // Deep sleep oscillator override\r
1315 \r
1316 //*****************************************************************************\r
1317 //\r
1318 // The following are deprecated defines for the bit fields in the\r
1319 // SYSCTL_CLKVCLR register.\r
1320 //\r
1321 //*****************************************************************************\r
1322 #define SYSCTL_CLKVCLR_CLR      0x00000001  // Clear clock verification fault\r
1323 \r
1324 //*****************************************************************************\r
1325 //\r
1326 // The following are deprecated defines for the bit fields in the\r
1327 // SYSCTL_LDOARST register.\r
1328 //\r
1329 //*****************************************************************************\r
1330 #define SYSCTL_LDOARST_ARST     0x00000001  // Allow LDO to reset device\r
1331 \r
1332 #endif\r
1333 \r
1334 #endif // __HW_SYSCTL_H__\r