git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_A53_64-bit_UltraScale_MPSoC/RTOSDemo_A53_bsp/psu_cortexa53_0/libsrc/gpiops_v3_0/src/xgpiops_hw.h

   1 /******************************************************************************
   2 *
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   4 *
   5 * Permission is hereby granted, free of charge, to any person obtaining a copy
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  29 * this Software without prior written authorization from Xilinx.
  30 *
  31 ******************************************************************************/
  32 /*****************************************************************************/
  33 /**
  34 *
  35 * @file xgpiops_hw.h
  36 *
  37 * This header file contains the identifiers and basic driver functions (or
  38 * macros) that can be used to access the device. Other driver functions
  39 * are defined in xgpiops.h.
  40 *
  41 * <pre>
  42 * MODIFICATION HISTORY:
  43 *
  44 * Ver   Who  Date     Changes
  45 * ----- ---- -------- -------------------------------------------------
  46 * 1.00a sv   01/15/10 First Release
  47 * 1.02a hk   08/22/13 Added low level reset API function prototype and
  48 *                     related constant definitions
  49 * 3.00  kvn  02/13/15 Modified code for MISRA-C:2012 compliance.
  50 * </pre>
  51 *
  52 ******************************************************************************/
  53 #ifndef XGPIOPS_HW_H            /* prevent circular inclusions */
  54 #define XGPIOPS_HW_H            /* by using protection macros */
  55
  56 #ifdef __cplusplus
  57 extern "C" {
  58 #endif /* __cplusplus */
  59
  60 /***************************** Include Files *********************************/
  61
  62 #include "xil_types.h"
  63 #include "xil_assert.h"
  64 #include "xil_io.h"
  65
  66 /************************** Constant Definitions *****************************/
  67
  68 /** @name Register offsets for the GPIO. Each register is 32 bits.
  69  *  @{
  70  */
  71 #define XGPIOPS_DATA_LSW_OFFSET  0x00000000U  /* Mask and Data Register LSW, WO */
  72 #define XGPIOPS_DATA_MSW_OFFSET  0x00000004U  /* Mask and Data Register MSW, WO */
  73 #define XGPIOPS_DATA_OFFSET      0x00000040U  /* Data Register, RW */
  74 #define XGPIOPS_DATA_RO_OFFSET   0x00000060U  /* Data Register - Input, RO */
  75 #define XGPIOPS_DIRM_OFFSET      0x00000204U  /* Direction Mode Register, RW */
  76 #define XGPIOPS_OUTEN_OFFSET     0x00000208U  /* Output Enable Register, RW */
  77 #define XGPIOPS_INTMASK_OFFSET   0x0000020CU  /* Interrupt Mask Register, RO */
  78 #define XGPIOPS_INTEN_OFFSET     0x00000210U  /* Interrupt Enable Register, WO */
  79 #define XGPIOPS_INTDIS_OFFSET    0x00000214U  /* Interrupt Disable Register, WO*/
  80 #define XGPIOPS_INTSTS_OFFSET    0x00000218U  /* Interrupt Status Register, RO */
  81 #define XGPIOPS_INTTYPE_OFFSET   0x0000021CU  /* Interrupt Type Register, RW */
  82 #define XGPIOPS_INTPOL_OFFSET    0x00000220U  /* Interrupt Polarity Register, RW */
  83 #define XGPIOPS_INTANY_OFFSET    0x00000224U  /* Interrupt On Any Register, RW */
  84 /* @} */
  85
  86 /** @name Register offsets for each Bank.
  87  *  @{
  88  */
  89 #define XGPIOPS_DATA_MASK_OFFSET 0x00000008U  /* Data/Mask Registers offset */
  90 #define XGPIOPS_DATA_BANK_OFFSET 0x00000004U  /* Data Registers offset */
  91 #define XGPIOPS_REG_MASK_OFFSET  0x00000040U  /* Registers offset */
  92 /* @} */
  93
  94 /* For backwards compatibility */
  95 #define XGPIOPS_BYPM_MASK_OFFSET        (u32)0x40
  96
  97 /** @name Interrupt type reset values for each bank
  98  *  @{
  99  */
 100 #ifdef XPAR_PSU_GPIO_0_BASEADDR
 101 #define XGPIOPS_INTTYPE_BANK0_RESET  0x3FFFFFFFU
 102 #define XGPIOPS_INTTYPE_BANK1_RESET  0x3FFFFFFFU
 103 #define XGPIOPS_INTTYPE_BANK2_RESET  0x3FFFFFFFU
 104 #define XGPIOPS_INTTYPE_BANK3_RESET  0xFFFFFFFFU
 105 #define XGPIOPS_INTTYPE_BANK4_RESET  0xFFFFFFFFU
 106 #define XGPIOPS_INTTYPE_BANK5_RESET  0xFFFFFFFFU
 107 #else
 108
 109 #define XGPIOPS_INTTYPE_BANK0_RESET  0xFFFFFFFFU
 110 #define XGPIOPS_INTTYPE_BANK1_RESET  0x3FFFFFFFU
 111 #define XGPIOPS_INTTYPE_BANK2_RESET  0xFFFFFFFFU
 112 #define XGPIOPS_INTTYPE_BANK3_RESET  0xFFFFFFFFU
 113 #endif
 114 /* @} */
 115
 116 /**************************** Type Definitions *******************************/
 117
 118 /***************** Macros (Inline Functions) Definitions *********************/
 119
 120 /****************************************************************************/
 121 /**
 122 *
 123 * This macro reads the given register.
 124 *
 125 * @param        BaseAddr is the base address of the device.
 126 * @param        RegOffset is the register offset to be read.
 127 *
 128 * @return       The 32-bit value of the register
 129 *
 130 * @note         None.
 131 *
 132 *****************************************************************************/
 133 #define XGpioPs_ReadReg(BaseAddr, RegOffset)            \
 134                 Xil_In32((BaseAddr) + (u32)(RegOffset))
 135
 136 /****************************************************************************/
 137 /**
 138 *
 139 * This macro writes to the given register.
 140 *
 141 * @param        BaseAddr is the base address of the device.
 142 * @param        RegOffset is the offset of the register to be written.
 143 * @param        Data is the 32-bit value to write to the register.
 144 *
 145 * @return       None.
 146 *
 147 * @note         None.
 148 *
 149 *****************************************************************************/
 150 #define XGpioPs_WriteReg(BaseAddr, RegOffset, Data)     \
 151                 Xil_Out32((BaseAddr) + (u32)(RegOffset), (u32)(Data))
 152
 153 /************************** Function Prototypes ******************************/
 154
 155 void XGpioPs_ResetHw(u32 BaseAddress);
 156
 157 #ifdef __cplusplus
 158 }
 159 #endif /* __cplusplus */
 160
 161 #endif /* XGPIOPS_HW_H */