git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_A53_64-bit_UltraScale_MPSoC/RTOSDemo_A53_bsp/psu_cortexa53_0/libsrc/rtcpsu_v1_5/src/xrtcpsu_hw.h

   1 /******************************************************************************
   2 *
   3 * Copyright (C) 2015 Xilinx, Inc.  All rights reserved.
   4 *
   5 * Permission is hereby granted, free of charge, to any person obtaining a copy
   6 * of this software and associated documentation files (the "Software"), to deal
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  11 *
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  26 *
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  28 * in advertising or otherwise to promote the sale, use or other dealings in
  29 * this Software without prior written authorization from Xilinx.
  30 *
  31 ******************************************************************************/
  32 /*****************************************************************************/
  33 /**
  34 *
  35 * @file xrtcpsu_hw.h
  36 * @addtogroup rtcpsu_v1_5
  37 * @{
  38 *
  39 * This header file contains the identifiers and basic driver functions (or
  40 * macros) that can be used to access the device. Other driver functions
  41 * are defined in xrtcpsu.h.
  42 *
  43 * <pre>
  44 * MODIFICATION HISTORY:
  45 *
  46 * Ver   Who    Date     Changes
  47 * ----- -----  -------- -----------------------------------------------
  48 * 1.00a kvn       04/21/15 First release
  49 * 1.1   kvn   09/25/15 Modify control register to enable battery
  50 *                      switching when vcc_psaux is not available.
  51 *
  52 * </pre>
  53 *
  54 ******************************************************************************/
  55
  56 #ifndef XRTC_HW_H_              /* prevent circular inclusions */
  57 #define XRTC_HW_H_              /* by using protection macros */
  58
  59 #ifdef __cplusplus
  60 extern "C" {
  61 #endif
  62
  63 /***************************** Include Files *********************************/
  64
  65 #include "xil_types.h"
  66 #include "xil_assert.h"
  67 #include "xil_io.h"
  68
  69 /************************** Constant Definitions *****************************/
  70
  71 /**
  72  * Xrtc Base Address
  73  */
  74 #define XRTC_BASEADDR      0xFFA60000U
  75
  76 /**
  77  * Register: XrtcSetTimeWr
  78  */
  79 #define XRTC_SET_TIME_WR_OFFSET    0x00000000U
  80 #define XRTC_SET_TIME_WR_RSTVAL   0x00000000U
  81
  82 #define XRTC_SET_TIME_WR_VAL_SHIFT   0U
  83 #define XRTC_SET_TIME_WR_VAL_WIDTH   32U
  84 #define XRTC_SET_TIME_WR_VAL_MASK    0xffffffffU
  85 #define XRTC_SET_TIME_WR_VAL_DEFVAL  0x0U
  86
  87 /**
  88  * Register: XrtcSetTimeRd
  89  */
  90 #define XRTC_SET_TIME_RD_OFFSET    0x00000004U
  91 #define XRTC_SET_TIME_RD_RSTVAL   0x00000000U
  92
  93 #define XRTC_SET_TIME_RD_VAL_SHIFT   0U
  94 #define XRTC_SET_TIME_RD_VAL_WIDTH   32U
  95 #define XRTC_SET_TIME_RD_VAL_MASK    0xffffffffU
  96 #define XRTC_SET_TIME_RD_VAL_DEFVAL  0x0U
  97
  98 /**
  99  * Register: XrtcCalibWr
 100  */
 101 #define XRTC_CALIB_WR_OFFSET    0x00000008U
 102 #define XRTC_CALIB_WR_RSTVAL   0x00000000U
 103
 104 #define XRTC_CALIB_WR_FRACTN_EN_SHIFT   20U
 105 #define XRTC_CALIB_WR_FRACTN_EN_WIDTH   1U
 106 #define XRTC_CALIB_WR_FRACTN_EN_MASK    0x00100000U
 107 #define XRTC_CALIB_WR_FRACTN_EN_DEFVAL  0x0U
 108
 109 #define XRTC_CALIB_WR_FRACTN_DATA_SHIFT   16U
 110 #define XRTC_CALIB_WR_FRACTN_DATA_WIDTH   4U
 111 #define XRTC_CALIB_WR_FRACTN_DATA_MASK    0x000f0000U
 112 #define XRTC_CALIB_WR_FRACTN_DATA_DEFVAL  0x0U
 113
 114 #define XRTC_CALIB_WR_MAX_TCK_SHIFT   0U
 115 #define XRTC_CALIB_WR_MAX_TCK_WIDTH   16U
 116 #define XRTC_CALIB_WR_MAX_TCK_MASK    0x0000ffffU
 117 #define XRTC_CALIB_WR_MAX_TCK_DEFVAL  0x0U
 118
 119 /**
 120  * Register: XrtcCalibRd
 121  */
 122 #define XRTC_CALIB_RD_OFFSET    0x0000000CU
 123 #define XRTC_CALIB_RD_RSTVAL   0x00000000U
 124
 125 #define XRTC_CALIB_RD_FRACTN_EN_SHIFT   20U
 126 #define XRTC_CALIB_RD_FRACTN_EN_WIDTH   1U
 127 #define XRTC_CALIB_RD_FRACTN_EN_MASK    0x00100000U
 128 #define XRTC_CALIB_RD_FRACTN_EN_DEFVAL  0x0U
 129
 130 #define XRTC_CALIB_RD_FRACTN_DATA_SHIFT   16U
 131 #define XRTC_CALIB_RD_FRACTN_DATA_WIDTH   4U
 132 #define XRTC_CALIB_RD_FRACTN_DATA_MASK    0x000f0000U
 133 #define XRTC_CALIB_RD_FRACTN_DATA_DEFVAL  0x0U
 134
 135 #define XRTC_CALIB_RD_MAX_TCK_SHIFT   0U
 136 #define XRTC_CALIB_RD_MAX_TCK_WIDTH   16U
 137 #define XRTC_CALIB_RD_MAX_TCK_MASK    0x0000ffffU
 138 #define XRTC_CALIB_RD_MAX_TCK_DEFVAL  0x0U
 139
 140 /**
 141  * Register: XrtcCurTime
 142  */
 143 #define XRTC_CUR_TIME_OFFSET    0x00000010U
 144 #define XRTC_CUR_TIME_RSTVAL   0x00000000U
 145
 146 #define XRTC_CUR_TIME_VAL_SHIFT   0U
 147 #define XRTC_CUR_TIME_VAL_WIDTH   32U
 148 #define XRTC_CUR_TIME_VAL_MASK    0xffffffffU
 149 #define XRTC_CUR_TIME_VAL_DEFVAL  0x0U
 150
 151 /**
 152  * Register: XrtcCurTck
 153  */
 154 #define XRTC_CUR_TCK_OFFSET    0x00000014U
 155 #define XRTC_CUR_TCK_RSTVAL   0x00000000U
 156
 157 #define XRTC_CUR_TCK_VAL_SHIFT   0U
 158 #define XRTC_CUR_TCK_VAL_WIDTH   16U
 159 #define XRTC_CUR_TCK_VAL_MASK    0x0000ffffU
 160 #define XRTC_CUR_TCK_VAL_DEFVAL  0x0U
 161
 162 /**
 163  * Register: XrtcAlrm
 164  */
 165 #define XRTC_ALRM_OFFSET    0x00000018U
 166 #define XRTC_ALRM_RSTVAL   0x00000000U
 167
 168 #define XRTC_ALRM_VAL_SHIFT   0U
 169 #define XRTC_ALRM_VAL_WIDTH   32U
 170 #define XRTC_ALRM_VAL_MASK    0xffffffffU
 171 #define XRTC_ALRM_VAL_DEFVAL  0x0U
 172
 173 /**
 174  * Register: XrtcIntSts
 175  */
 176 #define XRTC_INT_STS_OFFSET    0x00000020U
 177 #define XRTC_INT_STS_RSTVAL   0x00000000U
 178
 179 #define XRTC_INT_STS_ALRM_SHIFT   1U
 180 #define XRTC_INT_STS_ALRM_WIDTH   1U
 181 #define XRTC_INT_STS_ALRM_MASK    0x00000002U
 182 #define XRTC_INT_STS_ALRM_DEFVAL  0x0U
 183
 184 #define XRTC_INT_STS_SECS_SHIFT   0U
 185 #define XRTC_INT_STS_SECS_WIDTH   1U
 186 #define XRTC_INT_STS_SECS_MASK    0x00000001U
 187 #define XRTC_INT_STS_SECS_DEFVAL  0x0U
 188
 189 /**
 190  * Register: XrtcIntMsk
 191  */
 192 #define XRTC_INT_MSK_OFFSET    0x00000024U
 193 #define XRTC_INT_MSK_RSTVAL   0x00000003U
 194
 195 #define XRTC_INT_MSK_ALRM_SHIFT   1U
 196 #define XRTC_INT_MSK_ALRM_WIDTH   1U
 197 #define XRTC_INT_MSK_ALRM_MASK    0x00000002U
 198 #define XRTC_INT_MSK_ALRM_DEFVAL  0x1U
 199
 200 #define XRTC_INT_MSK_SECS_SHIFT   0U
 201 #define XRTC_INT_MSK_SECS_WIDTH   1U
 202 #define XRTC_INT_MSK_SECS_MASK    0x00000001U
 203 #define XRTC_INT_MSK_SECS_DEFVAL  0x1U
 204
 205 /**
 206  * Register: XrtcIntEn
 207  */
 208 #define XRTC_INT_EN_OFFSET    0x00000028U
 209 #define XRTC_INT_EN_RSTVAL   0x00000000U
 210
 211 #define XRTC_INT_EN_ALRM_SHIFT   1U
 212 #define XRTC_INT_EN_ALRM_WIDTH   1U
 213 #define XRTC_INT_EN_ALRM_MASK    0x00000002U
 214 #define XRTC_INT_EN_ALRM_DEFVAL  0x0U
 215
 216 #define XRTC_INT_EN_SECS_SHIFT   0U
 217 #define XRTC_INT_EN_SECS_WIDTH   1U
 218 #define XRTC_INT_EN_SECS_MASK    0x00000001U
 219 #define XRTC_INT_EN_SECS_DEFVAL  0x0U
 220
 221 /**
 222  * Register: XrtcIntDis
 223  */
 224 #define XRTC_INT_DIS_OFFSET    0x0000002CU
 225 #define XRTC_INT_DIS_RSTVAL   0x00000000U
 226
 227 #define XRTC_INT_DIS_ALRM_SHIFT   1U
 228 #define XRTC_INT_DIS_ALRM_WIDTH   1U
 229 #define XRTC_INT_DIS_ALRM_MASK    0x00000002U
 230 #define XRTC_INT_DIS_ALRM_DEFVAL  0x0U
 231
 232 #define XRTC_INT_DIS_SECS_SHIFT   0U
 233 #define XRTC_INT_DIS_SECS_WIDTH   1U
 234 #define XRTC_INT_DIS_SECS_MASK    0x00000001U
 235 #define XRTC_INT_DIS_SECS_DEFVAL  0x0U
 236
 237 /**
 238  * Register: XrtcAddErr
 239  */
 240 #define XRTC_ADD_ERR_OFFSET    0x00000030U
 241 #define XRTC_ADD_ERR_RSTVAL   0x00000000U
 242
 243 #define XRTC_ADD_ERR_STS_SHIFT   0U
 244 #define XRTC_ADD_ERR_STS_WIDTH   1U
 245 #define XRTC_ADD_ERR_STS_MASK    0x00000001U
 246 #define XRTC_ADD_ERR_STS_DEFVAL  0x0U
 247
 248 /**
 249  * Register: XrtcAddErrIntMsk
 250  */
 251 #define XRTC_ADD_ERR_INT_MSK_OFFSET    0x00000034U
 252 #define XRTC_ADD_ERR_INT_MSK_RSTVAL   0x00000001U
 253
 254 #define XRTC_ADD_ERR_INT_MSK_SHIFT   0U
 255 #define XRTC_ADD_ERR_INT_MSK_WIDTH   1U
 256 #define XRTC_ADD_ERR_INT_MSK_MASK    0x00000001U
 257 #define XRTC_ADD_ERR_INT_MSK_DEFVAL  0x1U
 258
 259 /**
 260  * Register: XrtcAddErrIntEn
 261  */
 262 #define XRTC_ADD_ERR_INT_EN_OFFSET    0x00000038U
 263 #define XRTC_ADD_ERR_INT_EN_RSTVAL   0x00000000U
 264
 265 #define XRTC_ADD_ERR_INT_EN_MSK_SHIFT   0U
 266 #define XRTC_ADD_ERR_INT_EN_MSK_WIDTH   1U
 267 #define XRTC_ADD_ERR_INT_EN_MSK_MASK    0x00000001U
 268 #define XRTC_ADD_ERR_INT_EN_MSK_DEFVAL  0x0U
 269
 270 /**
 271  * Register: XrtcAddErrIntDis
 272  */
 273 #define XRTC_ADD_ERR_INT_DIS_OFFSET    0x0000003CU
 274 #define XRTC_ADD_ERR_INT_DIS_RSTVAL   0x00000000U
 275
 276 #define XRTC_ADD_ERR_INT_DIS_MSK_SHIFT   0U
 277 #define XRTC_ADD_ERR_INT_DIS_MSK_WIDTH   1U
 278 #define XRTC_ADD_ERR_INT_DIS_MSK_MASK    0x00000001U
 279 #define XRTC_ADD_ERR_INT_DIS_MSK_DEFVAL  0x0U
 280
 281 /**
 282  * Register: XrtcCtl
 283  */
 284 #define XRTC_CTL_OFFSET    0x00000040U
 285 #define XRTC_CTL_RSTVAL   0x01000000U
 286
 287 #define XRTC_CTL_BATTERY_EN_SHIFT   31U
 288 #define XRTC_CTL_BATTERY_EN_WIDTH   1U
 289 #define XRTC_CTL_BATTERY_EN_MASK    0x80000000U
 290 #define XRTC_CTL_BATTERY_EN_DEFVAL  0x0U
 291
 292 #define XRTC_CTL_OSC_SHIFT   24U
 293 #define XRTC_CTL_OSC_WIDTH   4U
 294 #define XRTC_CTL_OSC_MASK    0x0f000000U
 295 #define XRTC_CTL_OSC_DEFVAL  0x1U
 296
 297 #define XRTC_CTL_SLVERR_EN_SHIFT   0U
 298 #define XRTC_CTL_SLVERR_EN_WIDTH   1U
 299 #define XRTC_CTL_SLVERR_EN_MASK    0x00000001U
 300 #define XRTC_CTL_SLVERR_EN_DEFVAL  0x0U
 301
 302 /**
 303  * Register: XrtcSftyChk
 304  */
 305 #define XRTC_SFTY_CHK_OFFSET    0x00000050U
 306 #define XRTC_SFTY_CHK_RSTVAL   0x00000000U
 307
 308 #define XRTC_SFTY_CHK_REG_SHIFT   0U
 309 #define XRTC_SFTY_CHK_REG_WIDTH   32U
 310 #define XRTC_SFTY_CHK_REG_MASK    0xffffffffU
 311 #define XRTC_SFTY_CHK_REG_DEFVAL  0x0U
 312
 313 /**
 314  * Register: XrtcEco
 315  */
 316 #define XRTC_ECO_OFFSET    0x00000060U
 317 #define XRTC_ECO_RSTVAL   0x00000000U
 318
 319 #define XRTC_ECO_REG_SHIFT   0U
 320 #define XRTC_ECO_REG_WIDTH   32U
 321 #define XRTC_ECO_REG_MASK    0xffffffffU
 322 #define XRTC_ECO_REG_DEFVAL  0x0U
 323
 324 /***************** Macros (Inline Functions) Definitions *********************/
 325
 326 /****************************************************************************/
 327 /**
 328 *
 329 * This macro reads the given register.
 330 *
 331 * @param        RegisterAddr is the register address in the address
 332 *                       space of the RTC device.
 333 *
 334 * @return       The 32-bit value of the register
 335 *
 336 * @note         None.
 337 *
 338 *****************************************************************************/
 339 #define XRtcPsu_ReadReg(RegisterAddr) Xil_In32(RegisterAddr)
 340
 341 /****************************************************************************/
 342 /**
 343 *
 344 * This macro writes the given register.
 345 *
 346 * @param        RegisterAddr is the register address in the address
 347 *                       space of the RTC device.
 348 * @param        Data is the 32-bit value to write to the register.
 349 *
 350 * @return       None.
 351 *
 352 * @note         None.
 353 *
 354 *****************************************************************************/
 355 #define XRtcPsu_WriteReg(RegisterAddr, Data) Xil_Out32(RegisterAddr, (u32)(Data))
 356
 357 #ifdef __cplusplus
 358 }
 359 #endif
 360
 361 #endif /* XRTC_HW_H_ */
 362 /** @} */