git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_A53_64-bit_UltraScale_MPSoC/RTOSDemo_A53_bsp/psu_cortexa53_0/libsrc/sdps_v3_1/src/xsdps_hw.h

   1 /******************************************************************************
   2 *
   3 * Copyright (C) 2013 - 2016 Xilinx, Inc.  All rights reserved.
   4 *
   5 * Permission is hereby granted, free of charge, to any person obtaining a copy
   6 * of this software and associated documentation files (the "Software"), to deal
   7 * in the Software without restriction, including without limitation the rights
   8 * to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
   9 * copies of the Software, and to permit persons to whom the Software is
  10 * furnished to do so, subject to the following conditions:
  11 *
  12 * The above copyright notice and this permission notice shall be included in
  13 * all copies or substantial portions of the Software.
  14 *
  15 * Use of the Software is limited solely to applications:
  16 * (a) running on a Xilinx device, or
  17 * (b) that interact with a Xilinx device through a bus or interconnect.
  18 *
  19 * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  20 * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  21 * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL
  22 * XILINX  BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY,
  23 * WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF
  24 * OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  25 * SOFTWARE.
  26 *
  27 * Except as contained in this notice, the name of the Xilinx shall not be used
  28 * in advertising or otherwise to promote the sale, use or other dealings in
  29 * this Software without prior written authorization from Xilinx.
  30 *
  31 ******************************************************************************/
  32 /*****************************************************************************/
  33 /**
  34 *
  35 * @file xsdps_hw.h
  36 * @addtogroup sdps_v2_5
  37 * @{
  38 *
  39 * This header file contains the identifiers and basic HW access driver
  40 * functions (or  macros) that can be used to access the device. Other driver
  41 * functions are defined in xsdps.h.
  42 *
  43 * <pre>
  44 * MODIFICATION HISTORY:
  45 *
  46 * Ver   Who    Date     Changes
  47 * ----- ---    -------- -----------------------------------------------
  48 * 1.00a hk/sg  10/17/13 Initial release
  49 * 2.5   sg         07/09/15 Added SD 3.0 features
  50 *       kvn    07/15/15 Modified the code according to MISRAC-2012.
  51 * 2.7   sk     12/10/15 Added support for MMC cards.
  52 *       sk     03/02/16 Configured the Tap Delay values for eMMC HS200 mode.
  53 * 2.8   sk     04/20/16 Added new workaround for auto tuning.
  54 * 3.0   sk     06/09/16 Added support for mkfs to calculate sector count.
  55 *       sk     07/16/16 Added support for UHS modes.
  56 *       sk     07/16/16 Added Tap delays accordingly to different SD/eMMC
  57 *                       operating modes.
  58 * 3.1   sk     11/07/16 Enable Rst_n bit in ext_csd reg if not enabled.
  59 * </pre>
  60 *
  61 ******************************************************************************/
  62
  63 #ifndef SD_HW_H_
  64 #define SD_HW_H_
  65
  66 #ifdef __cplusplus
  67 extern "C" {
  68 #endif
  69
  70 /***************************** Include Files *********************************/
  71
  72 #include "xil_types.h"
  73 #include "xil_assert.h"
  74 #include "xil_io.h"
  75 #include "xparameters.h"
  76
  77 /************************** Constant Definitions *****************************/
  78
  79 /** @name Register Map
  80  *
  81  * Register offsets from the base address of an SD device.
  82  * @{
  83  */
  84
  85 #define XSDPS_SDMA_SYS_ADDR_OFFSET      0x00U   /**< SDMA System Address
  86                                                         Register */
  87 #define XSDPS_SDMA_SYS_ADDR_LO_OFFSET   XSDPS_SDMA_SYS_ADDR_OFFSET
  88                                                 /**< SDMA System Address
  89                                                         Low Register */
  90 #define XSDPS_ARGMT2_LO_OFFSET          0x00U   /**< Argument2 Low Register */
  91 #define XSDPS_SDMA_SYS_ADDR_HI_OFFSET   0x02U   /**< SDMA System Address
  92                                                         High Register */
  93 #define XSDPS_ARGMT2_HI_OFFSET          0x02U   /**< Argument2 High Register */
  94
  95 #define XSDPS_BLK_SIZE_OFFSET           0x04U   /**< Block Size Register */
  96 #define XSDPS_BLK_CNT_OFFSET            0x06U   /**< Block Count Register */
  97 #define XSDPS_ARGMT_OFFSET              0x08U   /**< Argument Register */
  98 #define XSDPS_ARGMT1_LO_OFFSET          XSDPS_ARGMT_OFFSET
  99                                                 /**< Argument1 Register */
 100 #define XSDPS_ARGMT1_HI_OFFSET          0x0AU   /**< Argument1 Register */
 101
 102 #define XSDPS_XFER_MODE_OFFSET          0x0CU   /**< Transfer Mode Register */
 103 #define XSDPS_CMD_OFFSET                0x0EU   /**< Command Register */
 104 #define XSDPS_RESP0_OFFSET              0x10U   /**< Response0 Register */
 105 #define XSDPS_RESP1_OFFSET              0x14U   /**< Response1 Register */
 106 #define XSDPS_RESP2_OFFSET              0x18U   /**< Response2 Register */
 107 #define XSDPS_RESP3_OFFSET              0x1CU   /**< Response3 Register */
 108 #define XSDPS_BUF_DAT_PORT_OFFSET       0x20U   /**< Buffer Data Port */
 109 #define XSDPS_PRES_STATE_OFFSET         0x24U   /**< Present State */
 110 #define XSDPS_HOST_CTRL1_OFFSET         0x28U   /**< Host Control 1 */
 111 #define XSDPS_POWER_CTRL_OFFSET         0x29U   /**< Power Control */
 112 #define XSDPS_BLK_GAP_CTRL_OFFSET       0x2AU   /**< Block Gap Control */
 113 #define XSDPS_WAKE_UP_CTRL_OFFSET       0x2BU   /**< Wake Up Control */
 114 #define XSDPS_CLK_CTRL_OFFSET           0x2CU   /**< Clock Control */
 115 #define XSDPS_TIMEOUT_CTRL_OFFSET       0x2EU   /**< Timeout Control */
 116 #define XSDPS_SW_RST_OFFSET             0x2FU   /**< Software Reset */
 117 #define XSDPS_NORM_INTR_STS_OFFSET      0x30U   /**< Normal Interrupt
 118                                                         Status Register */
 119 #define XSDPS_ERR_INTR_STS_OFFSET       0x32U   /**< Error Interrupt
 120                                                         Status Register */
 121 #define XSDPS_NORM_INTR_STS_EN_OFFSET   0x34U   /**< Normal Interrupt
 122                                                 Status Enable Register */
 123 #define XSDPS_ERR_INTR_STS_EN_OFFSET    0x36U   /**< Error Interrupt
 124                                                 Status Enable Register */
 125 #define XSDPS_NORM_INTR_SIG_EN_OFFSET   0x38U   /**< Normal Interrupt
 126                                                 Signal Enable Register */
 127 #define XSDPS_ERR_INTR_SIG_EN_OFFSET    0x3AU   /**< Error Interrupt
 128                                                 Signal Enable Register */
 129
 130 #define XSDPS_AUTO_CMD12_ERR_STS_OFFSET 0x3CU   /**< Auto CMD12 Error Status
 131                                                         Register */
 132 #define XSDPS_HOST_CTRL2_OFFSET         0x3EU   /**< Host Control2 Register */
 133 #define XSDPS_CAPS_OFFSET               0x40U   /**< Capabilities Register */
 134 #define XSDPS_CAPS_EXT_OFFSET           0x44U   /**< Capabilities Extended */
 135 #define XSDPS_MAX_CURR_CAPS_OFFSET      0x48U   /**< Maximum Current
 136                                                 Capabilities Register */
 137 #define XSDPS_MAX_CURR_CAPS_EXT_OFFSET  0x4CU   /**< Maximum Current
 138                                                 Capabilities Ext Register */
 139 #define XSDPS_FE_ERR_INT_STS_OFFSET     0x52U   /**< Force Event for
 140                                                 Error Interrupt Status */
 141 #define XSDPS_FE_AUTO_CMD12_EIS_OFFSET  0x50U   /**< Auto CM12 Error Interrupt
 142                                                         Status Register */
 143 #define XSDPS_ADMA_ERR_STS_OFFSET       0x54U   /**< ADMA Error Status
 144                                                         Register */
 145 #define XSDPS_ADMA_SAR_OFFSET           0x58U   /**< ADMA System Address
 146                                                         Register */
 147 #define XSDPS_ADMA_SAR_EXT_OFFSET       0x5CU   /**< ADMA System Address
 148                                                         Extended Register */
 149 #define XSDPS_PRE_VAL_1_OFFSET          0x60U   /**< Preset Value Register */
 150 #define XSDPS_PRE_VAL_2_OFFSET          0x64U   /**< Preset Value Register */
 151 #define XSDPS_PRE_VAL_3_OFFSET          0x68U   /**< Preset Value Register */
 152 #define XSDPS_PRE_VAL_4_OFFSET          0x6CU   /**< Preset Value Register */
 153 #define XSDPS_BOOT_TOUT_CTRL_OFFSET     0x70U   /**< Boot timeout control
 154                                                         register */
 155
 156 #define XSDPS_SHARED_BUS_CTRL_OFFSET    0xE0U   /**< Shared Bus Control
 157                                                         Register */
 158 #define XSDPS_SLOT_INTR_STS_OFFSET      0xFCU   /**< Slot Interrupt Status
 159                                                         Register */
 160 #define XSDPS_HOST_CTRL_VER_OFFSET      0xFEU   /**< Host Controller Version
 161                                                         Register */
 162
 163 /* @} */
 164
 165 /** @name Control Register - Host control, Power control,
 166  *                      Block Gap control and Wakeup control
 167  *
 168  * This register contains bits for various configuration options of
 169  * the SD host controller. Read/Write apart from the reserved bits.
 170  * @{
 171  */
 172
 173 #define XSDPS_HC_LED_MASK               0x00000001U /**< LED Control */
 174 #define XSDPS_HC_WIDTH_MASK             0x00000002U /**< Bus width */
 175 #define XSDPS_HC_BUS_WIDTH_4            0x00000002U
 176 #define XSDPS_HC_SPEED_MASK             0x00000004U /**< High Speed */
 177 #define XSDPS_HC_DMA_MASK               0x00000018U /**< DMA Mode Select */
 178 #define XSDPS_HC_DMA_SDMA_MASK          0x00000000U /**< SDMA Mode */
 179 #define XSDPS_HC_DMA_ADMA1_MASK         0x00000008U /**< ADMA1 Mode */
 180 #define XSDPS_HC_DMA_ADMA2_32_MASK      0x00000010U /**< ADMA2 Mode - 32 bit */
 181 #define XSDPS_HC_DMA_ADMA2_64_MASK      0x00000018U /**< ADMA2 Mode - 64 bit */
 182 #define XSDPS_HC_EXT_BUS_WIDTH          0x00000020U /**< Bus width - 8 bit */
 183 #define XSDPS_HC_CARD_DET_TL_MASK       0x00000040U /**< Card Detect Tst Lvl */
 184 #define XSDPS_HC_CARD_DET_SD_MASK       0x00000080U /**< Card Detect Sig Det */
 185
 186 #define XSDPS_PC_BUS_PWR_MASK           0x00000001U /**< Bus Power Control */
 187 #define XSDPS_PC_BUS_VSEL_MASK          0x0000000EU /**< Bus Voltage Select */
 188 #define XSDPS_PC_BUS_VSEL_3V3_MASK      0x0000000EU /**< Bus Voltage 3.3V */
 189 #define XSDPS_PC_BUS_VSEL_3V0_MASK      0x0000000CU /**< Bus Voltage 3.0V */
 190 #define XSDPS_PC_BUS_VSEL_1V8_MASK      0x0000000AU /**< Bus Voltage 1.8V */
 191 #define XSDPS_PC_EMMC_HW_RST_MASK       0x00000010U /**< HW reset for eMMC */
 192
 193 #define XSDPS_BGC_STP_REQ_MASK          0x00000001U /**< Block Gap Stop Req */
 194 #define XSDPS_BGC_CNT_REQ_MASK          0x00000002U /**< Block Gap Cont Req */
 195 #define XSDPS_BGC_RWC_MASK              0x00000004U /**< Block Gap Rd Wait */
 196 #define XSDPS_BGC_INTR_MASK             0x00000008U /**< Block Gap Intr */
 197 #define XSDPS_BGC_SPI_MODE_MASK         0x00000010U /**< Block Gap SPI Mode */
 198 #define XSDPS_BGC_BOOT_EN_MASK          0x00000020U /**< Block Gap Boot Enb */
 199 #define XSDPS_BGC_ALT_BOOT_EN_MASK      0x00000040U /**< Block Gap Alt BootEn */
 200 #define XSDPS_BGC_BOOT_ACK_MASK         0x00000080U /**< Block Gap Boot Ack */
 201
 202 #define XSDPS_WC_WUP_ON_INTR_MASK       0x00000001U /**< Wakeup Card Intr */
 203 #define XSDPS_WC_WUP_ON_INSRT_MASK      0x00000002U /**< Wakeup Card Insert */
 204 #define XSDPS_WC_WUP_ON_REM_MASK        0x00000004U /**< Wakeup Card Removal */
 205
 206 /* @} */
 207
 208 /** @name Control Register - Clock control, Timeout control & Software reset
 209  *
 210  * This register contains bits for configuration options of clock, timeout and
 211  * software reset.
 212  * Read/Write except for Inter_Clock_Stable bit (read only) and reserved bits.
 213  * @{
 214  */
 215
 216 #define XSDPS_CC_INT_CLK_EN_MASK                0x00000001U
 217 #define XSDPS_CC_INT_CLK_STABLE_MASK    0x00000002U
 218 #define XSDPS_CC_SD_CLK_EN_MASK                 0x00000004U
 219 #define XSDPS_CC_SD_CLK_GEN_SEL_MASK            0x00000020U
 220 #define XSDPS_CC_SDCLK_FREQ_SEL_EXT_MASK        0x000000C0U
 221 #define XSDPS_CC_SDCLK_FREQ_SEL_MASK            0x0000FF00U
 222 #define XSDPS_CC_SDCLK_FREQ_D256_MASK           0x00008000U
 223 #define XSDPS_CC_SDCLK_FREQ_D128_MASK           0x00004000U
 224 #define XSDPS_CC_SDCLK_FREQ_D64_MASK            0x00002000U
 225 #define XSDPS_CC_SDCLK_FREQ_D32_MASK            0x00001000U
 226 #define XSDPS_CC_SDCLK_FREQ_D16_MASK            0x00000800U
 227 #define XSDPS_CC_SDCLK_FREQ_D8_MASK             0x00000400U
 228 #define XSDPS_CC_SDCLK_FREQ_D4_MASK             0x00000200U
 229 #define XSDPS_CC_SDCLK_FREQ_D2_MASK             0x00000100U
 230 #define XSDPS_CC_SDCLK_FREQ_BASE_MASK   0x00000000U
 231 #define XSDPS_CC_MAX_DIV_CNT                    256U
 232 #define XSDPS_CC_EXT_MAX_DIV_CNT                2046U
 233 #define XSDPS_CC_EXT_DIV_SHIFT                  6U
 234
 235 #define XSDPS_TC_CNTR_VAL_MASK                  0x0000000FU
 236
 237 #define XSDPS_SWRST_ALL_MASK                    0x00000001U
 238 #define XSDPS_SWRST_CMD_LINE_MASK               0x00000002U
 239 #define XSDPS_SWRST_DAT_LINE_MASK               0x00000004U
 240
 241 #define XSDPS_CC_MAX_NUM_OF_DIV         9U
 242 #define XSDPS_CC_DIV_SHIFT              8U
 243
 244 /* @} */
 245
 246 /** @name SD Interrupt Registers
 247  *
 248  * <b> Normal and Error Interrupt Status Register </b>
 249  * This register shows the normal and error interrupt status.
 250  * Status enable register affects reads of this register.
 251  * If Signal enable register is set and the corresponding status bit is set,
 252  * interrupt is generated.
 253  * Write to clear except
 254  * Error_interrupt and Card_Interrupt bits - Read only
 255  *
 256  * <b> Normal and Error Interrupt Status Enable Register </b>
 257  * Setting this register bits enables Interrupt status.
 258  * Read/Write except Fixed_to_0 bit (Read only)
 259  *
 260  * <b> Normal and Error Interrupt Signal Enable Register </b>
 261  * This register is used to select which interrupt status is
 262  * indicated to the Host System as the interrupt.
 263  * Read/Write except Fixed_to_0 bit (Read only)
 264  *
 265  * All three registers have same bit definitions
 266  * @{
 267  */
 268
 269 #define XSDPS_INTR_CC_MASK              0x00000001U /**< Command Complete */
 270 #define XSDPS_INTR_TC_MASK              0x00000002U /**< Transfer Complete */
 271 #define XSDPS_INTR_BGE_MASK             0x00000004U /**< Block Gap Event */
 272 #define XSDPS_INTR_DMA_MASK             0x00000008U /**< DMA Interrupt */
 273 #define XSDPS_INTR_BWR_MASK             0x00000010U /**< Buffer Write Ready */
 274 #define XSDPS_INTR_BRR_MASK             0x00000020U /**< Buffer Read Ready */
 275 #define XSDPS_INTR_CARD_INSRT_MASK      0x00000040U /**< Card Insert */
 276 #define XSDPS_INTR_CARD_REM_MASK        0x00000080U /**< Card Remove */
 277 #define XSDPS_INTR_CARD_MASK            0x00000100U /**< Card Interrupt */
 278 #define XSDPS_INTR_INT_A_MASK           0x00000200U /**< INT A Interrupt */
 279 #define XSDPS_INTR_INT_B_MASK           0x00000400U /**< INT B Interrupt */
 280 #define XSDPS_INTR_INT_C_MASK           0x00000800U /**< INT C Interrupt */
 281 #define XSDPS_INTR_RE_TUNING_MASK       0x00001000U /**< Re-Tuning Interrupt */
 282 #define XSDPS_INTR_BOOT_ACK_RECV_MASK   0x00002000U /**< Boot Ack Recv
 283                                                         Interrupt */
 284 #define XSDPS_INTR_BOOT_TERM_MASK       0x00004000U /**< Boot Terminate
 285                                                         Interrupt */
 286 #define XSDPS_INTR_ERR_MASK             0x00008000U /**< Error Interrupt */
 287 #define XSDPS_NORM_INTR_ALL_MASK        0x0000FFFFU
 288
 289 #define XSDPS_INTR_ERR_CT_MASK          0x00000001U /**< Command Timeout
 290                                                         Error */
 291 #define XSDPS_INTR_ERR_CCRC_MASK        0x00000002U /**< Command CRC Error */
 292 #define XSDPS_INTR_ERR_CEB_MASK         0x00000004U /**< Command End Bit
 293                                                         Error */
 294 #define XSDPS_INTR_ERR_CI_MASK          0x00000008U /**< Command Index Error */
 295 #define XSDPS_INTR_ERR_DT_MASK          0x00000010U /**< Data Timeout Error */
 296 #define XSDPS_INTR_ERR_DCRC_MASK        0x00000020U /**< Data CRC Error */
 297 #define XSDPS_INTR_ERR_DEB_MASK         0x00000040U /**< Data End Bit Error */
 298 #define XSDPS_INTR_ERR_CUR_LMT_MASK     0x00000080U /**< Current Limit Error */
 299 #define XSDPS_INTR_ERR_AUTO_CMD12_MASK  0x00000100U /**< Auto CMD12 Error */
 300 #define XSDPS_INTR_ERR_ADMA_MASK        0x00000200U /**< ADMA Error */
 301 #define XSDPS_INTR_ERR_TR_MASK          0x00001000U /**< Tuning Error */
 302 #define XSDPS_INTR_VEND_SPF_ERR_MASK    0x0000E000U /**< Vendor Specific
 303                                                         Error */
 304 #define XSDPS_ERROR_INTR_ALL_MASK       0x0000F3FFU /**< Mask for error bits */
 305 /* @} */
 306
 307 /** @name Block Size and Block Count Register
 308  *
 309  * This register contains the block count for current transfer,
 310  * block size and SDMA buffer size.
 311  * Read/Write except for reserved bits.
 312  * @{
 313  */
 314
 315 #define XSDPS_BLK_SIZE_MASK             0x00000FFFU /**< Transfer Block Size */
 316 #define XSDPS_SDMA_BUFF_SIZE_MASK       0x00007000U /**< Host SDMA Buffer Size */
 317 #define XSDPS_BLK_SIZE_1024             0x400U
 318 #define XSDPS_BLK_SIZE_2048             0x800U
 319 #define XSDPS_BLK_CNT_MASK              0x0000FFFFU /**< Block Count for
 320                                                                 Current Transfer */
 321
 322 /* @} */
 323
 324 /** @name Transfer Mode and Command Register
 325  *
 326  * The Transfer Mode register is used to control the data transfers and
 327  * Command register is used for command generation
 328  * Read/Write except for reserved bits.
 329  * @{
 330  */
 331
 332 #define XSDPS_TM_DMA_EN_MASK            0x00000001U /**< DMA Enable */
 333 #define XSDPS_TM_BLK_CNT_EN_MASK        0x00000002U /**< Block Count Enable */
 334 #define XSDPS_TM_AUTO_CMD12_EN_MASK     0x00000004U /**< Auto CMD12 Enable */
 335 #define XSDPS_TM_DAT_DIR_SEL_MASK       0x00000010U /**< Data Transfer
 336                                                         Direction Select */
 337 #define XSDPS_TM_MUL_SIN_BLK_SEL_MASK   0x00000020U /**< Multi/Single
 338                                                         Block Select */
 339
 340 #define XSDPS_CMD_RESP_SEL_MASK         0x00000003U /**< Response Type
 341                                                         Select */
 342 #define XSDPS_CMD_RESP_NONE_MASK        0x00000000U /**< No Response */
 343 #define XSDPS_CMD_RESP_L136_MASK        0x00000001U /**< Response length 138 */
 344 #define XSDPS_CMD_RESP_L48_MASK         0x00000002U /**< Response length 48 */
 345 #define XSDPS_CMD_RESP_L48_BSY_CHK_MASK 0x00000003U /**< Response length 48 &
 346                                                         check busy after
 347                                                         response */
 348 #define XSDPS_CMD_CRC_CHK_EN_MASK       0x00000008U /**< Command CRC Check
 349                                                         Enable */
 350 #define XSDPS_CMD_INX_CHK_EN_MASK       0x00000010U /**< Command Index Check
 351                                                         Enable */
 352 #define XSDPS_DAT_PRESENT_SEL_MASK      0x00000020U /**< Data Present Select */
 353 #define XSDPS_CMD_TYPE_MASK             0x000000C0U /**< Command Type */
 354 #define XSDPS_CMD_TYPE_NORM_MASK        0x00000000U /**< CMD Type - Normal */
 355 #define XSDPS_CMD_TYPE_SUSPEND_MASK     0x00000040U /**< CMD Type - Suspend */
 356 #define XSDPS_CMD_TYPE_RESUME_MASK      0x00000080U /**< CMD Type - Resume */
 357 #define XSDPS_CMD_TYPE_ABORT_MASK       0x000000C0U /**< CMD Type - Abort */
 358 #define XSDPS_CMD_MASK                  0x00003F00U /**< Command Index Mask -
 359                                                         Set to CMD0-63,
 360                                                         AMCD0-63 */
 361
 362 /* @} */
 363
 364 /** @name Auto CMD Error Status Register
 365  *
 366  * This register is read only register which contains
 367  * information about the error status of Auto CMD 12 and 23.
 368  * Read Only
 369  * @{
 370  */
 371 #define XSDPS_AUTO_CMD12_NT_EX_MASK     0x0001U /**< Auto CMD12 Not
 372                                                         executed */
 373 #define XSDPS_AUTO_CMD_TOUT_MASK        0x0002U /**< Auto CMD Timeout
 374                                                         Error */
 375 #define XSDPS_AUTO_CMD_CRC_MASK         0x0004U /**< Auto CMD CRC Error */
 376 #define XSDPS_AUTO_CMD_EB_MASK          0x0008U /**< Auto CMD End Bit
 377                                                         Error */
 378 #define XSDPS_AUTO_CMD_IND_MASK         0x0010U /**< Auto CMD Index Error */
 379 #define XSDPS_AUTO_CMD_CNI_ERR_MASK     0x0080U /**< Command not issued by
 380                                                         Auto CMD12 Error */
 381 /* @} */
 382
 383 /** @name Host Control2 Register
 384  *
 385  * This register contains extended configuration bits.
 386  * Read Write
 387  * @{
 388  */
 389 #define XSDPS_HC2_UHS_MODE_MASK         0x0007U /**< UHS Mode select bits */
 390 #define XSDPS_HC2_UHS_MODE_SDR12_MASK   0x0000U /**< SDR12 UHS Mode */
 391 #define XSDPS_HC2_UHS_MODE_SDR25_MASK   0x0001U /**< SDR25 UHS Mode */
 392 #define XSDPS_HC2_UHS_MODE_SDR50_MASK   0x0002U /**< SDR50 UHS Mode */
 393 #define XSDPS_HC2_UHS_MODE_SDR104_MASK  0x0003U /**< SDR104 UHS Mode */
 394 #define XSDPS_HC2_UHS_MODE_DDR50_MASK   0x0004U /**< DDR50 UHS Mode */
 395 #define XSDPS_HC2_1V8_EN_MASK           0x0008U /**< 1.8V Signal Enable */
 396 #define XSDPS_HC2_DRV_STR_SEL_MASK      0x0030U /**< Driver Strength
 397                                                         Selection */
 398 #define XSDPS_HC2_DRV_STR_B_MASK        0x0000U /**< Driver Strength B */
 399 #define XSDPS_HC2_DRV_STR_A_MASK        0x0010U /**< Driver Strength A */
 400 #define XSDPS_HC2_DRV_STR_C_MASK        0x0020U /**< Driver Strength C */
 401 #define XSDPS_HC2_DRV_STR_D_MASK        0x0030U /**< Driver Strength D */
 402 #define XSDPS_HC2_EXEC_TNG_MASK         0x0040U /**< Execute Tuning */
 403 #define XSDPS_HC2_SAMP_CLK_SEL_MASK     0x0080U /**< Sampling Clock
 404                                                         Selection */
 405 #define XSDPS_HC2_ASYNC_INTR_EN_MASK    0x4000U /**< Asynchronous Interrupt
 406                                                         Enable */
 407 #define XSDPS_HC2_PRE_VAL_EN_MASK       0x8000U /**< Preset Value Enable */
 408
 409 /* @} */
 410
 411 /** @name Capabilities Register
 412  *
 413  * Capabilities register is a read only register which contains
 414  * information about the host controller.
 415  * Sufficient if read once after power on.
 416  * Read Only
 417  * @{
 418  */
 419 #define XSDPS_CAP_TOUT_CLK_FREQ_MASK    0x0000003FU /**< Timeout clock freq
 420                                                         select */
 421 #define XSDPS_CAP_TOUT_CLK_UNIT_MASK    0x00000080U /**< Timeout clock unit -
 422                                                         MHz/KHz */
 423 #define XSDPS_CAP_MAX_BLK_LEN_MASK      0x00030000U /**< Max block length */
 424 #define XSDPS_CAP_MAX_BLK_LEN_512B_MASK 0x00000000U /**< Max block 512 bytes */
 425 #define XSDPS_CAP_MAX_BL_LN_1024_MASK   0x00010000U /**< Max block 1024 bytes */
 426 #define XSDPS_CAP_MAX_BL_LN_2048_MASK   0x00020000U /**< Max block 2048 bytes */
 427 #define XSDPS_CAP_MAX_BL_LN_4096_MASK   0x00030000U /**< Max block 4096 bytes */
 428
 429 #define XSDPS_CAP_EXT_MEDIA_BUS_MASK    0x00040000U /**< Extended media bus */
 430 #define XSDPS_CAP_ADMA2_MASK            0x00080000U /**< ADMA2 support */
 431 #define XSDPS_CAP_HIGH_SPEED_MASK       0x00200000U /**< High speed support */
 432 #define XSDPS_CAP_SDMA_MASK             0x00400000U /**< SDMA support */
 433 #define XSDPS_CAP_SUSP_RESUME_MASK      0x00800000U /**< Suspend/Resume
 434                                                         support */
 435 #define XSDPS_CAP_VOLT_3V3_MASK         0x01000000U /**< 3.3V support */
 436 #define XSDPS_CAP_VOLT_3V0_MASK         0x02000000U /**< 3.0V support */
 437 #define XSDPS_CAP_VOLT_1V8_MASK         0x04000000U /**< 1.8V support */
 438
 439 #define XSDPS_CAP_SYS_BUS_64_MASK       0x10000000U /**< 64 bit system bus
 440                                                         support */
 441 /* Spec 2.0 */
 442 #define XSDPS_CAP_INTR_MODE_MASK        0x08000000U /**< Interrupt mode
 443                                                         support */
 444 #define XSDPS_CAP_SPI_MODE_MASK         0x20000000U /**< SPI mode */
 445 #define XSDPS_CAP_SPI_BLOCK_MODE_MASK   0x40000000U /**< SPI block mode */
 446
 447
 448 /* Spec 3.0 */
 449 #define XSDPS_CAPS_ASYNC_INTR_MASK      0x20000000U /**< Async Interrupt
 450                                                         support */
 451 #define XSDPS_CAPS_SLOT_TYPE_MASK       0xC0000000U /**< Slot Type */
 452 #define XSDPS_CAPS_REM_CARD                     0x00000000U /**< Removable Slot */
 453 #define XSDPS_CAPS_EMB_SLOT                     0x40000000U /**< Embedded Slot */
 454 #define XSDPS_CAPS_SHR_BUS                      0x80000000U /**< Shared Bus Slot */
 455
 456 #define XSDPS_ECAPS_SDR50_MASK          0x00000001U /**< SDR50 Mode support */
 457 #define XSDPS_ECAPS_SDR104_MASK         0x00000002U /**< SDR104 Mode support */
 458 #define XSDPS_ECAPS_DDR50_MASK          0x00000004U /**< DDR50 Mode support */
 459 #define XSDPS_ECAPS_DRV_TYPE_A_MASK     0x00000010U /**< DriverType A support */
 460 #define XSDPS_ECAPS_DRV_TYPE_C_MASK     0x00000020U /**< DriverType C support */
 461 #define XSDPS_ECAPS_DRV_TYPE_D_MASK     0x00000040U /**< DriverType D support */
 462 #define XSDPS_ECAPS_TMR_CNT_MASK        0x00000F00U /**< Timer Count for
 463                                                         Re-tuning */
 464 #define XSDPS_ECAPS_USE_TNG_SDR50_MASK  0x00002000U /**< SDR50 Mode needs
 465                                                         tuning */
 466 #define XSDPS_ECAPS_RE_TNG_MODES_MASK   0x0000C000U /**< Re-tuning modes
 467                                                         support */
 468 #define XSDPS_ECAPS_RE_TNG_MODE1_MASK   0x00000000U /**< Re-tuning mode 1 */
 469 #define XSDPS_ECAPS_RE_TNG_MODE2_MASK   0x00004000U /**< Re-tuning mode 2 */
 470 #define XSDPS_ECAPS_RE_TNG_MODE3_MASK   0x00008000U /**< Re-tuning mode 3 */
 471 #define XSDPS_ECAPS_CLK_MULT_MASK       0x00FF0000U /**< Clock Multiplier value
 472                                                         for Programmable clock
 473                                                         mode */
 474 #define XSDPS_ECAPS_SPI_MODE_MASK       0x01000000U /**< SPI mode */
 475 #define XSDPS_ECAPS_SPI_BLK_MODE_MASK   0x02000000U /**< SPI block mode */
 476
 477 /* @} */
 478
 479 /** @name Present State Register
 480  *
 481  * Gives the current status of the host controller
 482  * Read Only
 483  * @{
 484  */
 485
 486 #define XSDPS_PSR_INHIBIT_CMD_MASK      0x00000001U /**< Command inhibit - CMD */
 487 #define XSDPS_PSR_INHIBIT_DAT_MASK      0x00000002U /**< Command Inhibit - DAT */
 488 #define XSDPS_PSR_DAT_ACTIVE_MASK       0x00000004U /**< DAT line active */
 489 #define XSDPS_PSR_RE_TUNING_REQ_MASK    0x00000008U /**< Re-tuning request */
 490 #define XSDPS_PSR_WR_ACTIVE_MASK        0x00000100U /**< Write transfer active */
 491 #define XSDPS_PSR_RD_ACTIVE_MASK        0x00000200U /**< Read transfer active */
 492 #define XSDPS_PSR_BUFF_WR_EN_MASK       0x00000400U /**< Buffer write enable */
 493 #define XSDPS_PSR_BUFF_RD_EN_MASK       0x00000800U /**< Buffer read enable */
 494 #define XSDPS_PSR_CARD_INSRT_MASK       0x00010000U /**< Card inserted */
 495 #define XSDPS_PSR_CARD_STABLE_MASK      0x00020000U /**< Card state stable */
 496 #define XSDPS_PSR_CARD_DPL_MASK         0x00040000U /**< Card detect pin level */
 497 #define XSDPS_PSR_WPS_PL_MASK           0x00080000U /**< Write protect switch
 498                                                                 pin level */
 499 #define XSDPS_PSR_DAT30_SG_LVL_MASK     0x00F00000U /**< Data 3:0 signal lvl */
 500 #define XSDPS_PSR_CMD_SG_LVL_MASK       0x01000000U /**< Cmd Line signal lvl */
 501 #define XSDPS_PSR_DAT74_SG_LVL_MASK     0x1E000000U /**< Data 7:4 signal lvl */
 502
 503 /* @} */
 504
 505 /** @name Maximum Current Capablities Register
 506  *
 507  * This register is read only register which contains
 508  * information about current capabilities at each voltage levels.
 509  * Read Only
 510  * @{
 511  */
 512 #define XSDPS_MAX_CUR_CAPS_1V8_MASK     0x00000F00U /**< Maximum Current
 513                                                         Capability at 1.8V */
 514 #define XSDPS_MAX_CUR_CAPS_3V0_MASK     0x000000F0U /**< Maximum Current
 515                                                         Capability at 3.0V */
 516 #define XSDPS_MAX_CUR_CAPS_3V3_MASK     0x0000000FU /**< Maximum Current
 517                                                         Capability at 3.3V */
 518 /* @} */
 519
 520
 521 /** @name Force Event for Auto CMD Error Status Register
 522  *
 523  * This register is write only register which contains
 524  * control bits to generate events for Auto CMD error status.
 525  * Write Only
 526  * @{
 527  */
 528 #define XSDPS_FE_AUTO_CMD12_NT_EX_MASK  0x0001U /**< Auto CMD12 Not
 529                                                         executed */
 530 #define XSDPS_FE_AUTO_CMD_TOUT_MASK     0x0002U /**< Auto CMD Timeout
 531                                                         Error */
 532 #define XSDPS_FE_AUTO_CMD_CRC_MASK      0x0004U /**< Auto CMD CRC Error */
 533 #define XSDPS_FE_AUTO_CMD_EB_MASK       0x0008U /**< Auto CMD End Bit
 534                                                         Error */
 535 #define XSDPS_FE_AUTO_CMD_IND_MASK      0x0010U /**< Auto CMD Index Error */
 536 #define XSDPS_FE_AUTO_CMD_CNI_ERR_MASK  0x0080U /**< Command not issued by
 537                                                         Auto CMD12 Error */
 538 /* @} */
 539
 540
 541
 542 /** @name Force Event for Error Interrupt Status Register
 543  *
 544  * This register is write only register which contains
 545  * control bits to generate events of error interrupt status register.
 546  * Write Only
 547  * @{
 548  */
 549 #define XSDPS_FE_INTR_ERR_CT_MASK       0x0001U /**< Command Timeout
 550                                                         Error */
 551 #define XSDPS_FE_INTR_ERR_CCRC_MASK     0x0002U /**< Command CRC Error */
 552 #define XSDPS_FE_INTR_ERR_CEB_MASK      0x0004U /**< Command End Bit
 553                                                         Error */
 554 #define XSDPS_FE_INTR_ERR_CI_MASK       0x0008U /**< Command Index Error */
 555 #define XSDPS_FE_INTR_ERR_DT_MASK       0x0010U /**< Data Timeout Error */
 556 #define XSDPS_FE_INTR_ERR_DCRC_MASK     0x0020U /**< Data CRC Error */
 557 #define XSDPS_FE_INTR_ERR_DEB_MASK      0x0040U /**< Data End Bit Error */
 558 #define XSDPS_FE_INTR_ERR_CUR_LMT_MASK  0x0080U /**< Current Limit Error */
 559 #define XSDPS_FE_INTR_ERR_AUTO_CMD_MASK 0x0100U /**< Auto CMD Error */
 560 #define XSDPS_FE_INTR_ERR_ADMA_MASK     0x0200U /**< ADMA Error */
 561 #define XSDPS_FE_INTR_ERR_TR_MASK       0x1000U /**< Target Reponse */
 562 #define XSDPS_FE_INTR_VEND_SPF_ERR_MASK 0xE000U /**< Vendor Specific
 563                                                         Error */
 564
 565 /* @} */
 566
 567 /** @name ADMA Error Status Register
 568  *
 569  * This register is read only register which contains
 570  * status information about ADMA errors.
 571  * Read Only
 572  * @{
 573  */
 574 #define XSDPS_ADMA_ERR_MM_LEN_MASK      0x04U /**< ADMA Length Mismatch
 575                                                         Error */
 576 #define XSDPS_ADMA_ERR_STATE_MASK       0x03U /**< ADMA Error State */
 577 #define XSDPS_ADMA_ERR_STATE_STOP_MASK  0x00U /**< ADMA Error State
 578                                                         STOP */
 579 #define XSDPS_ADMA_ERR_STATE_FDS_MASK   0x01U /**< ADMA Error State
 580                                                         FDS */
 581 #define XSDPS_ADMA_ERR_STATE_TFR_MASK   0x03U /**< ADMA Error State
 582                                                         TFR */
 583 /* @} */
 584
 585 /** @name Preset Values Register
 586  *
 587  * This register is read only register which contains
 588  * preset values for each of speed modes.
 589  * Read Only
 590  * @{
 591  */
 592 #define XSDPS_PRE_VAL_SDCLK_FSEL_MASK   0x03FFU /**< SDCLK Frequency
 593                                                         Select Value */
 594 #define XSDPS_PRE_VAL_CLK_GEN_SEL_MASK  0x0400U /**< Clock Generator
 595                                                         Mode Select */
 596 #define XSDPS_PRE_VAL_DRV_STR_SEL_MASK  0xC000U /**< Driver Strength
 597                                                         Select Value */
 598
 599 /* @} */
 600
 601 /** @name Slot Interrupt Status Register
 602  *
 603  * This register is read only register which contains
 604  * interrupt slot signal for each slot.
 605  * Read Only
 606  * @{
 607  */
 608 #define XSDPS_SLOT_INTR_STS_INT_MASK    0x0007U /**< Interrupt Signal
 609                                                         mask */
 610
 611 /* @} */
 612
 613 /** @name Host Controller Version Register
 614  *
 615  * This register is read only register which contains
 616  * Host Controller and Vendor Specific version.
 617  * Read Only
 618  * @{
 619  */
 620 #define XSDPS_HC_VENDOR_VER             0xFF00U /**< Vendor
 621                                                         Specification
 622                                                         version mask */
 623 #define XSDPS_HC_SPEC_VER_MASK          0x00FFU /**< Host
 624                                                         Specification
 625                                                         version mask */
 626 #define XSDPS_HC_SPEC_V3                0x0002U
 627 #define XSDPS_HC_SPEC_V2                0x0001U
 628 #define XSDPS_HC_SPEC_V1                0x0000U
 629
 630 /** @name Block size mask for 512 bytes
 631  *
 632  * Block size mask for 512 bytes - This is the default block size.
 633  * @{
 634  */
 635
 636 #define XSDPS_BLK_SIZE_512_MASK 0x200U
 637
 638 /* @} */
 639
 640 /** @name Commands
 641  *
 642  * Constant definitions for commands and response related to SD
 643  * @{
 644  */
 645
 646 #define XSDPS_APP_CMD_PREFIX     0x8000U
 647 #define CMD0     0x0000U
 648 #define CMD1     0x0100U
 649 #define CMD2     0x0200U
 650 #define CMD3     0x0300U
 651 #define CMD4     0x0400U
 652 #define CMD5     0x0500U
 653 #define CMD6     0x0600U
 654 #define ACMD6   (XSDPS_APP_CMD_PREFIX + 0x0600U)
 655 #define CMD7     0x0700U
 656 #define CMD8     0x0800U
 657 #define CMD9     0x0900U
 658 #define CMD10    0x0A00U
 659 #define CMD11    0x0B00U
 660 #define CMD12    0x0C00U
 661 #define ACMD13   (XSDPS_APP_CMD_PREFIX + 0x0D00U)
 662 #define CMD16    0x1000U
 663 #define CMD17    0x1100U
 664 #define CMD18    0x1200U
 665 #define CMD19    0x1300U
 666 #define CMD21    0x1500U
 667 #define CMD23    0x1700U
 668 #define ACMD23   (XSDPS_APP_CMD_PREFIX + 0x1700U)
 669 #define CMD24    0x1800U
 670 #define CMD25    0x1900U
 671 #define CMD41    0x2900U
 672 #define ACMD41   (XSDPS_APP_CMD_PREFIX + 0x2900U)
 673 #define ACMD42   (XSDPS_APP_CMD_PREFIX + 0x2A00U)
 674 #define ACMD51   (XSDPS_APP_CMD_PREFIX + 0x3300U)
 675 #define CMD52    0x3400U
 676 #define CMD55    0x3700U
 677 #define CMD58    0x3A00U
 678
 679 #define RESP_NONE       (u32)XSDPS_CMD_RESP_NONE_MASK
 680 #define RESP_R1         (u32)XSDPS_CMD_RESP_L48_MASK | (u32)XSDPS_CMD_CRC_CHK_EN_MASK | \
 681                         (u32)XSDPS_CMD_INX_CHK_EN_MASK
 682
 683 #define RESP_R1B        (u32)XSDPS_CMD_RESP_L48_BSY_CHK_MASK | \
 684                         (u32)XSDPS_CMD_CRC_CHK_EN_MASK | (u32)XSDPS_CMD_INX_CHK_EN_MASK
 685
 686 #define RESP_R2         (u32)XSDPS_CMD_RESP_L136_MASK | (u32)XSDPS_CMD_CRC_CHK_EN_MASK
 687 #define RESP_R3         (u32)XSDPS_CMD_RESP_L48_MASK
 688
 689 #define RESP_R6         (u32)XSDPS_CMD_RESP_L48_BSY_CHK_MASK | \
 690                         (u32)XSDPS_CMD_CRC_CHK_EN_MASK | (u32)XSDPS_CMD_INX_CHK_EN_MASK
 691
 692 /* @} */
 693
 694 /* Card Interface Conditions Definitions */
 695 #define XSDPS_CIC_CHK_PATTERN   0xAAU
 696 #define XSDPS_CIC_VOLT_MASK     (0xFU<<8)
 697 #define XSDPS_CIC_VOLT_2V7_3V6  (1U<<8)
 698 #define XSDPS_CIC_VOLT_LOW      (1U<<9)
 699
 700 /* Operation Conditions Register Definitions */
 701 #define XSDPS_OCR_PWRUP_STS     (1U<<31)
 702 #define XSDPS_OCR_CC_STS        (1U<<30)
 703 #define XSDPS_OCR_S18           (1U<<24)
 704 #define XSDPS_OCR_3V5_3V6       (1U<<23)
 705 #define XSDPS_OCR_3V4_3V5       (1U<<22)
 706 #define XSDPS_OCR_3V3_3V4       (1U<<21)
 707 #define XSDPS_OCR_3V2_3V3       (1U<<20)
 708 #define XSDPS_OCR_3V1_3V2       (1U<<19)
 709 #define XSDPS_OCR_3V0_3V1       (1U<<18)
 710 #define XSDPS_OCR_2V9_3V0       (1U<<17)
 711 #define XSDPS_OCR_2V8_2V9       (1U<<16)
 712 #define XSDPS_OCR_2V7_2V8       (1U<<15)
 713 #define XSDPS_OCR_1V7_1V95      (1U<<7)
 714 #define XSDPS_OCR_HIGH_VOL      0x00FF8000U
 715 #define XSDPS_OCR_LOW_VOL       0x00000080U
 716
 717 /* SD Card Configuration Register Definitions */
 718 #define XSDPS_SCR_REG_LEN               8U
 719 #define XSDPS_SCR_STRUCT_MASK           (0xFU<<28)
 720 #define XSDPS_SCR_SPEC_MASK             (0xFU<<24)
 721 #define XSDPS_SCR_SPEC_1V0              0U
 722 #define XSDPS_SCR_SPEC_1V1              (1U<<24)
 723 #define XSDPS_SCR_SPEC_2V0_3V0          (2U<<24)
 724 #define XSDPS_SCR_MEM_VAL_AF_ERASE      (1U<<23)
 725 #define XSDPS_SCR_SEC_SUPP_MASK         (7U<<20)
 726 #define XSDPS_SCR_SEC_SUPP_NONE         0U
 727 #define XSDPS_SCR_SEC_SUPP_1V1          (2U<<20)
 728 #define XSDPS_SCR_SEC_SUPP_2V0          (3U<<20)
 729 #define XSDPS_SCR_SEC_SUPP_3V0          (4U<<20)
 730 #define XSDPS_SCR_BUS_WIDTH_MASK        (0xFU<<16)
 731 #define XSDPS_SCR_BUS_WIDTH_1           (1U<<16)
 732 #define XSDPS_SCR_BUS_WIDTH_4           (4U<<16)
 733 #define XSDPS_SCR_SPEC3_MASK            (1U<<12)
 734 #define XSDPS_SCR_SPEC3_2V0             0U
 735 #define XSDPS_SCR_SPEC3_3V0             (1U<<12)
 736 #define XSDPS_SCR_CMD_SUPP_MASK         0x3U
 737 #define XSDPS_SCR_CMD23_SUPP            (1U<<1)
 738 #define XSDPS_SCR_CMD20_SUPP            (1U<<0)
 739
 740 /* Card Status Register Definitions */
 741 #define XSDPS_CD_STS_OUT_OF_RANGE       (1U<<31)
 742 #define XSDPS_CD_STS_ADDR_ERR           (1U<<30)
 743 #define XSDPS_CD_STS_BLK_LEN_ERR        (1U<<29)
 744 #define XSDPS_CD_STS_ER_SEQ_ERR         (1U<<28)
 745 #define XSDPS_CD_STS_ER_PRM_ERR         (1U<<27)
 746 #define XSDPS_CD_STS_WP_VIO             (1U<<26)
 747 #define XSDPS_CD_STS_IS_LOCKED          (1U<<25)
 748 #define XSDPS_CD_STS_LOCK_UNLOCK_FAIL   (1U<<24)
 749 #define XSDPS_CD_STS_CMD_CRC_ERR        (1U<<23)
 750 #define XSDPS_CD_STS_ILGL_CMD           (1U<<22)
 751 #define XSDPS_CD_STS_CARD_ECC_FAIL      (1U<<21)
 752 #define XSDPS_CD_STS_CC_ERR             (1U<<20)
 753 #define XSDPS_CD_STS_ERR                (1U<<19)
 754 #define XSDPS_CD_STS_CSD_OVRWR          (1U<<16)
 755 #define XSDPS_CD_STS_WP_ER_SKIP         (1U<<15)
 756 #define XSDPS_CD_STS_CARD_ECC_DIS       (1U<<14)
 757 #define XSDPS_CD_STS_ER_RST             (1U<<13)
 758 #define XSDPS_CD_STS_CUR_STATE          (0xFU<<9)
 759 #define XSDPS_CD_STS_RDY_FOR_DATA       (1U<<8)
 760 #define XSDPS_CD_STS_APP_CMD            (1U<<5)
 761 #define XSDPS_CD_STS_AKE_SEQ_ERR        (1U<<2)
 762
 763 /* Switch Function Definitions CMD6 */
 764 #define XSDPS_SWITCH_SD_RESP_LEN        64U
 765
 766 #define XSDPS_SWITCH_FUNC_SWITCH        (1U<<31)
 767 #define XSDPS_SWITCH_FUNC_CHECK         0U
 768
 769 #define XSDPS_MODE_FUNC_GRP1            1U
 770 #define XSDPS_MODE_FUNC_GRP2            2U
 771 #define XSDPS_MODE_FUNC_GRP3            3U
 772 #define XSDPS_MODE_FUNC_GRP4            4U
 773 #define XSDPS_MODE_FUNC_GRP5            5U
 774 #define XSDPS_MODE_FUNC_GRP6            6U
 775
 776 #define XSDPS_FUNC_GRP_DEF_VAL          0xFU
 777 #define XSDPS_FUNC_ALL_GRP_DEF_VAL      0xFFFFFFU
 778
 779 #define XSDPS_ACC_MODE_DEF_SDR12        0U
 780 #define XSDPS_ACC_MODE_HS_SDR25         1U
 781 #define XSDPS_ACC_MODE_SDR50            2U
 782 #define XSDPS_ACC_MODE_SDR104           3U
 783 #define XSDPS_ACC_MODE_DDR50            4U
 784
 785 #define XSDPS_CMD_SYS_ARG_SHIFT         4U
 786 #define XSDPS_CMD_SYS_DEF               0U
 787 #define XSDPS_CMD_SYS_eC                1U
 788 #define XSDPS_CMD_SYS_OTP               3U
 789 #define XSDPS_CMD_SYS_ASSD              4U
 790 #define XSDPS_CMD_SYS_VEND              5U
 791
 792 #define XSDPS_DRV_TYPE_ARG_SHIFT        8U
 793 #define XSDPS_DRV_TYPE_B                0U
 794 #define XSDPS_DRV_TYPE_A                1U
 795 #define XSDPS_DRV_TYPE_C                2U
 796 #define XSDPS_DRV_TYPE_D                3U
 797
 798 #define XSDPS_CUR_LIM_ARG_SHIFT         12U
 799 #define XSDPS_CUR_LIM_200               0U
 800 #define XSDPS_CUR_LIM_400               1U
 801 #define XSDPS_CUR_LIM_600               2U
 802 #define XSDPS_CUR_LIM_800               3U
 803
 804 #define CSD_SPEC_VER_MASK               0x3C0000U
 805 #define READ_BLK_LEN_MASK               0x00000F00U
 806 #define C_SIZE_MULT_MASK                0x00000380U
 807 #define C_SIZE_LOWER_MASK               0xFFC00000U
 808 #define C_SIZE_UPPER_MASK               0x00000003U
 809 #define CSD_STRUCT_MASK                 0x00C00000U
 810 #define CSD_V2_C_SIZE_MASK              0x3FFFFF00U
 811
 812 /* EXT_CSD field definitions */
 813 #define XSDPS_EXT_CSD_SIZE              512U
 814
 815 #define EXT_CSD_WR_REL_PARAM_EN         (1U<<2)
 816
 817 #define EXT_CSD_BOOT_WP_B_PWR_WP_DIS    (0x40U)
 818 #define EXT_CSD_BOOT_WP_B_PERM_WP_DIS   (0x10U)
 819 #define EXT_CSD_BOOT_WP_B_PERM_WP_EN    (0x04U)
 820 #define EXT_CSD_BOOT_WP_B_PWR_WP_EN     (0x01U)
 821
 822 #define EXT_CSD_PART_CONFIG_ACC_MASK    (0x7U)
 823 #define EXT_CSD_PART_CONFIG_ACC_BOOT0   (0x1U)
 824 #define EXT_CSD_PART_CONFIG_ACC_RPMB    (0x3U)
 825 #define EXT_CSD_PART_CONFIG_ACC_GP0     (0x4U)
 826
 827 #define EXT_CSD_PART_SUPPORT_PART_EN    (0x1U)
 828
 829 #define EXT_CSD_CMD_SET_NORMAL          (1U<<0)
 830 #define EXT_CSD_CMD_SET_SECURE          (1U<<1)
 831 #define EXT_CSD_CMD_SET_CPSECURE        (1U<<2)
 832
 833 #define EXT_CSD_CARD_TYPE_26            (1U<<0)  /* Card can run at 26MHz */
 834 #define EXT_CSD_CARD_TYPE_52            (1U<<1)  /* Card can run at 52MHz */
 835 #define EXT_CSD_CARD_TYPE_MASK          0x3FU    /* Mask out reserved bits */
 836 #define EXT_CSD_CARD_TYPE_DDR_1_8V      (1U<<2)   /* Card can run at 52MHz */
 837                                              /* DDR mode @1.8V or 3V I/O */
 838 #define EXT_CSD_CARD_TYPE_DDR_1_2V      (1U<<3)   /* Card can run at 52MHz */
 839                                              /* DDR mode @1.2V I/O */
 840 #define EXT_CSD_CARD_TYPE_DDR_52        (EXT_CSD_CARD_TYPE_DDR_1_8V  \
 841                                         | EXT_CSD_CARD_TYPE_DDR_1_2V)
 842 #define EXT_CSD_CARD_TYPE_SDR_1_8V      (1U<<4)  /* Card can run at 200MHz */
 843 #define EXT_CSD_CARD_TYPE_SDR_1_2V      (1U<<5)  /* Card can run at 200MHz */
 844                                                 /* SDR mode @1.2V I/O */
 845 #define EXT_CSD_BUS_WIDTH_BYTE                  183U
 846 #define EXT_CSD_BUS_WIDTH_1_BIT                 0U      /* Card is in 1 bit mode */
 847 #define EXT_CSD_BUS_WIDTH_4_BIT                 1U      /* Card is in 4 bit mode */
 848 #define EXT_CSD_BUS_WIDTH_8_BIT                 2U      /* Card is in 8 bit mode */
 849 #define EXT_CSD_BUS_WIDTH_DDR_4_BIT             5U      /* Card is in 4 bit DDR mode */
 850 #define EXT_CSD_BUS_WIDTH_DDR_8_BIT             6U      /* Card is in 8 bit DDR mode */
 851
 852 #define EXT_CSD_HS_TIMING_BYTE          185U
 853 #define EXT_CSD_HS_TIMING_DEF           0U
 854 #define EXT_CSD_HS_TIMING_HIGH          1U      /* Card is in high speed mode */
 855 #define EXT_CSD_HS_TIMING_HS200         2U      /* Card is in HS200 mode */
 856
 857 #define EXT_CSD_RST_N_FUN_BYTE          162U
 858 #define EXT_CSD_RST_N_FUN_TEMP_DIS      0U      /* RST_n signal is temporarily disabled */
 859 #define EXT_CSD_RST_N_FUN_PERM_EN       1U      /* RST_n signal is permanently enabled */
 860 #define EXT_CSD_RST_N_FUN_PERM_DIS      2U      /* RST_n signal is permanently disabled */
 861
 862 #define XSDPS_EXT_CSD_CMD_SET           0U
 863 #define XSDPS_EXT_CSD_SET_BITS          1U
 864 #define XSDPS_EXT_CSD_CLR_BITS          2U
 865 #define XSDPS_EXT_CSD_WRITE_BYTE        3U
 866
 867 #define XSDPS_MMC_DEF_SPEED_ARG         (((u32)XSDPS_EXT_CSD_WRITE_BYTE << 24) \
 868                                         | ((u32)EXT_CSD_HS_TIMING_BYTE << 16) \
 869                                         | ((u32)EXT_CSD_HS_TIMING_DEF << 8))
 870
 871 #define XSDPS_MMC_HIGH_SPEED_ARG        (((u32)XSDPS_EXT_CSD_WRITE_BYTE << 24) \
 872                                          | ((u32)EXT_CSD_HS_TIMING_BYTE << 16) \
 873                                          | ((u32)EXT_CSD_HS_TIMING_HIGH << 8))
 874
 875 #define XSDPS_MMC_HS200_ARG             (((u32)XSDPS_EXT_CSD_WRITE_BYTE << 24) \
 876                                          | ((u32)EXT_CSD_HS_TIMING_BYTE << 16) \
 877                                          | ((u32)EXT_CSD_HS_TIMING_HS200 << 8))
 878
 879 #define XSDPS_MMC_1_BIT_BUS_ARG         (((u32)XSDPS_EXT_CSD_WRITE_BYTE << 24) \
 880                                          | ((u32)EXT_CSD_BUS_WIDTH_BYTE << 16) \
 881                                          | ((u32)EXT_CSD_BUS_WITH_1_BIT << 8))
 882
 883 #define XSDPS_MMC_4_BIT_BUS_ARG         (((u32)XSDPS_EXT_CSD_WRITE_BYTE << 24) \
 884                                          | ((u32)EXT_CSD_BUS_WIDTH_BYTE << 16) \
 885                                          | ((u32)EXT_CSD_BUS_WIDTH_4_BIT << 8))
 886
 887 #define XSDPS_MMC_8_BIT_BUS_ARG         (((u32)XSDPS_EXT_CSD_WRITE_BYTE << 24) \
 888                                          | ((u32)EXT_CSD_BUS_WIDTH_BYTE << 16) \
 889                                          | ((u32)EXT_CSD_BUS_WIDTH_8_BIT << 8))
 890
 891 #define XSDPS_MMC_DDR_4_BIT_BUS_ARG             (((u32)XSDPS_EXT_CSD_WRITE_BYTE << 24) \
 892                                          | ((u32)EXT_CSD_BUS_WIDTH_BYTE << 16) \
 893                                          | ((u32)EXT_CSD_BUS_WIDTH_DDR_4_BIT << 8))
 894
 895 #define XSDPS_MMC_DDR_8_BIT_BUS_ARG             (((u32)XSDPS_EXT_CSD_WRITE_BYTE << 24) \
 896                                          | ((u32)EXT_CSD_BUS_WIDTH_BYTE << 16) \
 897                                          | ((u32)EXT_CSD_BUS_WIDTH_DDR_8_BIT << 8))
 898
 899 #define XSDPS_MMC_RST_FUN_EN_ARG                (((u32)XSDPS_EXT_CSD_WRITE_BYTE << 24) \
 900                                          | ((u32)EXT_CSD_RST_N_FUN_BYTE << 16) \
 901                                          | ((u32)EXT_CSD_RST_N_FUN_PERM_EN << 8))
 902
 903 #define XSDPS_MMC_DELAY_FOR_SWITCH      1000U
 904
 905 /* @} */
 906
 907 /* @400KHz, in usec */
 908 #define XSDPS_74CLK_DELAY       2960U
 909 #define XSDPS_100CLK_DELAY      4000U
 910 #define XSDPS_INIT_DELAY        10000U
 911
 912 #define XSDPS_DEF_VOLT_LVL      XSDPS_PC_BUS_VSEL_3V0_MASK
 913 #define XSDPS_CARD_DEF_ADDR     0x1234U
 914
 915 #define XSDPS_CARD_SD           1U
 916 #define XSDPS_CARD_MMC          2U
 917 #define XSDPS_CARD_SDIO         3U
 918 #define XSDPS_CARD_SDCOMBO      4U
 919 #define XSDPS_CHIP_EMMC         5U
 920
 921
 922 /** @name ADMA2 Descriptor related definitions
 923  *
 924  * ADMA2 Descriptor related definitions
 925  * @{
 926  */
 927
 928 #define XSDPS_DESC_MAX_LENGTH 65536U
 929
 930 #define XSDPS_DESC_VALID        (0x1U << 0)
 931 #define XSDPS_DESC_END          (0x1U << 1)
 932 #define XSDPS_DESC_INT          (0x1U << 2)
 933 #define XSDPS_DESC_TRAN         (0x2U << 4)
 934
 935 /* @} */
 936
 937 /* For changing clock frequencies */
 938 #define XSDPS_CLK_400_KHZ               400000U         /**< 400 KHZ */
 939 #define XSDPS_CLK_50_MHZ                50000000U       /**< 50 MHZ */
 940 #define XSDPS_CLK_52_MHZ                52000000U       /**< 52 MHZ */
 941 #define XSDPS_SD_VER_1_0                0x1U            /**< SD ver 1 */
 942 #define XSDPS_SD_VER_2_0                0x2U            /**< SD ver 2 */
 943 #define XSDPS_SCR_BLKCNT        1U
 944 #define XSDPS_SCR_BLKSIZE       8U
 945 #define XSDPS_1_BIT_WIDTH       0x1U
 946 #define XSDPS_4_BIT_WIDTH       0x2U
 947 #define XSDPS_8_BIT_WIDTH       0x3U
 948 #define XSDPS_UHS_SPEED_MODE_SDR12      0x0U
 949 #define XSDPS_UHS_SPEED_MODE_SDR25      0x1U
 950 #define XSDPS_UHS_SPEED_MODE_SDR50      0x2U
 951 #define XSDPS_UHS_SPEED_MODE_SDR104     0x3U
 952 #define XSDPS_UHS_SPEED_MODE_DDR50      0x4U
 953 #define XSDPS_HIGH_SPEED_MODE           0x5U
 954 #define XSDPS_DEFAULT_SPEED_MODE        0x6U
 955 #define XSDPS_HS200_MODE                        0x7U
 956 #define XSDPS_SWITCH_CMD_BLKCNT         1U
 957 #define XSDPS_SWITCH_CMD_BLKSIZE        64U
 958 #define XSDPS_SWITCH_CMD_HS_GET         0x00FFFFF0U
 959 #define XSDPS_SWITCH_CMD_HS_SET         0x80FFFFF1U
 960 #define XSDPS_SWITCH_CMD_SDR12_SET              0x80FFFFF0U
 961 #define XSDPS_SWITCH_CMD_SDR25_SET              0x80FFFFF1U
 962 #define XSDPS_SWITCH_CMD_SDR50_SET              0x80FFFFF2U
 963 #define XSDPS_SWITCH_CMD_SDR104_SET             0x80FFFFF3U
 964 #define XSDPS_SWITCH_CMD_DDR50_SET              0x80FFFFF4U
 965 #define XSDPS_EXT_CSD_CMD_BLKCNT        1U
 966 #define XSDPS_EXT_CSD_CMD_BLKSIZE       512U
 967 #define XSDPS_TUNING_CMD_BLKCNT         1U
 968 #define XSDPS_TUNING_CMD_BLKSIZE        64U
 969
 970 #define XSDPS_HIGH_SPEED_MAX_CLK        50000000U
 971 #define XSDPS_UHS_SDR104_MAX_CLK        208000000U
 972 #define XSDPS_UHS_SDR50_MAX_CLK         100000000U
 973 #define XSDPS_UHS_DDR50_MAX_CLK         50000000U
 974 #define XSDPS_UHS_SDR25_MAX_CLK         50000000U
 975 #define XSDPS_UHS_SDR12_MAX_CLK         25000000U
 976
 977 #define SD_DRIVER_TYPE_B        0x01U
 978 #define SD_DRIVER_TYPE_A        0x02U
 979 #define SD_DRIVER_TYPE_C        0x04U
 980 #define SD_DRIVER_TYPE_D        0x08U
 981 #define SD_SET_CURRENT_LIMIT_200        0U
 982 #define SD_SET_CURRENT_LIMIT_400        1U
 983 #define SD_SET_CURRENT_LIMIT_600        2U
 984 #define SD_SET_CURRENT_LIMIT_800        3U
 985
 986 #define SD_MAX_CURRENT_200      (1U << SD_SET_CURRENT_LIMIT_200)
 987 #define SD_MAX_CURRENT_400      (1U << SD_SET_CURRENT_LIMIT_400)
 988 #define SD_MAX_CURRENT_600      (1U << SD_SET_CURRENT_LIMIT_600)
 989 #define SD_MAX_CURRENT_800      (1U << SD_SET_CURRENT_LIMIT_800)
 990
 991 #define XSDPS_SD_SDR12_MAX_CLK  25000000U
 992 #define XSDPS_SD_SDR25_MAX_CLK  50000000U
 993 #define XSDPS_SD_SDR50_MAX_CLK  100000000U
 994 #define XSDPS_SD_DDR50_MAX_CLK  50000000U
 995 #define XSDPS_SD_SDR104_MAX_CLK 208000000U
 996 #define XSDPS_MMC_HS200_MAX_CLK 200000000U
 997
 998 #define XSDPS_CARD_STATE_IDLE           0U
 999 #define XSDPS_CARD_STATE_RDY            1U
1000 #define XSDPS_CARD_STATE_IDEN           2U
1001 #define XSDPS_CARD_STATE_STBY           3U
1002 #define XSDPS_CARD_STATE_TRAN           4U
1003 #define XSDPS_CARD_STATE_DATA           5U
1004 #define XSDPS_CARD_STATE_RCV            6U
1005 #define XSDPS_CARD_STATE_PROG           7U
1006 #define XSDPS_CARD_STATE_DIS            8U
1007 #define XSDPS_CARD_STATE_BTST           9U
1008 #define XSDPS_CARD_STATE_SLP            10U
1009
1010 #define XSDPS_SLOT_REM                  0U
1011 #define XSDPS_SLOT_EMB                  1U
1012
1013 #if defined (ARMR5) || defined (__aarch64__)
1014 #define SD_DLL_CTRL                             0x00000358U
1015 #define SD_ITAPDLY                                      0x00000314U
1016 #define SD_OTAPDLY                                      0x00000318U
1017 #define SD0_DLL_RST                                     0x00000004U
1018 #define SD1_DLL_RST                                     0x00040000U
1019 #define SD0_ITAPCHGWIN                          0x00000200U
1020 #define SD0_ITAPDLYENA                          0x00000100U
1021 #define SD0_OTAPDLYENA                          0x00000040U
1022 #define SD1_ITAPCHGWIN                          0x02000000U
1023 #define SD1_ITAPDLYENA                          0x01000000U
1024 #define SD1_OTAPDLYENA                          0x00400000U
1025
1026 #define SD0_OTAPDLYSEL_HS200_B0         0x00000003U
1027 #define SD0_OTAPDLYSEL_HS200_B2         0x00000002U
1028 #define SD0_ITAPDLYSEL_SD50                     0x00000014U
1029 #define SD0_OTAPDLYSEL_SD50                     0x00000003U
1030 #define SD0_ITAPDLYSEL_SD_DDR50         0x0000003DU
1031 #define SD0_ITAPDLYSEL_EMMC_DDR50       0x00000012U
1032 #define SD0_OTAPDLYSEL_SD_DDR50         0x00000004U
1033 #define SD0_OTAPDLYSEL_EMMC_DDR50       0x00000006U
1034 #define SD0_ITAPDLYSEL_HSD                      0x00000015U
1035 #define SD0_OTAPDLYSEL_SD_HSD           0x00000005U
1036 #define SD0_OTAPDLYSEL_EMMC_HSD         0x00000006U
1037
1038 #define SD1_OTAPDLYSEL_HS200_B0         0x00030000U
1039 #define SD1_OTAPDLYSEL_HS200_B2         0x00020000U
1040 #define SD1_ITAPDLYSEL_SD50                     0x00140000U
1041 #define SD1_OTAPDLYSEL_SD50                     0x00030000U
1042 #define SD1_ITAPDLYSEL_SD_DDR50         0x003D0000U
1043 #define SD1_ITAPDLYSEL_EMMC_DDR50       0x00120000U
1044 #define SD1_OTAPDLYSEL_SD_DDR50         0x00040000U
1045 #define SD1_OTAPDLYSEL_EMMC_DDR50       0x00060000U
1046 #define SD1_ITAPDLYSEL_HSD                      0x00150000U
1047 #define SD1_OTAPDLYSEL_SD_HSD           0x00050000U
1048 #define SD1_OTAPDLYSEL_EMMC_HSD         0x00060000U
1049
1050 #endif
1051
1052 /**************************** Type Definitions *******************************/
1053
1054 /***************** Macros (Inline Functions) Definitions *********************/
1055 #define XSdPs_In64 Xil_In64
1056 #define XSdPs_Out64 Xil_Out64
1057
1058 #define XSdPs_In32 Xil_In32
1059 #define XSdPs_Out32 Xil_Out32
1060
1061 #define XSdPs_In16 Xil_In16
1062 #define XSdPs_Out16 Xil_Out16
1063
1064 #define XSdPs_In8 Xil_In8
1065 #define XSdPs_Out8 Xil_Out8
1066
1067 /****************************************************************************/
1068 /**
1069 * Read a register.
1070 *
1071 * @param        BaseAddress contains the base address of the device.
1072 * @param        RegOffset contains the offset from the 1st register of the
1073 *               device to the target register.
1074 *
1075 * @return       The value read from the register.
1076 *
1077 * @note         C-Style signature:
1078 *               u32 XSdPs_ReadReg(XSdPs *InstancePtr. s32 RegOffset)
1079 *
1080 ******************************************************************************/
1081 #define XSdPs_ReadReg64(InstancePtr, RegOffset) \
1082         XSdPs_In64((InstancePtr->Config.BaseAddress) + RegOffset)
1083
1084 /***************************************************************************/
1085 /**
1086 * Write to a register.
1087 *
1088 * @param        BaseAddress contains the base address of the device.
1089 * @param        RegOffset contains the offset from the 1st register of the
1090 *               device to target register.
1091 * @param        RegisterValue is the value to be written to the register.
1092 *
1093 * @return       None.
1094 *
1095 * @note         C-Style signature:
1096 *               void XSdPs_WriteReg(XSdPs *InstancePtr, s32 RegOffset,
1097 *               u64 RegisterValue)
1098 *
1099 ******************************************************************************/
1100 #define XSdPs_WriteReg64(InstancePtr, RegOffset, RegisterValue) \
1101         XSdPs_Out64((InstancePtr->Config.BaseAddress) + (RegOffset), \
1102                 (RegisterValue))
1103
1104 /****************************************************************************/
1105 /**
1106 * Read a register.
1107 *
1108 * @param        BaseAddress contains the base address of the device.
1109 * @param        RegOffset contains the offset from the 1st register of the
1110 *               device to the target register.
1111 *
1112 * @return       The value read from the register.
1113 *
1114 * @note         C-Style signature:
1115 *               u32 XSdPs_ReadReg(u32 BaseAddress. int RegOffset)
1116 *
1117 ******************************************************************************/
1118 #define XSdPs_ReadReg(BaseAddress, RegOffset) \
1119         XSdPs_In32((BaseAddress) + (RegOffset))
1120
1121 /***************************************************************************/
1122 /**
1123 * Write to a register.
1124 *
1125 * @param        BaseAddress contains the base address of the device.
1126 * @param        RegOffset contains the offset from the 1st register of the
1127 *               device to target register.
1128 * @param        RegisterValue is the value to be written to the register.
1129 *
1130 * @return       None.
1131 *
1132 * @note         C-Style signature:
1133 *               void XSdPs_WriteReg(u32 BaseAddress, int RegOffset,
1134 *               u32 RegisterValue)
1135 *
1136 ******************************************************************************/
1137 #define XSdPs_WriteReg(BaseAddress, RegOffset, RegisterValue) \
1138         XSdPs_Out32((BaseAddress) + (RegOffset), (RegisterValue))
1139
1140 /****************************************************************************/
1141 /**
1142 * Read a register.
1143 *
1144 * @param        BaseAddress contains the base address of the device.
1145 * @param        RegOffset contains the offset from the 1st register of the
1146 *               device to the target register.
1147 *
1148 * @return       The value read from the register.
1149 *
1150 * @note         C-Style signature:
1151 *               u16 XSdPs_ReadReg(u32 BaseAddress. int RegOffset)
1152 *
1153 ******************************************************************************/
1154 #define XSdPs_ReadReg16(BaseAddress, RegOffset) \
1155         XSdPs_In16((BaseAddress) + (RegOffset))
1156
1157 /***************************************************************************/
1158 /**
1159 * Write to a register.
1160 *
1161 * @param        BaseAddress contains the base address of the device.
1162 * @param        RegOffset contains the offset from the 1st register of the
1163 *               device to target register.
1164 * @param        RegisterValue is the value to be written to the register.
1165 *
1166 * @return       None.
1167 *
1168 * @note         C-Style signature:
1169 *               void XSdPs_WriteReg(u32 BaseAddress, int RegOffset,
1170 *               u16 RegisterValue)
1171 *
1172 ******************************************************************************/
1173 #define XSdPs_WriteReg16(BaseAddress, RegOffset, RegisterValue) \
1174         XSdPs_Out16((BaseAddress) + (RegOffset), (RegisterValue))
1175
1176 /****************************************************************************/
1177 /**
1178 * Read a register.
1179 *
1180 * @param        BaseAddress contains the base address of the device.
1181 * @param        RegOffset contains the offset from the 1st register of the
1182 *               device to the target register.
1183 *
1184 * @return       The value read from the register.
1185 *
1186 * @note         C-Style signature:
1187 *               u8 XSdPs_ReadReg(u32 BaseAddress. int RegOffset)
1188 *
1189 ******************************************************************************/
1190 #define XSdPs_ReadReg8(BaseAddress, RegOffset) \
1191         XSdPs_In8((BaseAddress) + (RegOffset))
1192
1193 /***************************************************************************/
1194 /**
1195 * Write to a register.
1196 *
1197 * @param        BaseAddress contains the base address of the device.
1198 * @param        RegOffset contains the offset from the 1st register of the
1199 *               device to target register.
1200 * @param        RegisterValue is the value to be written to the register.
1201 *
1202 * @return       None.
1203 *
1204 * @note         C-Style signature:
1205 *               void XSdPs_WriteReg(u32 BaseAddress, int RegOffset,
1206 *               u8 RegisterValue)
1207 *
1208 ******************************************************************************/
1209 #define XSdPs_WriteReg8(BaseAddress, RegOffset, RegisterValue) \
1210         XSdPs_Out8((BaseAddress) + (RegOffset), (RegisterValue))
1211
1212 /***************************************************************************/
1213 /**
1214 * Macro to get present status register
1215 *
1216 * @param        BaseAddress contains the base address of the device.
1217 *
1218 * @return       None.
1219 *
1220 * @note         C-Style signature:
1221 *               void XSdPs_WriteReg(u32 BaseAddress, int RegOffset,
1222 *               u8 RegisterValue)
1223 *
1224 ******************************************************************************/
1225 #define XSdPs_GetPresentStatusReg(BaseAddress) \
1226                 XSdPs_In32((BaseAddress) + (XSDPS_PRES_STATE_OFFSET))
1227
1228 /************************** Function Prototypes ******************************/
1229
1230 /************************** Variable Definitions *****************************/
1231
1232 #ifdef __cplusplus
1233 }
1234 #endif
1235
1236 #endif /* SD_HW_H_ */
1237 /** @} */