git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_A53_64-bit_UltraScale_MPSoC/RTOSDemo_A53_bsp/psu_cortexa53_0/libsrc/standalone_v5_0/src/xil_cache_vxworks.h

   1 /******************************************************************************
   2 *
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   4 *
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  30 *
  31 ******************************************************************************/
  32 /*****************************************************************************/
  33 /**
  34 *
  35 * @file xil_cache_vxworks.h
  36 *
  37 * Contains the cache related functions for VxWorks that is wrapped by
  38 * xil_cache.
  39 *
  40 * <pre>
  41 * MODIFICATION HISTORY:
  42 *
  43 * Ver   Who  Date        Changes
  44 * ----- ---- -------- -------------------------------------------------------
  45 * 1.00a hbm  12/11/09 Initial release
  46 *
  47 * </pre>
  48 *
  49 * @note
  50 *
  51 ******************************************************************************/
  52
  53 #ifndef XIL_CACHE_VXWORKS_H
  54 #define XIL_CACHE_VXWORKS_H
  55
  56 #ifdef __cplusplus
  57 extern "C" {
  58 #endif
  59
  60 #include "vxWorks.h"
  61 #include "vxLib.h"
  62 #include "sysLibExtra.h"
  63 #include "cacheLib.h"
  64
  65 #if (CPU_FAMILY==PPC)
  66
  67 #define Xil_DCacheEnable()              cacheEnable(DATA_CACHE)
  68
  69 #define Xil_DCacheDisable()             cacheDisable(DATA_CACHE)
  70
  71 #define Xil_DCacheInvalidateRange(Addr, Len) \
  72                 cacheInvalidate(DATA_CACHE, (void *)(Addr), (Len))
  73
  74 #define Xil_DCacheFlushRange(Addr, Len) \
  75                 cacheFlush(DATA_CACHE, (void *)(Addr), (Len))
  76
  77 #define Xil_ICacheEnable()              cacheEnable(INSTRUCTION_CACHE)
  78
  79 #define Xil_ICacheDisable()             cacheDisable(INSTRUCTION_CACHE)
  80
  81 #define Xil_ICacheInvalidateRange(Addr, Len) \
  82                 cacheInvalidate(INSTRUCTION_CACHE, (void *)(Addr), (Len))
  83
  84
  85 #else
  86 #error "Unknown processor / architecture. Must be PPC for VxWorks."
  87 #endif
  88
  89 #ifdef __cplusplus
  90 }
  91 #endif
  92
  93 #endif