git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_A53_64-bit_UltraScale_MPSoC/RTOSDemo_A53_bsp/psu_cortexa53_0/libsrc/standalone_v6_1/src/xil_mmu.c

   1 /******************************************************************************
   2 *
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  29 * this Software without prior written authorization from Xilinx.
  30 *
  31 ******************************************************************************/
  32 /*****************************************************************************/
  33 /**
  34 * @file xil_mmu.c
  35 *
  36 * This file provides APIs for enabling/disabling MMU and setting the memory
  37 * attributes for sections, in the MMU translation table.
  38 * MMU APIs are yet to be implemented. They are left blank to avoid any
  39 * compilation error
  40 *
  41 * <pre>
  42 * MODIFICATION HISTORY:
  43 *
  44 * Ver   Who  Date     Changes
  45 * ----- ---- -------- ---------------------------------------------------
  46 * 5.00  pkp  05/29/14 First release
  47 * </pre>
  48 *
  49 * @note
  50 *
  51 * None.
  52 *
  53 ******************************************************************************/
  54
  55 /***************************** Include Files *********************************/
  56
  57 #include "xil_cache.h"
  58 #include "xpseudo_asm.h"
  59 #include "xil_types.h"
  60 #include "xil_mmu.h"
  61 #include "bspconfig.h"
  62 /***************** Macros (Inline Functions) Definitions *********************/
  63
  64 /**************************** Type Definitions *******************************/
  65
  66 /************************** Constant Definitions *****************************/
  67
  68 #define BLOCK_SIZE_2MB 0x200000U
  69 #define BLOCK_SIZE_1GB 0x40000000U
  70 #define ADDRESS_LIMIT_4GB 0x100000000UL
  71
  72 /************************** Variable Definitions *****************************/
  73
  74 extern INTPTR MMUTableL1;
  75 extern INTPTR MMUTableL2;
  76
  77 /************************** Function Prototypes ******************************/
  78 /*****************************************************************************
  79 *
  80 * Set the memory attributes for a section, in the translation table.
  81 *
  82 * @param        addr is the address for which attributes are to be set.
  83 * @param        attrib specifies the attributes for that memory region.
  84 *
  85 * @return       None.
  86 *
  87 * @note         The MMU and D-cache need not be disabled before changing an
  88 *                       translation table attribute.
  89 *
  90 ******************************************************************************/
  91
  92 void Xil_SetTlbAttributes(INTPTR Addr, u64 attrib)
  93 {
  94         INTPTR *ptr;
  95         INTPTR section;
  96         u64 block_size;
  97         /* if region is less than 4GB MMUTable level 2 need to be modified */
  98         if(Addr < ADDRESS_LIMIT_4GB){
  99                 /* block size is 2MB for addressed < 4GB*/
 100                 block_size = BLOCK_SIZE_2MB;
 101                 section = Addr / block_size;
 102                 ptr = &MMUTableL2 + section;
 103         }
 104         /* if region is greater than 4GB MMUTable level 1 need to be modified */
 105         else{
 106                 /* block size is 1GB for addressed > 4GB */
 107                 block_size = BLOCK_SIZE_1GB;
 108                 section = Addr / block_size;
 109                 ptr = &MMUTableL1 + section;
 110         }
 111         *ptr = (Addr & (~(block_size-1))) | attrib;
 112
 113         Xil_DCacheFlush();
 114
 115         mtcptlbi(ALLE3);
 116
 117         dsb(); /* ensure completion of the BP and TLB invalidation */
 118     isb(); /* synchronize context on this processor */
 119
 120 }