git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_A53_64-bit_UltraScale_MPSoC/RTOSDemo_A53_bsp/psu_cortexa53_0/libsrc/standalone_v6_6/src/xil_mmu.c

   1 /******************************************************************************
   2 *
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  29 * this Software without prior written authorization from Xilinx.
  30 *
  31 ******************************************************************************/
  32 /*****************************************************************************/
  33 /**
  34 * @file xil_mmu.c
  35 *
  36 * This file provides APIs for enabling/disabling MMU and setting the memory
  37 * attributes for sections, in the MMU translation table.
  38 * MMU APIs are yet to be implemented. They are left blank to avoid any
  39 * compilation error
  40 *
  41 * <pre>
  42 * MODIFICATION HISTORY:
  43 *
  44 * Ver   Who  Date     Changes
  45 * ----- ---- -------- ---------------------------------------------------
  46 * 5.00  pkp  05/29/14 First release
  47 * 6.02  pkp      01/22/17 Added support for EL1 non-secure
  48 * </pre>
  49 *
  50 * @note
  51 *
  52 * None.
  53 *
  54 ******************************************************************************/
  55
  56 /***************************** Include Files *********************************/
  57
  58 #include "xil_cache.h"
  59 #include "xpseudo_asm.h"
  60 #include "xil_types.h"
  61 #include "xil_mmu.h"
  62 #include "bspconfig.h"
  63 /***************** Macros (Inline Functions) Definitions *********************/
  64
  65 /**************************** Type Definitions *******************************/
  66
  67 /************************** Constant Definitions *****************************/
  68
  69 #define BLOCK_SIZE_2MB 0x200000U
  70 #define BLOCK_SIZE_1GB 0x40000000U
  71 #define ADDRESS_LIMIT_4GB 0x100000000UL
  72
  73 /************************** Variable Definitions *****************************/
  74
  75 extern INTPTR MMUTableL1;
  76 extern INTPTR MMUTableL2;
  77
  78 /************************** Function Prototypes ******************************/
  79 /*****************************************************************************/
  80 /**
  81 * brief         It sets the memory attributes for a section, in the translation
  82 *                       table. If the address (defined by Addr) is less than 4GB, the
  83 *                       memory attribute(attrib) is set for a section of 2MB memory. If the
  84 *                       address (defined by Addr) is greater than 4GB, the memory attribute
  85 *                       (attrib) is set for a section of 1GB memory.
  86 *
  87 * @param        Addr: 64-bit address for which attributes are to be set.
  88 * @param        attrib: Attribute for the specified memory region. xil_mmu.h
  89 *                       contains commonly used memory attributes definitions which can be
  90 *                       utilized for this function.
  91 *
  92 * @return       None.
  93 *
  94 * @note         The MMU and D-cache need not be disabled before changing an
  95 *                       translation table attribute.
  96 *
  97 ******************************************************************************/
  98 void Xil_SetTlbAttributes(UINTPTR Addr, u64 attrib)
  99 {
 100         INTPTR *ptr;
 101         INTPTR section;
 102         u64 block_size;
 103         /* if region is less than 4GB MMUTable level 2 need to be modified */
 104         if(Addr < ADDRESS_LIMIT_4GB){
 105                 /* block size is 2MB for addressed < 4GB*/
 106                 block_size = BLOCK_SIZE_2MB;
 107                 section = Addr / block_size;
 108                 ptr = &MMUTableL2 + section;
 109         }
 110         /* if region is greater than 4GB MMUTable level 1 need to be modified */
 111         else{
 112                 /* block size is 1GB for addressed > 4GB */
 113                 block_size = BLOCK_SIZE_1GB;
 114                 section = Addr / block_size;
 115                 ptr = &MMUTableL1 + section;
 116         }
 117         *ptr = (Addr & (~(block_size-1))) | attrib;
 118
 119         Xil_DCacheFlush();
 120
 121         if (EL3 == 1)
 122                 mtcptlbi(ALLE3);
 123         else if (EL1_NONSECURE == 1)
 124                 mtcptlbi(VMALLE1);
 125
 126         dsb(); /* ensure completion of the BP and TLB invalidation */
 127     isb(); /* synchronize context on this processor */
 128
 129 }