git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_A53_64-bit_UltraScale_MPSoC/RTOSDemo_A53_bsp/psu_cortexa53_0/libsrc/ttcps_v3_1/src/xttcps_hw.h

   1 /******************************************************************************
   2 *
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   4 *
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  28 * in advertising or otherwise to promote the sale, use or other dealings in
  29 * this Software without prior written authorization from Xilinx.
  30 *
  31 ******************************************************************************/
  32 /*****************************************************************************/
  33 /**
  34 *
  35 * @file xttcps_hw.h
  36 * @addtogroup ttcps_v3_0
  37 * @{
  38 *
  39 * This file defines the hardware interface to one of the three timer counters
  40 * in the Ps block.
  41 *
  42 *
  43 * <pre>
  44 * MODIFICATION HISTORY:
  45 *
  46 * Ver   Who    Date     Changes
  47 * ----- ------ -------- -------------------------------------------------
  48 * 1.00a drg/jz 01/21/10 First release
  49 * 3.00  kvn    02/13/15 Modified code for MISRA-C:2012 compliance.
  50 *
  51 * </pre>
  52 *
  53 ******************************************************************************/
  54
  55 #ifndef XTTCPS_HW_H             /* prevent circular inclusions */
  56 #define XTTCPS_HW_H             /* by using protection macros */
  57
  58 #ifdef __cplusplus
  59 extern "C" {
  60 #endif
  61
  62 /***************************** Include Files *********************************/
  63
  64 #include "xil_types.h"
  65 #include "xil_assert.h"
  66 #include "xil_io.h"
  67
  68 /************************** Constant Definitions *****************************/
  69
  70 /** @name Register Map
  71  *
  72  * Register offsets from the base address of the device.
  73  *
  74  * @{
  75  */
  76 #define XTTCPS_CLK_CNTRL_OFFSET         0x00000000U  /**< Clock Control Register */
  77 #define XTTCPS_CNT_CNTRL_OFFSET         0x0000000CU  /**< Counter Control Register*/
  78 #define XTTCPS_COUNT_VALUE_OFFSET       0x00000018U  /**< Current Counter Value */
  79 #define XTTCPS_INTERVAL_VAL_OFFSET      0x00000024U  /**< Interval Count Value */
  80 #define XTTCPS_MATCH_0_OFFSET           0x00000030U  /**< Match 1 value */
  81 #define XTTCPS_MATCH_1_OFFSET           0x0000003CU  /**< Match 2 value */
  82 #define XTTCPS_MATCH_2_OFFSET           0x00000048U  /**< Match 3 value */
  83 #define XTTCPS_ISR_OFFSET                       0x00000054U  /**< Interrupt Status Register */
  84 #define XTTCPS_IER_OFFSET                       0x00000060U  /**< Interrupt Enable Register */
  85 /* @} */
  86
  87 /** @name Clock Control Register
  88  * Clock Control Register definitions
  89  * @{
  90  */
  91 #define XTTCPS_CLK_CNTRL_PS_EN_MASK             0x00000001U  /**< Prescale enable */
  92 #define XTTCPS_CLK_CNTRL_PS_VAL_MASK    0x0000001EU  /**< Prescale value */
  93 #define XTTCPS_CLK_CNTRL_PS_VAL_SHIFT                    1U  /**< Prescale shift */
  94 #define XTTCPS_CLK_CNTRL_PS_DISABLE                             16U  /**< Prescale disable */
  95 #define XTTCPS_CLK_CNTRL_SRC_MASK               0x00000020U  /**< Clock source */
  96 #define XTTCPS_CLK_CNTRL_EXT_EDGE_MASK  0x00000040U  /**< External Clock edge */
  97 /* @} */
  98
  99 /** @name Counter Control Register
 100  * Counter Control Register definitions
 101  * @{
 102  */
 103 #define XTTCPS_CNT_CNTRL_DIS_MASK               0x00000001U /**< Disable the counter */
 104 #define XTTCPS_CNT_CNTRL_INT_MASK               0x00000002U /**< Interval mode */
 105 #define XTTCPS_CNT_CNTRL_DECR_MASK              0x00000004U /**< Decrement mode */
 106 #define XTTCPS_CNT_CNTRL_MATCH_MASK             0x00000008U /**< Match mode */
 107 #define XTTCPS_CNT_CNTRL_RST_MASK               0x00000010U /**< Reset counter */
 108 #define XTTCPS_CNT_CNTRL_EN_WAVE_MASK   0x00000020U /**< Enable waveform */
 109 #define XTTCPS_CNT_CNTRL_POL_WAVE_MASK  0x00000040U /**< Waveform polarity */
 110 #define XTTCPS_CNT_CNTRL_RESET_VALUE    0x00000021U /**< Reset value */
 111 /* @} */
 112
 113 /** @name Current Counter Value Register
 114  * Current Counter Value Register definitions
 115  * @{
 116  */
 117 #define XTTCPS_COUNT_VALUE_MASK         0x0000FFFFU /**< 16-bit counter value */
 118 /* @} */
 119
 120 /** @name Interval Value Register
 121  * Interval Value Register is the maximum value the counter will count up or
 122  * down to.
 123  * @{
 124  */
 125 #define XTTCPS_INTERVAL_VAL_MASK        0x0000FFFFU /**< 16-bit Interval value*/
 126 /* @} */
 127
 128 /** @name Match Registers
 129  * Definitions for Match registers, each timer counter has three match
 130  * registers.
 131  * @{
 132  */
 133 #define XTTCPS_MATCH_MASK               0x0000FFFFU /**< 16-bit Match value */
 134 #define XTTCPS_NUM_MATCH_REG                     3U /**< Num of Match reg */
 135 /* @} */
 136
 137 /** @name Interrupt Registers
 138  * Following register bit mask is for all interrupt registers.
 139  *
 140  * @{
 141  */
 142 #define XTTCPS_IXR_INTERVAL_MASK        0x00000001U  /**< Interval Interrupt */
 143 #define XTTCPS_IXR_MATCH_0_MASK         0x00000002U  /**< Match 1 Interrupt */
 144 #define XTTCPS_IXR_MATCH_1_MASK         0x00000004U  /**< Match 2 Interrupt */
 145 #define XTTCPS_IXR_MATCH_2_MASK         0x00000008U  /**< Match 3 Interrupt */
 146 #define XTTCPS_IXR_CNT_OVR_MASK         0x00000010U  /**< Counter Overflow */
 147 #define XTTCPS_IXR_ALL_MASK                     0x0000001FU  /**< All valid Interrupts */
 148 /* @} */
 149
 150
 151 /***************** Macros (Inline Functions) Definitions *********************/
 152
 153 /****************************************************************************/
 154 /**
 155 *
 156 * Read the given Timer Counter register.
 157 *
 158 * @param        BaseAddress is the base address of the timer counter device.
 159 * @param        RegOffset is the register offset to be read
 160 *
 161 * @return       The 32-bit value of the register
 162 *
 163 * @note         C-style signature:
 164 *               u32 XTtcPs_ReadReg(u32 BaseAddress, u32 RegOffset)
 165 *
 166 *****************************************************************************/
 167 #define XTtcPs_ReadReg(BaseAddress, RegOffset) \
 168     (Xil_In32((BaseAddress) + (u32)(RegOffset)))
 169
 170 /****************************************************************************/
 171 /**
 172 *
 173 * Write the given Timer Counter register.
 174 *
 175 * @param        BaseAddress is the base address of the timer counter device.
 176 * @param        RegOffset is the register offset to be written
 177 * @param        Data is the 32-bit value to write to the register
 178 *
 179 * @return       None.
 180 *
 181 * @note         C-style signature:
 182 *               void XTtcPs_WriteReg(XTtcPs BaseAddress, u32 RegOffset,
 183 *               u32 Data)
 184 *
 185 *****************************************************************************/
 186 #define XTtcPs_WriteReg(BaseAddress, RegOffset, Data) \
 187     (Xil_Out32((BaseAddress) + (u32)(RegOffset), (u32)(Data)))
 188
 189 /****************************************************************************/
 190 /**
 191 *
 192 * Calculate a match register offset using the Match Register index.
 193 *
 194 * @param        MatchIndex is the 0-2 value of the match register
 195 *
 196 * @return       MATCH_N_OFFSET.
 197 *
 198 * @note         C-style signature:
 199 *               u32 XTtcPs_Match_N_Offset(u8 MatchIndex)
 200 *
 201 *****************************************************************************/
 202 #define XTtcPs_Match_N_Offset(MatchIndex) \
 203                 ((u32)XTTCPS_MATCH_0_OFFSET + ((u32)(12U) * (u32)(MatchIndex)))
 204
 205 /************************** Function Prototypes ******************************/
 206
 207 /************************** Variable Definitions *****************************/
 208 #ifdef __cplusplus
 209 }
 210 #endif
 211 #endif /* end of protection macro */
 212 /** @} */