git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_A53_64-bit_UltraScale_MPSoC/RTOSDemo_A53_bsp/psu_cortexa53_0/libsrc/uartps_v3_1/src/xuartps_hw.c

   1 /******************************************************************************
   2 *
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   4 *
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  29 * this Software without prior written authorization from Xilinx.
  30 *
  31 ******************************************************************************/
  32 /****************************************************************************/
  33 /**
  34 *
  35 * @file xuartps_hw.c
  36 * @addtogroup uartps_v3_1
  37 * @{
  38 *
  39 *
  40 * <pre>
  41 * MODIFICATION HISTORY:
  42 *
  43 * Ver   Who    Date     Changes
  44 * ----- ------ -------- ----------------------------------------------
  45 * 1.00  drg/jz 01/12/10 First Release
  46 * 1.05a hk     08/22/13 Added reset function
  47 * 3.00  kvn    02/13/15 Modified code for MISRA-C:2012 compliance.
  48 * </pre>
  49 *
  50 *****************************************************************************/
  51
  52 /***************************** Include Files ********************************/
  53 #include "xuartps_hw.h"
  54
  55 /************************** Constant Definitions ****************************/
  56
  57
  58 /***************** Macros (Inline Functions) Definitions ********************/
  59
  60
  61 /************************** Function Prototypes ******************************/
  62
  63
  64 /************************** Variable Definitions *****************************/
  65
  66 /****************************************************************************/
  67 /**
  68 *
  69 * This function sends one byte using the device. This function operates in
  70 * polled mode and blocks until the data has been put into the TX FIFO register.
  71 *
  72 * @param        BaseAddress contains the base address of the device.
  73 * @param        Data contains the byte to be sent.
  74 *
  75 * @return       None.
  76 *
  77 * @note         None.
  78 *
  79 *****************************************************************************/
  80 void XUartPs_SendByte(u32 BaseAddress, u8 Data)
  81 {
  82         /* Wait until there is space in TX FIFO */
  83         while (XUartPs_IsTransmitFull(BaseAddress)) {
  84                 ;
  85         }
  86
  87         /* Write the byte into the TX FIFO */
  88         XUartPs_WriteReg(BaseAddress, XUARTPS_FIFO_OFFSET, (u32)Data);
  89 }
  90
  91 /****************************************************************************/
  92 /**
  93 *
  94 * This function receives a byte from the device. It operates in polled mode
  95 * and blocks until a byte has received.
  96 *
  97 * @param        BaseAddress contains the base address of the device.
  98 *
  99 * @return       The data byte received.
 100 *
 101 * @note         None.
 102 *
 103 *****************************************************************************/
 104 u8 XUartPs_RecvByte(u32 BaseAddress)
 105 {
 106         u32 RecievedByte;
 107         /* Wait until there is data */
 108         while (!XUartPs_IsReceiveData(BaseAddress)) {
 109                 ;
 110         }
 111         RecievedByte = XUartPs_ReadReg(BaseAddress, XUARTPS_FIFO_OFFSET);
 112         /* Return the byte received */
 113         return (u8)RecievedByte;
 114 }
 115
 116 /****************************************************************************/
 117 /**
 118 *
 119 * This function resets UART
 120 *
 121 * @param        BaseAddress contains the base address of the device.
 122 *
 123 * @return       None
 124 *
 125 * @note         None.
 126 *
 127 *****************************************************************************/
 128 void XUartPs_ResetHw(u32 BaseAddress)
 129 {
 130
 131         /* Disable interrupts */
 132         XUartPs_WriteReg(BaseAddress, XUARTPS_IDR_OFFSET, XUARTPS_IXR_MASK);
 133
 134         /* Disable receive and transmit */
 135         XUartPs_WriteReg(BaseAddress, XUARTPS_CR_OFFSET,
 136                                 ((u32)XUARTPS_CR_RX_DIS | (u32)XUARTPS_CR_TX_DIS));
 137
 138         /*
 139          * Software reset of receive and transmit
 140          * This clears the FIFO.
 141          */
 142         XUartPs_WriteReg(BaseAddress, XUARTPS_CR_OFFSET,
 143                                 ((u32)XUARTPS_CR_TXRST | (u32)XUARTPS_CR_RXRST));
 144
 145         /* Clear status flags - SW reset wont clear sticky flags. */
 146         XUartPs_WriteReg(BaseAddress, XUARTPS_ISR_OFFSET, XUARTPS_IXR_MASK);
 147
 148         /*
 149          * Mode register reset value : All zeroes
 150          * Normal mode, even parity, 1 stop bit
 151          */
 152         XUartPs_WriteReg(BaseAddress, XUARTPS_MR_OFFSET,
 153                                 XUARTPS_MR_CHMODE_NORM);
 154
 155         /* Rx and TX trigger register reset values */
 156         XUartPs_WriteReg(BaseAddress, XUARTPS_RXWM_OFFSET,
 157                                 XUARTPS_RXWM_RESET_VAL);
 158         XUartPs_WriteReg(BaseAddress, XUARTPS_TXWM_OFFSET,
 159                                 XUARTPS_TXWM_RESET_VAL);
 160
 161         /* Rx timeout disabled by default */
 162         XUartPs_WriteReg(BaseAddress, XUARTPS_RXTOUT_OFFSET,
 163                                 XUARTPS_RXTOUT_DISABLE);
 164
 165         /* Baud rate generator and dividor reset values */
 166         XUartPs_WriteReg(BaseAddress, XUARTPS_BAUDGEN_OFFSET,
 167                                 XUARTPS_BAUDGEN_RESET_VAL);
 168         XUartPs_WriteReg(BaseAddress, XUARTPS_BAUDDIV_OFFSET,
 169                                 XUARTPS_BAUDDIV_RESET_VAL);
 170
 171         /*
 172          * Control register reset value -
 173          * RX and TX are disable by default
 174          */
 175         XUartPs_WriteReg(BaseAddress, XUARTPS_CR_OFFSET,
 176                                 ((u32)XUARTPS_CR_RX_DIS | (u32)XUARTPS_CR_TX_DIS |
 177                                                 (u32)XUARTPS_CR_STOPBRK));
 178
 179 }
 180 /** @} */