git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_A53_64-bit_UltraScale_MPSoC/RTOSDemo_A53_bsp/psu_cortexa53_0/libsrc/uartps_v3_3/src/xuartps_hw.h

   1 /******************************************************************************
   2 *
   3 * Copyright (C) 2010 - 2015 Xilinx, Inc.  All rights reserved.
   4 *
   5 * Permission is hereby granted, free of charge, to any person obtaining a copy
   6 * of this software and associated documentation files (the "Software"), to deal
   7 * in the Software without restriction, including without limitation the rights
   8 * to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
   9 * copies of the Software, and to permit persons to whom the Software is
  10 * furnished to do so, subject to the following conditions:
  11 *
  12 * The above copyright notice and this permission notice shall be included in
  13 * all copies or substantial portions of the Software.
  14 *
  15 * Use of the Software is limited solely to applications:
  16 * (a) running on a Xilinx device, or
  17 * (b) that interact with a Xilinx device through a bus or interconnect.
  18 *
  19 * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  20 * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  21 * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL
  22 * XILINX  BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY,
  23 * WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF
  24 * OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  25 * SOFTWARE.
  26 *
  27 * Except as contained in this notice, the name of the Xilinx shall not be used
  28 * in advertising or otherwise to promote the sale, use or other dealings in
  29 * this Software without prior written authorization from Xilinx.
  30 *
  31 ******************************************************************************/
  32 /*****************************************************************************/
  33 /**
  34 *
  35 * @file xuartps_hw.h
  36 * @addtogroup uartps_v3_1
  37 * @{
  38 *
  39 * This header file contains the hardware interface of an XUartPs device.
  40 *
  41 * <pre>
  42 * MODIFICATION HISTORY:
  43 *
  44 * Ver   Who    Date     Changes
  45 * ----- ------ -------- ----------------------------------------------
  46 * 1.00  drg/jz 01/12/10 First Release
  47 * 1.03a sg     09/04/12 Added defines for XUARTPS_IXR_TOVR,  XUARTPS_IXR_TNFUL
  48 *                       and XUARTPS_IXR_TTRIG.
  49 *                       Modified the names of these defines
  50 *                       XUARTPS_MEDEMSR_DCDX to XUARTPS_MODEMSR_DDCD
  51 *                       XUARTPS_MEDEMSR_RIX to XUARTPS_MODEMSR_TERI
  52 *                       XUARTPS_MEDEMSR_DSRX to XUARTPS_MODEMSR_DDSR
  53 *                       XUARTPS_MEDEMSR_CTSX to XUARTPS_MODEMSR_DCTS
  54 * 1.05a hk     08/22/13 Added prototype for uart reset and related
  55 *                       constant definitions.
  56 * 3.00  kvn    02/13/15 Modified code for MISRA-C:2012 compliance.
  57 * 3.1   kvn    04/10/15 Modified code for latest RTL changes.
  58 *
  59 * </pre>
  60 *
  61 ******************************************************************************/
  62 #ifndef XUARTPS_HW_H            /* prevent circular inclusions */
  63 #define XUARTPS_HW_H            /* by using protection macros */
  64
  65 #ifdef __cplusplus
  66 extern "C" {
  67 #endif
  68
  69 /***************************** Include Files *********************************/
  70
  71 #include "xil_types.h"
  72 #include "xil_assert.h"
  73 #include "xil_io.h"
  74
  75 /************************** Constant Definitions *****************************/
  76
  77 /** @name Register Map
  78  *
  79  * Register offsets for the UART.
  80  * @{
  81  */
  82 #define XUARTPS_CR_OFFSET               0x0000U  /**< Control Register [8:0] */
  83 #define XUARTPS_MR_OFFSET               0x0004U  /**< Mode Register [9:0] */
  84 #define XUARTPS_IER_OFFSET              0x0008U  /**< Interrupt Enable [12:0] */
  85 #define XUARTPS_IDR_OFFSET              0x000CU  /**< Interrupt Disable [12:0] */
  86 #define XUARTPS_IMR_OFFSET              0x0010U  /**< Interrupt Mask [12:0] */
  87 #define XUARTPS_ISR_OFFSET              0x0014U  /**< Interrupt Status [12:0]*/
  88 #define XUARTPS_BAUDGEN_OFFSET  0x0018U  /**< Baud Rate Generator [15:0] */
  89 #define XUARTPS_RXTOUT_OFFSET   0x001CU  /**< RX Timeout [7:0] */
  90 #define XUARTPS_RXWM_OFFSET             0x0020U  /**< RX FIFO Trigger Level [5:0] */
  91 #define XUARTPS_MODEMCR_OFFSET  0x0024U  /**< Modem Control [5:0] */
  92 #define XUARTPS_MODEMSR_OFFSET  0x0028U  /**< Modem Status [8:0] */
  93 #define XUARTPS_SR_OFFSET               0x002CU  /**< Channel Status [14:0] */
  94 #define XUARTPS_FIFO_OFFSET             0x0030U  /**< FIFO [7:0] */
  95 #define XUARTPS_BAUDDIV_OFFSET  0x0034U  /**< Baud Rate Divider [7:0] */
  96 #define XUARTPS_FLOWDEL_OFFSET  0x0038U  /**< Flow Delay [5:0] */
  97 #define XUARTPS_TXWM_OFFSET             0x0044U  /**< TX FIFO Trigger Level [5:0] */
  98 #define XUARTPS_RXBS_OFFSET             0x0048U  /**< RX FIFO Byte Status [11:0] */
  99 /* @} */
 100
 101 /** @name Control Register
 102  *
 103  * The Control register (CR) controls the major functions of the device.
 104  *
 105  * Control Register Bit Definition
 106  */
 107
 108 #define XUARTPS_CR_STOPBRK      0x00000100U  /**< Stop transmission of break */
 109 #define XUARTPS_CR_STARTBRK     0x00000080U  /**< Set break */
 110 #define XUARTPS_CR_TORST        0x00000040U  /**< RX timeout counter restart */
 111 #define XUARTPS_CR_TX_DIS       0x00000020U  /**< TX disabled. */
 112 #define XUARTPS_CR_TX_EN        0x00000010U  /**< TX enabled */
 113 #define XUARTPS_CR_RX_DIS       0x00000008U  /**< RX disabled. */
 114 #define XUARTPS_CR_RX_EN        0x00000004U  /**< RX enabled */
 115 #define XUARTPS_CR_EN_DIS_MASK  0x0000003CU  /**< Enable/disable Mask */
 116 #define XUARTPS_CR_TXRST        0x00000002U  /**< TX logic reset */
 117 #define XUARTPS_CR_RXRST        0x00000001U  /**< RX logic reset */
 118 /* @}*/
 119
 120
 121 /** @name Mode Register
 122  *
 123  * The mode register (MR) defines the mode of transfer as well as the data
 124  * format. If this register is modified during transmission or reception,
 125  * data validity cannot be guaranteed.
 126  *
 127  * Mode Register Bit Definition
 128  * @{
 129  */
 130 #define XUARTPS_MR_CCLK                         0x00000400U /**< Input clock selection */
 131 #define XUARTPS_MR_CHMODE_R_LOOP        0x00000300U /**< Remote loopback mode */
 132 #define XUARTPS_MR_CHMODE_L_LOOP        0x00000200U /**< Local loopback mode */
 133 #define XUARTPS_MR_CHMODE_ECHO          0x00000100U /**< Auto echo mode */
 134 #define XUARTPS_MR_CHMODE_NORM          0x00000000U /**< Normal mode */
 135 #define XUARTPS_MR_CHMODE_SHIFT                         8U  /**< Mode shift */
 136 #define XUARTPS_MR_CHMODE_MASK          0x00000300U /**< Mode mask */
 137 #define XUARTPS_MR_STOPMODE_2_BIT       0x00000080U /**< 2 stop bits */
 138 #define XUARTPS_MR_STOPMODE_1_5_BIT     0x00000040U /**< 1.5 stop bits */
 139 #define XUARTPS_MR_STOPMODE_1_BIT       0x00000000U /**< 1 stop bit */
 140 #define XUARTPS_MR_STOPMODE_SHIFT                       6U  /**< Stop bits shift */
 141 #define XUARTPS_MR_STOPMODE_MASK        0x000000A0U /**< Stop bits mask */
 142 #define XUARTPS_MR_PARITY_NONE          0x00000020U /**< No parity mode */
 143 #define XUARTPS_MR_PARITY_MARK          0x00000018U /**< Mark parity mode */
 144 #define XUARTPS_MR_PARITY_SPACE         0x00000010U /**< Space parity mode */
 145 #define XUARTPS_MR_PARITY_ODD           0x00000008U /**< Odd parity mode */
 146 #define XUARTPS_MR_PARITY_EVEN          0x00000000U /**< Even parity mode */
 147 #define XUARTPS_MR_PARITY_SHIFT                         3U  /**< Parity setting shift */
 148 #define XUARTPS_MR_PARITY_MASK          0x00000038U /**< Parity mask */
 149 #define XUARTPS_MR_CHARLEN_6_BIT        0x00000006U /**< 6 bits data */
 150 #define XUARTPS_MR_CHARLEN_7_BIT        0x00000004U /**< 7 bits data */
 151 #define XUARTPS_MR_CHARLEN_8_BIT        0x00000000U /**< 8 bits data */
 152 #define XUARTPS_MR_CHARLEN_SHIFT                        1U  /**< Data Length shift */
 153 #define XUARTPS_MR_CHARLEN_MASK         0x00000006U /**< Data length mask */
 154 #define XUARTPS_MR_CLKSEL                       0x00000001U /**< Input clock selection */
 155 /* @} */
 156
 157
 158 /** @name Interrupt Registers
 159  *
 160  * Interrupt control logic uses the interrupt enable register (IER) and the
 161  * interrupt disable register (IDR) to set the value of the bits in the
 162  * interrupt mask register (IMR). The IMR determines whether to pass an
 163  * interrupt to the interrupt status register (ISR).
 164  * Writing a 1 to IER Enbables an interrupt, writing a 1 to IDR disables an
 165  * interrupt. IMR and ISR are read only, and IER and IDR are write only.
 166  * Reading either IER or IDR returns 0x00.
 167  *
 168  * All four registers have the same bit definitions.
 169  *
 170  * @{
 171  */
 172 #define XUARTPS_IXR_RBRK        0x00002000U /**< Rx FIFO break detect interrupt */
 173 #define XUARTPS_IXR_TOVR        0x00001000U /**< Tx FIFO Overflow interrupt */
 174 #define XUARTPS_IXR_TNFUL       0x00000800U /**< Tx FIFO Nearly Full interrupt */
 175 #define XUARTPS_IXR_TTRIG       0x00000400U /**< Tx Trig interrupt */
 176 #define XUARTPS_IXR_DMS         0x00000200U /**< Modem status change interrupt */
 177 #define XUARTPS_IXR_TOUT        0x00000100U /**< Timeout error interrupt */
 178 #define XUARTPS_IXR_PARITY      0x00000080U /**< Parity error interrupt */
 179 #define XUARTPS_IXR_FRAMING     0x00000040U /**< Framing error interrupt */
 180 #define XUARTPS_IXR_OVER        0x00000020U /**< Overrun error interrupt */
 181 #define XUARTPS_IXR_TXFULL      0x00000010U /**< TX FIFO full interrupt. */
 182 #define XUARTPS_IXR_TXEMPTY     0x00000008U /**< TX FIFO empty interrupt. */
 183 #define XUARTPS_IXR_RXFULL      0x00000004U /**< RX FIFO full interrupt. */
 184 #define XUARTPS_IXR_RXEMPTY     0x00000002U /**< RX FIFO empty interrupt. */
 185 #define XUARTPS_IXR_RXOVR       0x00000001U /**< RX FIFO trigger interrupt. */
 186 #define XUARTPS_IXR_MASK        0x00003FFFU /**< Valid bit mask */
 187 /* @} */
 188
 189
 190 /** @name Baud Rate Generator Register
 191  *
 192  * The baud rate generator control register (BRGR) is a 16 bit register that
 193  * controls the receiver bit sample clock and baud rate.
 194  * Valid values are 1 - 65535.
 195  *
 196  * Bit Sample Rate = CCLK / BRGR, where the CCLK is selected by the MR_CCLK bit
 197  * in the MR register.
 198  * @{
 199  */
 200 #define XUARTPS_BAUDGEN_DISABLE         0x00000000U /**< Disable clock */
 201 #define XUARTPS_BAUDGEN_MASK            0x0000FFFFU /**< Valid bits mask */
 202 #define XUARTPS_BAUDGEN_RESET_VAL       0x0000028BU /**< Reset value */
 203
 204 /** @name Baud Divisor Rate register
 205  *
 206  * The baud rate divider register (BDIV) controls how much the bit sample
 207  * rate is divided by. It sets the baud rate.
 208  * Valid values are 0x04 to 0xFF. Writing a value less than 4 will be ignored.
 209  *
 210  * Baud rate = CCLK / ((BAUDDIV + 1) x BRGR), where the CCLK is selected by
 211  * the MR_CCLK bit in the MR register.
 212  * @{
 213  */
 214 #define XUARTPS_BAUDDIV_MASK        0x000000FFU /**< 8 bit baud divider mask */
 215 #define XUARTPS_BAUDDIV_RESET_VAL   0x0000000FU /**< Reset value */
 216 /* @} */
 217
 218
 219 /** @name Receiver Timeout Register
 220  *
 221  * Use the receiver timeout register (RTR) to detect an idle condition on
 222  * the receiver data line.
 223  *
 224  * @{
 225  */
 226 #define XUARTPS_RXTOUT_DISABLE          0x00000000U  /**< Disable time out */
 227 #define XUARTPS_RXTOUT_MASK                     0x000000FFU  /**< Valid bits mask */
 228
 229 /** @name Receiver FIFO Trigger Level Register
 230  *
 231  * Use the Receiver FIFO Trigger Level Register (RTRIG) to set the value at
 232  * which the RX FIFO triggers an interrupt event.
 233  * @{
 234  */
 235
 236 #define XUARTPS_RXWM_DISABLE    0x00000000U  /**< Disable RX trigger interrupt */
 237 #define XUARTPS_RXWM_MASK               0x0000003FU  /**< Valid bits mask */
 238 #define XUARTPS_RXWM_RESET_VAL  0x00000020U  /**< Reset value */
 239 /* @} */
 240
 241 /** @name Transmit FIFO Trigger Level Register
 242  *
 243  * Use the Transmit FIFO Trigger Level Register (TTRIG) to set the value at
 244  * which the TX FIFO triggers an interrupt event.
 245  * @{
 246  */
 247
 248 #define XUARTPS_TXWM_MASK               0x0000003FU  /**< Valid bits mask */
 249 #define XUARTPS_TXWM_RESET_VAL  0x00000020U  /**< Reset value */
 250 /* @} */
 251
 252 /** @name Modem Control Register
 253  *
 254  * This register (MODEMCR) controls the interface with the modem or data set,
 255  * or a peripheral device emulating a modem.
 256  *
 257  * @{
 258  */
 259 #define XUARTPS_MODEMCR_FCM     0x00000010U  /**< Flow control mode */
 260 #define XUARTPS_MODEMCR_RTS     0x00000002U  /**< Request to send */
 261 #define XUARTPS_MODEMCR_DTR     0x00000001U  /**< Data terminal ready */
 262 /* @} */
 263
 264 /** @name Modem Status Register
 265  *
 266  * This register (MODEMSR) indicates the current state of the control lines
 267  * from a modem, or another peripheral device, to the CPU. In addition, four
 268  * bits of the modem status register provide change information. These bits
 269  * are set to a logic 1 whenever a control input from the modem changes state.
 270  *
 271  * Note: Whenever the DCTS, DDSR, TERI, or DDCD bit is set to logic 1, a modem
 272  * status interrupt is generated and this is reflected in the modem status
 273  * register.
 274  *
 275  * @{
 276  */
 277 #define XUARTPS_MODEMSR_FCMS    0x00000100U  /**< Flow control mode (FCMS) */
 278 #define XUARTPS_MODEMSR_DCD             0x00000080U  /**< Complement of DCD input */
 279 #define XUARTPS_MODEMSR_RI              0x00000040U  /**< Complement of RI input */
 280 #define XUARTPS_MODEMSR_DSR             0x00000020U  /**< Complement of DSR input */
 281 #define XUARTPS_MODEMSR_CTS             0x00000010U  /**< Complement of CTS input */
 282 #define XUARTPS_MODEMSR_DDCD    0x00000008U  /**< Delta DCD indicator */
 283 #define XUARTPS_MODEMSR_TERI  0x00000004U  /**< Trailing Edge Ring Indicator */
 284 #define XUARTPS_MODEMSR_DDSR    0x00000002U  /**< Change of DSR */
 285 #define XUARTPS_MODEMSR_DCTS    0x00000001U  /**< Change of CTS */
 286 /* @} */
 287
 288 /** @name Channel Status Register
 289  *
 290  * The channel status register (CSR) is provided to enable the control logic
 291  * to monitor the status of bits in the channel interrupt status register,
 292  * even if these are masked out by the interrupt mask register.
 293  *
 294  * @{
 295  */
 296 #define XUARTPS_SR_TNFUL        0x00004000U /**< TX FIFO Nearly Full Status */
 297 #define XUARTPS_SR_TTRIG        0x00002000U /**< TX FIFO Trigger Status */
 298 #define XUARTPS_SR_FLOWDEL      0x00001000U /**< RX FIFO fill over flow delay */
 299 #define XUARTPS_SR_TACTIVE      0x00000800U /**< TX active */
 300 #define XUARTPS_SR_RACTIVE      0x00000400U /**< RX active */
 301 #define XUARTPS_SR_TXFULL       0x00000010U /**< TX FIFO full */
 302 #define XUARTPS_SR_TXEMPTY      0x00000008U /**< TX FIFO empty */
 303 #define XUARTPS_SR_RXFULL       0x00000004U /**< RX FIFO full */
 304 #define XUARTPS_SR_RXEMPTY      0x00000002U /**< RX FIFO empty */
 305 #define XUARTPS_SR_RXOVR        0x00000001U /**< RX FIFO fill over trigger */
 306 /* @} */
 307
 308 /** @name Flow Delay Register
 309  *
 310  * Operation of the flow delay register (FLOWDEL) is very similar to the
 311  * receive FIFO trigger register. An internal trigger signal activates when the
 312  * FIFO is filled to the level set by this register. This trigger will not
 313  * cause an interrupt, although it can be read through the channel status
 314  * register. In hardware flow control mode, RTS is deactivated when the trigger
 315  * becomes active. RTS only resets when the FIFO level is four less than the
 316  * level of the flow delay trigger and the flow delay trigger is not activated.
 317  * A value less than 4 disables the flow delay.
 318  * @{
 319  */
 320 #define XUARTPS_FLOWDEL_MASK    XUARTPS_RXWM_MASK       /**< Valid bit mask */
 321 /* @} */
 322
 323 /** @name Receiver FIFO Byte Status Register
 324  *
 325  * The Receiver FIFO Status register is used to have a continuous
 326  * monitoring of the raw unmasked byte status information. The register
 327  * contains frame, parity and break status information for the top
 328  * four bytes in the RX FIFO.
 329  *
 330  * Receiver FIFO Byte Status Register Bit Definition
 331  * @{
 332  */
 333 #define XUARTPS_RXBS_BYTE3_BRKE         0x00000800U /**< Byte3 Break Error */
 334 #define XUARTPS_RXBS_BYTE3_FRME         0x00000400U /**< Byte3 Frame Error */
 335 #define XUARTPS_RXBS_BYTE3_PARE         0x00000200U /**< Byte3 Parity Error */
 336 #define XUARTPS_RXBS_BYTE2_BRKE         0x00000100U /**< Byte2 Break Error */
 337 #define XUARTPS_RXBS_BYTE2_FRME         0x00000080U /**< Byte2 Frame Error */
 338 #define XUARTPS_RXBS_BYTE2_PARE         0x00000040U /**< Byte2 Parity Error */
 339 #define XUARTPS_RXBS_BYTE1_BRKE         0x00000020U /**< Byte1 Break Error */
 340 #define XUARTPS_RXBS_BYTE1_FRME         0x00000010U /**< Byte1 Frame Error */
 341 #define XUARTPS_RXBS_BYTE1_PARE         0x00000008U /**< Byte1 Parity Error */
 342 #define XUARTPS_RXBS_BYTE0_BRKE         0x00000004U /**< Byte0 Break Error */
 343 #define XUARTPS_RXBS_BYTE0_FRME         0x00000002U /**< Byte0 Frame Error */
 344 #define XUARTPS_RXBS_BYTE0_PARE         0x00000001U /**< Byte0 Parity Error */
 345 #define XUARTPS_RXBS_MASK               0x00000007U /**< 3 bit RX byte status mask */
 346 /* @} */
 347
 348
 349 /*
 350  * Defines for backwards compatabilty, will be removed
 351  * in the next version of the driver
 352  */
 353 #define XUARTPS_MEDEMSR_DCDX  XUARTPS_MODEMSR_DDCD
 354 #define XUARTPS_MEDEMSR_RIX   XUARTPS_MODEMSR_TERI
 355 #define XUARTPS_MEDEMSR_DSRX  XUARTPS_MODEMSR_DDSR
 356 #define XUARTPS_MEDEMSR_CTSX  XUARTPS_MODEMSR_DCTS
 357
 358
 359
 360 /**************************** Type Definitions *******************************/
 361
 362
 363 /***************** Macros (Inline Functions) Definitions *********************/
 364
 365 /****************************************************************************/
 366 /**
 367 * Read a UART register.
 368 *
 369 * @param        BaseAddress contains the base address of the device.
 370 * @param        RegOffset contains the offset from the base address of the
 371 *               device.
 372 *
 373 * @return       The value read from the register.
 374 *
 375 * @note         C-Style signature:
 376 *               u32 XUartPs_ReadReg(u32 BaseAddress, int RegOffset)
 377 *
 378 ******************************************************************************/
 379 #define XUartPs_ReadReg(BaseAddress, RegOffset) \
 380         Xil_In32((BaseAddress) + (u32)(RegOffset))
 381
 382 /***************************************************************************/
 383 /**
 384 * Write a UART register.
 385 *
 386 * @param        BaseAddress contains the base address of the device.
 387 * @param        RegOffset contains the offset from the base address of the
 388 *               device.
 389 * @param        RegisterValue is the value to be written to the register.
 390 *
 391 * @return       None.
 392 *
 393 * @note         C-Style signature:
 394 *               void XUartPs_WriteReg(u32 BaseAddress, int RegOffset,
 395 *                                                  u16 RegisterValue)
 396 *
 397 ******************************************************************************/
 398 #define XUartPs_WriteReg(BaseAddress, RegOffset, RegisterValue) \
 399         Xil_Out32((BaseAddress) + (u32)(RegOffset), (u32)(RegisterValue))
 400
 401 /****************************************************************************/
 402 /**
 403 * Determine if there is receive data in the receiver and/or FIFO.
 404 *
 405 * @param        BaseAddress contains the base address of the device.
 406 *
 407 * @return       TRUE if there is receive data, FALSE otherwise.
 408 *
 409 * @note         C-Style signature:
 410 *               u32 XUartPs_IsReceiveData(u32 BaseAddress)
 411 *
 412 ******************************************************************************/
 413 #define XUartPs_IsReceiveData(BaseAddress)                       \
 414         !((Xil_In32((BaseAddress) + XUARTPS_SR_OFFSET) &        \
 415         (u32)XUARTPS_SR_RXEMPTY) == (u32)XUARTPS_SR_RXEMPTY)
 416
 417 /****************************************************************************/
 418 /**
 419 * Determine if a byte of data can be sent with the transmitter.
 420 *
 421 * @param        BaseAddress contains the base address of the device.
 422 *
 423 * @return       TRUE if the TX FIFO is full, FALSE if a byte can be put in the
 424 *               FIFO.
 425 *
 426 * @note         C-Style signature:
 427 *               u32 XUartPs_IsTransmitFull(u32 BaseAddress)
 428 *
 429 ******************************************************************************/
 430 #define XUartPs_IsTransmitFull(BaseAddress)                      \
 431         ((Xil_In32((BaseAddress) + XUARTPS_SR_OFFSET) &         \
 432          (u32)XUARTPS_SR_TXFULL) == (u32)XUARTPS_SR_TXFULL)
 433
 434 /************************** Function Prototypes ******************************/
 435
 436 void XUartPs_SendByte(u32 BaseAddress, u8 Data);
 437
 438 u8 XUartPs_RecvByte(u32 BaseAddress);
 439
 440 void XUartPs_ResetHw(u32 BaseAddress);
 441
 442 /************************** Variable Definitions *****************************/
 443
 444 #ifdef __cplusplus
 445 }
 446 #endif
 447
 448 #endif /* end of protection macro */
 449 /** @} */