git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_A5_SAMA5D3x_Xplained_IAR/AtmelFiles/libchip_sama5d3x/include/instance/instance_adc.h

   1 /* ----------------------------------------------------------------------------\r
   2  *         SAM Software Package License\r
   3  * ----------------------------------------------------------------------------\r
   4  * Copyright (c) 2012, Atmel Corporation\r
   5  *\r
   6  * All rights reserved.\r
   7  *\r
   8  * Redistribution and use in source and binary forms, with or without\r
   9  * modification, are permitted provided that the following condition is met:\r
  10  *\r
  11  * - Redistributions of source code must retain the above copyright notice,\r
  12  * this list of conditions and the disclaimer below.\r
  13  *\r
  14  * Atmel's name may not be used to endorse or promote products derived from\r
  15  * this software without specific prior written permission.\r
  16  *\r
  17  * DISCLAIMER: THIS SOFTWARE IS PROVIDED BY ATMEL "AS IS" AND ANY EXPRESS OR\r
  18  * IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF\r
  19  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT ARE\r
  20  * DISCLAIMED. IN NO EVENT SHALL ATMEL BE LIABLE FOR ANY DIRECT, INDIRECT,\r
  21  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT\r
  22  * LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA,\r
  23  * OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF\r
  24  * LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING\r
  25  * NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE,\r
  26  * EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.\r
  27  * ----------------------------------------------------------------------------\r
  28  */\r
  29 \r
  30 #ifndef _SAMA5_ADC_INSTANCE_\r
  31 #define _SAMA5_ADC_INSTANCE_\r
  32 \r
  33 /* ========== Register definition for ADC peripheral ========== */\r
  34 #if (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))\r
  35 #define REG_ADC_CR               (0xF8018000U) /**< \brief (ADC) Control Register */\r
  36 #define REG_ADC_MR               (0xF8018004U) /**< \brief (ADC) Mode Register */\r
  37 #define REG_ADC_SEQR1            (0xF8018008U) /**< \brief (ADC) Channel Sequence Register 1 */\r
  38 #define REG_ADC_SEQR2            (0xF801800CU) /**< \brief (ADC) Channel Sequence Register 2 */\r
  39 #define REG_ADC_CHER             (0xF8018010U) /**< \brief (ADC) Channel Enable Register */\r
  40 #define REG_ADC_CHDR             (0xF8018014U) /**< \brief (ADC) Channel Disable Register */\r
  41 #define REG_ADC_CHSR             (0xF8018018U) /**< \brief (ADC) Channel Status Register */\r
  42 #define REG_ADC_LCDR             (0xF8018020U) /**< \brief (ADC) Last Converted Data Register */\r
  43 #define REG_ADC_IER              (0xF8018024U) /**< \brief (ADC) Interrupt Enable Register */\r
  44 #define REG_ADC_IDR              (0xF8018028U) /**< \brief (ADC) Interrupt Disable Register */\r
  45 #define REG_ADC_IMR              (0xF801802CU) /**< \brief (ADC) Interrupt Mask Register */\r
  46 #define REG_ADC_ISR              (0xF8018030U) /**< \brief (ADC) Interrupt Status Register */\r
  47 #define REG_ADC_OVER             (0xF801803CU) /**< \brief (ADC) Overrun Status Register */\r
  48 #define REG_ADC_EMR              (0xF8018040U) /**< \brief (ADC) Extended Mode Register */\r
  49 #define REG_ADC_CWR              (0xF8018044U) /**< \brief (ADC) Compare Window Register */\r
  50 #define REG_ADC_CGR              (0xF8018048U) /**< \brief (ADC) Channel Gain Register */\r
  51 #define REG_ADC_COR              (0xF801804CU) /**< \brief (ADC) Channel Offset Register */\r
  52 #define REG_ADC_CDR              (0xF8018050U) /**< \brief (ADC) Channel Data Register */\r
  53 #define REG_ADC_ACR              (0xF8018094U) /**< \brief (ADC) Analog Control Register */\r
  54 #define REG_ADC_TSMR             (0xF80180B0U) /**< \brief (ADC) Touchscreen Mode Register */\r
  55 #define REG_ADC_XPOSR            (0xF80180B4U) /**< \brief (ADC) Touchscreen X Position Register */\r
  56 #define REG_ADC_YPOSR            (0xF80180B8U) /**< \brief (ADC) Touchscreen Y Position Register */\r
  57 #define REG_ADC_PRESSR           (0xF80180BCU) /**< \brief (ADC) Touchscreen Pressure Register */\r
  58 #define REG_ADC_TRGR             (0xF80180C0U) /**< \brief (ADC) Trigger Register */\r
  59 #define REG_ADC_WPMR             (0xF80180E4U) /**< \brief (ADC) Write Protect Mode Register */\r
  60 #define REG_ADC_WPSR             (0xF80180E8U) /**< \brief (ADC) Write Protect Status Register */\r
  61 #else\r
  62 #define REG_ADC_CR      (*(WoReg*)0xF8018000U) /**< \brief (ADC) Control Register */\r
  63 #define REG_ADC_MR      (*(RwReg*)0xF8018004U) /**< \brief (ADC) Mode Register */\r
  64 #define REG_ADC_SEQR1   (*(RwReg*)0xF8018008U) /**< \brief (ADC) Channel Sequence Register 1 */\r
  65 #define REG_ADC_SEQR2   (*(RwReg*)0xF801800CU) /**< \brief (ADC) Channel Sequence Register 2 */\r
  66 #define REG_ADC_CHER    (*(WoReg*)0xF8018010U) /**< \brief (ADC) Channel Enable Register */\r
  67 #define REG_ADC_CHDR    (*(WoReg*)0xF8018014U) /**< \brief (ADC) Channel Disable Register */\r
  68 #define REG_ADC_CHSR    (*(RoReg*)0xF8018018U) /**< \brief (ADC) Channel Status Register */\r
  69 #define REG_ADC_LCDR    (*(RoReg*)0xF8018020U) /**< \brief (ADC) Last Converted Data Register */\r
  70 #define REG_ADC_IER     (*(WoReg*)0xF8018024U) /**< \brief (ADC) Interrupt Enable Register */\r
  71 #define REG_ADC_IDR     (*(WoReg*)0xF8018028U) /**< \brief (ADC) Interrupt Disable Register */\r
  72 #define REG_ADC_IMR     (*(RoReg*)0xF801802CU) /**< \brief (ADC) Interrupt Mask Register */\r
  73 #define REG_ADC_ISR     (*(RoReg*)0xF8018030U) /**< \brief (ADC) Interrupt Status Register */\r
  74 #define REG_ADC_OVER    (*(RoReg*)0xF801803CU) /**< \brief (ADC) Overrun Status Register */\r
  75 #define REG_ADC_EMR     (*(RwReg*)0xF8018040U) /**< \brief (ADC) Extended Mode Register */\r
  76 #define REG_ADC_CWR     (*(RwReg*)0xF8018044U) /**< \brief (ADC) Compare Window Register */\r
  77 #define REG_ADC_CGR     (*(RwReg*)0xF8018048U) /**< \brief (ADC) Channel Gain Register */\r
  78 #define REG_ADC_COR     (*(RwReg*)0xF801804CU) /**< \brief (ADC) Channel Offset Register */\r
  79 #define REG_ADC_CDR     (*(RoReg*)0xF8018050U) /**< \brief (ADC) Channel Data Register */\r
  80 #define REG_ADC_ACR     (*(RwReg*)0xF8018094U) /**< \brief (ADC) Analog Control Register */\r
  81 #define REG_ADC_TSMR    (*(RwReg*)0xF80180B0U) /**< \brief (ADC) Touchscreen Mode Register */\r
  82 #define REG_ADC_XPOSR   (*(RoReg*)0xF80180B4U) /**< \brief (ADC) Touchscreen X Position Register */\r
  83 #define REG_ADC_YPOSR   (*(RoReg*)0xF80180B8U) /**< \brief (ADC) Touchscreen Y Position Register */\r
  84 #define REG_ADC_PRESSR  (*(RoReg*)0xF80180BCU) /**< \brief (ADC) Touchscreen Pressure Register */\r
  85 #define REG_ADC_TRGR    (*(RwReg*)0xF80180C0U) /**< \brief (ADC) Trigger Register */\r
  86 #define REG_ADC_WPMR    (*(RwReg*)0xF80180E4U) /**< \brief (ADC) Write Protect Mode Register */\r
  87 #define REG_ADC_WPSR    (*(RoReg*)0xF80180E8U) /**< \brief (ADC) Write Protect Status Register */\r
  88 #endif /* (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */\r
  89 \r
  90 #endif /* _SAMA5_ADC_INSTANCE_ */\r