git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_A5_SAMA5D3x_Xplained_IAR/AtmelFiles/libchip_sama5d3x/include/instance/instance_pioc.h

   1 /* ----------------------------------------------------------------------------\r
   2  *         SAM Software Package License\r
   3  * ----------------------------------------------------------------------------\r
   4  * Copyright (c) 2012, Atmel Corporation\r
   5  *\r
   6  * All rights reserved.\r
   7  *\r
   8  * Redistribution and use in source and binary forms, with or without\r
   9  * modification, are permitted provided that the following condition is met:\r
  10  *\r
  11  * - Redistributions of source code must retain the above copyright notice,\r
  12  * this list of conditions and the disclaimer below.\r
  13  *\r
  14  * Atmel's name may not be used to endorse or promote products derived from\r
  15  * this software without specific prior written permission.\r
  16  *\r
  17  * DISCLAIMER: THIS SOFTWARE IS PROVIDED BY ATMEL "AS IS" AND ANY EXPRESS OR\r
  18  * IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF\r
  19  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT ARE\r
  20  * DISCLAIMED. IN NO EVENT SHALL ATMEL BE LIABLE FOR ANY DIRECT, INDIRECT,\r
  21  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT\r
  22  * LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA,\r
  23  * OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF\r
  24  * LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING\r
  25  * NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE,\r
  26  * EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.\r
  27  * ----------------------------------------------------------------------------\r
  28  */\r
  29 \r
  30 #ifndef _SAMA5_PIOC_INSTANCE_\r
  31 #define _SAMA5_PIOC_INSTANCE_\r
  32 \r
  33 /* ========== Register definition for PIOC peripheral ========== */\r
  34 #if (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))\r
  35 #define REG_PIOC_PER                (0xFFFFF600U) /**< \brief (PIOC) PIO Enable Register */\r
  36 #define REG_PIOC_PDR                (0xFFFFF604U) /**< \brief (PIOC) PIO Disable Register */\r
  37 #define REG_PIOC_PSR                (0xFFFFF608U) /**< \brief (PIOC) PIO Status Register */\r
  38 #define REG_PIOC_OER                (0xFFFFF610U) /**< \brief (PIOC) Output Enable Register */\r
  39 #define REG_PIOC_ODR                (0xFFFFF614U) /**< \brief (PIOC) Output Disable Register */\r
  40 #define REG_PIOC_OSR                (0xFFFFF618U) /**< \brief (PIOC) Output Status Register */\r
  41 #define REG_PIOC_IFER               (0xFFFFF620U) /**< \brief (PIOC) Glitch Input Filter Enable Register */\r
  42 #define REG_PIOC_IFDR               (0xFFFFF624U) /**< \brief (PIOC) Glitch Input Filter Disable Register */\r
  43 #define REG_PIOC_IFSR               (0xFFFFF628U) /**< \brief (PIOC) Glitch Input Filter Status Register */\r
  44 #define REG_PIOC_SODR               (0xFFFFF630U) /**< \brief (PIOC) Set Output Data Register */\r
  45 #define REG_PIOC_CODR               (0xFFFFF634U) /**< \brief (PIOC) Clear Output Data Register */\r
  46 #define REG_PIOC_ODSR               (0xFFFFF638U) /**< \brief (PIOC) Output Data Status Register */\r
  47 #define REG_PIOC_PDSR               (0xFFFFF63CU) /**< \brief (PIOC) Pin Data Status Register */\r
  48 #define REG_PIOC_IER                (0xFFFFF640U) /**< \brief (PIOC) Interrupt Enable Register */\r
  49 #define REG_PIOC_IDR                (0xFFFFF644U) /**< \brief (PIOC) Interrupt Disable Register */\r
  50 #define REG_PIOC_IMR                (0xFFFFF648U) /**< \brief (PIOC) Interrupt Mask Register */\r
  51 #define REG_PIOC_ISR                (0xFFFFF64CU) /**< \brief (PIOC) Interrupt Status Register */\r
  52 #define REG_PIOC_MDER               (0xFFFFF650U) /**< \brief (PIOC) Multi-driver Enable Register */\r
  53 #define REG_PIOC_MDDR               (0xFFFFF654U) /**< \brief (PIOC) Multi-driver Disable Register */\r
  54 #define REG_PIOC_MDSR               (0xFFFFF658U) /**< \brief (PIOC) Multi-driver Status Register */\r
  55 #define REG_PIOC_PUDR               (0xFFFFF660U) /**< \brief (PIOC) Pull-up Disable Register */\r
  56 #define REG_PIOC_PUER               (0xFFFFF664U) /**< \brief (PIOC) Pull-up Enable Register */\r
  57 #define REG_PIOC_PUSR               (0xFFFFF668U) /**< \brief (PIOC) Pad Pull-up Status Register */\r
  58 #define REG_PIOC_ABCDSR             (0xFFFFF670U) /**< \brief (PIOC) Peripheral Select Register */\r
  59 #define REG_PIOC_IFSCDR             (0xFFFFF680U) /**< \brief (PIOC) Input Filter Slow Clock Disable Register */\r
  60 #define REG_PIOC_IFSCER             (0xFFFFF684U) /**< \brief (PIOC) Input Filter Slow Clock Enable Register */\r
  61 #define REG_PIOC_IFSCSR             (0xFFFFF688U) /**< \brief (PIOC) Input Filter Slow Clock Status Register */\r
  62 #define REG_PIOC_SCDR               (0xFFFFF68CU) /**< \brief (PIOC) Slow Clock Divider Debouncing Register */\r
  63 #define REG_PIOC_PPDDR              (0xFFFFF690U) /**< \brief (PIOC) Pad Pull-down Disable Register */\r
  64 #define REG_PIOC_PPDER              (0xFFFFF694U) /**< \brief (PIOC) Pad Pull-down Enable Register */\r
  65 #define REG_PIOC_PPDSR              (0xFFFFF698U) /**< \brief (PIOC) Pad Pull-down Status Register */\r
  66 #define REG_PIOC_OWER               (0xFFFFF6A0U) /**< \brief (PIOC) Output Write Enable */\r
  67 #define REG_PIOC_OWDR               (0xFFFFF6A4U) /**< \brief (PIOC) Output Write Disable */\r
  68 #define REG_PIOC_OWSR               (0xFFFFF6A8U) /**< \brief (PIOC) Output Write Status Register */\r
  69 #define REG_PIOC_AIMER              (0xFFFFF6B0U) /**< \brief (PIOC) Additional Interrupt Modes Enable Register */\r
  70 #define REG_PIOC_AIMDR              (0xFFFFF6B4U) /**< \brief (PIOC) Additional Interrupt Modes Disables Register */\r
  71 #define REG_PIOC_AIMMR              (0xFFFFF6B8U) /**< \brief (PIOC) Additional Interrupt Modes Mask Register */\r
  72 #define REG_PIOC_ESR                (0xFFFFF6C0U) /**< \brief (PIOC) Edge Select Register */\r
  73 #define REG_PIOC_LSR                (0xFFFFF6C4U) /**< \brief (PIOC) Level Select Register */\r
  74 #define REG_PIOC_ELSR               (0xFFFFF6C8U) /**< \brief (PIOC) Edge/Level Status Register */\r
  75 #define REG_PIOC_FELLSR             (0xFFFFF6D0U) /**< \brief (PIOC) Falling Edge/Low Level Select Register */\r
  76 #define REG_PIOC_REHLSR             (0xFFFFF6D4U) /**< \brief (PIOC) Rising Edge/ High Level Select Register */\r
  77 #define REG_PIOC_FRLHSR             (0xFFFFF6D8U) /**< \brief (PIOC) Fall/Rise - Low/High Status Register */\r
  78 #define REG_PIOC_LOCKSR             (0xFFFFF6E0U) /**< \brief (PIOC) Lock Status */\r
  79 #define REG_PIOC_WPMR               (0xFFFFF6E4U) /**< \brief (PIOC) Write Protect Mode Register */\r
  80 #define REG_PIOC_WPSR               (0xFFFFF6E8U) /**< \brief (PIOC) Write Protect Status Register */\r
  81 #define REG_PIOC_SCHMITT            (0xFFFFF700U) /**< \brief (PIOC) Schmitt Trigger Register */\r
  82 #define REG_PIOC_DRIVER1            (0xFFFFF718U) /**< \brief (PIOC) I/O Drive Register 1 */\r
  83 #define REG_PIOC_DRIVER2            (0xFFFFF71CU) /**< \brief (PIOC) I/O Drive Register 2 */\r
  84 #else\r
  85 #define REG_PIOC_PER       (*(WoReg*)0xFFFFF600U) /**< \brief (PIOC) PIO Enable Register */\r
  86 #define REG_PIOC_PDR       (*(WoReg*)0xFFFFF604U) /**< \brief (PIOC) PIO Disable Register */\r
  87 #define REG_PIOC_PSR       (*(RoReg*)0xFFFFF608U) /**< \brief (PIOC) PIO Status Register */\r
  88 #define REG_PIOC_OER       (*(WoReg*)0xFFFFF610U) /**< \brief (PIOC) Output Enable Register */\r
  89 #define REG_PIOC_ODR       (*(WoReg*)0xFFFFF614U) /**< \brief (PIOC) Output Disable Register */\r
  90 #define REG_PIOC_OSR       (*(RoReg*)0xFFFFF618U) /**< \brief (PIOC) Output Status Register */\r
  91 #define REG_PIOC_IFER      (*(WoReg*)0xFFFFF620U) /**< \brief (PIOC) Glitch Input Filter Enable Register */\r
  92 #define REG_PIOC_IFDR      (*(WoReg*)0xFFFFF624U) /**< \brief (PIOC) Glitch Input Filter Disable Register */\r
  93 #define REG_PIOC_IFSR      (*(RoReg*)0xFFFFF628U) /**< \brief (PIOC) Glitch Input Filter Status Register */\r
  94 #define REG_PIOC_SODR      (*(WoReg*)0xFFFFF630U) /**< \brief (PIOC) Set Output Data Register */\r
  95 #define REG_PIOC_CODR      (*(WoReg*)0xFFFFF634U) /**< \brief (PIOC) Clear Output Data Register */\r
  96 #define REG_PIOC_ODSR      (*(RwReg*)0xFFFFF638U) /**< \brief (PIOC) Output Data Status Register */\r
  97 #define REG_PIOC_PDSR      (*(RoReg*)0xFFFFF63CU) /**< \brief (PIOC) Pin Data Status Register */\r
  98 #define REG_PIOC_IER       (*(WoReg*)0xFFFFF640U) /**< \brief (PIOC) Interrupt Enable Register */\r
  99 #define REG_PIOC_IDR       (*(WoReg*)0xFFFFF644U) /**< \brief (PIOC) Interrupt Disable Register */\r
 100 #define REG_PIOC_IMR       (*(RoReg*)0xFFFFF648U) /**< \brief (PIOC) Interrupt Mask Register */\r
 101 #define REG_PIOC_ISR       (*(RoReg*)0xFFFFF64CU) /**< \brief (PIOC) Interrupt Status Register */\r
 102 #define REG_PIOC_MDER      (*(WoReg*)0xFFFFF650U) /**< \brief (PIOC) Multi-driver Enable Register */\r
 103 #define REG_PIOC_MDDR      (*(WoReg*)0xFFFFF654U) /**< \brief (PIOC) Multi-driver Disable Register */\r
 104 #define REG_PIOC_MDSR      (*(RoReg*)0xFFFFF658U) /**< \brief (PIOC) Multi-driver Status Register */\r
 105 #define REG_PIOC_PUDR      (*(WoReg*)0xFFFFF660U) /**< \brief (PIOC) Pull-up Disable Register */\r
 106 #define REG_PIOC_PUER      (*(WoReg*)0xFFFFF664U) /**< \brief (PIOC) Pull-up Enable Register */\r
 107 #define REG_PIOC_PUSR      (*(RoReg*)0xFFFFF668U) /**< \brief (PIOC) Pad Pull-up Status Register */\r
 108 #define REG_PIOC_ABCDSR    (*(RwReg*)0xFFFFF670U) /**< \brief (PIOC) Peripheral Select Register */\r
 109 #define REG_PIOC_IFSCDR    (*(WoReg*)0xFFFFF680U) /**< \brief (PIOC) Input Filter Slow Clock Disable Register */\r
 110 #define REG_PIOC_IFSCER    (*(WoReg*)0xFFFFF684U) /**< \brief (PIOC) Input Filter Slow Clock Enable Register */\r
 111 #define REG_PIOC_IFSCSR    (*(RoReg*)0xFFFFF688U) /**< \brief (PIOC) Input Filter Slow Clock Status Register */\r
 112 #define REG_PIOC_SCDR      (*(RwReg*)0xFFFFF68CU) /**< \brief (PIOC) Slow Clock Divider Debouncing Register */\r
 113 #define REG_PIOC_PPDDR     (*(WoReg*)0xFFFFF690U) /**< \brief (PIOC) Pad Pull-down Disable Register */\r
 114 #define REG_PIOC_PPDER     (*(WoReg*)0xFFFFF694U) /**< \brief (PIOC) Pad Pull-down Enable Register */\r
 115 #define REG_PIOC_PPDSR     (*(RoReg*)0xFFFFF698U) /**< \brief (PIOC) Pad Pull-down Status Register */\r
 116 #define REG_PIOC_OWER      (*(WoReg*)0xFFFFF6A0U) /**< \brief (PIOC) Output Write Enable */\r
 117 #define REG_PIOC_OWDR      (*(WoReg*)0xFFFFF6A4U) /**< \brief (PIOC) Output Write Disable */\r
 118 #define REG_PIOC_OWSR      (*(RoReg*)0xFFFFF6A8U) /**< \brief (PIOC) Output Write Status Register */\r
 119 #define REG_PIOC_AIMER     (*(WoReg*)0xFFFFF6B0U) /**< \brief (PIOC) Additional Interrupt Modes Enable Register */\r
 120 #define REG_PIOC_AIMDR     (*(WoReg*)0xFFFFF6B4U) /**< \brief (PIOC) Additional Interrupt Modes Disables Register */\r
 121 #define REG_PIOC_AIMMR     (*(RoReg*)0xFFFFF6B8U) /**< \brief (PIOC) Additional Interrupt Modes Mask Register */\r
 122 #define REG_PIOC_ESR       (*(WoReg*)0xFFFFF6C0U) /**< \brief (PIOC) Edge Select Register */\r
 123 #define REG_PIOC_LSR       (*(WoReg*)0xFFFFF6C4U) /**< \brief (PIOC) Level Select Register */\r
 124 #define REG_PIOC_ELSR      (*(RoReg*)0xFFFFF6C8U) /**< \brief (PIOC) Edge/Level Status Register */\r
 125 #define REG_PIOC_FELLSR    (*(WoReg*)0xFFFFF6D0U) /**< \brief (PIOC) Falling Edge/Low Level Select Register */\r
 126 #define REG_PIOC_REHLSR    (*(WoReg*)0xFFFFF6D4U) /**< \brief (PIOC) Rising Edge/ High Level Select Register */\r
 127 #define REG_PIOC_FRLHSR    (*(RoReg*)0xFFFFF6D8U) /**< \brief (PIOC) Fall/Rise - Low/High Status Register */\r
 128 #define REG_PIOC_LOCKSR    (*(RoReg*)0xFFFFF6E0U) /**< \brief (PIOC) Lock Status */\r
 129 #define REG_PIOC_WPMR      (*(RwReg*)0xFFFFF6E4U) /**< \brief (PIOC) Write Protect Mode Register */\r
 130 #define REG_PIOC_WPSR      (*(RoReg*)0xFFFFF6E8U) /**< \brief (PIOC) Write Protect Status Register */\r
 131 #define REG_PIOC_SCHMITT   (*(RwReg*)0xFFFFF700U) /**< \brief (PIOC) Schmitt Trigger Register */\r
 132 #define REG_PIOC_DRIVER1   (*(RwReg*)0xFFFFF718U) /**< \brief (PIOC) I/O Drive Register 1 */\r
 133 #define REG_PIOC_DRIVER2   (*(RwReg*)0xFFFFF71CU) /**< \brief (PIOC) I/O Drive Register 2 */\r
 134 #endif /* (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */\r
 135 \r
 136 #endif /* _SAMA5_PIOC_INSTANCE_ */\r