git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_A5_SAMA5D3x_Xplained_IAR/AtmelFiles/libchip_sama5d3x/include/instance/instance_ssc1.h

   1 /* ----------------------------------------------------------------------------\r
   2  *         SAM Software Package License\r
   3  * ----------------------------------------------------------------------------\r
   4  * Copyright (c) 2012, Atmel Corporation\r
   5  *\r
   6  * All rights reserved.\r
   7  *\r
   8  * Redistribution and use in source and binary forms, with or without\r
   9  * modification, are permitted provided that the following condition is met:\r
  10  *\r
  11  * - Redistributions of source code must retain the above copyright notice,\r
  12  * this list of conditions and the disclaimer below.\r
  13  *\r
  14  * Atmel's name may not be used to endorse or promote products derived from\r
  15  * this software without specific prior written permission.\r
  16  *\r
  17  * DISCLAIMER: THIS SOFTWARE IS PROVIDED BY ATMEL "AS IS" AND ANY EXPRESS OR\r
  18  * IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF\r
  19  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT ARE\r
  20  * DISCLAIMED. IN NO EVENT SHALL ATMEL BE LIABLE FOR ANY DIRECT, INDIRECT,\r
  21  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT\r
  22  * LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA,\r
  23  * OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF\r
  24  * LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING\r
  25  * NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE,\r
  26  * EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.\r
  27  * ----------------------------------------------------------------------------\r
  28  */\r
  29 \r
  30 #ifndef _SAMA5_SSC1_INSTANCE_\r
  31 #define _SAMA5_SSC1_INSTANCE_\r
  32 \r
  33 /* ========== Register definition for SSC1 peripheral ========== */\r
  34 #if (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))\r
  35 #define REG_SSC1_CR            (0xF800C000U) /**< \brief (SSC1) Control Register */\r
  36 #define REG_SSC1_CMR           (0xF800C004U) /**< \brief (SSC1) Clock Mode Register */\r
  37 #define REG_SSC1_RCMR          (0xF800C010U) /**< \brief (SSC1) Receive Clock Mode Register */\r
  38 #define REG_SSC1_RFMR          (0xF800C014U) /**< \brief (SSC1) Receive Frame Mode Register */\r
  39 #define REG_SSC1_TCMR          (0xF800C018U) /**< \brief (SSC1) Transmit Clock Mode Register */\r
  40 #define REG_SSC1_TFMR          (0xF800C01CU) /**< \brief (SSC1) Transmit Frame Mode Register */\r
  41 #define REG_SSC1_RHR           (0xF800C020U) /**< \brief (SSC1) Receive Holding Register */\r
  42 #define REG_SSC1_THR           (0xF800C024U) /**< \brief (SSC1) Transmit Holding Register */\r
  43 #define REG_SSC1_RSHR          (0xF800C030U) /**< \brief (SSC1) Receive Sync. Holding Register */\r
  44 #define REG_SSC1_TSHR          (0xF800C034U) /**< \brief (SSC1) Transmit Sync. Holding Register */\r
  45 #define REG_SSC1_RC0R          (0xF800C038U) /**< \brief (SSC1) Receive Compare 0 Register */\r
  46 #define REG_SSC1_RC1R          (0xF800C03CU) /**< \brief (SSC1) Receive Compare 1 Register */\r
  47 #define REG_SSC1_SR            (0xF800C040U) /**< \brief (SSC1) Status Register */\r
  48 #define REG_SSC1_IER           (0xF800C044U) /**< \brief (SSC1) Interrupt Enable Register */\r
  49 #define REG_SSC1_IDR           (0xF800C048U) /**< \brief (SSC1) Interrupt Disable Register */\r
  50 #define REG_SSC1_IMR           (0xF800C04CU) /**< \brief (SSC1) Interrupt Mask Register */\r
  51 #define REG_SSC1_WPMR          (0xF800C0E4U) /**< \brief (SSC1) Write Protect Mode Register */\r
  52 #define REG_SSC1_WPSR          (0xF800C0E8U) /**< \brief (SSC1) Write Protect Status Register */\r
  53 #else\r
  54 #define REG_SSC1_CR   (*(WoReg*)0xF800C000U) /**< \brief (SSC1) Control Register */\r
  55 #define REG_SSC1_CMR  (*(RwReg*)0xF800C004U) /**< \brief (SSC1) Clock Mode Register */\r
  56 #define REG_SSC1_RCMR (*(RwReg*)0xF800C010U) /**< \brief (SSC1) Receive Clock Mode Register */\r
  57 #define REG_SSC1_RFMR (*(RwReg*)0xF800C014U) /**< \brief (SSC1) Receive Frame Mode Register */\r
  58 #define REG_SSC1_TCMR (*(RwReg*)0xF800C018U) /**< \brief (SSC1) Transmit Clock Mode Register */\r
  59 #define REG_SSC1_TFMR (*(RwReg*)0xF800C01CU) /**< \brief (SSC1) Transmit Frame Mode Register */\r
  60 #define REG_SSC1_RHR  (*(RoReg*)0xF800C020U) /**< \brief (SSC1) Receive Holding Register */\r
  61 #define REG_SSC1_THR  (*(WoReg*)0xF800C024U) /**< \brief (SSC1) Transmit Holding Register */\r
  62 #define REG_SSC1_RSHR (*(RoReg*)0xF800C030U) /**< \brief (SSC1) Receive Sync. Holding Register */\r
  63 #define REG_SSC1_TSHR (*(RwReg*)0xF800C034U) /**< \brief (SSC1) Transmit Sync. Holding Register */\r
  64 #define REG_SSC1_RC0R (*(RwReg*)0xF800C038U) /**< \brief (SSC1) Receive Compare 0 Register */\r
  65 #define REG_SSC1_RC1R (*(RwReg*)0xF800C03CU) /**< \brief (SSC1) Receive Compare 1 Register */\r
  66 #define REG_SSC1_SR   (*(RoReg*)0xF800C040U) /**< \brief (SSC1) Status Register */\r
  67 #define REG_SSC1_IER  (*(WoReg*)0xF800C044U) /**< \brief (SSC1) Interrupt Enable Register */\r
  68 #define REG_SSC1_IDR  (*(WoReg*)0xF800C048U) /**< \brief (SSC1) Interrupt Disable Register */\r
  69 #define REG_SSC1_IMR  (*(RoReg*)0xF800C04CU) /**< \brief (SSC1) Interrupt Mask Register */\r
  70 #define REG_SSC1_WPMR (*(RwReg*)0xF800C0E4U) /**< \brief (SSC1) Write Protect Mode Register */\r
  71 #define REG_SSC1_WPSR (*(RoReg*)0xF800C0E8U) /**< \brief (SSC1) Write Protect Status Register */\r
  72 #endif /* (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */\r
  73 \r
  74 #endif /* _SAMA5_SSC1_INSTANCE_ */\r