git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_A9_Zynq_ZC702/RTOSDemo_bsp/ps7_cortexa9_0/libsrc/gpiops_v3_3/src/xgpiops_hw.h

   1 /******************************************************************************
   2 *
   3 * Copyright (C) 2010 - 2015 Xilinx, Inc.  All rights reserved.
   4 *
   5 * Permission is hereby granted, free of charge, to any person obtaining a copy
   6 * of this software and associated documentation files (the "Software"), to deal
   7 * in the Software without restriction, including without limitation the rights
   8 * to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
   9 * copies of the Software, and to permit persons to whom the Software is
  10 * furnished to do so, subject to the following conditions:
  11 *
  12 * The above copyright notice and this permission notice shall be included in
  13 * all copies or substantial portions of the Software.
  14 *
  15 * Use of the Software is limited solely to applications:
  16 * (a) running on a Xilinx device, or
  17 * (b) that interact with a Xilinx device through a bus or interconnect.
  18 *
  19 * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  20 * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  21 * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL
  22 * XILINX  BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY,
  23 * WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF
  24 * OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  25 * SOFTWARE.
  26 *
  27 * Except as contained in this notice, the name of the Xilinx shall not be used
  28 * in advertising or otherwise to promote the sale, use or other dealings in
  29 * this Software without prior written authorization from Xilinx.
  30 *
  31 ******************************************************************************/
  32 /*****************************************************************************/
  33 /**
  34 *
  35 * @file xgpiops_hw.h
  36 * @addtogroup gpiops_v3_3
  37 * @{
  38 *
  39 * This header file contains the identifiers and basic driver functions (or
  40 * macros) that can be used to access the device. Other driver functions
  41 * are defined in xgpiops.h.
  42 *
  43 * <pre>
  44 * MODIFICATION HISTORY:
  45 *
  46 * Ver   Who  Date     Changes
  47 * ----- ---- -------- -------------------------------------------------
  48 * 1.00a sv   01/15/10 First Release
  49 * 1.02a hk   08/22/13 Added low level reset API function prototype and
  50 *                     related constant definitions
  51 * 3.00  kvn  02/13/15 Modified code for MISRA-C:2012 compliance.
  52 * 3.1   kvn  04/13/15 Corrected reset values of banks.
  53 * </pre>
  54 *
  55 ******************************************************************************/
  56 #ifndef XGPIOPS_HW_H            /* prevent circular inclusions */
  57 #define XGPIOPS_HW_H            /* by using protection macros */
  58
  59 #ifdef __cplusplus
  60 extern "C" {
  61 #endif /* __cplusplus */
  62
  63 /***************************** Include Files *********************************/
  64
  65 #include "xil_types.h"
  66 #include "xil_assert.h"
  67 #include "xil_io.h"
  68
  69 /************************** Constant Definitions *****************************/
  70
  71 /** @name Register offsets for the GPIO. Each register is 32 bits.
  72  *  @{
  73  */
  74 #define XGPIOPS_DATA_LSW_OFFSET  0x00000000U  /* Mask and Data Register LSW, WO */
  75 #define XGPIOPS_DATA_MSW_OFFSET  0x00000004U  /* Mask and Data Register MSW, WO */
  76 #define XGPIOPS_DATA_OFFSET      0x00000040U  /* Data Register, RW */
  77 #define XGPIOPS_DATA_RO_OFFSET   0x00000060U  /* Data Register - Input, RO */
  78 #define XGPIOPS_DIRM_OFFSET      0x00000204U  /* Direction Mode Register, RW */
  79 #define XGPIOPS_OUTEN_OFFSET     0x00000208U  /* Output Enable Register, RW */
  80 #define XGPIOPS_INTMASK_OFFSET   0x0000020CU  /* Interrupt Mask Register, RO */
  81 #define XGPIOPS_INTEN_OFFSET     0x00000210U  /* Interrupt Enable Register, WO */
  82 #define XGPIOPS_INTDIS_OFFSET    0x00000214U  /* Interrupt Disable Register, WO*/
  83 #define XGPIOPS_INTSTS_OFFSET    0x00000218U  /* Interrupt Status Register, RO */
  84 #define XGPIOPS_INTTYPE_OFFSET   0x0000021CU  /* Interrupt Type Register, RW */
  85 #define XGPIOPS_INTPOL_OFFSET    0x00000220U  /* Interrupt Polarity Register, RW */
  86 #define XGPIOPS_INTANY_OFFSET    0x00000224U  /* Interrupt On Any Register, RW */
  87 /* @} */
  88
  89 /** @name Register offsets for each Bank.
  90  *  @{
  91  */
  92 #define XGPIOPS_DATA_MASK_OFFSET 0x00000008U  /* Data/Mask Registers offset */
  93 #define XGPIOPS_DATA_BANK_OFFSET 0x00000004U  /* Data Registers offset */
  94 #define XGPIOPS_REG_MASK_OFFSET  0x00000040U  /* Registers offset */
  95 /* @} */
  96
  97 /* For backwards compatibility */
  98 #define XGPIOPS_BYPM_MASK_OFFSET        (u32)0x40
  99
 100 /** @name Interrupt type reset values for each bank
 101  *  @{
 102  */
 103 #ifdef XPAR_PSU_GPIO_0_BASEADDR
 104 #define XGPIOPS_INTTYPE_BANK0_RESET  0x03FFFFFFU  /* Resets specific to Zynq Ultrascale+ MP */
 105 #define XGPIOPS_INTTYPE_BANK1_RESET  0x03FFFFFFU
 106 #define XGPIOPS_INTTYPE_BANK2_RESET  0x03FFFFFFU
 107 #else
 108 #define XGPIOPS_INTTYPE_BANK0_RESET  0xFFFFFFFFU  /* Resets specific to Zynq */
 109 #define XGPIOPS_INTTYPE_BANK1_RESET  0x003FFFFFU
 110 #define XGPIOPS_INTTYPE_BANK2_RESET  0xFFFFFFFFU
 111 #endif
 112
 113 #define XGPIOPS_INTTYPE_BANK3_RESET  0xFFFFFFFFU  /* Reset common to both platforms */
 114 #define XGPIOPS_INTTYPE_BANK4_RESET  0xFFFFFFFFU  /* Resets specific to Zynq Ultrascale+ MP */
 115 #define XGPIOPS_INTTYPE_BANK5_RESET  0xFFFFFFFFU
 116 /* @} */
 117
 118 /**************************** Type Definitions *******************************/
 119
 120 /***************** Macros (Inline Functions) Definitions *********************/
 121
 122 /****************************************************************************/
 123 /**
 124 *
 125 * This macro reads the given register.
 126 *
 127 * @param        BaseAddr is the base address of the device.
 128 * @param        RegOffset is the register offset to be read.
 129 *
 130 * @return       The 32-bit value of the register
 131 *
 132 * @note         None.
 133 *
 134 *****************************************************************************/
 135 #define XGpioPs_ReadReg(BaseAddr, RegOffset)            \
 136                 Xil_In32((BaseAddr) + (u32)(RegOffset))
 137
 138 /****************************************************************************/
 139 /**
 140 *
 141 * This macro writes to the given register.
 142 *
 143 * @param        BaseAddr is the base address of the device.
 144 * @param        RegOffset is the offset of the register to be written.
 145 * @param        Data is the 32-bit value to write to the register.
 146 *
 147 * @return       None.
 148 *
 149 * @note         None.
 150 *
 151 *****************************************************************************/
 152 #define XGpioPs_WriteReg(BaseAddr, RegOffset, Data)     \
 153                 Xil_Out32((BaseAddr) + (u32)(RegOffset), (u32)(Data))
 154
 155 /************************** Function Prototypes ******************************/
 156
 157 void XGpioPs_ResetHw(u32 BaseAddress);
 158
 159 #ifdef __cplusplus
 160 }
 161 #endif /* __cplusplus */
 162
 163 #endif /* XGPIOPS_HW_H */
 164 /** @} */