git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_A9_Zynq_ZC702/RTOSDemo_bsp/ps7_cortexa9_0/libsrc/standalone_v4_1/src/xil_cache_l.h

   1 /******************************************************************************
   2 *
   3 * (c) Copyright 2010-13  Xilinx, Inc. All rights reserved.
   4 *
   5 * This file contains confidential and proprietary information of Xilinx, Inc.
   6 * and is protected under U.S. and international copyright and other
   7 * intellectual property laws.
   8 *
   9 * DISCLAIMER
  10 * This disclaimer is not a license and does not grant any rights to the
  11 * materials distributed herewith. Except as otherwise provided in a valid
  12 * license issued to you by Xilinx, and to the maximum extent permitted by
  13 * applicable law: (1) THESE MATERIALS ARE MADE AVAILABLE "AS IS" AND WITH ALL
  14 * FAULTS, AND XILINX HEREBY DISCLAIMS ALL WARRANTIES AND CONDITIONS, EXPRESS,
  15 * IMPLIED, OR STATUTORY, INCLUDING BUT NOT LIMITED TO WARRANTIES OF
  16 * MERCHANTABILITY, NON-INFRINGEMENT, OR FITNESS FOR ANY PARTICULAR PURPOSE;
  17 * and (2) Xilinx shall not be liable (whether in contract or tort, including
  18 * negligence, or under any other theory of liability) for any loss or damage
  19 * of any kind or nature related to, arising under or in connection with these
  20 * materials, including for any direct, or any indirect, special, incidental,
  21 * or consequential loss or damage (including loss of data, profits, goodwill,
  22 * or any type of loss or damage suffered as a result of any action brought by
  23 * a third party) even if such damage or loss was reasonably foreseeable or
  24 * Xilinx had been advised of the possibility of the same.
  25 *
  26 * CRITICAL APPLICATIONS
  27 * Xilinx products are not designed or intended to be fail-safe, or for use in
  28 * any application requiring fail-safe performance, such as life-support or
  29 * safety devices or systems, Class III medical devices, nuclear facilities,
  30 * applications related to the deployment of airbags, or any other applications
  31 * that could lead to death, personal injury, or severe property or
  32 * environmental damage (individually and collectively, "Critical
  33 * Applications"). Customer assumes the sole risk and liability of any use of
  34 * Xilinx products in Critical Applications, subject only to applicable laws
  35 * and regulations governing limitations on product liability.
  36 *
  37 * THIS COPYRIGHT NOTICE AND DISCLAIMER MUST BE RETAINED AS PART OF THIS FILE
  38 * AT ALL TIMES.
  39 *
  40 ******************************************************************************/
  41 /*****************************************************************************/
  42 /**
  43 *
  44 * @file xil_cache_l.h
  45 *
  46 * Contains L1 and L2 specific functions for the ARM cache functionality
  47 * used by xcache.c. This functionality is being made available here for
  48 * more sophisticated users.
  49 *
  50 * <pre>
  51 * MODIFICATION HISTORY:
  52 *
  53 * Ver   Who  Date     Changes
  54 * ----- ---- -------- -----------------------------------------------
  55 * 1.00a ecm  01/24/10 First release
  56 * </pre>
  57 *
  58 ******************************************************************************/
  59 #ifndef XIL_CACHE_MACH_H
  60 #define XIL_CACHE_MACH_H
  61
  62 #ifdef __cplusplus
  63 extern "C" {
  64 #endif
  65
  66 /************************** Function Prototypes ******************************/
  67
  68 void Xil_DCacheInvalidateLine(unsigned int adr);
  69 void Xil_DCacheFlushLine(unsigned int adr);
  70 void Xil_DCacheStoreLine(unsigned int adr);
  71 void Xil_ICacheInvalidateLine(unsigned int adr);
  72
  73 void Xil_L1DCacheEnable(void);
  74 void Xil_L1DCacheDisable(void);
  75 void Xil_L1DCacheInvalidate(void);
  76 void Xil_L1DCacheInvalidateLine(unsigned int adr);
  77 void Xil_L1DCacheInvalidateRange(unsigned int adr, unsigned len);
  78 void Xil_L1DCacheFlush(void);
  79 void Xil_L1DCacheFlushLine(unsigned int adr);
  80 void Xil_L1DCacheFlushRange(unsigned int adr, unsigned len);
  81 void Xil_L1DCacheStoreLine(unsigned int adr);
  82
  83 void Xil_L1ICacheEnable(void);
  84 void Xil_L1ICacheDisable(void);
  85 void Xil_L1ICacheInvalidate(void);
  86 void Xil_L1ICacheInvalidateLine(unsigned int adr);
  87 void Xil_L1ICacheInvalidateRange(unsigned int adr, unsigned len);
  88
  89 void Xil_L2CacheEnable(void);
  90 void Xil_L2CacheDisable(void);
  91 void Xil_L2CacheInvalidate(void);
  92 void Xil_L2CacheInvalidateLine(unsigned int adr);
  93 void Xil_L2CacheInvalidateRange(unsigned int adr, unsigned len);
  94 void Xil_L2CacheFlush(void);
  95 void Xil_L2CacheFlushLine(unsigned int adr);
  96 void Xil_L2CacheFlushRange(unsigned int adr, unsigned len);
  97 void Xil_L2CacheStoreLine(unsigned int adr);
  98
  99 #ifdef __cplusplus
 100 }
 101 #endif
 102
 103 #endif