git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_A9_Zynq_ZC702/RTOSDemo_bsp/ps7_cortexa9_0/libsrc/standalone_v4_1/src/xl2cc.h

   1 /******************************************************************************
   2 *
   3 * (c) Copyright 2011-13  Xilinx, Inc. All rights reserved.
   4 *
   5 * This file contains confidential and proprietary information of Xilinx, Inc.
   6 * and is protected under U.S. and international copyright and other
   7 * intellectual property laws.
   8 *
   9 * DISCLAIMER
  10 * This disclaimer is not a license and does not grant any rights to the
  11 * materials distributed herewith. Except as otherwise provided in a valid
  12 * license issued to you by Xilinx, and to the maximum extent permitted by
  13 * applicable law: (1) THESE MATERIALS ARE MADE AVAILABLE "AS IS" AND WITH ALL
  14 * FAULTS, AND XILINX HEREBY DISCLAIMS ALL WARRANTIES AND CONDITIONS, EXPRESS,
  15 * IMPLIED, OR STATUTORY, INCLUDING BUT NOT LIMITED TO WARRANTIES OF
  16 * MERCHANTABILITY, NON-INFRINGEMENT, OR FITNESS FOR ANY PARTICULAR PURPOSE;
  17 * and (2) Xilinx shall not be liable (whether in contract or tort, including
  18 * negligence, or under any other theory of liability) for any loss or damage
  19 * of any kind or nature related to, arising under or in connection with these
  20 * materials, including for any direct, or any indirect, special, incidental,
  21 * or consequential loss or damage (including loss of data, profits, goodwill,
  22 * or any type of loss or damage suffered as a result of any action brought by
  23 * a third party) even if such damage or loss was reasonably foreseeable or
  24 * Xilinx had been advised of the possibility of the same.
  25 *
  26 * CRITICAL APPLICATIONS
  27 * Xilinx products are not designed or intended to be fail-safe, or for use in
  28 * any application requiring fail-safe performance, such as life-support or
  29 * safety devices or systems, Class III medical devices, nuclear facilities,
  30 * applications related to the deployment of airbags, or any other applications
  31 * that could lead to death, personal injury, or severe property or
  32 * environmental damage (individually and collectively, "Critical
  33 * Applications"). Customer assumes the sole risk and liability of any use of
  34 * Xilinx products in Critical Applications, subject only to applicable laws
  35 * and regulations governing limitations on product liability.
  36 *
  37 * THIS COPYRIGHT NOTICE AND DISCLAIMER MUST BE RETAINED AS PART OF THIS FILE
  38 * AT ALL TIMES.
  39 ******************************************************************************/
  40 /*****************************************************************************/
  41 /**
  42 * @file xl2cc.h
  43 *
  44 * This file contains the address definitions for the PL310 Level-2 Cache
  45 * Controller.
  46 *
  47 * <pre>
  48 * MODIFICATION HISTORY:
  49 *
  50 * Ver   Who  Date     Changes
  51 * ----- ---- -------- ---------------------------------------------------
  52 * 1.00a sdm  02/01/10 Initial version
  53 * 3.10a srt 04/18/13 Implemented ARM Erratas. Please refer to file
  54 *                     'xil_errata.h' for errata description
  55 * </pre>
  56 *
  57 * @note
  58 *
  59 * None.
  60 *
  61 ******************************************************************************/
  62
  63 #ifndef _XL2CC_H_
  64 #define _XL2CC_H_
  65
  66 #ifdef __cplusplus
  67 extern "C" {
  68 #endif
  69
  70 /************************** Constant Definitions *****************************/
  71 /* L2CC Register Offsets */
  72 #define XPS_L2CC_ID_OFFSET              0x0000
  73 #define XPS_L2CC_TYPE_OFFSET            0x0004
  74 #define XPS_L2CC_CNTRL_OFFSET           0x0100
  75 #define XPS_L2CC_AUX_CNTRL_OFFSET       0x0104
  76 #define XPS_L2CC_TAG_RAM_CNTRL_OFFSET   0x0108
  77 #define XPS_L2CC_DATA_RAM_CNTRL_OFFSET  0x010C
  78
  79 #define XPS_L2CC_EVNT_CNTRL_OFFSET      0x0200
  80 #define XPS_L2CC_EVNT_CNT1_CTRL_OFFSET  0x0204
  81 #define XPS_L2CC_EVNT_CNT0_CTRL_OFFSET  0x0208
  82 #define XPS_L2CC_EVNT_CNT1_VAL_OFFSET   0x020C
  83 #define XPS_L2CC_EVNT_CNT0_VAL_OFFSET   0x0210
  84
  85 #define XPS_L2CC_IER_OFFSET             0x0214          /* Interrupt Mask */
  86 #define XPS_L2CC_IPR_OFFSET             0x0218          /* Masked interrupt status */
  87 #define XPS_L2CC_ISR_OFFSET             0x021C          /* Raw Interrupt Status */
  88 #define XPS_L2CC_IAR_OFFSET             0x0220          /* Interrupt Clear */
  89
  90 #define XPS_L2CC_CACHE_SYNC_OFFSET              0x0730          /* Cache Sync */
  91 #define XPS_L2CC_DUMMY_CACHE_SYNC_OFFSET        0x0740          /* Dummy Register for Cache Sync */
  92 #define XPS_L2CC_CACHE_INVLD_PA_OFFSET          0x0770          /* Cache Invalid by PA */
  93 #define XPS_L2CC_CACHE_INVLD_WAY_OFFSET         0x077C          /* Cache Invalid by Way */
  94 #define XPS_L2CC_CACHE_CLEAN_PA_OFFSET          0x07B0          /* Cache Clean by PA */
  95 #define XPS_L2CC_CACHE_CLEAN_INDX_OFFSET        0x07B8          /* Cache Clean by Index */
  96 #define XPS_L2CC_CACHE_CLEAN_WAY_OFFSET         0x07BC          /* Cache Clean by Way */
  97 #define XPS_L2CC_CACHE_INV_CLN_PA_OFFSET        0x07F0          /* Cache Invalidate and Clean by PA */
  98 #define XPS_L2CC_CACHE_INV_CLN_INDX_OFFSET      0x07F8          /* Cache Invalidate and Clean by Index */
  99 #define XPS_L2CC_CACHE_INV_CLN_WAY_OFFSET       0x07FC          /* Cache Invalidate and Clean by Way */
 100
 101 #define XPS_L2CC_CACHE_DLCKDWN_0_WAY_OFFSET     0x0900          /* Cache Data Lockdown 0 by Way */
 102 #define XPS_L2CC_CACHE_ILCKDWN_0_WAY_OFFSET     0x0904          /* Cache Instruction Lockdown 0 by Way */
 103 #define XPS_L2CC_CACHE_DLCKDWN_1_WAY_OFFSET     0x0908          /* Cache Data Lockdown 1 by Way */
 104 #define XPS_L2CC_CACHE_ILCKDWN_1_WAY_OFFSET     0x090C          /* Cache Instruction Lockdown 1 by Way */
 105 #define XPS_L2CC_CACHE_DLCKDWN_2_WAY_OFFSET     0x0910          /* Cache Data Lockdown 2 by Way */
 106 #define XPS_L2CC_CACHE_ILCKDWN_2_WAY_OFFSET     0x0914          /* Cache Instruction Lockdown 2 by Way */
 107 #define XPS_L2CC_CACHE_DLCKDWN_3_WAY_OFFSET     0x0918          /* Cache Data Lockdown 3 by Way */
 108 #define XPS_L2CC_CACHE_ILCKDWN_3_WAY_OFFSET     0x091C          /* Cache Instruction Lockdown 3 by Way */
 109 #define XPS_L2CC_CACHE_DLCKDWN_4_WAY_OFFSET     0x0920          /* Cache Data Lockdown 4 by Way */
 110 #define XPS_L2CC_CACHE_ILCKDWN_4_WAY_OFFSET     0x0924          /* Cache Instruction Lockdown 4 by Way */
 111 #define XPS_L2CC_CACHE_DLCKDWN_5_WAY_OFFSET     0x0928          /* Cache Data Lockdown 5 by Way */
 112 #define XPS_L2CC_CACHE_ILCKDWN_5_WAY_OFFSET     0x092C          /* Cache Instruction Lockdown 5 by Way */
 113 #define XPS_L2CC_CACHE_DLCKDWN_6_WAY_OFFSET     0x0930          /* Cache Data Lockdown 6 by Way */
 114 #define XPS_L2CC_CACHE_ILCKDWN_6_WAY_OFFSET     0x0934          /* Cache Instruction Lockdown 6 by Way */
 115 #define XPS_L2CC_CACHE_DLCKDWN_7_WAY_OFFSET     0x0938          /* Cache Data Lockdown 7 by Way */
 116 #define XPS_L2CC_CACHE_ILCKDWN_7_WAY_OFFSET     0x093C          /* Cache Instruction Lockdown 7 by Way */
 117
 118 #define XPS_L2CC_CACHE_LCKDWN_LINE_ENABLE_OFFSET 0x0950         /* Cache Lockdown Line Enable */
 119 #define XPS_L2CC_CACHE_UUNLOCK_ALL_WAY_OFFSET   0x0954          /* Cache Unlock All Lines by Way */
 120
 121 #define XPS_L2CC_ADDR_FILTER_START_OFFSET       0x0C00          /* Start of address filtering */
 122 #define XPS_L2CC_ADDR_FILTER_END_OFFSET         0x0C04          /* Start of address filtering */
 123
 124 #define XPS_L2CC_DEBUG_CTRL_OFFSET              0x0F40          /* Debug Control Register */
 125
 126 /* XPS_L2CC_CNTRL_OFFSET bit masks */
 127 #define XPS_L2CC_ENABLE_MASK            0x00000001      /* enables the L2CC */
 128
 129 /* XPS_L2CC_AUX_CNTRL_OFFSET bit masks */
 130 #define XPS_L2CC_AUX_EBRESPE_MASK       0x40000000      /* Early BRESP Enable */
 131 #define XPS_L2CC_AUX_IPFE_MASK          0x20000000      /* Instruction Prefetch Enable */
 132 #define XPS_L2CC_AUX_DPFE_MASK          0x10000000      /* Data Prefetch Enable */
 133 #define XPS_L2CC_AUX_NSIC_MASK          0x08000000      /* Non-secure interrupt access control */
 134 #define XPS_L2CC_AUX_NSLE_MASK          0x04000000      /* Non-secure lockdown enable */
 135 #define XPS_L2CC_AUX_CRP_MASK           0x02000000      /* Cache replacement policy */
 136 #define XPS_L2CC_AUX_FWE_MASK           0x01800000      /* Force write allocate */
 137 #define XPS_L2CC_AUX_SAOE_MASK          0x00400000      /* Shared attribute override enable */
 138 #define XPS_L2CC_AUX_PE_MASK            0x00200000      /* Parity enable */
 139 #define XPS_L2CC_AUX_EMBE_MASK          0x00100000      /* Event monitor bus enable */
 140 #define XPS_L2CC_AUX_WAY_SIZE_MASK      0x000E0000      /* Way-size */
 141 #define XPS_L2CC_AUX_ASSOC_MASK         0x00010000      /* Associativity */
 142 #define XPS_L2CC_AUX_SAIE_MASK          0x00002000      /* Shared attribute invalidate enable */
 143 #define XPS_L2CC_AUX_EXCL_CACHE_MASK    0x00001000      /* Exclusive cache configuration */
 144 #define XPS_L2CC_AUX_SBDLE_MASK         0x00000800      /* Store buffer device limitation Enable */
 145 #define XPS_L2CC_AUX_HPSODRE_MASK       0x00000400      /* High Priority for SO and Dev Reads Enable */
 146 #define XPS_L2CC_AUX_FLZE_MASK          0x00000001      /* Full line of zero enable */
 147
 148 #define XPS_L2CC_AUX_REG_DEFAULT_MASK   0x72360000      /* Enable all prefetching, */
 149                                                     /* Cache replacement policy, Parity enable, */
 150                                                     /* Event monitor bus enable and Way Size (64 KB) */
 151 #define XPS_L2CC_AUX_REG_ZERO_MASK      0xFFF1FFFF      /* */
 152
 153 #define XPS_L2CC_TAG_RAM_DEFAULT_MASK   0x00000111      /* latency for TAG RAM */
 154 #define XPS_L2CC_DATA_RAM_DEFAULT_MASK  0x00000121      /* latency for DATA RAM */
 155
 156 /* Interrupt bit masks */
 157 #define XPS_L2CC_IXR_DECERR_MASK        0x00000100      /* DECERR from L3 */
 158 #define XPS_L2CC_IXR_SLVERR_MASK        0x00000080      /* SLVERR from L3 */
 159 #define XPS_L2CC_IXR_ERRRD_MASK         0x00000040      /* Error on L2 data RAM (Read) */
 160 #define XPS_L2CC_IXR_ERRRT_MASK         0x00000020      /* Error on L2 tag RAM (Read) */
 161 #define XPS_L2CC_IXR_ERRWD_MASK         0x00000010      /* Error on L2 data RAM (Write) */
 162 #define XPS_L2CC_IXR_ERRWT_MASK         0x00000008      /* Error on L2 tag RAM (Write) */
 163 #define XPS_L2CC_IXR_PARRD_MASK         0x00000004      /* Parity Error on L2 data RAM (Read) */
 164 #define XPS_L2CC_IXR_PARRT_MASK         0x00000002      /* Parity Error on L2 tag RAM (Read) */
 165 #define XPS_L2CC_IXR_ECNTR_MASK         0x00000001      /* Event Counter1/0 Overflow Increment */
 166
 167 /* Address filtering mask and enable bit */
 168 #define XPS_L2CC_ADDR_FILTER_VALID_MASK 0xFFF00000      /* Address filtering valid bits*/
 169 #define XPS_L2CC_ADDR_FILTER_ENABLE_MASK 0x00000001     /* Address filtering enable bit*/
 170
 171 /* Debug control bits */
 172 #define XPS_L2CC_DEBUG_SPIDEN_MASK      0x00000004      /* Debug SPIDEN bit */
 173 #define XPS_L2CC_DEBUG_DWB_MASK         0x00000002      /* Debug DWB bit, forces write through */
 174 #define XPS_L2CC_DEBUG_DCL_MASK         0x00000002      /* Debug DCL bit, disables cache line fill */
 175
 176 #ifdef __cplusplus
 177 }
 178 #endif
 179
 180 #endif /* protection macro */