git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_A9_Zynq_ZC702/ZC702_hw_platform/ps7_init.c

   1 /******************************************************************************
   2 *
   3 * (c) Copyright 2010-2012 Xilinx, Inc. All rights reserved.
   4 *
   5 * This file contains confidential and proprietary information of Xilinx, Inc.
   6 * and is protected under U.S. and international copyright and other
   7 * intellectual property laws.
   8 *
   9 * DISCLAIMER
  10 * This disclaimer is not a license and does not grant any rights to the
  11 * materials distributed herewith. Except as otherwise provided in a valid
  12 * license issued to you by Xilinx, and to the maximum extent permitted by
  13 * applicable law: (1) THESE MATERIALS ARE MADE AVAILABLE "AS IS" AND WITH ALL
  14 * FAULTS, AND XILINX HEREBY DISCLAIMS ALL WARRANTIES AND CONDITIONS, EXPRESS,
  15 * IMPLIED, OR STATUTORY, INCLUDING BUT NOT LIMITED TO WARRANTIES OF
  16 * MERCHANTABILITY, NON-INFRINGEMENT, OR FITNESS FOR ANY PARTICULAR PURPOSE;
  17 * and (2) Xilinx shall not be liable (whether in contract or tort, including
  18 * negligence, or under any other theory of liability) for any loss or damage
  19 * of any kind or nature related to, arising under or in connection with these
  20 * materials, including for any direct, or any indirect, special, incidental,
  21 * or consequential loss or damage (including loss of data, profits, goodwill,
  22 * or any type of loss or damage suffered as a result of any action brought by
  23 * a third party) even if such damage or loss was reasonably foreseeable or
  24 * Xilinx had been advised of the possibility of the same.
  25 *
  26 * CRITICAL APPLICATIONS
  27 * Xilinx products are not designed or intended to be fail-safe, or for use in
  28 * any application requiring fail-safe performance, such as life-support or
  29 * safety devices or systems, Class III medical devices, nuclear facilities,
  30 * applications related to the deployment of airbags, or any other applications
  31 * that could lead to death, personal injury, or severe property or
  32 * environmental damage (individually and collectively, "Critical
  33 * Applications"). Customer assumes the sole risk and liability of any use of
  34 * Xilinx products in Critical Applications, subject only to applicable laws
  35 * and regulations governing limitations on product liability.
  36 *
  37 * THIS COPYRIGHT NOTICE AND DISCLAIMER MUST BE RETAINED AS PART OF THIS FILE
  38 * AT ALL TIMES.
  39 *
  40 ******************************************************************************/
  41 /****************************************************************************/
  42 /**
  43 *
  44 * @file ps7_init.c
  45 *
  46 * This file is automatically generated
  47 *
  48 *****************************************************************************/
  49
  50 #include "ps7_init.h"
  51
  52 unsigned long ps7_pll_init_data_3_0[] = {
  53     // START: top
  54     // .. START: SLCR SETTINGS
  55     // .. UNLOCK_KEY = 0XDF0D
  56     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
  57     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
  58     // ..
  59     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
  60     // .. FINISH: SLCR SETTINGS
  61     // .. START: PLL SLCR REGISTERS
  62     // .. .. START: ARM PLL INIT
  63     // .. .. PLL_RES = 0x2
  64     // .. .. ==> 0XF8000110[7:4] = 0x00000002U
  65     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
  66     // .. .. PLL_CP = 0x2
  67     // .. .. ==> 0XF8000110[11:8] = 0x00000002U
  68     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
  69     // .. .. LOCK_CNT = 0xfa
  70     // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
  71     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x000FA000U
  72     // .. ..
  73     EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U),
  74     // .. .. .. START: UPDATE FB_DIV
  75     // .. .. .. PLL_FDIV = 0x28
  76     // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
  77     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00028000U
  78     // .. .. ..
  79     EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U),
  80     // .. .. .. FINISH: UPDATE FB_DIV
  81     // .. .. .. START: BY PASS PLL
  82     // .. .. .. PLL_BYPASS_FORCE = 1
  83     // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
  84     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
  85     // .. .. ..
  86     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U),
  87     // .. .. .. FINISH: BY PASS PLL
  88     // .. .. .. START: ASSERT RESET
  89     // .. .. .. PLL_RESET = 1
  90     // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
  91     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
  92     // .. .. ..
  93     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U),
  94     // .. .. .. FINISH: ASSERT RESET
  95     // .. .. .. START: DEASSERT RESET
  96     // .. .. .. PLL_RESET = 0
  97     // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
  98     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
  99     // .. .. ..
 100     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U),
 101     // .. .. .. FINISH: DEASSERT RESET
 102     // .. .. .. START: CHECK PLL STATUS
 103     // .. .. .. ARM_PLL_LOCK = 1
 104     // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
 105     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 106     // .. .. ..
 107     EMIT_MASKPOLL(0XF800010C, 0x00000001U),
 108     // .. .. .. FINISH: CHECK PLL STATUS
 109     // .. .. .. START: REMOVE PLL BY PASS
 110     // .. .. .. PLL_BYPASS_FORCE = 0
 111     // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
 112     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
 113     // .. .. ..
 114     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U),
 115     // .. .. .. FINISH: REMOVE PLL BY PASS
 116     // .. .. .. SRCSEL = 0x0
 117     // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
 118     // .. .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
 119     // .. .. .. DIVISOR = 0x2
 120     // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
 121     // .. .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000200U
 122     // .. .. .. CPU_6OR4XCLKACT = 0x1
 123     // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
 124     // .. .. ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
 125     // .. .. .. CPU_3OR2XCLKACT = 0x1
 126     // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
 127     // .. .. ..     ==> MASK : 0x02000000U    VAL : 0x02000000U
 128     // .. .. .. CPU_2XCLKACT = 0x1
 129     // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
 130     // .. .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
 131     // .. .. .. CPU_1XCLKACT = 0x1
 132     // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
 133     // .. .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
 134     // .. .. .. CPU_PERI_CLKACT = 0x1
 135     // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
 136     // .. .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
 137     // .. .. ..
 138     EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U),
 139     // .. .. FINISH: ARM PLL INIT
 140     // .. .. START: DDR PLL INIT
 141     // .. .. PLL_RES = 0x2
 142     // .. .. ==> 0XF8000114[7:4] = 0x00000002U
 143     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
 144     // .. .. PLL_CP = 0x2
 145     // .. .. ==> 0XF8000114[11:8] = 0x00000002U
 146     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
 147     // .. .. LOCK_CNT = 0x12c
 148     // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
 149     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x0012C000U
 150     // .. ..
 151     EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U),
 152     // .. .. .. START: UPDATE FB_DIV
 153     // .. .. .. PLL_FDIV = 0x20
 154     // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
 155     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00020000U
 156     // .. .. ..
 157     EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U),
 158     // .. .. .. FINISH: UPDATE FB_DIV
 159     // .. .. .. START: BY PASS PLL
 160     // .. .. .. PLL_BYPASS_FORCE = 1
 161     // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
 162     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
 163     // .. .. ..
 164     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U),
 165     // .. .. .. FINISH: BY PASS PLL
 166     // .. .. .. START: ASSERT RESET
 167     // .. .. .. PLL_RESET = 1
 168     // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
 169     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 170     // .. .. ..
 171     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U),
 172     // .. .. .. FINISH: ASSERT RESET
 173     // .. .. .. START: DEASSERT RESET
 174     // .. .. .. PLL_RESET = 0
 175     // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
 176     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
 177     // .. .. ..
 178     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U),
 179     // .. .. .. FINISH: DEASSERT RESET
 180     // .. .. .. START: CHECK PLL STATUS
 181     // .. .. .. DDR_PLL_LOCK = 1
 182     // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
 183     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
 184     // .. .. ..
 185     EMIT_MASKPOLL(0XF800010C, 0x00000002U),
 186     // .. .. .. FINISH: CHECK PLL STATUS
 187     // .. .. .. START: REMOVE PLL BY PASS
 188     // .. .. .. PLL_BYPASS_FORCE = 0
 189     // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
 190     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
 191     // .. .. ..
 192     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U),
 193     // .. .. .. FINISH: REMOVE PLL BY PASS
 194     // .. .. .. DDR_3XCLKACT = 0x1
 195     // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
 196     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 197     // .. .. .. DDR_2XCLKACT = 0x1
 198     // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
 199     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
 200     // .. .. .. DDR_3XCLK_DIVISOR = 0x2
 201     // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
 202     // .. .. ..     ==> MASK : 0x03F00000U    VAL : 0x00200000U
 203     // .. .. .. DDR_2XCLK_DIVISOR = 0x3
 204     // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
 205     // .. .. ..     ==> MASK : 0xFC000000U    VAL : 0x0C000000U
 206     // .. .. ..
 207     EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U),
 208     // .. .. FINISH: DDR PLL INIT
 209     // .. .. START: IO PLL INIT
 210     // .. .. PLL_RES = 0xc
 211     // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
 212     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U
 213     // .. .. PLL_CP = 0x2
 214     // .. .. ==> 0XF8000118[11:8] = 0x00000002U
 215     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
 216     // .. .. LOCK_CNT = 0x145
 217     // .. .. ==> 0XF8000118[21:12] = 0x00000145U
 218     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00145000U
 219     // .. ..
 220     EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U),
 221     // .. .. .. START: UPDATE FB_DIV
 222     // .. .. .. PLL_FDIV = 0x1e
 223     // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
 224     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x0001E000U
 225     // .. .. ..
 226     EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U),
 227     // .. .. .. FINISH: UPDATE FB_DIV
 228     // .. .. .. START: BY PASS PLL
 229     // .. .. .. PLL_BYPASS_FORCE = 1
 230     // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
 231     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
 232     // .. .. ..
 233     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U),
 234     // .. .. .. FINISH: BY PASS PLL
 235     // .. .. .. START: ASSERT RESET
 236     // .. .. .. PLL_RESET = 1
 237     // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
 238     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 239     // .. .. ..
 240     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U),
 241     // .. .. .. FINISH: ASSERT RESET
 242     // .. .. .. START: DEASSERT RESET
 243     // .. .. .. PLL_RESET = 0
 244     // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
 245     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
 246     // .. .. ..
 247     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U),
 248     // .. .. .. FINISH: DEASSERT RESET
 249     // .. .. .. START: CHECK PLL STATUS
 250     // .. .. .. IO_PLL_LOCK = 1
 251     // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
 252     // .. .. ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
 253     // .. .. ..
 254     EMIT_MASKPOLL(0XF800010C, 0x00000004U),
 255     // .. .. .. FINISH: CHECK PLL STATUS
 256     // .. .. .. START: REMOVE PLL BY PASS
 257     // .. .. .. PLL_BYPASS_FORCE = 0
 258     // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
 259     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
 260     // .. .. ..
 261     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U),
 262     // .. .. .. FINISH: REMOVE PLL BY PASS
 263     // .. .. FINISH: IO PLL INIT
 264     // .. FINISH: PLL SLCR REGISTERS
 265     // .. START: LOCK IT BACK
 266     // .. LOCK_KEY = 0X767B
 267     // .. ==> 0XF8000004[15:0] = 0x0000767BU
 268     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
 269     // ..
 270     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
 271     // .. FINISH: LOCK IT BACK
 272     // FINISH: top
 273     //
 274     EMIT_EXIT(),
 275
 276     //
 277 };
 278
 279 unsigned long ps7_clock_init_data_3_0[] = {
 280     // START: top
 281     // .. START: SLCR SETTINGS
 282     // .. UNLOCK_KEY = 0XDF0D
 283     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
 284     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
 285     // ..
 286     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
 287     // .. FINISH: SLCR SETTINGS
 288     // .. START: CLOCK CONTROL SLCR REGISTERS
 289     // .. CLKACT = 0x1
 290     // .. ==> 0XF8000128[0:0] = 0x00000001U
 291     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 292     // .. DIVISOR0 = 0x23
 293     // .. ==> 0XF8000128[13:8] = 0x00000023U
 294     // ..     ==> MASK : 0x00003F00U    VAL : 0x00002300U
 295     // .. DIVISOR1 = 0x3
 296     // .. ==> 0XF8000128[25:20] = 0x00000003U
 297     // ..     ==> MASK : 0x03F00000U    VAL : 0x00300000U
 298     // ..
 299     EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U),
 300     // .. CLKACT = 0x1
 301     // .. ==> 0XF8000138[0:0] = 0x00000001U
 302     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 303     // .. SRCSEL = 0x0
 304     // .. ==> 0XF8000138[4:4] = 0x00000000U
 305     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
 306     // ..
 307     EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U),
 308     // .. CLKACT = 0x1
 309     // .. ==> 0XF8000140[0:0] = 0x00000001U
 310     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 311     // .. SRCSEL = 0x0
 312     // .. ==> 0XF8000140[6:4] = 0x00000000U
 313     // ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
 314     // .. DIVISOR = 0x8
 315     // .. ==> 0XF8000140[13:8] = 0x00000008U
 316     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000800U
 317     // .. DIVISOR1 = 0x5
 318     // .. ==> 0XF8000140[25:20] = 0x00000005U
 319     // ..     ==> MASK : 0x03F00000U    VAL : 0x00500000U
 320     // ..
 321     EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00500801U),
 322     // .. CLKACT = 0x1
 323     // .. ==> 0XF800014C[0:0] = 0x00000001U
 324     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 325     // .. SRCSEL = 0x0
 326     // .. ==> 0XF800014C[5:4] = 0x00000000U
 327     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
 328     // .. DIVISOR = 0x5
 329     // .. ==> 0XF800014C[13:8] = 0x00000005U
 330     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
 331     // ..
 332     EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U),
 333     // .. CLKACT0 = 0x1
 334     // .. ==> 0XF8000150[0:0] = 0x00000001U
 335     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 336     // .. CLKACT1 = 0x0
 337     // .. ==> 0XF8000150[1:1] = 0x00000000U
 338     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
 339     // .. SRCSEL = 0x0
 340     // .. ==> 0XF8000150[5:4] = 0x00000000U
 341     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
 342     // .. DIVISOR = 0x14
 343     // .. ==> 0XF8000150[13:8] = 0x00000014U
 344     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
 345     // ..
 346     EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U),
 347     // .. CLKACT0 = 0x0
 348     // .. ==> 0XF8000154[0:0] = 0x00000000U
 349     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
 350     // .. CLKACT1 = 0x1
 351     // .. ==> 0XF8000154[1:1] = 0x00000001U
 352     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
 353     // .. SRCSEL = 0x0
 354     // .. ==> 0XF8000154[5:4] = 0x00000000U
 355     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
 356     // .. DIVISOR = 0x14
 357     // .. ==> 0XF8000154[13:8] = 0x00000014U
 358     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
 359     // ..
 360     EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
 361     // .. CLKACT0 = 0x1
 362     // .. ==> 0XF800015C[0:0] = 0x00000001U
 363     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 364     // .. CLKACT1 = 0x0
 365     // .. ==> 0XF800015C[1:1] = 0x00000000U
 366     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
 367     // .. SRCSEL = 0x0
 368     // .. ==> 0XF800015C[5:4] = 0x00000000U
 369     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
 370     // .. DIVISOR0 = 0xe
 371     // .. ==> 0XF800015C[13:8] = 0x0000000EU
 372     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000E00U
 373     // .. DIVISOR1 = 0x3
 374     // .. ==> 0XF800015C[25:20] = 0x00000003U
 375     // ..     ==> MASK : 0x03F00000U    VAL : 0x00300000U
 376     // ..
 377     EMIT_MASKWRITE(0XF800015C, 0x03F03F33U ,0x00300E01U),
 378     // .. CAN0_MUX = 0x0
 379     // .. ==> 0XF8000160[5:0] = 0x00000000U
 380     // ..     ==> MASK : 0x0000003FU    VAL : 0x00000000U
 381     // .. CAN0_REF_SEL = 0x0
 382     // .. ==> 0XF8000160[6:6] = 0x00000000U
 383     // ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
 384     // .. CAN1_MUX = 0x0
 385     // .. ==> 0XF8000160[21:16] = 0x00000000U
 386     // ..     ==> MASK : 0x003F0000U    VAL : 0x00000000U
 387     // .. CAN1_REF_SEL = 0x0
 388     // .. ==> 0XF8000160[22:22] = 0x00000000U
 389     // ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
 390     // ..
 391     EMIT_MASKWRITE(0XF8000160, 0x007F007FU ,0x00000000U),
 392     // .. CLKACT = 0x1
 393     // .. ==> 0XF8000168[0:0] = 0x00000001U
 394     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 395     // .. SRCSEL = 0x0
 396     // .. ==> 0XF8000168[5:4] = 0x00000000U
 397     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
 398     // .. DIVISOR = 0x5
 399     // .. ==> 0XF8000168[13:8] = 0x00000005U
 400     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
 401     // ..
 402     EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
 403     // .. SRCSEL = 0x0
 404     // .. ==> 0XF8000170[5:4] = 0x00000000U
 405     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
 406     // .. DIVISOR0 = 0x14
 407     // .. ==> 0XF8000170[13:8] = 0x00000014U
 408     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
 409     // .. DIVISOR1 = 0x1
 410     // .. ==> 0XF8000170[25:20] = 0x00000001U
 411     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
 412     // ..
 413     EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00101400U),
 414     // .. SRCSEL = 0x0
 415     // .. ==> 0XF8000180[5:4] = 0x00000000U
 416     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
 417     // .. DIVISOR0 = 0x14
 418     // .. ==> 0XF8000180[13:8] = 0x00000014U
 419     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
 420     // .. DIVISOR1 = 0x1
 421     // .. ==> 0XF8000180[25:20] = 0x00000001U
 422     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
 423     // ..
 424     EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00101400U),
 425     // .. SRCSEL = 0x0
 426     // .. ==> 0XF8000190[5:4] = 0x00000000U
 427     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
 428     // .. DIVISOR0 = 0x14
 429     // .. ==> 0XF8000190[13:8] = 0x00000014U
 430     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
 431     // .. DIVISOR1 = 0x1
 432     // .. ==> 0XF8000190[25:20] = 0x00000001U
 433     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
 434     // ..
 435     EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101400U),
 436     // .. SRCSEL = 0x0
 437     // .. ==> 0XF80001A0[5:4] = 0x00000000U
 438     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
 439     // .. DIVISOR0 = 0x14
 440     // .. ==> 0XF80001A0[13:8] = 0x00000014U
 441     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
 442     // .. DIVISOR1 = 0x1
 443     // .. ==> 0XF80001A0[25:20] = 0x00000001U
 444     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
 445     // ..
 446     EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U),
 447     // .. CLK_621_TRUE = 0x1
 448     // .. ==> 0XF80001C4[0:0] = 0x00000001U
 449     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 450     // ..
 451     EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
 452     // .. DMA_CPU_2XCLKACT = 0x1
 453     // .. ==> 0XF800012C[0:0] = 0x00000001U
 454     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
 455     // .. USB0_CPU_1XCLKACT = 0x1
 456     // .. ==> 0XF800012C[2:2] = 0x00000001U
 457     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
 458     // .. USB1_CPU_1XCLKACT = 0x1
 459     // .. ==> 0XF800012C[3:3] = 0x00000001U
 460     // ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
 461     // .. GEM0_CPU_1XCLKACT = 0x1
 462     // .. ==> 0XF800012C[6:6] = 0x00000001U
 463     // ..     ==> MASK : 0x00000040U    VAL : 0x00000040U
 464     // .. GEM1_CPU_1XCLKACT = 0x0
 465     // .. ==> 0XF800012C[7:7] = 0x00000000U
 466     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
 467     // .. SDI0_CPU_1XCLKACT = 0x1
 468     // .. ==> 0XF800012C[10:10] = 0x00000001U
 469     // ..     ==> MASK : 0x00000400U    VAL : 0x00000400U
 470     // .. SDI1_CPU_1XCLKACT = 0x0
 471     // .. ==> 0XF800012C[11:11] = 0x00000000U
 472     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
 473     // .. SPI0_CPU_1XCLKACT = 0x0
 474     // .. ==> 0XF800012C[14:14] = 0x00000000U
 475     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
 476     // .. SPI1_CPU_1XCLKACT = 0x0
 477     // .. ==> 0XF800012C[15:15] = 0x00000000U
 478     // ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
 479     // .. CAN0_CPU_1XCLKACT = 0x1
 480     // .. ==> 0XF800012C[16:16] = 0x00000001U
 481     // ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
 482     // .. CAN1_CPU_1XCLKACT = 0x0
 483     // .. ==> 0XF800012C[17:17] = 0x00000000U
 484     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
 485     // .. I2C0_CPU_1XCLKACT = 0x1
 486     // .. ==> 0XF800012C[18:18] = 0x00000001U
 487     // ..     ==> MASK : 0x00040000U    VAL : 0x00040000U
 488     // .. I2C1_CPU_1XCLKACT = 0x1
 489     // .. ==> 0XF800012C[19:19] = 0x00000001U
 490     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
 491     // .. UART0_CPU_1XCLKACT = 0x0
 492     // .. ==> 0XF800012C[20:20] = 0x00000000U
 493     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
 494     // .. UART1_CPU_1XCLKACT = 0x1
 495     // .. ==> 0XF800012C[21:21] = 0x00000001U
 496     // ..     ==> MASK : 0x00200000U    VAL : 0x00200000U
 497     // .. GPIO_CPU_1XCLKACT = 0x1
 498     // .. ==> 0XF800012C[22:22] = 0x00000001U
 499     // ..     ==> MASK : 0x00400000U    VAL : 0x00400000U
 500     // .. LQSPI_CPU_1XCLKACT = 0x1
 501     // .. ==> 0XF800012C[23:23] = 0x00000001U
 502     // ..     ==> MASK : 0x00800000U    VAL : 0x00800000U
 503     // .. SMC_CPU_1XCLKACT = 0x1
 504     // .. ==> 0XF800012C[24:24] = 0x00000001U
 505     // ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
 506     // ..
 507     EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01ED044DU),
 508     // .. FINISH: CLOCK CONTROL SLCR REGISTERS
 509     // .. START: THIS SHOULD BE BLANK
 510     // .. FINISH: THIS SHOULD BE BLANK
 511     // .. START: LOCK IT BACK
 512     // .. LOCK_KEY = 0X767B
 513     // .. ==> 0XF8000004[15:0] = 0x0000767BU
 514     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
 515     // ..
 516     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
 517     // .. FINISH: LOCK IT BACK
 518     // FINISH: top
 519     //
 520     EMIT_EXIT(),
 521
 522     //
 523 };
 524
 525 unsigned long ps7_ddr_init_data_3_0[] = {
 526     // START: top
 527     // .. START: DDR INITIALIZATION
 528     // .. .. START: LOCK DDR
 529     // .. .. reg_ddrc_soft_rstb = 0
 530     // .. .. ==> 0XF8006000[0:0] = 0x00000000U
 531     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
 532     // .. .. reg_ddrc_powerdown_en = 0x0
 533     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
 534     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
 535     // .. .. reg_ddrc_data_bus_width = 0x0
 536     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
 537     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
 538     // .. .. reg_ddrc_burst8_refresh = 0x0
 539     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
 540     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
 541     // .. .. reg_ddrc_rdwr_idle_gap = 0x1
 542     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
 543     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
 544     // .. .. reg_ddrc_dis_rd_bypass = 0x0
 545     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
 546     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
 547     // .. .. reg_ddrc_dis_act_bypass = 0x0
 548     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
 549     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
 550     // .. .. reg_ddrc_dis_auto_refresh = 0x0
 551     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
 552     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
 553     // .. ..
 554     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U),
 555     // .. .. FINISH: LOCK DDR
 556     // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
 557     // .. .. ==> 0XF8006004[11:0] = 0x00000081U
 558     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000081U
 559     // .. .. reserved_reg_ddrc_active_ranks = 0x1
 560     // .. .. ==> 0XF8006004[13:12] = 0x00000001U
 561     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00001000U
 562     // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
 563     // .. .. ==> 0XF8006004[18:14] = 0x00000000U
 564     // .. ..     ==> MASK : 0x0007C000U    VAL : 0x00000000U
 565     // .. ..
 566     EMIT_MASKWRITE(0XF8006004, 0x0007FFFFU ,0x00001081U),
 567     // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
 568     // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
 569     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000000FU
 570     // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
 571     // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
 572     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00007800U
 573     // .. .. reg_ddrc_hpr_xact_run_length = 0xf
 574     // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
 575     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x03C00000U
 576     // .. ..
 577     EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU),
 578     // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
 579     // .. .. ==> 0XF800600C[10:0] = 0x00000001U
 580     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
 581     // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
 582     // .. .. ==> 0XF800600C[21:11] = 0x00000002U
 583     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00001000U
 584     // .. .. reg_ddrc_lpr_xact_run_length = 0x8
 585     // .. .. ==> 0XF800600C[25:22] = 0x00000008U
 586     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x02000000U
 587     // .. ..
 588     EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U),
 589     // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
 590     // .. .. ==> 0XF8006010[10:0] = 0x00000001U
 591     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
 592     // .. .. reg_ddrc_w_xact_run_length = 0x8
 593     // .. .. ==> 0XF8006010[14:11] = 0x00000008U
 594     // .. ..     ==> MASK : 0x00007800U    VAL : 0x00004000U
 595     // .. .. reg_ddrc_w_max_starve_x32 = 0x2
 596     // .. .. ==> 0XF8006010[25:15] = 0x00000002U
 597     // .. ..     ==> MASK : 0x03FF8000U    VAL : 0x00010000U
 598     // .. ..
 599     EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U),
 600     // .. .. reg_ddrc_t_rc = 0x1b
 601     // .. .. ==> 0XF8006014[5:0] = 0x0000001BU
 602     // .. ..     ==> MASK : 0x0000003FU    VAL : 0x0000001BU
 603     // .. .. reg_ddrc_t_rfc_min = 0x56
 604     // .. .. ==> 0XF8006014[13:6] = 0x00000056U
 605     // .. ..     ==> MASK : 0x00003FC0U    VAL : 0x00001580U
 606     // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
 607     // .. .. ==> 0XF8006014[20:14] = 0x00000010U
 608     // .. ..     ==> MASK : 0x001FC000U    VAL : 0x00040000U
 609     // .. ..
 610     EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU),
 611     // .. .. reg_ddrc_wr2pre = 0x12
 612     // .. .. ==> 0XF8006018[4:0] = 0x00000012U
 613     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000012U
 614     // .. .. reg_ddrc_powerdown_to_x32 = 0x6
 615     // .. .. ==> 0XF8006018[9:5] = 0x00000006U
 616     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000C0U
 617     // .. .. reg_ddrc_t_faw = 0x10
 618     // .. .. ==> 0XF8006018[15:10] = 0x00000010U
 619     // .. ..     ==> MASK : 0x0000FC00U    VAL : 0x00004000U
 620     // .. .. reg_ddrc_t_ras_max = 0x24
 621     // .. .. ==> 0XF8006018[21:16] = 0x00000024U
 622     // .. ..     ==> MASK : 0x003F0000U    VAL : 0x00240000U
 623     // .. .. reg_ddrc_t_ras_min = 0x14
 624     // .. .. ==> 0XF8006018[26:22] = 0x00000014U
 625     // .. ..     ==> MASK : 0x07C00000U    VAL : 0x05000000U
 626     // .. .. reg_ddrc_t_cke = 0x4
 627     // .. .. ==> 0XF8006018[31:28] = 0x00000004U
 628     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x40000000U
 629     // .. ..
 630     EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x452440D2U),
 631     // .. .. reg_ddrc_write_latency = 0x5
 632     // .. .. ==> 0XF800601C[4:0] = 0x00000005U
 633     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000005U
 634     // .. .. reg_ddrc_rd2wr = 0x7
 635     // .. .. ==> 0XF800601C[9:5] = 0x00000007U
 636     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000E0U
 637     // .. .. reg_ddrc_wr2rd = 0xe
 638     // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
 639     // .. ..     ==> MASK : 0x00007C00U    VAL : 0x00003800U
 640     // .. .. reg_ddrc_t_xp = 0x4
 641     // .. .. ==> 0XF800601C[19:15] = 0x00000004U
 642     // .. ..     ==> MASK : 0x000F8000U    VAL : 0x00020000U
 643     // .. .. reg_ddrc_pad_pd = 0x0
 644     // .. .. ==> 0XF800601C[22:20] = 0x00000000U
 645     // .. ..     ==> MASK : 0x00700000U    VAL : 0x00000000U
 646     // .. .. reg_ddrc_rd2pre = 0x4
 647     // .. .. ==> 0XF800601C[27:23] = 0x00000004U
 648     // .. ..     ==> MASK : 0x0F800000U    VAL : 0x02000000U
 649     // .. .. reg_ddrc_t_rcd = 0x7
 650     // .. .. ==> 0XF800601C[31:28] = 0x00000007U
 651     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
 652     // .. ..
 653     EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U),
 654     // .. .. reg_ddrc_t_ccd = 0x4
 655     // .. .. ==> 0XF8006020[4:2] = 0x00000004U
 656     // .. ..     ==> MASK : 0x0000001CU    VAL : 0x00000010U
 657     // .. .. reg_ddrc_t_rrd = 0x4
 658     // .. .. ==> 0XF8006020[7:5] = 0x00000004U
 659     // .. ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
 660     // .. .. reg_ddrc_refresh_margin = 0x2
 661     // .. .. ==> 0XF8006020[11:8] = 0x00000002U
 662     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
 663     // .. .. reg_ddrc_t_rp = 0x7
 664     // .. .. ==> 0XF8006020[15:12] = 0x00000007U
 665     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00007000U
 666     // .. .. reg_ddrc_refresh_to_x32 = 0x8
 667     // .. .. ==> 0XF8006020[20:16] = 0x00000008U
 668     // .. ..     ==> MASK : 0x001F0000U    VAL : 0x00080000U
 669     // .. .. reg_ddrc_mobile = 0x0
 670     // .. .. ==> 0XF8006020[22:22] = 0x00000000U
 671     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
 672     // .. .. reg_ddrc_en_dfi_dram_clk_disable = 0x0
 673     // .. .. ==> 0XF8006020[23:23] = 0x00000000U
 674     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
 675     // .. .. reg_ddrc_read_latency = 0x7
 676     // .. .. ==> 0XF8006020[28:24] = 0x00000007U
 677     // .. ..     ==> MASK : 0x1F000000U    VAL : 0x07000000U
 678     // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
 679     // .. .. ==> 0XF8006020[29:29] = 0x00000001U
 680     // .. ..     ==> MASK : 0x20000000U    VAL : 0x20000000U
 681     // .. .. reg_ddrc_dis_pad_pd = 0x0
 682     // .. .. ==> 0XF8006020[30:30] = 0x00000000U
 683     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
 684     // .. ..
 685     EMIT_MASKWRITE(0XF8006020, 0x7FDFFFFCU ,0x27087290U),
 686     // .. .. reg_ddrc_en_2t_timing_mode = 0x0
 687     // .. .. ==> 0XF8006024[0:0] = 0x00000000U
 688     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
 689     // .. .. reg_ddrc_prefer_write = 0x0
 690     // .. .. ==> 0XF8006024[1:1] = 0x00000000U
 691     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
 692     // .. .. reg_ddrc_mr_wr = 0x0
 693     // .. .. ==> 0XF8006024[6:6] = 0x00000000U
 694     // .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
 695     // .. .. reg_ddrc_mr_addr = 0x0
 696     // .. .. ==> 0XF8006024[8:7] = 0x00000000U
 697     // .. ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
 698     // .. .. reg_ddrc_mr_data = 0x0
 699     // .. .. ==> 0XF8006024[24:9] = 0x00000000U
 700     // .. ..     ==> MASK : 0x01FFFE00U    VAL : 0x00000000U
 701     // .. .. ddrc_reg_mr_wr_busy = 0x0
 702     // .. .. ==> 0XF8006024[25:25] = 0x00000000U
 703     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
 704     // .. .. reg_ddrc_mr_type = 0x0
 705     // .. .. ==> 0XF8006024[26:26] = 0x00000000U
 706     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
 707     // .. .. reg_ddrc_mr_rdata_valid = 0x0
 708     // .. .. ==> 0XF8006024[27:27] = 0x00000000U
 709     // .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U
 710     // .. ..
 711     EMIT_MASKWRITE(0XF8006024, 0x0FFFFFC3U ,0x00000000U),
 712     // .. .. reg_ddrc_final_wait_x32 = 0x7
 713     // .. .. ==> 0XF8006028[6:0] = 0x00000007U
 714     // .. ..     ==> MASK : 0x0000007FU    VAL : 0x00000007U
 715     // .. .. reg_ddrc_pre_ocd_x32 = 0x0
 716     // .. .. ==> 0XF8006028[10:7] = 0x00000000U
 717     // .. ..     ==> MASK : 0x00000780U    VAL : 0x00000000U
 718     // .. .. reg_ddrc_t_mrd = 0x4
 719     // .. .. ==> 0XF8006028[13:11] = 0x00000004U
 720     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00002000U
 721     // .. ..
 722     EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U),
 723     // .. .. reg_ddrc_emr2 = 0x8
 724     // .. .. ==> 0XF800602C[15:0] = 0x00000008U
 725     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000008U
 726     // .. .. reg_ddrc_emr3 = 0x0
 727     // .. .. ==> 0XF800602C[31:16] = 0x00000000U
 728     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00000000U
 729     // .. ..
 730     EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U),
 731     // .. .. reg_ddrc_mr = 0x930
 732     // .. .. ==> 0XF8006030[15:0] = 0x00000930U
 733     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000930U
 734     // .. .. reg_ddrc_emr = 0x4
 735     // .. .. ==> 0XF8006030[31:16] = 0x00000004U
 736     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00040000U
 737     // .. ..
 738     EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U),
 739     // .. .. reg_ddrc_burst_rdwr = 0x4
 740     // .. .. ==> 0XF8006034[3:0] = 0x00000004U
 741     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000004U
 742     // .. .. reg_ddrc_pre_cke_x1024 = 0x105
 743     // .. .. ==> 0XF8006034[13:4] = 0x00000105U
 744     // .. ..     ==> MASK : 0x00003FF0U    VAL : 0x00001050U
 745     // .. .. reg_ddrc_post_cke_x1024 = 0x1
 746     // .. .. ==> 0XF8006034[25:16] = 0x00000001U
 747     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00010000U
 748     // .. .. reg_ddrc_burstchop = 0x0
 749     // .. .. ==> 0XF8006034[28:28] = 0x00000000U
 750     // .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U
 751     // .. ..
 752     EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U),
 753     // .. .. reg_ddrc_force_low_pri_n = 0x0
 754     // .. .. ==> 0XF8006038[0:0] = 0x00000000U
 755     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
 756     // .. .. reg_ddrc_dis_dq = 0x0
 757     // .. .. ==> 0XF8006038[1:1] = 0x00000000U
 758     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
 759     // .. ..
 760     EMIT_MASKWRITE(0XF8006038, 0x00000003U ,0x00000000U),
 761     // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
 762     // .. .. ==> 0XF800603C[3:0] = 0x00000007U
 763     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000007U
 764     // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
 765     // .. .. ==> 0XF800603C[7:4] = 0x00000007U
 766     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000070U
 767     // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
 768     // .. .. ==> 0XF800603C[11:8] = 0x00000007U
 769     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000700U
 770     // .. .. reg_ddrc_addrmap_col_b5 = 0x0
 771     // .. .. ==> 0XF800603C[15:12] = 0x00000000U
 772     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
 773     // .. .. reg_ddrc_addrmap_col_b6 = 0x0
 774     // .. .. ==> 0XF800603C[19:16] = 0x00000000U
 775     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
 776     // .. ..
 777     EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U),
 778     // .. .. reg_ddrc_addrmap_col_b2 = 0x0
 779     // .. .. ==> 0XF8006040[3:0] = 0x00000000U
 780     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
 781     // .. .. reg_ddrc_addrmap_col_b3 = 0x0
 782     // .. .. ==> 0XF8006040[7:4] = 0x00000000U
 783     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
 784     // .. .. reg_ddrc_addrmap_col_b4 = 0x0
 785     // .. .. ==> 0XF8006040[11:8] = 0x00000000U
 786     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
 787     // .. .. reg_ddrc_addrmap_col_b7 = 0x0
 788     // .. .. ==> 0XF8006040[15:12] = 0x00000000U
 789     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
 790     // .. .. reg_ddrc_addrmap_col_b8 = 0x0
 791     // .. .. ==> 0XF8006040[19:16] = 0x00000000U
 792     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
 793     // .. .. reg_ddrc_addrmap_col_b9 = 0xf
 794     // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
 795     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00F00000U
 796     // .. .. reg_ddrc_addrmap_col_b10 = 0xf
 797     // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
 798     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
 799     // .. .. reg_ddrc_addrmap_col_b11 = 0xf
 800     // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
 801     // .. ..     ==> MASK : 0xF0000000U    VAL : 0xF0000000U
 802     // .. ..
 803     EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U),
 804     // .. .. reg_ddrc_addrmap_row_b0 = 0x6
 805     // .. .. ==> 0XF8006044[3:0] = 0x00000006U
 806     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000006U
 807     // .. .. reg_ddrc_addrmap_row_b1 = 0x6
 808     // .. .. ==> 0XF8006044[7:4] = 0x00000006U
 809     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000060U
 810     // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
 811     // .. .. ==> 0XF8006044[11:8] = 0x00000006U
 812     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000600U
 813     // .. .. reg_ddrc_addrmap_row_b12 = 0x6
 814     // .. .. ==> 0XF8006044[15:12] = 0x00000006U
 815     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U
 816     // .. .. reg_ddrc_addrmap_row_b13 = 0x6
 817     // .. .. ==> 0XF8006044[19:16] = 0x00000006U
 818     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U
 819     // .. .. reg_ddrc_addrmap_row_b14 = 0x6
 820     // .. .. ==> 0XF8006044[23:20] = 0x00000006U
 821     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00600000U
 822     // .. .. reg_ddrc_addrmap_row_b15 = 0xf
 823     // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
 824     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
 825     // .. ..
 826     EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U),
 827     // .. .. reg_phy_rd_local_odt = 0x0
 828     // .. .. ==> 0XF8006048[13:12] = 0x00000000U
 829     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00000000U
 830     // .. .. reg_phy_wr_local_odt = 0x3
 831     // .. .. ==> 0XF8006048[15:14] = 0x00000003U
 832     // .. ..     ==> MASK : 0x0000C000U    VAL : 0x0000C000U
 833     // .. .. reg_phy_idle_local_odt = 0x3
 834     // .. .. ==> 0XF8006048[17:16] = 0x00000003U
 835     // .. ..     ==> MASK : 0x00030000U    VAL : 0x00030000U
 836     // .. ..
 837     EMIT_MASKWRITE(0XF8006048, 0x0003F000U ,0x0003C000U),
 838     // .. .. reg_phy_rd_cmd_to_data = 0x0
 839     // .. .. ==> 0XF8006050[3:0] = 0x00000000U
 840     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
 841     // .. .. reg_phy_wr_cmd_to_data = 0x0
 842     // .. .. ==> 0XF8006050[7:4] = 0x00000000U
 843     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
 844     // .. .. reg_phy_rdc_we_to_re_delay = 0x8
 845     // .. .. ==> 0XF8006050[11:8] = 0x00000008U
 846     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000800U
 847     // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
 848     // .. .. ==> 0XF8006050[15:15] = 0x00000000U
 849     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
 850     // .. .. reg_phy_use_fixed_re = 0x1
 851     // .. .. ==> 0XF8006050[16:16] = 0x00000001U
 852     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
 853     // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
 854     // .. .. ==> 0XF8006050[17:17] = 0x00000000U
 855     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
 856     // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
 857     // .. .. ==> 0XF8006050[18:18] = 0x00000000U
 858     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
 859     // .. .. reg_phy_clk_stall_level = 0x0
 860     // .. .. ==> 0XF8006050[19:19] = 0x00000000U
 861     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
 862     // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
 863     // .. .. ==> 0XF8006050[27:24] = 0x00000007U
 864     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x07000000U
 865     // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
 866     // .. .. ==> 0XF8006050[31:28] = 0x00000007U
 867     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
 868     // .. ..
 869     EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U),
 870     // .. .. reg_ddrc_dis_dll_calib = 0x0
 871     // .. .. ==> 0XF8006058[16:16] = 0x00000000U
 872     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
 873     // .. ..
 874     EMIT_MASKWRITE(0XF8006058, 0x00010000U ,0x00000000U),
 875     // .. .. reg_ddrc_rd_odt_delay = 0x3
 876     // .. .. ==> 0XF800605C[3:0] = 0x00000003U
 877     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000003U
 878     // .. .. reg_ddrc_wr_odt_delay = 0x0
 879     // .. .. ==> 0XF800605C[7:4] = 0x00000000U
 880     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
 881     // .. .. reg_ddrc_rd_odt_hold = 0x0
 882     // .. .. ==> 0XF800605C[11:8] = 0x00000000U
 883     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
 884     // .. .. reg_ddrc_wr_odt_hold = 0x5
 885     // .. .. ==> 0XF800605C[15:12] = 0x00000005U
 886     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00005000U
 887     // .. ..
 888     EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U),
 889     // .. .. reg_ddrc_pageclose = 0x0
 890     // .. .. ==> 0XF8006060[0:0] = 0x00000000U
 891     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
 892     // .. .. reg_ddrc_lpr_num_entries = 0x1f
 893     // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
 894     // .. ..     ==> MASK : 0x0000007EU    VAL : 0x0000003EU
 895     // .. .. reg_ddrc_auto_pre_en = 0x0
 896     // .. .. ==> 0XF8006060[7:7] = 0x00000000U
 897     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
 898     // .. .. reg_ddrc_refresh_update_level = 0x0
 899     // .. .. ==> 0XF8006060[8:8] = 0x00000000U
 900     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
 901     // .. .. reg_ddrc_dis_wc = 0x0
 902     // .. .. ==> 0XF8006060[9:9] = 0x00000000U
 903     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
 904     // .. .. reg_ddrc_dis_collision_page_opt = 0x0
 905     // .. .. ==> 0XF8006060[10:10] = 0x00000000U
 906     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
 907     // .. .. reg_ddrc_selfref_en = 0x0
 908     // .. .. ==> 0XF8006060[12:12] = 0x00000000U
 909     // .. ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
 910     // .. ..
 911     EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU),
 912     // .. .. reg_ddrc_go2critical_hysteresis = 0x0
 913     // .. .. ==> 0XF8006064[12:5] = 0x00000000U
 914     // .. ..     ==> MASK : 0x00001FE0U    VAL : 0x00000000U
 915     // .. .. reg_arb_go2critical_en = 0x1
 916     // .. .. ==> 0XF8006064[17:17] = 0x00000001U
 917     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00020000U
 918     // .. ..
 919     EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U),
 920     // .. .. reg_ddrc_wrlvl_ww = 0x41
 921     // .. .. ==> 0XF8006068[7:0] = 0x00000041U
 922     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000041U
 923     // .. .. reg_ddrc_rdlvl_rr = 0x41
 924     // .. .. ==> 0XF8006068[15:8] = 0x00000041U
 925     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00004100U
 926     // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
 927     // .. .. ==> 0XF8006068[25:16] = 0x00000028U
 928     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00280000U
 929     // .. ..
 930     EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U),
 931     // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
 932     // .. .. ==> 0XF800606C[7:0] = 0x00000010U
 933     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000010U
 934     // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
 935     // .. .. ==> 0XF800606C[15:8] = 0x00000016U
 936     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00001600U
 937     // .. ..
 938     EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U),
 939     // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1
 940     // .. .. ==> 0XF8006078[3:0] = 0x00000001U
 941     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000001U
 942     // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1
 943     // .. .. ==> 0XF8006078[7:4] = 0x00000001U
 944     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000010U
 945     // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1
 946     // .. .. ==> 0XF8006078[11:8] = 0x00000001U
 947     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000100U
 948     // .. .. reg_ddrc_t_cksre = 0x6
 949     // .. .. ==> 0XF8006078[15:12] = 0x00000006U
 950     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U
 951     // .. .. reg_ddrc_t_cksrx = 0x6
 952     // .. .. ==> 0XF8006078[19:16] = 0x00000006U
 953     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U
 954     // .. .. reg_ddrc_t_ckesr = 0x4
 955     // .. .. ==> 0XF8006078[25:20] = 0x00000004U
 956     // .. ..     ==> MASK : 0x03F00000U    VAL : 0x00400000U
 957     // .. ..
 958     EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU ,0x00466111U),
 959     // .. .. reg_ddrc_t_ckpde = 0x2
 960     // .. .. ==> 0XF800607C[3:0] = 0x00000002U
 961     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000002U
 962     // .. .. reg_ddrc_t_ckpdx = 0x2
 963     // .. .. ==> 0XF800607C[7:4] = 0x00000002U
 964     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
 965     // .. .. reg_ddrc_t_ckdpde = 0x2
 966     // .. .. ==> 0XF800607C[11:8] = 0x00000002U
 967     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
 968     // .. .. reg_ddrc_t_ckdpdx = 0x2
 969     // .. .. ==> 0XF800607C[15:12] = 0x00000002U
 970     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00002000U
 971     // .. .. reg_ddrc_t_ckcsx = 0x3
 972     // .. .. ==> 0XF800607C[19:16] = 0x00000003U
 973     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00030000U
 974     // .. ..
 975     EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU ,0x00032222U),
 976     // .. .. reg_ddrc_dis_auto_zq = 0x0
 977     // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
 978     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
 979     // .. .. reg_ddrc_ddr3 = 0x1
 980     // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
 981     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
 982     // .. .. reg_ddrc_t_mod = 0x200
 983     // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
 984     // .. ..     ==> MASK : 0x00000FFCU    VAL : 0x00000800U
 985     // .. .. reg_ddrc_t_zq_long_nop = 0x200
 986     // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
 987     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00200000U
 988     // .. .. reg_ddrc_t_zq_short_nop = 0x40
 989     // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
 990     // .. ..     ==> MASK : 0xFFC00000U    VAL : 0x10000000U
 991     // .. ..
 992     EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U),
 993     // .. .. t_zq_short_interval_x1024 = 0xcb73
 994     // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
 995     // .. ..     ==> MASK : 0x000FFFFFU    VAL : 0x0000CB73U
 996     // .. .. dram_rstn_x1024 = 0x69
 997     // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
 998     // .. ..     ==> MASK : 0x0FF00000U    VAL : 0x06900000U
 999     // .. ..
1000     EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U),
1001     // .. .. deeppowerdown_en = 0x0
1002     // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
1003     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1004     // .. .. deeppowerdown_to_x1024 = 0xff
1005     // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
1006     // .. ..     ==> MASK : 0x000001FEU    VAL : 0x000001FEU
1007     // .. ..
1008     EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU),
1009     // .. .. dfi_wrlvl_max_x1024 = 0xfff
1010     // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
1011     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000FFFU
1012     // .. .. dfi_rdlvl_max_x1024 = 0xfff
1013     // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
1014     // .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00FFF000U
1015     // .. .. ddrc_reg_twrlvl_max_error = 0x0
1016     // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
1017     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
1018     // .. .. ddrc_reg_trdlvl_max_error = 0x0
1019     // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
1020     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
1021     // .. .. reg_ddrc_dfi_wr_level_en = 0x1
1022     // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
1023     // .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
1024     // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
1025     // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
1026     // .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
1027     // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
1028     // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
1029     // .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
1030     // .. ..
1031     EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU),
1032     // .. .. reg_ddrc_skip_ocd = 0x1
1033     // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
1034     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
1035     // .. ..
1036     EMIT_MASKWRITE(0XF80060B4, 0x00000200U ,0x00000200U),
1037     // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
1038     // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
1039     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000006U
1040     // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
1041     // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
1042     // .. ..     ==> MASK : 0x00007FE0U    VAL : 0x00000060U
1043     // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
1044     // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
1045     // .. ..     ==> MASK : 0x01FF8000U    VAL : 0x00200000U
1046     // .. ..
1047     EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U),
1048     // .. .. START: RESET ECC ERROR
1049     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1
1050     // .. .. ==> 0XF80060C4[0:0] = 0x00000001U
1051     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1052     // .. .. Clear_Correctable_DRAM_ECC_error = 1
1053     // .. .. ==> 0XF80060C4[1:1] = 0x00000001U
1054     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
1055     // .. ..
1056     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U),
1057     // .. .. FINISH: RESET ECC ERROR
1058     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
1059     // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
1060     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1061     // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
1062     // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
1063     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1064     // .. ..
1065     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U),
1066     // .. .. CORR_ECC_LOG_VALID = 0x0
1067     // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
1068     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1069     // .. .. ECC_CORRECTED_BIT_NUM = 0x0
1070     // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
1071     // .. ..     ==> MASK : 0x000000FEU    VAL : 0x00000000U
1072     // .. ..
1073     EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U),
1074     // .. .. UNCORR_ECC_LOG_VALID = 0x0
1075     // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
1076     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1077     // .. ..
1078     EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U),
1079     // .. .. STAT_NUM_CORR_ERR = 0x0
1080     // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
1081     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000000U
1082     // .. .. STAT_NUM_UNCORR_ERR = 0x0
1083     // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
1084     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000000U
1085     // .. ..
1086     EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U),
1087     // .. .. reg_ddrc_ecc_mode = 0x0
1088     // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
1089     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U
1090     // .. .. reg_ddrc_dis_scrub = 0x1
1091     // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
1092     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
1093     // .. ..
1094     EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U),
1095     // .. .. reg_phy_dif_on = 0x0
1096     // .. .. ==> 0XF8006114[3:0] = 0x00000000U
1097     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
1098     // .. .. reg_phy_dif_off = 0x0
1099     // .. .. ==> 0XF8006114[7:4] = 0x00000000U
1100     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
1101     // .. ..
1102     EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U),
1103     // .. .. reg_phy_data_slice_in_use = 0x1
1104     // .. .. ==> 0XF8006118[0:0] = 0x00000001U
1105     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1106     // .. .. reg_phy_rdlvl_inc_mode = 0x0
1107     // .. .. ==> 0XF8006118[1:1] = 0x00000000U
1108     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1109     // .. .. reg_phy_gatelvl_inc_mode = 0x0
1110     // .. .. ==> 0XF8006118[2:2] = 0x00000000U
1111     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1112     // .. .. reg_phy_wrlvl_inc_mode = 0x0
1113     // .. .. ==> 0XF8006118[3:3] = 0x00000000U
1114     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1115     // .. .. reg_phy_bist_shift_dq = 0x0
1116     // .. .. ==> 0XF8006118[14:6] = 0x00000000U
1117     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
1118     // .. .. reg_phy_bist_err_clr = 0x0
1119     // .. .. ==> 0XF8006118[23:15] = 0x00000000U
1120     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
1121     // .. .. reg_phy_dq_offset = 0x40
1122     // .. .. ==> 0XF8006118[30:24] = 0x00000040U
1123     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
1124     // .. ..
1125     EMIT_MASKWRITE(0XF8006118, 0x7FFFFFCFU ,0x40000001U),
1126     // .. .. reg_phy_data_slice_in_use = 0x1
1127     // .. .. ==> 0XF800611C[0:0] = 0x00000001U
1128     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1129     // .. .. reg_phy_rdlvl_inc_mode = 0x0
1130     // .. .. ==> 0XF800611C[1:1] = 0x00000000U
1131     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1132     // .. .. reg_phy_gatelvl_inc_mode = 0x0
1133     // .. .. ==> 0XF800611C[2:2] = 0x00000000U
1134     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1135     // .. .. reg_phy_wrlvl_inc_mode = 0x0
1136     // .. .. ==> 0XF800611C[3:3] = 0x00000000U
1137     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1138     // .. .. reg_phy_bist_shift_dq = 0x0
1139     // .. .. ==> 0XF800611C[14:6] = 0x00000000U
1140     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
1141     // .. .. reg_phy_bist_err_clr = 0x0
1142     // .. .. ==> 0XF800611C[23:15] = 0x00000000U
1143     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
1144     // .. .. reg_phy_dq_offset = 0x40
1145     // .. .. ==> 0XF800611C[30:24] = 0x00000040U
1146     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
1147     // .. ..
1148     EMIT_MASKWRITE(0XF800611C, 0x7FFFFFCFU ,0x40000001U),
1149     // .. .. reg_phy_data_slice_in_use = 0x1
1150     // .. .. ==> 0XF8006120[0:0] = 0x00000001U
1151     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1152     // .. .. reg_phy_rdlvl_inc_mode = 0x0
1153     // .. .. ==> 0XF8006120[1:1] = 0x00000000U
1154     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1155     // .. .. reg_phy_gatelvl_inc_mode = 0x0
1156     // .. .. ==> 0XF8006120[2:2] = 0x00000000U
1157     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1158     // .. .. reg_phy_wrlvl_inc_mode = 0x0
1159     // .. .. ==> 0XF8006120[3:3] = 0x00000000U
1160     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1161     // .. .. reg_phy_bist_shift_dq = 0x0
1162     // .. .. ==> 0XF8006120[14:6] = 0x00000000U
1163     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
1164     // .. .. reg_phy_bist_err_clr = 0x0
1165     // .. .. ==> 0XF8006120[23:15] = 0x00000000U
1166     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
1167     // .. .. reg_phy_dq_offset = 0x40
1168     // .. .. ==> 0XF8006120[30:24] = 0x00000040U
1169     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
1170     // .. ..
1171     EMIT_MASKWRITE(0XF8006120, 0x7FFFFFCFU ,0x40000001U),
1172     // .. .. reg_phy_data_slice_in_use = 0x1
1173     // .. .. ==> 0XF8006124[0:0] = 0x00000001U
1174     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1175     // .. .. reg_phy_rdlvl_inc_mode = 0x0
1176     // .. .. ==> 0XF8006124[1:1] = 0x00000000U
1177     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1178     // .. .. reg_phy_gatelvl_inc_mode = 0x0
1179     // .. .. ==> 0XF8006124[2:2] = 0x00000000U
1180     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1181     // .. .. reg_phy_wrlvl_inc_mode = 0x0
1182     // .. .. ==> 0XF8006124[3:3] = 0x00000000U
1183     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1184     // .. .. reg_phy_bist_shift_dq = 0x0
1185     // .. .. ==> 0XF8006124[14:6] = 0x00000000U
1186     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
1187     // .. .. reg_phy_bist_err_clr = 0x0
1188     // .. .. ==> 0XF8006124[23:15] = 0x00000000U
1189     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
1190     // .. .. reg_phy_dq_offset = 0x40
1191     // .. .. ==> 0XF8006124[30:24] = 0x00000040U
1192     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
1193     // .. ..
1194     EMIT_MASKWRITE(0XF8006124, 0x7FFFFFCFU ,0x40000001U),
1195     // .. .. reg_phy_wrlvl_init_ratio = 0x1d
1196     // .. .. ==> 0XF800612C[9:0] = 0x0000001DU
1197     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000001DU
1198     // .. .. reg_phy_gatelvl_init_ratio = 0xf2
1199     // .. .. ==> 0XF800612C[19:10] = 0x000000F2U
1200     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0003C800U
1201     // .. ..
1202     EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0003C81DU),
1203     // .. .. reg_phy_wrlvl_init_ratio = 0x12
1204     // .. .. ==> 0XF8006130[9:0] = 0x00000012U
1205     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000012U
1206     // .. .. reg_phy_gatelvl_init_ratio = 0xd8
1207     // .. .. ==> 0XF8006130[19:10] = 0x000000D8U
1208     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00036000U
1209     // .. ..
1210     EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00036012U),
1211     // .. .. reg_phy_wrlvl_init_ratio = 0xc
1212     // .. .. ==> 0XF8006134[9:0] = 0x0000000CU
1213     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000000CU
1214     // .. .. reg_phy_gatelvl_init_ratio = 0xde
1215     // .. .. ==> 0XF8006134[19:10] = 0x000000DEU
1216     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00037800U
1217     // .. ..
1218     EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0003780CU),
1219     // .. .. reg_phy_wrlvl_init_ratio = 0x21
1220     // .. .. ==> 0XF8006138[9:0] = 0x00000021U
1221     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000021U
1222     // .. .. reg_phy_gatelvl_init_ratio = 0xee
1223     // .. .. ==> 0XF8006138[19:10] = 0x000000EEU
1224     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0003B800U
1225     // .. ..
1226     EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0003B821U),
1227     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1228     // .. .. ==> 0XF8006140[9:0] = 0x00000035U
1229     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
1230     // .. .. reg_phy_rd_dqs_slave_force = 0x0
1231     // .. .. ==> 0XF8006140[10:10] = 0x00000000U
1232     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1233     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1234     // .. .. ==> 0XF8006140[19:11] = 0x00000000U
1235     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1236     // .. ..
1237     EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U),
1238     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1239     // .. .. ==> 0XF8006144[9:0] = 0x00000035U
1240     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
1241     // .. .. reg_phy_rd_dqs_slave_force = 0x0
1242     // .. .. ==> 0XF8006144[10:10] = 0x00000000U
1243     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1244     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1245     // .. .. ==> 0XF8006144[19:11] = 0x00000000U
1246     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1247     // .. ..
1248     EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U),
1249     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1250     // .. .. ==> 0XF8006148[9:0] = 0x00000035U
1251     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
1252     // .. .. reg_phy_rd_dqs_slave_force = 0x0
1253     // .. .. ==> 0XF8006148[10:10] = 0x00000000U
1254     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1255     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1256     // .. .. ==> 0XF8006148[19:11] = 0x00000000U
1257     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1258     // .. ..
1259     EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U),
1260     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1261     // .. .. ==> 0XF800614C[9:0] = 0x00000035U
1262     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
1263     // .. .. reg_phy_rd_dqs_slave_force = 0x0
1264     // .. .. ==> 0XF800614C[10:10] = 0x00000000U
1265     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1266     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1267     // .. .. ==> 0XF800614C[19:11] = 0x00000000U
1268     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1269     // .. ..
1270     EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U),
1271     // .. .. reg_phy_wr_dqs_slave_ratio = 0x9d
1272     // .. .. ==> 0XF8006154[9:0] = 0x0000009DU
1273     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000009DU
1274     // .. .. reg_phy_wr_dqs_slave_force = 0x0
1275     // .. .. ==> 0XF8006154[10:10] = 0x00000000U
1276     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1277     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1278     // .. .. ==> 0XF8006154[19:11] = 0x00000000U
1279     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1280     // .. ..
1281     EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x0000009DU),
1282     // .. .. reg_phy_wr_dqs_slave_ratio = 0x92
1283     // .. .. ==> 0XF8006158[9:0] = 0x00000092U
1284     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000092U
1285     // .. .. reg_phy_wr_dqs_slave_force = 0x0
1286     // .. .. ==> 0XF8006158[10:10] = 0x00000000U
1287     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1288     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1289     // .. .. ==> 0XF8006158[19:11] = 0x00000000U
1290     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1291     // .. ..
1292     EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x00000092U),
1293     // .. .. reg_phy_wr_dqs_slave_ratio = 0x8c
1294     // .. .. ==> 0XF800615C[9:0] = 0x0000008CU
1295     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000008CU
1296     // .. .. reg_phy_wr_dqs_slave_force = 0x0
1297     // .. .. ==> 0XF800615C[10:10] = 0x00000000U
1298     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1299     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1300     // .. .. ==> 0XF800615C[19:11] = 0x00000000U
1301     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1302     // .. ..
1303     EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x0000008CU),
1304     // .. .. reg_phy_wr_dqs_slave_ratio = 0xa1
1305     // .. .. ==> 0XF8006160[9:0] = 0x000000A1U
1306     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000A1U
1307     // .. .. reg_phy_wr_dqs_slave_force = 0x0
1308     // .. .. ==> 0XF8006160[10:10] = 0x00000000U
1309     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1310     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1311     // .. .. ==> 0XF8006160[19:11] = 0x00000000U
1312     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1313     // .. ..
1314     EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x000000A1U),
1315     // .. .. reg_phy_fifo_we_slave_ratio = 0x147
1316     // .. .. ==> 0XF8006168[10:0] = 0x00000147U
1317     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000147U
1318     // .. .. reg_phy_fifo_we_in_force = 0x0
1319     // .. .. ==> 0XF8006168[11:11] = 0x00000000U
1320     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1321     // .. .. reg_phy_fifo_we_in_delay = 0x0
1322     // .. .. ==> 0XF8006168[20:12] = 0x00000000U
1323     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
1324     // .. ..
1325     EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000147U),
1326     // .. .. reg_phy_fifo_we_slave_ratio = 0x12d
1327     // .. .. ==> 0XF800616C[10:0] = 0x0000012DU
1328     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000012DU
1329     // .. .. reg_phy_fifo_we_in_force = 0x0
1330     // .. .. ==> 0XF800616C[11:11] = 0x00000000U
1331     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1332     // .. .. reg_phy_fifo_we_in_delay = 0x0
1333     // .. .. ==> 0XF800616C[20:12] = 0x00000000U
1334     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
1335     // .. ..
1336     EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x0000012DU),
1337     // .. .. reg_phy_fifo_we_slave_ratio = 0x133
1338     // .. .. ==> 0XF8006170[10:0] = 0x00000133U
1339     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000133U
1340     // .. .. reg_phy_fifo_we_in_force = 0x0
1341     // .. .. ==> 0XF8006170[11:11] = 0x00000000U
1342     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1343     // .. .. reg_phy_fifo_we_in_delay = 0x0
1344     // .. .. ==> 0XF8006170[20:12] = 0x00000000U
1345     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
1346     // .. ..
1347     EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000133U),
1348     // .. .. reg_phy_fifo_we_slave_ratio = 0x143
1349     // .. .. ==> 0XF8006174[10:0] = 0x00000143U
1350     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000143U
1351     // .. .. reg_phy_fifo_we_in_force = 0x0
1352     // .. .. ==> 0XF8006174[11:11] = 0x00000000U
1353     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1354     // .. .. reg_phy_fifo_we_in_delay = 0x0
1355     // .. .. ==> 0XF8006174[20:12] = 0x00000000U
1356     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
1357     // .. ..
1358     EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000143U),
1359     // .. .. reg_phy_wr_data_slave_ratio = 0xdd
1360     // .. .. ==> 0XF800617C[9:0] = 0x000000DDU
1361     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000DDU
1362     // .. .. reg_phy_wr_data_slave_force = 0x0
1363     // .. .. ==> 0XF800617C[10:10] = 0x00000000U
1364     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1365     // .. .. reg_phy_wr_data_slave_delay = 0x0
1366     // .. .. ==> 0XF800617C[19:11] = 0x00000000U
1367     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1368     // .. ..
1369     EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000DDU),
1370     // .. .. reg_phy_wr_data_slave_ratio = 0xd2
1371     // .. .. ==> 0XF8006180[9:0] = 0x000000D2U
1372     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000D2U
1373     // .. .. reg_phy_wr_data_slave_force = 0x0
1374     // .. .. ==> 0XF8006180[10:10] = 0x00000000U
1375     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1376     // .. .. reg_phy_wr_data_slave_delay = 0x0
1377     // .. .. ==> 0XF8006180[19:11] = 0x00000000U
1378     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1379     // .. ..
1380     EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000D2U),
1381     // .. .. reg_phy_wr_data_slave_ratio = 0xcc
1382     // .. .. ==> 0XF8006184[9:0] = 0x000000CCU
1383     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000CCU
1384     // .. .. reg_phy_wr_data_slave_force = 0x0
1385     // .. .. ==> 0XF8006184[10:10] = 0x00000000U
1386     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1387     // .. .. reg_phy_wr_data_slave_delay = 0x0
1388     // .. .. ==> 0XF8006184[19:11] = 0x00000000U
1389     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1390     // .. ..
1391     EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000CCU),
1392     // .. .. reg_phy_wr_data_slave_ratio = 0xe1
1393     // .. .. ==> 0XF8006188[9:0] = 0x000000E1U
1394     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000E1U
1395     // .. .. reg_phy_wr_data_slave_force = 0x0
1396     // .. .. ==> 0XF8006188[10:10] = 0x00000000U
1397     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
1398     // .. .. reg_phy_wr_data_slave_delay = 0x0
1399     // .. .. ==> 0XF8006188[19:11] = 0x00000000U
1400     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
1401     // .. ..
1402     EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000E1U),
1403     // .. .. reg_phy_bl2 = 0x0
1404     // .. .. ==> 0XF8006190[1:1] = 0x00000000U
1405     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1406     // .. .. reg_phy_at_spd_atpg = 0x0
1407     // .. .. ==> 0XF8006190[2:2] = 0x00000000U
1408     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1409     // .. .. reg_phy_bist_enable = 0x0
1410     // .. .. ==> 0XF8006190[3:3] = 0x00000000U
1411     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1412     // .. .. reg_phy_bist_force_err = 0x0
1413     // .. .. ==> 0XF8006190[4:4] = 0x00000000U
1414     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
1415     // .. .. reg_phy_bist_mode = 0x0
1416     // .. .. ==> 0XF8006190[6:5] = 0x00000000U
1417     // .. ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
1418     // .. .. reg_phy_invert_clkout = 0x1
1419     // .. .. ==> 0XF8006190[7:7] = 0x00000001U
1420     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
1421     // .. .. reg_phy_sel_logic = 0x0
1422     // .. .. ==> 0XF8006190[9:9] = 0x00000000U
1423     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
1424     // .. .. reg_phy_ctrl_slave_ratio = 0x100
1425     // .. .. ==> 0XF8006190[19:10] = 0x00000100U
1426     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00040000U
1427     // .. .. reg_phy_ctrl_slave_force = 0x0
1428     // .. .. ==> 0XF8006190[20:20] = 0x00000000U
1429     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
1430     // .. .. reg_phy_ctrl_slave_delay = 0x0
1431     // .. .. ==> 0XF8006190[27:21] = 0x00000000U
1432     // .. ..     ==> MASK : 0x0FE00000U    VAL : 0x00000000U
1433     // .. .. reg_phy_lpddr = 0x0
1434     // .. .. ==> 0XF8006190[29:29] = 0x00000000U
1435     // .. ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
1436     // .. .. reg_phy_cmd_latency = 0x0
1437     // .. .. ==> 0XF8006190[30:30] = 0x00000000U
1438     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
1439     // .. ..
1440     EMIT_MASKWRITE(0XF8006190, 0x6FFFFEFEU ,0x00040080U),
1441     // .. .. reg_phy_wr_rl_delay = 0x2
1442     // .. .. ==> 0XF8006194[4:0] = 0x00000002U
1443     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000002U
1444     // .. .. reg_phy_rd_rl_delay = 0x4
1445     // .. .. ==> 0XF8006194[9:5] = 0x00000004U
1446     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x00000080U
1447     // .. .. reg_phy_dll_lock_diff = 0xf
1448     // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
1449     // .. ..     ==> MASK : 0x00003C00U    VAL : 0x00003C00U
1450     // .. .. reg_phy_use_wr_level = 0x1
1451     // .. .. ==> 0XF8006194[14:14] = 0x00000001U
1452     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00004000U
1453     // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
1454     // .. .. ==> 0XF8006194[15:15] = 0x00000001U
1455     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00008000U
1456     // .. .. reg_phy_use_rd_data_eye_level = 0x1
1457     // .. .. ==> 0XF8006194[16:16] = 0x00000001U
1458     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
1459     // .. .. reg_phy_dis_calib_rst = 0x0
1460     // .. .. ==> 0XF8006194[17:17] = 0x00000000U
1461     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1462     // .. .. reg_phy_ctrl_slave_delay = 0x0
1463     // .. .. ==> 0XF8006194[19:18] = 0x00000000U
1464     // .. ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
1465     // .. ..
1466     EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U),
1467     // .. .. reg_arb_page_addr_mask = 0x0
1468     // .. .. ==> 0XF8006204[31:0] = 0x00000000U
1469     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
1470     // .. ..
1471     EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U),
1472     // .. .. reg_arb_pri_wr_portn = 0x3ff
1473     // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
1474     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1475     // .. .. reg_arb_disable_aging_wr_portn = 0x0
1476     // .. .. ==> 0XF8006208[16:16] = 0x00000000U
1477     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1478     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1479     // .. .. ==> 0XF8006208[17:17] = 0x00000000U
1480     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1481     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1482     // .. .. ==> 0XF8006208[18:18] = 0x00000000U
1483     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1484     // .. ..
1485     EMIT_MASKWRITE(0XF8006208, 0x000703FFU ,0x000003FFU),
1486     // .. .. reg_arb_pri_wr_portn = 0x3ff
1487     // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
1488     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1489     // .. .. reg_arb_disable_aging_wr_portn = 0x0
1490     // .. .. ==> 0XF800620C[16:16] = 0x00000000U
1491     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1492     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1493     // .. .. ==> 0XF800620C[17:17] = 0x00000000U
1494     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1495     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1496     // .. .. ==> 0XF800620C[18:18] = 0x00000000U
1497     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1498     // .. ..
1499     EMIT_MASKWRITE(0XF800620C, 0x000703FFU ,0x000003FFU),
1500     // .. .. reg_arb_pri_wr_portn = 0x3ff
1501     // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
1502     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1503     // .. .. reg_arb_disable_aging_wr_portn = 0x0
1504     // .. .. ==> 0XF8006210[16:16] = 0x00000000U
1505     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1506     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1507     // .. .. ==> 0XF8006210[17:17] = 0x00000000U
1508     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1509     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1510     // .. .. ==> 0XF8006210[18:18] = 0x00000000U
1511     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1512     // .. ..
1513     EMIT_MASKWRITE(0XF8006210, 0x000703FFU ,0x000003FFU),
1514     // .. .. reg_arb_pri_wr_portn = 0x3ff
1515     // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
1516     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1517     // .. .. reg_arb_disable_aging_wr_portn = 0x0
1518     // .. .. ==> 0XF8006214[16:16] = 0x00000000U
1519     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1520     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1521     // .. .. ==> 0XF8006214[17:17] = 0x00000000U
1522     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1523     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1524     // .. .. ==> 0XF8006214[18:18] = 0x00000000U
1525     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1526     // .. ..
1527     EMIT_MASKWRITE(0XF8006214, 0x000703FFU ,0x000003FFU),
1528     // .. .. reg_arb_pri_rd_portn = 0x3ff
1529     // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
1530     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1531     // .. .. reg_arb_disable_aging_rd_portn = 0x0
1532     // .. .. ==> 0XF8006218[16:16] = 0x00000000U
1533     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1534     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1535     // .. .. ==> 0XF8006218[17:17] = 0x00000000U
1536     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1537     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1538     // .. .. ==> 0XF8006218[18:18] = 0x00000000U
1539     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1540     // .. .. reg_arb_set_hpr_rd_portn = 0x0
1541     // .. .. ==> 0XF8006218[19:19] = 0x00000000U
1542     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
1543     // .. ..
1544     EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU),
1545     // .. .. reg_arb_pri_rd_portn = 0x3ff
1546     // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
1547     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1548     // .. .. reg_arb_disable_aging_rd_portn = 0x0
1549     // .. .. ==> 0XF800621C[16:16] = 0x00000000U
1550     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1551     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1552     // .. .. ==> 0XF800621C[17:17] = 0x00000000U
1553     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1554     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1555     // .. .. ==> 0XF800621C[18:18] = 0x00000000U
1556     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1557     // .. .. reg_arb_set_hpr_rd_portn = 0x0
1558     // .. .. ==> 0XF800621C[19:19] = 0x00000000U
1559     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
1560     // .. ..
1561     EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU),
1562     // .. .. reg_arb_pri_rd_portn = 0x3ff
1563     // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
1564     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1565     // .. .. reg_arb_disable_aging_rd_portn = 0x0
1566     // .. .. ==> 0XF8006220[16:16] = 0x00000000U
1567     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1568     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1569     // .. .. ==> 0XF8006220[17:17] = 0x00000000U
1570     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1571     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1572     // .. .. ==> 0XF8006220[18:18] = 0x00000000U
1573     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1574     // .. .. reg_arb_set_hpr_rd_portn = 0x0
1575     // .. .. ==> 0XF8006220[19:19] = 0x00000000U
1576     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
1577     // .. ..
1578     EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU),
1579     // .. .. reg_arb_pri_rd_portn = 0x3ff
1580     // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
1581     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
1582     // .. .. reg_arb_disable_aging_rd_portn = 0x0
1583     // .. .. ==> 0XF8006224[16:16] = 0x00000000U
1584     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1585     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1586     // .. .. ==> 0XF8006224[17:17] = 0x00000000U
1587     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
1588     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1589     // .. .. ==> 0XF8006224[18:18] = 0x00000000U
1590     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
1591     // .. .. reg_arb_set_hpr_rd_portn = 0x0
1592     // .. .. ==> 0XF8006224[19:19] = 0x00000000U
1593     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
1594     // .. ..
1595     EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU),
1596     // .. .. reg_ddrc_lpddr2 = 0x0
1597     // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
1598     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1599     // .. .. reg_ddrc_derate_enable = 0x0
1600     // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
1601     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
1602     // .. .. reg_ddrc_mr4_margin = 0x0
1603     // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
1604     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000000U
1605     // .. ..
1606     EMIT_MASKWRITE(0XF80062A8, 0x00000FF5U ,0x00000000U),
1607     // .. .. reg_ddrc_mr4_read_interval = 0x0
1608     // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
1609     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
1610     // .. ..
1611     EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U),
1612     // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
1613     // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
1614     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000005U
1615     // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
1616     // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
1617     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000120U
1618     // .. .. reg_ddrc_t_mrw = 0x5
1619     // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
1620     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00005000U
1621     // .. ..
1622     EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U),
1623     // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
1624     // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
1625     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x000000A8U
1626     // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
1627     // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
1628     // .. ..     ==> MASK : 0x0003FF00U    VAL : 0x00001200U
1629     // .. ..
1630     EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U),
1631     // .. .. START: POLL ON DCI STATUS
1632     // .. .. DONE = 1
1633     // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
1634     // .. ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
1635     // .. ..
1636     EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
1637     // .. .. FINISH: POLL ON DCI STATUS
1638     // .. .. START: UNLOCK DDR
1639     // .. .. reg_ddrc_soft_rstb = 0x1
1640     // .. .. ==> 0XF8006000[0:0] = 0x00000001U
1641     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1642     // .. .. reg_ddrc_powerdown_en = 0x0
1643     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
1644     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
1645     // .. .. reg_ddrc_data_bus_width = 0x0
1646     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
1647     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
1648     // .. .. reg_ddrc_burst8_refresh = 0x0
1649     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
1650     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
1651     // .. .. reg_ddrc_rdwr_idle_gap = 1
1652     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
1653     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
1654     // .. .. reg_ddrc_dis_rd_bypass = 0x0
1655     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
1656     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
1657     // .. .. reg_ddrc_dis_act_bypass = 0x0
1658     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
1659     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
1660     // .. .. reg_ddrc_dis_auto_refresh = 0x0
1661     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
1662     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
1663     // .. ..
1664     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U),
1665     // .. .. FINISH: UNLOCK DDR
1666     // .. .. START: CHECK DDR STATUS
1667     // .. .. ddrc_reg_operating_mode = 1
1668     // .. .. ==> 0XF8006054[2:0] = 0x00000001U
1669     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000001U
1670     // .. ..
1671     EMIT_MASKPOLL(0XF8006054, 0x00000007U),
1672     // .. .. FINISH: CHECK DDR STATUS
1673     // .. FINISH: DDR INITIALIZATION
1674     // FINISH: top
1675     //
1676     EMIT_EXIT(),
1677
1678     //
1679 };
1680
1681 unsigned long ps7_mio_init_data_3_0[] = {
1682     // START: top
1683     // .. START: SLCR SETTINGS
1684     // .. UNLOCK_KEY = 0XDF0D
1685     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
1686     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
1687     // ..
1688     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
1689     // .. FINISH: SLCR SETTINGS
1690     // .. START: OCM REMAPPING
1691     // .. VREF_EN = 0x1
1692     // .. ==> 0XF8000B00[0:0] = 0x00000001U
1693     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1694     // .. VREF_SEL = 0x0
1695     // .. ==> 0XF8000B00[6:4] = 0x00000000U
1696     // ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
1697     // ..
1698     EMIT_MASKWRITE(0XF8000B00, 0x00000071U ,0x00000001U),
1699     // .. FINISH: OCM REMAPPING
1700     // .. START: DDRIOB SETTINGS
1701     // .. reserved_INP_POWER = 0x0
1702     // .. ==> 0XF8000B40[0:0] = 0x00000000U
1703     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1704     // .. INP_TYPE = 0x0
1705     // .. ==> 0XF8000B40[2:1] = 0x00000000U
1706     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
1707     // .. DCI_UPDATE_B = 0x0
1708     // .. ==> 0XF8000B40[3:3] = 0x00000000U
1709     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1710     // .. TERM_EN = 0x0
1711     // .. ==> 0XF8000B40[4:4] = 0x00000000U
1712     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
1713     // .. DCI_TYPE = 0x0
1714     // .. ==> 0XF8000B40[6:5] = 0x00000000U
1715     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
1716     // .. IBUF_DISABLE_MODE = 0x0
1717     // .. ==> 0XF8000B40[7:7] = 0x00000000U
1718     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1719     // .. TERM_DISABLE_MODE = 0x0
1720     // .. ==> 0XF8000B40[8:8] = 0x00000000U
1721     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1722     // .. OUTPUT_EN = 0x3
1723     // .. ==> 0XF8000B40[10:9] = 0x00000003U
1724     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1725     // .. PULLUP_EN = 0x0
1726     // .. ==> 0XF8000B40[11:11] = 0x00000000U
1727     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1728     // ..
1729     EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U),
1730     // .. reserved_INP_POWER = 0x0
1731     // .. ==> 0XF8000B44[0:0] = 0x00000000U
1732     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1733     // .. INP_TYPE = 0x0
1734     // .. ==> 0XF8000B44[2:1] = 0x00000000U
1735     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
1736     // .. DCI_UPDATE_B = 0x0
1737     // .. ==> 0XF8000B44[3:3] = 0x00000000U
1738     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1739     // .. TERM_EN = 0x0
1740     // .. ==> 0XF8000B44[4:4] = 0x00000000U
1741     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
1742     // .. DCI_TYPE = 0x0
1743     // .. ==> 0XF8000B44[6:5] = 0x00000000U
1744     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
1745     // .. IBUF_DISABLE_MODE = 0x0
1746     // .. ==> 0XF8000B44[7:7] = 0x00000000U
1747     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1748     // .. TERM_DISABLE_MODE = 0x0
1749     // .. ==> 0XF8000B44[8:8] = 0x00000000U
1750     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1751     // .. OUTPUT_EN = 0x3
1752     // .. ==> 0XF8000B44[10:9] = 0x00000003U
1753     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1754     // .. PULLUP_EN = 0x0
1755     // .. ==> 0XF8000B44[11:11] = 0x00000000U
1756     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1757     // ..
1758     EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U),
1759     // .. reserved_INP_POWER = 0x0
1760     // .. ==> 0XF8000B48[0:0] = 0x00000000U
1761     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1762     // .. INP_TYPE = 0x1
1763     // .. ==> 0XF8000B48[2:1] = 0x00000001U
1764     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
1765     // .. DCI_UPDATE_B = 0x0
1766     // .. ==> 0XF8000B48[3:3] = 0x00000000U
1767     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1768     // .. TERM_EN = 0x1
1769     // .. ==> 0XF8000B48[4:4] = 0x00000001U
1770     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
1771     // .. DCI_TYPE = 0x3
1772     // .. ==> 0XF8000B48[6:5] = 0x00000003U
1773     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
1774     // .. IBUF_DISABLE_MODE = 0
1775     // .. ==> 0XF8000B48[7:7] = 0x00000000U
1776     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1777     // .. TERM_DISABLE_MODE = 0
1778     // .. ==> 0XF8000B48[8:8] = 0x00000000U
1779     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1780     // .. OUTPUT_EN = 0x3
1781     // .. ==> 0XF8000B48[10:9] = 0x00000003U
1782     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1783     // .. PULLUP_EN = 0x0
1784     // .. ==> 0XF8000B48[11:11] = 0x00000000U
1785     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1786     // ..
1787     EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U),
1788     // .. reserved_INP_POWER = 0x0
1789     // .. ==> 0XF8000B4C[0:0] = 0x00000000U
1790     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1791     // .. INP_TYPE = 0x1
1792     // .. ==> 0XF8000B4C[2:1] = 0x00000001U
1793     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
1794     // .. DCI_UPDATE_B = 0x0
1795     // .. ==> 0XF8000B4C[3:3] = 0x00000000U
1796     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1797     // .. TERM_EN = 0x1
1798     // .. ==> 0XF8000B4C[4:4] = 0x00000001U
1799     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
1800     // .. DCI_TYPE = 0x3
1801     // .. ==> 0XF8000B4C[6:5] = 0x00000003U
1802     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
1803     // .. IBUF_DISABLE_MODE = 0
1804     // .. ==> 0XF8000B4C[7:7] = 0x00000000U
1805     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1806     // .. TERM_DISABLE_MODE = 0
1807     // .. ==> 0XF8000B4C[8:8] = 0x00000000U
1808     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1809     // .. OUTPUT_EN = 0x3
1810     // .. ==> 0XF8000B4C[10:9] = 0x00000003U
1811     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1812     // .. PULLUP_EN = 0x0
1813     // .. ==> 0XF8000B4C[11:11] = 0x00000000U
1814     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1815     // ..
1816     EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U),
1817     // .. reserved_INP_POWER = 0x0
1818     // .. ==> 0XF8000B50[0:0] = 0x00000000U
1819     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1820     // .. INP_TYPE = 0x2
1821     // .. ==> 0XF8000B50[2:1] = 0x00000002U
1822     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
1823     // .. DCI_UPDATE_B = 0x0
1824     // .. ==> 0XF8000B50[3:3] = 0x00000000U
1825     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1826     // .. TERM_EN = 0x1
1827     // .. ==> 0XF8000B50[4:4] = 0x00000001U
1828     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
1829     // .. DCI_TYPE = 0x3
1830     // .. ==> 0XF8000B50[6:5] = 0x00000003U
1831     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
1832     // .. IBUF_DISABLE_MODE = 0
1833     // .. ==> 0XF8000B50[7:7] = 0x00000000U
1834     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1835     // .. TERM_DISABLE_MODE = 0
1836     // .. ==> 0XF8000B50[8:8] = 0x00000000U
1837     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1838     // .. OUTPUT_EN = 0x3
1839     // .. ==> 0XF8000B50[10:9] = 0x00000003U
1840     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1841     // .. PULLUP_EN = 0x0
1842     // .. ==> 0XF8000B50[11:11] = 0x00000000U
1843     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1844     // ..
1845     EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U),
1846     // .. reserved_INP_POWER = 0x0
1847     // .. ==> 0XF8000B54[0:0] = 0x00000000U
1848     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1849     // .. INP_TYPE = 0x2
1850     // .. ==> 0XF8000B54[2:1] = 0x00000002U
1851     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
1852     // .. DCI_UPDATE_B = 0x0
1853     // .. ==> 0XF8000B54[3:3] = 0x00000000U
1854     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1855     // .. TERM_EN = 0x1
1856     // .. ==> 0XF8000B54[4:4] = 0x00000001U
1857     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
1858     // .. DCI_TYPE = 0x3
1859     // .. ==> 0XF8000B54[6:5] = 0x00000003U
1860     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
1861     // .. IBUF_DISABLE_MODE = 0
1862     // .. ==> 0XF8000B54[7:7] = 0x00000000U
1863     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1864     // .. TERM_DISABLE_MODE = 0
1865     // .. ==> 0XF8000B54[8:8] = 0x00000000U
1866     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1867     // .. OUTPUT_EN = 0x3
1868     // .. ==> 0XF8000B54[10:9] = 0x00000003U
1869     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1870     // .. PULLUP_EN = 0x0
1871     // .. ==> 0XF8000B54[11:11] = 0x00000000U
1872     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1873     // ..
1874     EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U),
1875     // .. reserved_INP_POWER = 0x0
1876     // .. ==> 0XF8000B58[0:0] = 0x00000000U
1877     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
1878     // .. INP_TYPE = 0x0
1879     // .. ==> 0XF8000B58[2:1] = 0x00000000U
1880     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
1881     // .. DCI_UPDATE_B = 0x0
1882     // .. ==> 0XF8000B58[3:3] = 0x00000000U
1883     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
1884     // .. TERM_EN = 0x0
1885     // .. ==> 0XF8000B58[4:4] = 0x00000000U
1886     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
1887     // .. DCI_TYPE = 0x0
1888     // .. ==> 0XF8000B58[6:5] = 0x00000000U
1889     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
1890     // .. IBUF_DISABLE_MODE = 0x0
1891     // .. ==> 0XF8000B58[7:7] = 0x00000000U
1892     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
1893     // .. TERM_DISABLE_MODE = 0x0
1894     // .. ==> 0XF8000B58[8:8] = 0x00000000U
1895     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
1896     // .. OUTPUT_EN = 0x3
1897     // .. ==> 0XF8000B58[10:9] = 0x00000003U
1898     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
1899     // .. PULLUP_EN = 0x0
1900     // .. ==> 0XF8000B58[11:11] = 0x00000000U
1901     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
1902     // ..
1903     EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U),
1904     // .. reserved_DRIVE_P = 0x1c
1905     // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
1906     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
1907     // .. reserved_DRIVE_N = 0xc
1908     // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
1909     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
1910     // .. reserved_SLEW_P = 0x3
1911     // .. ==> 0XF8000B5C[18:14] = 0x00000003U
1912     // ..     ==> MASK : 0x0007C000U    VAL : 0x0000C000U
1913     // .. reserved_SLEW_N = 0x3
1914     // .. ==> 0XF8000B5C[23:19] = 0x00000003U
1915     // ..     ==> MASK : 0x00F80000U    VAL : 0x00180000U
1916     // .. reserved_GTL = 0x0
1917     // .. ==> 0XF8000B5C[26:24] = 0x00000000U
1918     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
1919     // .. reserved_RTERM = 0x0
1920     // .. ==> 0XF8000B5C[31:27] = 0x00000000U
1921     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
1922     // ..
1923     EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU),
1924     // .. reserved_DRIVE_P = 0x1c
1925     // .. ==> 0XF8000B60[6:0] = 0x0000001CU
1926     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
1927     // .. reserved_DRIVE_N = 0xc
1928     // .. ==> 0XF8000B60[13:7] = 0x0000000CU
1929     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
1930     // .. reserved_SLEW_P = 0x6
1931     // .. ==> 0XF8000B60[18:14] = 0x00000006U
1932     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
1933     // .. reserved_SLEW_N = 0x1f
1934     // .. ==> 0XF8000B60[23:19] = 0x0000001FU
1935     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
1936     // .. reserved_GTL = 0x0
1937     // .. ==> 0XF8000B60[26:24] = 0x00000000U
1938     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
1939     // .. reserved_RTERM = 0x0
1940     // .. ==> 0XF8000B60[31:27] = 0x00000000U
1941     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
1942     // ..
1943     EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU),
1944     // .. reserved_DRIVE_P = 0x1c
1945     // .. ==> 0XF8000B64[6:0] = 0x0000001CU
1946     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
1947     // .. reserved_DRIVE_N = 0xc
1948     // .. ==> 0XF8000B64[13:7] = 0x0000000CU
1949     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
1950     // .. reserved_SLEW_P = 0x6
1951     // .. ==> 0XF8000B64[18:14] = 0x00000006U
1952     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
1953     // .. reserved_SLEW_N = 0x1f
1954     // .. ==> 0XF8000B64[23:19] = 0x0000001FU
1955     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
1956     // .. reserved_GTL = 0x0
1957     // .. ==> 0XF8000B64[26:24] = 0x00000000U
1958     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
1959     // .. reserved_RTERM = 0x0
1960     // .. ==> 0XF8000B64[31:27] = 0x00000000U
1961     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
1962     // ..
1963     EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU),
1964     // .. reserved_DRIVE_P = 0x1c
1965     // .. ==> 0XF8000B68[6:0] = 0x0000001CU
1966     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
1967     // .. reserved_DRIVE_N = 0xc
1968     // .. ==> 0XF8000B68[13:7] = 0x0000000CU
1969     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
1970     // .. reserved_SLEW_P = 0x6
1971     // .. ==> 0XF8000B68[18:14] = 0x00000006U
1972     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
1973     // .. reserved_SLEW_N = 0x1f
1974     // .. ==> 0XF8000B68[23:19] = 0x0000001FU
1975     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
1976     // .. reserved_GTL = 0x0
1977     // .. ==> 0XF8000B68[26:24] = 0x00000000U
1978     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
1979     // .. reserved_RTERM = 0x0
1980     // .. ==> 0XF8000B68[31:27] = 0x00000000U
1981     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
1982     // ..
1983     EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU),
1984     // .. VREF_INT_EN = 0x1
1985     // .. ==> 0XF8000B6C[0:0] = 0x00000001U
1986     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
1987     // .. VREF_SEL = 0x4
1988     // .. ==> 0XF8000B6C[4:1] = 0x00000004U
1989     // ..     ==> MASK : 0x0000001EU    VAL : 0x00000008U
1990     // .. VREF_EXT_EN = 0x0
1991     // .. ==> 0XF8000B6C[6:5] = 0x00000000U
1992     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
1993     // .. reserved_VREF_PULLUP_EN = 0x0
1994     // .. ==> 0XF8000B6C[8:7] = 0x00000000U
1995     // ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
1996     // .. REFIO_EN = 0x1
1997     // .. ==> 0XF8000B6C[9:9] = 0x00000001U
1998     // ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
1999     // .. reserved_REFIO_TEST = 0x3
2000     // .. ==> 0XF8000B6C[11:10] = 0x00000003U
2001     // ..     ==> MASK : 0x00000C00U    VAL : 0x00000C00U
2002     // .. reserved_REFIO_PULLUP_EN = 0x0
2003     // .. ==> 0XF8000B6C[12:12] = 0x00000000U
2004     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2005     // .. reserved_DRST_B_PULLUP_EN = 0x0
2006     // .. ==> 0XF8000B6C[13:13] = 0x00000000U
2007     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2008     // .. reserved_CKE_PULLUP_EN = 0x0
2009     // .. ==> 0XF8000B6C[14:14] = 0x00000000U
2010     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
2011     // ..
2012     EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000E09U),
2013     // .. .. START: ASSERT RESET
2014     // .. .. RESET = 1
2015     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
2016     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2017     // .. ..
2018     EMIT_MASKWRITE(0XF8000B70, 0x00000001U ,0x00000001U),
2019     // .. .. FINISH: ASSERT RESET
2020     // .. .. START: DEASSERT RESET
2021     // .. .. RESET = 0
2022     // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
2023     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2024     // .. .. reserved_VRN_OUT = 0x1
2025     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
2026     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
2027     // .. ..
2028     EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U),
2029     // .. .. FINISH: DEASSERT RESET
2030     // .. .. RESET = 0x1
2031     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
2032     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2033     // .. .. ENABLE = 0x1
2034     // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
2035     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2036     // .. .. reserved_VRP_TRI = 0x0
2037     // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
2038     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2039     // .. .. reserved_VRN_TRI = 0x0
2040     // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
2041     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
2042     // .. .. reserved_VRP_OUT = 0x0
2043     // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
2044     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
2045     // .. .. reserved_VRN_OUT = 0x1
2046     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
2047     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
2048     // .. .. NREF_OPT1 = 0x0
2049     // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
2050     // .. ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
2051     // .. .. NREF_OPT2 = 0x0
2052     // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
2053     // .. ..     ==> MASK : 0x00000700U    VAL : 0x00000000U
2054     // .. .. NREF_OPT4 = 0x1
2055     // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
2056     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00000800U
2057     // .. .. PREF_OPT1 = 0x0
2058     // .. .. ==> 0XF8000B70[15:14] = 0x00000000U
2059     // .. ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U
2060     // .. .. PREF_OPT2 = 0x0
2061     // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
2062     // .. ..     ==> MASK : 0x000E0000U    VAL : 0x00000000U
2063     // .. .. UPDATE_CONTROL = 0x0
2064     // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
2065     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
2066     // .. .. reserved_INIT_COMPLETE = 0x0
2067     // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
2068     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
2069     // .. .. reserved_TST_CLK = 0x0
2070     // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
2071     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
2072     // .. .. reserved_TST_HLN = 0x0
2073     // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
2074     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
2075     // .. .. reserved_TST_HLP = 0x0
2076     // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
2077     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
2078     // .. .. reserved_TST_RST = 0x0
2079     // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
2080     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
2081     // .. .. reserved_INT_DCI_EN = 0x0
2082     // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
2083     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
2084     // .. ..
2085     EMIT_MASKWRITE(0XF8000B70, 0x07FEFFFFU ,0x00000823U),
2086     // .. FINISH: DDRIOB SETTINGS
2087     // .. START: MIO PROGRAMMING
2088     // .. TRI_ENABLE = 1
2089     // .. ==> 0XF8000700[0:0] = 0x00000001U
2090     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2091     // .. Speed = 0
2092     // .. ==> 0XF8000700[8:8] = 0x00000000U
2093     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2094     // .. IO_Type = 1
2095     // .. ==> 0XF8000700[11:9] = 0x00000001U
2096     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2097     // .. PULLUP = 1
2098     // .. ==> 0XF8000700[12:12] = 0x00000001U
2099     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2100     // .. DisableRcvr = 0
2101     // .. ==> 0XF8000700[13:13] = 0x00000000U
2102     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2103     // ..
2104     EMIT_MASKWRITE(0XF8000700, 0x00003F01U ,0x00001201U),
2105     // .. TRI_ENABLE = 0
2106     // .. ==> 0XF8000704[0:0] = 0x00000000U
2107     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2108     // .. L0_SEL = 1
2109     // .. ==> 0XF8000704[1:1] = 0x00000001U
2110     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2111     // .. L1_SEL = 0
2112     // .. ==> 0XF8000704[2:2] = 0x00000000U
2113     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2114     // .. L2_SEL = 0
2115     // .. ==> 0XF8000704[4:3] = 0x00000000U
2116     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2117     // .. L3_SEL = 0
2118     // .. ==> 0XF8000704[7:5] = 0x00000000U
2119     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2120     // .. Speed = 0
2121     // .. ==> 0XF8000704[8:8] = 0x00000000U
2122     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2123     // .. IO_Type = 1
2124     // .. ==> 0XF8000704[11:9] = 0x00000001U
2125     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2126     // .. PULLUP = 1
2127     // .. ==> 0XF8000704[12:12] = 0x00000001U
2128     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2129     // .. DisableRcvr = 0
2130     // .. ==> 0XF8000704[13:13] = 0x00000000U
2131     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2132     // ..
2133     EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00001202U),
2134     // .. TRI_ENABLE = 0
2135     // .. ==> 0XF8000708[0:0] = 0x00000000U
2136     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2137     // .. L0_SEL = 1
2138     // .. ==> 0XF8000708[1:1] = 0x00000001U
2139     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2140     // .. L1_SEL = 0
2141     // .. ==> 0XF8000708[2:2] = 0x00000000U
2142     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2143     // .. L2_SEL = 0
2144     // .. ==> 0XF8000708[4:3] = 0x00000000U
2145     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2146     // .. L3_SEL = 0
2147     // .. ==> 0XF8000708[7:5] = 0x00000000U
2148     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2149     // .. Speed = 0
2150     // .. ==> 0XF8000708[8:8] = 0x00000000U
2151     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2152     // .. IO_Type = 1
2153     // .. ==> 0XF8000708[11:9] = 0x00000001U
2154     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2155     // .. PULLUP = 0
2156     // .. ==> 0XF8000708[12:12] = 0x00000000U
2157     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2158     // .. DisableRcvr = 0
2159     // .. ==> 0XF8000708[13:13] = 0x00000000U
2160     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2161     // ..
2162     EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000202U),
2163     // .. TRI_ENABLE = 0
2164     // .. ==> 0XF800070C[0:0] = 0x00000000U
2165     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2166     // .. L0_SEL = 1
2167     // .. ==> 0XF800070C[1:1] = 0x00000001U
2168     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2169     // .. L1_SEL = 0
2170     // .. ==> 0XF800070C[2:2] = 0x00000000U
2171     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2172     // .. L2_SEL = 0
2173     // .. ==> 0XF800070C[4:3] = 0x00000000U
2174     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2175     // .. L3_SEL = 0
2176     // .. ==> 0XF800070C[7:5] = 0x00000000U
2177     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2178     // .. Speed = 0
2179     // .. ==> 0XF800070C[8:8] = 0x00000000U
2180     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2181     // .. IO_Type = 1
2182     // .. ==> 0XF800070C[11:9] = 0x00000001U
2183     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2184     // .. PULLUP = 0
2185     // .. ==> 0XF800070C[12:12] = 0x00000000U
2186     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2187     // .. DisableRcvr = 0
2188     // .. ==> 0XF800070C[13:13] = 0x00000000U
2189     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2190     // ..
2191     EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000202U),
2192     // .. TRI_ENABLE = 0
2193     // .. ==> 0XF8000710[0:0] = 0x00000000U
2194     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2195     // .. L0_SEL = 1
2196     // .. ==> 0XF8000710[1:1] = 0x00000001U
2197     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2198     // .. L1_SEL = 0
2199     // .. ==> 0XF8000710[2:2] = 0x00000000U
2200     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2201     // .. L2_SEL = 0
2202     // .. ==> 0XF8000710[4:3] = 0x00000000U
2203     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2204     // .. L3_SEL = 0
2205     // .. ==> 0XF8000710[7:5] = 0x00000000U
2206     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2207     // .. Speed = 0
2208     // .. ==> 0XF8000710[8:8] = 0x00000000U
2209     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2210     // .. IO_Type = 1
2211     // .. ==> 0XF8000710[11:9] = 0x00000001U
2212     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2213     // .. PULLUP = 0
2214     // .. ==> 0XF8000710[12:12] = 0x00000000U
2215     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2216     // .. DisableRcvr = 0
2217     // .. ==> 0XF8000710[13:13] = 0x00000000U
2218     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2219     // ..
2220     EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000202U),
2221     // .. TRI_ENABLE = 0
2222     // .. ==> 0XF8000714[0:0] = 0x00000000U
2223     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2224     // .. L0_SEL = 1
2225     // .. ==> 0XF8000714[1:1] = 0x00000001U
2226     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2227     // .. L1_SEL = 0
2228     // .. ==> 0XF8000714[2:2] = 0x00000000U
2229     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2230     // .. L2_SEL = 0
2231     // .. ==> 0XF8000714[4:3] = 0x00000000U
2232     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2233     // .. L3_SEL = 0
2234     // .. ==> 0XF8000714[7:5] = 0x00000000U
2235     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2236     // .. Speed = 0
2237     // .. ==> 0XF8000714[8:8] = 0x00000000U
2238     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2239     // .. IO_Type = 1
2240     // .. ==> 0XF8000714[11:9] = 0x00000001U
2241     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2242     // .. PULLUP = 0
2243     // .. ==> 0XF8000714[12:12] = 0x00000000U
2244     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2245     // .. DisableRcvr = 0
2246     // .. ==> 0XF8000714[13:13] = 0x00000000U
2247     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2248     // ..
2249     EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000202U),
2250     // .. TRI_ENABLE = 0
2251     // .. ==> 0XF8000718[0:0] = 0x00000000U
2252     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2253     // .. L0_SEL = 1
2254     // .. ==> 0XF8000718[1:1] = 0x00000001U
2255     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2256     // .. L1_SEL = 0
2257     // .. ==> 0XF8000718[2:2] = 0x00000000U
2258     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2259     // .. L2_SEL = 0
2260     // .. ==> 0XF8000718[4:3] = 0x00000000U
2261     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2262     // .. L3_SEL = 0
2263     // .. ==> 0XF8000718[7:5] = 0x00000000U
2264     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2265     // .. Speed = 0
2266     // .. ==> 0XF8000718[8:8] = 0x00000000U
2267     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2268     // .. IO_Type = 1
2269     // .. ==> 0XF8000718[11:9] = 0x00000001U
2270     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2271     // .. PULLUP = 0
2272     // .. ==> 0XF8000718[12:12] = 0x00000000U
2273     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2274     // .. DisableRcvr = 0
2275     // .. ==> 0XF8000718[13:13] = 0x00000000U
2276     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2277     // ..
2278     EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000202U),
2279     // .. TRI_ENABLE = 0
2280     // .. ==> 0XF800071C[0:0] = 0x00000000U
2281     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2282     // .. L0_SEL = 0
2283     // .. ==> 0XF800071C[1:1] = 0x00000000U
2284     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2285     // .. L1_SEL = 0
2286     // .. ==> 0XF800071C[2:2] = 0x00000000U
2287     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2288     // .. L2_SEL = 0
2289     // .. ==> 0XF800071C[4:3] = 0x00000000U
2290     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2291     // .. L3_SEL = 0
2292     // .. ==> 0XF800071C[7:5] = 0x00000000U
2293     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2294     // .. Speed = 0
2295     // .. ==> 0XF800071C[8:8] = 0x00000000U
2296     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2297     // .. IO_Type = 1
2298     // .. ==> 0XF800071C[11:9] = 0x00000001U
2299     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2300     // .. PULLUP = 0
2301     // .. ==> 0XF800071C[12:12] = 0x00000000U
2302     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2303     // .. DisableRcvr = 0
2304     // .. ==> 0XF800071C[13:13] = 0x00000000U
2305     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2306     // ..
2307     EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000200U),
2308     // .. TRI_ENABLE = 0
2309     // .. ==> 0XF8000720[0:0] = 0x00000000U
2310     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2311     // .. L0_SEL = 1
2312     // .. ==> 0XF8000720[1:1] = 0x00000001U
2313     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2314     // .. L1_SEL = 0
2315     // .. ==> 0XF8000720[2:2] = 0x00000000U
2316     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2317     // .. L2_SEL = 0
2318     // .. ==> 0XF8000720[4:3] = 0x00000000U
2319     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2320     // .. L3_SEL = 0
2321     // .. ==> 0XF8000720[7:5] = 0x00000000U
2322     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2323     // .. Speed = 0
2324     // .. ==> 0XF8000720[8:8] = 0x00000000U
2325     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2326     // .. IO_Type = 1
2327     // .. ==> 0XF8000720[11:9] = 0x00000001U
2328     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2329     // .. PULLUP = 0
2330     // .. ==> 0XF8000720[12:12] = 0x00000000U
2331     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2332     // .. DisableRcvr = 0
2333     // .. ==> 0XF8000720[13:13] = 0x00000000U
2334     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2335     // ..
2336     EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000202U),
2337     // .. TRI_ENABLE = 0
2338     // .. ==> 0XF8000724[0:0] = 0x00000000U
2339     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2340     // .. L0_SEL = 0
2341     // .. ==> 0XF8000724[1:1] = 0x00000000U
2342     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2343     // .. L1_SEL = 0
2344     // .. ==> 0XF8000724[2:2] = 0x00000000U
2345     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2346     // .. L2_SEL = 0
2347     // .. ==> 0XF8000724[4:3] = 0x00000000U
2348     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2349     // .. L3_SEL = 0
2350     // .. ==> 0XF8000724[7:5] = 0x00000000U
2351     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2352     // .. Speed = 0
2353     // .. ==> 0XF8000724[8:8] = 0x00000000U
2354     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2355     // .. IO_Type = 1
2356     // .. ==> 0XF8000724[11:9] = 0x00000001U
2357     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2358     // .. PULLUP = 1
2359     // .. ==> 0XF8000724[12:12] = 0x00000001U
2360     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2361     // .. DisableRcvr = 0
2362     // .. ==> 0XF8000724[13:13] = 0x00000000U
2363     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2364     // ..
2365     EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00001200U),
2366     // .. TRI_ENABLE = 0
2367     // .. ==> 0XF8000728[0:0] = 0x00000000U
2368     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2369     // .. L0_SEL = 0
2370     // .. ==> 0XF8000728[1:1] = 0x00000000U
2371     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2372     // .. L1_SEL = 0
2373     // .. ==> 0XF8000728[2:2] = 0x00000000U
2374     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2375     // .. L2_SEL = 0
2376     // .. ==> 0XF8000728[4:3] = 0x00000000U
2377     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2378     // .. L3_SEL = 0
2379     // .. ==> 0XF8000728[7:5] = 0x00000000U
2380     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2381     // .. Speed = 0
2382     // .. ==> 0XF8000728[8:8] = 0x00000000U
2383     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2384     // .. IO_Type = 1
2385     // .. ==> 0XF8000728[11:9] = 0x00000001U
2386     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2387     // .. PULLUP = 1
2388     // .. ==> 0XF8000728[12:12] = 0x00000001U
2389     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2390     // .. DisableRcvr = 0
2391     // .. ==> 0XF8000728[13:13] = 0x00000000U
2392     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2393     // ..
2394     EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00001200U),
2395     // .. TRI_ENABLE = 0
2396     // .. ==> 0XF800072C[0:0] = 0x00000000U
2397     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2398     // .. L0_SEL = 0
2399     // .. ==> 0XF800072C[1:1] = 0x00000000U
2400     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2401     // .. L1_SEL = 0
2402     // .. ==> 0XF800072C[2:2] = 0x00000000U
2403     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2404     // .. L2_SEL = 0
2405     // .. ==> 0XF800072C[4:3] = 0x00000000U
2406     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2407     // .. L3_SEL = 0
2408     // .. ==> 0XF800072C[7:5] = 0x00000000U
2409     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2410     // .. Speed = 0
2411     // .. ==> 0XF800072C[8:8] = 0x00000000U
2412     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2413     // .. IO_Type = 1
2414     // .. ==> 0XF800072C[11:9] = 0x00000001U
2415     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2416     // .. PULLUP = 1
2417     // .. ==> 0XF800072C[12:12] = 0x00000001U
2418     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2419     // .. DisableRcvr = 0
2420     // .. ==> 0XF800072C[13:13] = 0x00000000U
2421     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2422     // ..
2423     EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00001200U),
2424     // .. TRI_ENABLE = 0
2425     // .. ==> 0XF8000730[0:0] = 0x00000000U
2426     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2427     // .. L0_SEL = 0
2428     // .. ==> 0XF8000730[1:1] = 0x00000000U
2429     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2430     // .. L1_SEL = 0
2431     // .. ==> 0XF8000730[2:2] = 0x00000000U
2432     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2433     // .. L2_SEL = 0
2434     // .. ==> 0XF8000730[4:3] = 0x00000000U
2435     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2436     // .. L3_SEL = 0
2437     // .. ==> 0XF8000730[7:5] = 0x00000000U
2438     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2439     // .. Speed = 0
2440     // .. ==> 0XF8000730[8:8] = 0x00000000U
2441     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2442     // .. IO_Type = 1
2443     // .. ==> 0XF8000730[11:9] = 0x00000001U
2444     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2445     // .. PULLUP = 1
2446     // .. ==> 0XF8000730[12:12] = 0x00000001U
2447     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2448     // .. DisableRcvr = 0
2449     // .. ==> 0XF8000730[13:13] = 0x00000000U
2450     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2451     // ..
2452     EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00001200U),
2453     // .. TRI_ENABLE = 0
2454     // .. ==> 0XF8000734[0:0] = 0x00000000U
2455     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2456     // .. L0_SEL = 0
2457     // .. ==> 0XF8000734[1:1] = 0x00000000U
2458     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2459     // .. L1_SEL = 0
2460     // .. ==> 0XF8000734[2:2] = 0x00000000U
2461     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2462     // .. L2_SEL = 0
2463     // .. ==> 0XF8000734[4:3] = 0x00000000U
2464     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2465     // .. L3_SEL = 0
2466     // .. ==> 0XF8000734[7:5] = 0x00000000U
2467     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2468     // .. Speed = 0
2469     // .. ==> 0XF8000734[8:8] = 0x00000000U
2470     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2471     // .. IO_Type = 1
2472     // .. ==> 0XF8000734[11:9] = 0x00000001U
2473     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2474     // .. PULLUP = 1
2475     // .. ==> 0XF8000734[12:12] = 0x00000001U
2476     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2477     // .. DisableRcvr = 0
2478     // .. ==> 0XF8000734[13:13] = 0x00000000U
2479     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2480     // ..
2481     EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00001200U),
2482     // .. TRI_ENABLE = 0
2483     // .. ==> 0XF8000738[0:0] = 0x00000000U
2484     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2485     // .. L0_SEL = 0
2486     // .. ==> 0XF8000738[1:1] = 0x00000000U
2487     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2488     // .. L1_SEL = 0
2489     // .. ==> 0XF8000738[2:2] = 0x00000000U
2490     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2491     // .. L2_SEL = 0
2492     // .. ==> 0XF8000738[4:3] = 0x00000000U
2493     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2494     // .. L3_SEL = 0
2495     // .. ==> 0XF8000738[7:5] = 0x00000000U
2496     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2497     // .. Speed = 0
2498     // .. ==> 0XF8000738[8:8] = 0x00000000U
2499     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2500     // .. IO_Type = 1
2501     // .. ==> 0XF8000738[11:9] = 0x00000001U
2502     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2503     // .. PULLUP = 1
2504     // .. ==> 0XF8000738[12:12] = 0x00000001U
2505     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2506     // .. DisableRcvr = 0
2507     // .. ==> 0XF8000738[13:13] = 0x00000000U
2508     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2509     // ..
2510     EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00001200U),
2511     // .. TRI_ENABLE = 1
2512     // .. ==> 0XF800073C[0:0] = 0x00000001U
2513     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2514     // .. Speed = 0
2515     // .. ==> 0XF800073C[8:8] = 0x00000000U
2516     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2517     // .. IO_Type = 1
2518     // .. ==> 0XF800073C[11:9] = 0x00000001U
2519     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2520     // .. PULLUP = 1
2521     // .. ==> 0XF800073C[12:12] = 0x00000001U
2522     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
2523     // .. DisableRcvr = 0
2524     // .. ==> 0XF800073C[13:13] = 0x00000000U
2525     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2526     // ..
2527     EMIT_MASKWRITE(0XF800073C, 0x00003F01U ,0x00001201U),
2528     // .. TRI_ENABLE = 0
2529     // .. ==> 0XF8000740[0:0] = 0x00000000U
2530     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2531     // .. L0_SEL = 1
2532     // .. ==> 0XF8000740[1:1] = 0x00000001U
2533     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2534     // .. L1_SEL = 0
2535     // .. ==> 0XF8000740[2:2] = 0x00000000U
2536     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2537     // .. L2_SEL = 0
2538     // .. ==> 0XF8000740[4:3] = 0x00000000U
2539     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2540     // .. L3_SEL = 0
2541     // .. ==> 0XF8000740[7:5] = 0x00000000U
2542     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2543     // .. Speed = 0
2544     // .. ==> 0XF8000740[8:8] = 0x00000000U
2545     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2546     // .. IO_Type = 4
2547     // .. ==> 0XF8000740[11:9] = 0x00000004U
2548     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2549     // .. PULLUP = 0
2550     // .. ==> 0XF8000740[12:12] = 0x00000000U
2551     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2552     // .. DisableRcvr = 1
2553     // .. ==> 0XF8000740[13:13] = 0x00000001U
2554     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
2555     // ..
2556     EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00002802U),
2557     // .. TRI_ENABLE = 0
2558     // .. ==> 0XF8000744[0:0] = 0x00000000U
2559     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2560     // .. L0_SEL = 1
2561     // .. ==> 0XF8000744[1:1] = 0x00000001U
2562     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2563     // .. L1_SEL = 0
2564     // .. ==> 0XF8000744[2:2] = 0x00000000U
2565     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2566     // .. L2_SEL = 0
2567     // .. ==> 0XF8000744[4:3] = 0x00000000U
2568     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2569     // .. L3_SEL = 0
2570     // .. ==> 0XF8000744[7:5] = 0x00000000U
2571     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2572     // .. Speed = 0
2573     // .. ==> 0XF8000744[8:8] = 0x00000000U
2574     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2575     // .. IO_Type = 4
2576     // .. ==> 0XF8000744[11:9] = 0x00000004U
2577     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2578     // .. PULLUP = 0
2579     // .. ==> 0XF8000744[12:12] = 0x00000000U
2580     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2581     // .. DisableRcvr = 1
2582     // .. ==> 0XF8000744[13:13] = 0x00000001U
2583     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
2584     // ..
2585     EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00002802U),
2586     // .. TRI_ENABLE = 0
2587     // .. ==> 0XF8000748[0:0] = 0x00000000U
2588     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2589     // .. L0_SEL = 1
2590     // .. ==> 0XF8000748[1:1] = 0x00000001U
2591     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2592     // .. L1_SEL = 0
2593     // .. ==> 0XF8000748[2:2] = 0x00000000U
2594     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2595     // .. L2_SEL = 0
2596     // .. ==> 0XF8000748[4:3] = 0x00000000U
2597     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2598     // .. L3_SEL = 0
2599     // .. ==> 0XF8000748[7:5] = 0x00000000U
2600     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2601     // .. Speed = 0
2602     // .. ==> 0XF8000748[8:8] = 0x00000000U
2603     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2604     // .. IO_Type = 4
2605     // .. ==> 0XF8000748[11:9] = 0x00000004U
2606     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2607     // .. PULLUP = 0
2608     // .. ==> 0XF8000748[12:12] = 0x00000000U
2609     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2610     // .. DisableRcvr = 1
2611     // .. ==> 0XF8000748[13:13] = 0x00000001U
2612     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
2613     // ..
2614     EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00002802U),
2615     // .. TRI_ENABLE = 0
2616     // .. ==> 0XF800074C[0:0] = 0x00000000U
2617     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2618     // .. L0_SEL = 1
2619     // .. ==> 0XF800074C[1:1] = 0x00000001U
2620     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2621     // .. L1_SEL = 0
2622     // .. ==> 0XF800074C[2:2] = 0x00000000U
2623     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2624     // .. L2_SEL = 0
2625     // .. ==> 0XF800074C[4:3] = 0x00000000U
2626     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2627     // .. L3_SEL = 0
2628     // .. ==> 0XF800074C[7:5] = 0x00000000U
2629     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2630     // .. Speed = 0
2631     // .. ==> 0XF800074C[8:8] = 0x00000000U
2632     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2633     // .. IO_Type = 4
2634     // .. ==> 0XF800074C[11:9] = 0x00000004U
2635     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2636     // .. PULLUP = 0
2637     // .. ==> 0XF800074C[12:12] = 0x00000000U
2638     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2639     // .. DisableRcvr = 1
2640     // .. ==> 0XF800074C[13:13] = 0x00000001U
2641     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
2642     // ..
2643     EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00002802U),
2644     // .. TRI_ENABLE = 0
2645     // .. ==> 0XF8000750[0:0] = 0x00000000U
2646     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2647     // .. L0_SEL = 1
2648     // .. ==> 0XF8000750[1:1] = 0x00000001U
2649     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2650     // .. L1_SEL = 0
2651     // .. ==> 0XF8000750[2:2] = 0x00000000U
2652     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2653     // .. L2_SEL = 0
2654     // .. ==> 0XF8000750[4:3] = 0x00000000U
2655     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2656     // .. L3_SEL = 0
2657     // .. ==> 0XF8000750[7:5] = 0x00000000U
2658     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2659     // .. Speed = 0
2660     // .. ==> 0XF8000750[8:8] = 0x00000000U
2661     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2662     // .. IO_Type = 4
2663     // .. ==> 0XF8000750[11:9] = 0x00000004U
2664     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2665     // .. PULLUP = 0
2666     // .. ==> 0XF8000750[12:12] = 0x00000000U
2667     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2668     // .. DisableRcvr = 1
2669     // .. ==> 0XF8000750[13:13] = 0x00000001U
2670     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
2671     // ..
2672     EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00002802U),
2673     // .. TRI_ENABLE = 0
2674     // .. ==> 0XF8000754[0:0] = 0x00000000U
2675     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2676     // .. L0_SEL = 1
2677     // .. ==> 0XF8000754[1:1] = 0x00000001U
2678     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2679     // .. L1_SEL = 0
2680     // .. ==> 0XF8000754[2:2] = 0x00000000U
2681     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2682     // .. L2_SEL = 0
2683     // .. ==> 0XF8000754[4:3] = 0x00000000U
2684     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2685     // .. L3_SEL = 0
2686     // .. ==> 0XF8000754[7:5] = 0x00000000U
2687     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2688     // .. Speed = 0
2689     // .. ==> 0XF8000754[8:8] = 0x00000000U
2690     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2691     // .. IO_Type = 4
2692     // .. ==> 0XF8000754[11:9] = 0x00000004U
2693     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2694     // .. PULLUP = 0
2695     // .. ==> 0XF8000754[12:12] = 0x00000000U
2696     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2697     // .. DisableRcvr = 1
2698     // .. ==> 0XF8000754[13:13] = 0x00000001U
2699     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
2700     // ..
2701     EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00002802U),
2702     // .. TRI_ENABLE = 1
2703     // .. ==> 0XF8000758[0:0] = 0x00000001U
2704     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2705     // .. L0_SEL = 1
2706     // .. ==> 0XF8000758[1:1] = 0x00000001U
2707     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2708     // .. L1_SEL = 0
2709     // .. ==> 0XF8000758[2:2] = 0x00000000U
2710     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2711     // .. L2_SEL = 0
2712     // .. ==> 0XF8000758[4:3] = 0x00000000U
2713     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2714     // .. L3_SEL = 0
2715     // .. ==> 0XF8000758[7:5] = 0x00000000U
2716     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2717     // .. Speed = 0
2718     // .. ==> 0XF8000758[8:8] = 0x00000000U
2719     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2720     // .. IO_Type = 4
2721     // .. ==> 0XF8000758[11:9] = 0x00000004U
2722     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2723     // .. PULLUP = 0
2724     // .. ==> 0XF8000758[12:12] = 0x00000000U
2725     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2726     // .. DisableRcvr = 0
2727     // .. ==> 0XF8000758[13:13] = 0x00000000U
2728     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2729     // ..
2730     EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000803U),
2731     // .. TRI_ENABLE = 1
2732     // .. ==> 0XF800075C[0:0] = 0x00000001U
2733     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2734     // .. L0_SEL = 1
2735     // .. ==> 0XF800075C[1:1] = 0x00000001U
2736     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2737     // .. L1_SEL = 0
2738     // .. ==> 0XF800075C[2:2] = 0x00000000U
2739     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2740     // .. L2_SEL = 0
2741     // .. ==> 0XF800075C[4:3] = 0x00000000U
2742     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2743     // .. L3_SEL = 0
2744     // .. ==> 0XF800075C[7:5] = 0x00000000U
2745     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2746     // .. Speed = 0
2747     // .. ==> 0XF800075C[8:8] = 0x00000000U
2748     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2749     // .. IO_Type = 4
2750     // .. ==> 0XF800075C[11:9] = 0x00000004U
2751     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2752     // .. PULLUP = 0
2753     // .. ==> 0XF800075C[12:12] = 0x00000000U
2754     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2755     // .. DisableRcvr = 0
2756     // .. ==> 0XF800075C[13:13] = 0x00000000U
2757     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2758     // ..
2759     EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000803U),
2760     // .. TRI_ENABLE = 1
2761     // .. ==> 0XF8000760[0:0] = 0x00000001U
2762     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2763     // .. L0_SEL = 1
2764     // .. ==> 0XF8000760[1:1] = 0x00000001U
2765     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2766     // .. L1_SEL = 0
2767     // .. ==> 0XF8000760[2:2] = 0x00000000U
2768     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2769     // .. L2_SEL = 0
2770     // .. ==> 0XF8000760[4:3] = 0x00000000U
2771     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2772     // .. L3_SEL = 0
2773     // .. ==> 0XF8000760[7:5] = 0x00000000U
2774     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2775     // .. Speed = 0
2776     // .. ==> 0XF8000760[8:8] = 0x00000000U
2777     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2778     // .. IO_Type = 4
2779     // .. ==> 0XF8000760[11:9] = 0x00000004U
2780     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2781     // .. PULLUP = 0
2782     // .. ==> 0XF8000760[12:12] = 0x00000000U
2783     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2784     // .. DisableRcvr = 0
2785     // .. ==> 0XF8000760[13:13] = 0x00000000U
2786     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2787     // ..
2788     EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000803U),
2789     // .. TRI_ENABLE = 1
2790     // .. ==> 0XF8000764[0:0] = 0x00000001U
2791     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2792     // .. L0_SEL = 1
2793     // .. ==> 0XF8000764[1:1] = 0x00000001U
2794     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2795     // .. L1_SEL = 0
2796     // .. ==> 0XF8000764[2:2] = 0x00000000U
2797     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2798     // .. L2_SEL = 0
2799     // .. ==> 0XF8000764[4:3] = 0x00000000U
2800     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2801     // .. L3_SEL = 0
2802     // .. ==> 0XF8000764[7:5] = 0x00000000U
2803     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2804     // .. Speed = 0
2805     // .. ==> 0XF8000764[8:8] = 0x00000000U
2806     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2807     // .. IO_Type = 4
2808     // .. ==> 0XF8000764[11:9] = 0x00000004U
2809     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2810     // .. PULLUP = 0
2811     // .. ==> 0XF8000764[12:12] = 0x00000000U
2812     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2813     // .. DisableRcvr = 0
2814     // .. ==> 0XF8000764[13:13] = 0x00000000U
2815     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2816     // ..
2817     EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000803U),
2818     // .. TRI_ENABLE = 1
2819     // .. ==> 0XF8000768[0:0] = 0x00000001U
2820     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2821     // .. L0_SEL = 1
2822     // .. ==> 0XF8000768[1:1] = 0x00000001U
2823     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2824     // .. L1_SEL = 0
2825     // .. ==> 0XF8000768[2:2] = 0x00000000U
2826     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2827     // .. L2_SEL = 0
2828     // .. ==> 0XF8000768[4:3] = 0x00000000U
2829     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2830     // .. L3_SEL = 0
2831     // .. ==> 0XF8000768[7:5] = 0x00000000U
2832     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2833     // .. Speed = 0
2834     // .. ==> 0XF8000768[8:8] = 0x00000000U
2835     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2836     // .. IO_Type = 4
2837     // .. ==> 0XF8000768[11:9] = 0x00000004U
2838     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2839     // .. PULLUP = 0
2840     // .. ==> 0XF8000768[12:12] = 0x00000000U
2841     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2842     // .. DisableRcvr = 0
2843     // .. ==> 0XF8000768[13:13] = 0x00000000U
2844     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2845     // ..
2846     EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000803U),
2847     // .. TRI_ENABLE = 1
2848     // .. ==> 0XF800076C[0:0] = 0x00000001U
2849     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2850     // .. L0_SEL = 1
2851     // .. ==> 0XF800076C[1:1] = 0x00000001U
2852     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
2853     // .. L1_SEL = 0
2854     // .. ==> 0XF800076C[2:2] = 0x00000000U
2855     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
2856     // .. L2_SEL = 0
2857     // .. ==> 0XF800076C[4:3] = 0x00000000U
2858     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2859     // .. L3_SEL = 0
2860     // .. ==> 0XF800076C[7:5] = 0x00000000U
2861     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2862     // .. Speed = 0
2863     // .. ==> 0XF800076C[8:8] = 0x00000000U
2864     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2865     // .. IO_Type = 4
2866     // .. ==> 0XF800076C[11:9] = 0x00000004U
2867     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
2868     // .. PULLUP = 0
2869     // .. ==> 0XF800076C[12:12] = 0x00000000U
2870     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2871     // .. DisableRcvr = 0
2872     // .. ==> 0XF800076C[13:13] = 0x00000000U
2873     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2874     // ..
2875     EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000803U),
2876     // .. TRI_ENABLE = 0
2877     // .. ==> 0XF8000770[0:0] = 0x00000000U
2878     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2879     // .. L0_SEL = 0
2880     // .. ==> 0XF8000770[1:1] = 0x00000000U
2881     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2882     // .. L1_SEL = 1
2883     // .. ==> 0XF8000770[2:2] = 0x00000001U
2884     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2885     // .. L2_SEL = 0
2886     // .. ==> 0XF8000770[4:3] = 0x00000000U
2887     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2888     // .. L3_SEL = 0
2889     // .. ==> 0XF8000770[7:5] = 0x00000000U
2890     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2891     // .. Speed = 0
2892     // .. ==> 0XF8000770[8:8] = 0x00000000U
2893     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2894     // .. IO_Type = 1
2895     // .. ==> 0XF8000770[11:9] = 0x00000001U
2896     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2897     // .. PULLUP = 0
2898     // .. ==> 0XF8000770[12:12] = 0x00000000U
2899     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2900     // .. DisableRcvr = 0
2901     // .. ==> 0XF8000770[13:13] = 0x00000000U
2902     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2903     // ..
2904     EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U),
2905     // .. TRI_ENABLE = 1
2906     // .. ==> 0XF8000774[0:0] = 0x00000001U
2907     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2908     // .. L0_SEL = 0
2909     // .. ==> 0XF8000774[1:1] = 0x00000000U
2910     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2911     // .. L1_SEL = 1
2912     // .. ==> 0XF8000774[2:2] = 0x00000001U
2913     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2914     // .. L2_SEL = 0
2915     // .. ==> 0XF8000774[4:3] = 0x00000000U
2916     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2917     // .. L3_SEL = 0
2918     // .. ==> 0XF8000774[7:5] = 0x00000000U
2919     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2920     // .. Speed = 0
2921     // .. ==> 0XF8000774[8:8] = 0x00000000U
2922     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2923     // .. IO_Type = 1
2924     // .. ==> 0XF8000774[11:9] = 0x00000001U
2925     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2926     // .. PULLUP = 0
2927     // .. ==> 0XF8000774[12:12] = 0x00000000U
2928     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2929     // .. DisableRcvr = 0
2930     // .. ==> 0XF8000774[13:13] = 0x00000000U
2931     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2932     // ..
2933     EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U),
2934     // .. TRI_ENABLE = 0
2935     // .. ==> 0XF8000778[0:0] = 0x00000000U
2936     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2937     // .. L0_SEL = 0
2938     // .. ==> 0XF8000778[1:1] = 0x00000000U
2939     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2940     // .. L1_SEL = 1
2941     // .. ==> 0XF8000778[2:2] = 0x00000001U
2942     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2943     // .. L2_SEL = 0
2944     // .. ==> 0XF8000778[4:3] = 0x00000000U
2945     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2946     // .. L3_SEL = 0
2947     // .. ==> 0XF8000778[7:5] = 0x00000000U
2948     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2949     // .. Speed = 0
2950     // .. ==> 0XF8000778[8:8] = 0x00000000U
2951     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2952     // .. IO_Type = 1
2953     // .. ==> 0XF8000778[11:9] = 0x00000001U
2954     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2955     // .. PULLUP = 0
2956     // .. ==> 0XF8000778[12:12] = 0x00000000U
2957     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2958     // .. DisableRcvr = 0
2959     // .. ==> 0XF8000778[13:13] = 0x00000000U
2960     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2961     // ..
2962     EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U),
2963     // .. TRI_ENABLE = 1
2964     // .. ==> 0XF800077C[0:0] = 0x00000001U
2965     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
2966     // .. L0_SEL = 0
2967     // .. ==> 0XF800077C[1:1] = 0x00000000U
2968     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2969     // .. L1_SEL = 1
2970     // .. ==> 0XF800077C[2:2] = 0x00000001U
2971     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
2972     // .. L2_SEL = 0
2973     // .. ==> 0XF800077C[4:3] = 0x00000000U
2974     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
2975     // .. L3_SEL = 0
2976     // .. ==> 0XF800077C[7:5] = 0x00000000U
2977     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
2978     // .. Speed = 0
2979     // .. ==> 0XF800077C[8:8] = 0x00000000U
2980     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
2981     // .. IO_Type = 1
2982     // .. ==> 0XF800077C[11:9] = 0x00000001U
2983     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
2984     // .. PULLUP = 0
2985     // .. ==> 0XF800077C[12:12] = 0x00000000U
2986     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
2987     // .. DisableRcvr = 0
2988     // .. ==> 0XF800077C[13:13] = 0x00000000U
2989     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
2990     // ..
2991     EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U),
2992     // .. TRI_ENABLE = 0
2993     // .. ==> 0XF8000780[0:0] = 0x00000000U
2994     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
2995     // .. L0_SEL = 0
2996     // .. ==> 0XF8000780[1:1] = 0x00000000U
2997     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
2998     // .. L1_SEL = 1
2999     // .. ==> 0XF8000780[2:2] = 0x00000001U
3000     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3001     // .. L2_SEL = 0
3002     // .. ==> 0XF8000780[4:3] = 0x00000000U
3003     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3004     // .. L3_SEL = 0
3005     // .. ==> 0XF8000780[7:5] = 0x00000000U
3006     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3007     // .. Speed = 0
3008     // .. ==> 0XF8000780[8:8] = 0x00000000U
3009     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3010     // .. IO_Type = 1
3011     // .. ==> 0XF8000780[11:9] = 0x00000001U
3012     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3013     // .. PULLUP = 0
3014     // .. ==> 0XF8000780[12:12] = 0x00000000U
3015     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3016     // .. DisableRcvr = 0
3017     // .. ==> 0XF8000780[13:13] = 0x00000000U
3018     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3019     // ..
3020     EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U),
3021     // .. TRI_ENABLE = 0
3022     // .. ==> 0XF8000784[0:0] = 0x00000000U
3023     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3024     // .. L0_SEL = 0
3025     // .. ==> 0XF8000784[1:1] = 0x00000000U
3026     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3027     // .. L1_SEL = 1
3028     // .. ==> 0XF8000784[2:2] = 0x00000001U
3029     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3030     // .. L2_SEL = 0
3031     // .. ==> 0XF8000784[4:3] = 0x00000000U
3032     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3033     // .. L3_SEL = 0
3034     // .. ==> 0XF8000784[7:5] = 0x00000000U
3035     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3036     // .. Speed = 0
3037     // .. ==> 0XF8000784[8:8] = 0x00000000U
3038     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3039     // .. IO_Type = 1
3040     // .. ==> 0XF8000784[11:9] = 0x00000001U
3041     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3042     // .. PULLUP = 0
3043     // .. ==> 0XF8000784[12:12] = 0x00000000U
3044     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3045     // .. DisableRcvr = 0
3046     // .. ==> 0XF8000784[13:13] = 0x00000000U
3047     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3048     // ..
3049     EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U),
3050     // .. TRI_ENABLE = 0
3051     // .. ==> 0XF8000788[0:0] = 0x00000000U
3052     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3053     // .. L0_SEL = 0
3054     // .. ==> 0XF8000788[1:1] = 0x00000000U
3055     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3056     // .. L1_SEL = 1
3057     // .. ==> 0XF8000788[2:2] = 0x00000001U
3058     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3059     // .. L2_SEL = 0
3060     // .. ==> 0XF8000788[4:3] = 0x00000000U
3061     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3062     // .. L3_SEL = 0
3063     // .. ==> 0XF8000788[7:5] = 0x00000000U
3064     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3065     // .. Speed = 0
3066     // .. ==> 0XF8000788[8:8] = 0x00000000U
3067     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3068     // .. IO_Type = 1
3069     // .. ==> 0XF8000788[11:9] = 0x00000001U
3070     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3071     // .. PULLUP = 0
3072     // .. ==> 0XF8000788[12:12] = 0x00000000U
3073     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3074     // .. DisableRcvr = 0
3075     // .. ==> 0XF8000788[13:13] = 0x00000000U
3076     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3077     // ..
3078     EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U),
3079     // .. TRI_ENABLE = 0
3080     // .. ==> 0XF800078C[0:0] = 0x00000000U
3081     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3082     // .. L0_SEL = 0
3083     // .. ==> 0XF800078C[1:1] = 0x00000000U
3084     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3085     // .. L1_SEL = 1
3086     // .. ==> 0XF800078C[2:2] = 0x00000001U
3087     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3088     // .. L2_SEL = 0
3089     // .. ==> 0XF800078C[4:3] = 0x00000000U
3090     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3091     // .. L3_SEL = 0
3092     // .. ==> 0XF800078C[7:5] = 0x00000000U
3093     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3094     // .. Speed = 0
3095     // .. ==> 0XF800078C[8:8] = 0x00000000U
3096     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3097     // .. IO_Type = 1
3098     // .. ==> 0XF800078C[11:9] = 0x00000001U
3099     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3100     // .. PULLUP = 0
3101     // .. ==> 0XF800078C[12:12] = 0x00000000U
3102     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3103     // .. DisableRcvr = 0
3104     // .. ==> 0XF800078C[13:13] = 0x00000000U
3105     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3106     // ..
3107     EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U),
3108     // .. TRI_ENABLE = 1
3109     // .. ==> 0XF8000790[0:0] = 0x00000001U
3110     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
3111     // .. L0_SEL = 0
3112     // .. ==> 0XF8000790[1:1] = 0x00000000U
3113     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3114     // .. L1_SEL = 1
3115     // .. ==> 0XF8000790[2:2] = 0x00000001U
3116     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3117     // .. L2_SEL = 0
3118     // .. ==> 0XF8000790[4:3] = 0x00000000U
3119     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3120     // .. L3_SEL = 0
3121     // .. ==> 0XF8000790[7:5] = 0x00000000U
3122     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3123     // .. Speed = 0
3124     // .. ==> 0XF8000790[8:8] = 0x00000000U
3125     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3126     // .. IO_Type = 1
3127     // .. ==> 0XF8000790[11:9] = 0x00000001U
3128     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3129     // .. PULLUP = 0
3130     // .. ==> 0XF8000790[12:12] = 0x00000000U
3131     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3132     // .. DisableRcvr = 0
3133     // .. ==> 0XF8000790[13:13] = 0x00000000U
3134     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3135     // ..
3136     EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U),
3137     // .. TRI_ENABLE = 0
3138     // .. ==> 0XF8000794[0:0] = 0x00000000U
3139     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3140     // .. L0_SEL = 0
3141     // .. ==> 0XF8000794[1:1] = 0x00000000U
3142     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3143     // .. L1_SEL = 1
3144     // .. ==> 0XF8000794[2:2] = 0x00000001U
3145     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3146     // .. L2_SEL = 0
3147     // .. ==> 0XF8000794[4:3] = 0x00000000U
3148     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3149     // .. L3_SEL = 0
3150     // .. ==> 0XF8000794[7:5] = 0x00000000U
3151     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3152     // .. Speed = 0
3153     // .. ==> 0XF8000794[8:8] = 0x00000000U
3154     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3155     // .. IO_Type = 1
3156     // .. ==> 0XF8000794[11:9] = 0x00000001U
3157     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3158     // .. PULLUP = 0
3159     // .. ==> 0XF8000794[12:12] = 0x00000000U
3160     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3161     // .. DisableRcvr = 0
3162     // .. ==> 0XF8000794[13:13] = 0x00000000U
3163     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3164     // ..
3165     EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U),
3166     // .. TRI_ENABLE = 0
3167     // .. ==> 0XF8000798[0:0] = 0x00000000U
3168     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3169     // .. L0_SEL = 0
3170     // .. ==> 0XF8000798[1:1] = 0x00000000U
3171     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3172     // .. L1_SEL = 1
3173     // .. ==> 0XF8000798[2:2] = 0x00000001U
3174     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3175     // .. L2_SEL = 0
3176     // .. ==> 0XF8000798[4:3] = 0x00000000U
3177     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3178     // .. L3_SEL = 0
3179     // .. ==> 0XF8000798[7:5] = 0x00000000U
3180     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3181     // .. Speed = 0
3182     // .. ==> 0XF8000798[8:8] = 0x00000000U
3183     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3184     // .. IO_Type = 1
3185     // .. ==> 0XF8000798[11:9] = 0x00000001U
3186     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3187     // .. PULLUP = 0
3188     // .. ==> 0XF8000798[12:12] = 0x00000000U
3189     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3190     // .. DisableRcvr = 0
3191     // .. ==> 0XF8000798[13:13] = 0x00000000U
3192     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3193     // ..
3194     EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U),
3195     // .. TRI_ENABLE = 0
3196     // .. ==> 0XF800079C[0:0] = 0x00000000U
3197     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3198     // .. L0_SEL = 0
3199     // .. ==> 0XF800079C[1:1] = 0x00000000U
3200     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3201     // .. L1_SEL = 1
3202     // .. ==> 0XF800079C[2:2] = 0x00000001U
3203     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3204     // .. L2_SEL = 0
3205     // .. ==> 0XF800079C[4:3] = 0x00000000U
3206     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3207     // .. L3_SEL = 0
3208     // .. ==> 0XF800079C[7:5] = 0x00000000U
3209     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
3210     // .. Speed = 0
3211     // .. ==> 0XF800079C[8:8] = 0x00000000U
3212     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3213     // .. IO_Type = 1
3214     // .. ==> 0XF800079C[11:9] = 0x00000001U
3215     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3216     // .. PULLUP = 0
3217     // .. ==> 0XF800079C[12:12] = 0x00000000U
3218     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3219     // .. DisableRcvr = 0
3220     // .. ==> 0XF800079C[13:13] = 0x00000000U
3221     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3222     // ..
3223     EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U),
3224     // .. TRI_ENABLE = 0
3225     // .. ==> 0XF80007A0[0:0] = 0x00000000U
3226     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3227     // .. L0_SEL = 0
3228     // .. ==> 0XF80007A0[1:1] = 0x00000000U
3229     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3230     // .. L1_SEL = 0
3231     // .. ==> 0XF80007A0[2:2] = 0x00000000U
3232     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3233     // .. L2_SEL = 0
3234     // .. ==> 0XF80007A0[4:3] = 0x00000000U
3235     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3236     // .. L3_SEL = 4
3237     // .. ==> 0XF80007A0[7:5] = 0x00000004U
3238     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3239     // .. Speed = 0
3240     // .. ==> 0XF80007A0[8:8] = 0x00000000U
3241     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3242     // .. IO_Type = 1
3243     // .. ==> 0XF80007A0[11:9] = 0x00000001U
3244     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3245     // .. PULLUP = 0
3246     // .. ==> 0XF80007A0[12:12] = 0x00000000U
3247     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3248     // .. DisableRcvr = 0
3249     // .. ==> 0XF80007A0[13:13] = 0x00000000U
3250     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3251     // ..
3252     EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U),
3253     // .. TRI_ENABLE = 0
3254     // .. ==> 0XF80007A4[0:0] = 0x00000000U
3255     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3256     // .. L0_SEL = 0
3257     // .. ==> 0XF80007A4[1:1] = 0x00000000U
3258     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3259     // .. L1_SEL = 0
3260     // .. ==> 0XF80007A4[2:2] = 0x00000000U
3261     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3262     // .. L2_SEL = 0
3263     // .. ==> 0XF80007A4[4:3] = 0x00000000U
3264     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3265     // .. L3_SEL = 4
3266     // .. ==> 0XF80007A4[7:5] = 0x00000004U
3267     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3268     // .. Speed = 0
3269     // .. ==> 0XF80007A4[8:8] = 0x00000000U
3270     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3271     // .. IO_Type = 1
3272     // .. ==> 0XF80007A4[11:9] = 0x00000001U
3273     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3274     // .. PULLUP = 0
3275     // .. ==> 0XF80007A4[12:12] = 0x00000000U
3276     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3277     // .. DisableRcvr = 0
3278     // .. ==> 0XF80007A4[13:13] = 0x00000000U
3279     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3280     // ..
3281     EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U),
3282     // .. TRI_ENABLE = 0
3283     // .. ==> 0XF80007A8[0:0] = 0x00000000U
3284     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3285     // .. L0_SEL = 0
3286     // .. ==> 0XF80007A8[1:1] = 0x00000000U
3287     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3288     // .. L1_SEL = 0
3289     // .. ==> 0XF80007A8[2:2] = 0x00000000U
3290     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3291     // .. L2_SEL = 0
3292     // .. ==> 0XF80007A8[4:3] = 0x00000000U
3293     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3294     // .. L3_SEL = 4
3295     // .. ==> 0XF80007A8[7:5] = 0x00000004U
3296     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3297     // .. Speed = 0
3298     // .. ==> 0XF80007A8[8:8] = 0x00000000U
3299     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3300     // .. IO_Type = 1
3301     // .. ==> 0XF80007A8[11:9] = 0x00000001U
3302     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3303     // .. PULLUP = 0
3304     // .. ==> 0XF80007A8[12:12] = 0x00000000U
3305     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3306     // .. DisableRcvr = 0
3307     // .. ==> 0XF80007A8[13:13] = 0x00000000U
3308     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3309     // ..
3310     EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U),
3311     // .. TRI_ENABLE = 0
3312     // .. ==> 0XF80007AC[0:0] = 0x00000000U
3313     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3314     // .. L0_SEL = 0
3315     // .. ==> 0XF80007AC[1:1] = 0x00000000U
3316     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3317     // .. L1_SEL = 0
3318     // .. ==> 0XF80007AC[2:2] = 0x00000000U
3319     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3320     // .. L2_SEL = 0
3321     // .. ==> 0XF80007AC[4:3] = 0x00000000U
3322     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3323     // .. L3_SEL = 4
3324     // .. ==> 0XF80007AC[7:5] = 0x00000004U
3325     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3326     // .. Speed = 0
3327     // .. ==> 0XF80007AC[8:8] = 0x00000000U
3328     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3329     // .. IO_Type = 1
3330     // .. ==> 0XF80007AC[11:9] = 0x00000001U
3331     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3332     // .. PULLUP = 0
3333     // .. ==> 0XF80007AC[12:12] = 0x00000000U
3334     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3335     // .. DisableRcvr = 0
3336     // .. ==> 0XF80007AC[13:13] = 0x00000000U
3337     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3338     // ..
3339     EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U),
3340     // .. TRI_ENABLE = 0
3341     // .. ==> 0XF80007B0[0:0] = 0x00000000U
3342     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3343     // .. L0_SEL = 0
3344     // .. ==> 0XF80007B0[1:1] = 0x00000000U
3345     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3346     // .. L1_SEL = 0
3347     // .. ==> 0XF80007B0[2:2] = 0x00000000U
3348     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3349     // .. L2_SEL = 0
3350     // .. ==> 0XF80007B0[4:3] = 0x00000000U
3351     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3352     // .. L3_SEL = 4
3353     // .. ==> 0XF80007B0[7:5] = 0x00000004U
3354     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3355     // .. Speed = 0
3356     // .. ==> 0XF80007B0[8:8] = 0x00000000U
3357     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3358     // .. IO_Type = 1
3359     // .. ==> 0XF80007B0[11:9] = 0x00000001U
3360     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3361     // .. PULLUP = 0
3362     // .. ==> 0XF80007B0[12:12] = 0x00000000U
3363     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3364     // .. DisableRcvr = 0
3365     // .. ==> 0XF80007B0[13:13] = 0x00000000U
3366     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3367     // ..
3368     EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U),
3369     // .. TRI_ENABLE = 0
3370     // .. ==> 0XF80007B4[0:0] = 0x00000000U
3371     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3372     // .. L0_SEL = 0
3373     // .. ==> 0XF80007B4[1:1] = 0x00000000U
3374     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3375     // .. L1_SEL = 0
3376     // .. ==> 0XF80007B4[2:2] = 0x00000000U
3377     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3378     // .. L2_SEL = 0
3379     // .. ==> 0XF80007B4[4:3] = 0x00000000U
3380     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3381     // .. L3_SEL = 4
3382     // .. ==> 0XF80007B4[7:5] = 0x00000004U
3383     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3384     // .. Speed = 0
3385     // .. ==> 0XF80007B4[8:8] = 0x00000000U
3386     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3387     // .. IO_Type = 1
3388     // .. ==> 0XF80007B4[11:9] = 0x00000001U
3389     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3390     // .. PULLUP = 0
3391     // .. ==> 0XF80007B4[12:12] = 0x00000000U
3392     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3393     // .. DisableRcvr = 0
3394     // .. ==> 0XF80007B4[13:13] = 0x00000000U
3395     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3396     // ..
3397     EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U),
3398     // .. TRI_ENABLE = 1
3399     // .. ==> 0XF80007B8[0:0] = 0x00000001U
3400     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
3401     // .. L0_SEL = 0
3402     // .. ==> 0XF80007B8[1:1] = 0x00000000U
3403     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3404     // .. L1_SEL = 0
3405     // .. ==> 0XF80007B8[2:2] = 0x00000000U
3406     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3407     // .. L2_SEL = 0
3408     // .. ==> 0XF80007B8[4:3] = 0x00000000U
3409     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3410     // .. L3_SEL = 1
3411     // .. ==> 0XF80007B8[7:5] = 0x00000001U
3412     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000020U
3413     // .. Speed = 0
3414     // .. ==> 0XF80007B8[8:8] = 0x00000000U
3415     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3416     // .. IO_Type = 1
3417     // .. ==> 0XF80007B8[11:9] = 0x00000001U
3418     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3419     // .. PULLUP = 1
3420     // .. ==> 0XF80007B8[12:12] = 0x00000001U
3421     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
3422     // .. DisableRcvr = 0
3423     // .. ==> 0XF80007B8[13:13] = 0x00000000U
3424     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3425     // ..
3426     EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU ,0x00001221U),
3427     // .. TRI_ENABLE = 0
3428     // .. ==> 0XF80007BC[0:0] = 0x00000000U
3429     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3430     // .. L0_SEL = 0
3431     // .. ==> 0XF80007BC[1:1] = 0x00000000U
3432     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3433     // .. L1_SEL = 0
3434     // .. ==> 0XF80007BC[2:2] = 0x00000000U
3435     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3436     // .. L2_SEL = 0
3437     // .. ==> 0XF80007BC[4:3] = 0x00000000U
3438     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3439     // .. L3_SEL = 1
3440     // .. ==> 0XF80007BC[7:5] = 0x00000001U
3441     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000020U
3442     // .. Speed = 0
3443     // .. ==> 0XF80007BC[8:8] = 0x00000000U
3444     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3445     // .. IO_Type = 1
3446     // .. ==> 0XF80007BC[11:9] = 0x00000001U
3447     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3448     // .. PULLUP = 1
3449     // .. ==> 0XF80007BC[12:12] = 0x00000001U
3450     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
3451     // .. DisableRcvr = 0
3452     // .. ==> 0XF80007BC[13:13] = 0x00000000U
3453     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3454     // ..
3455     EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00001220U),
3456     // .. TRI_ENABLE = 0
3457     // .. ==> 0XF80007C0[0:0] = 0x00000000U
3458     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3459     // .. L0_SEL = 0
3460     // .. ==> 0XF80007C0[1:1] = 0x00000000U
3461     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3462     // .. L1_SEL = 0
3463     // .. ==> 0XF80007C0[2:2] = 0x00000000U
3464     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3465     // .. L2_SEL = 0
3466     // .. ==> 0XF80007C0[4:3] = 0x00000000U
3467     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3468     // .. L3_SEL = 7
3469     // .. ==> 0XF80007C0[7:5] = 0x00000007U
3470     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
3471     // .. Speed = 0
3472     // .. ==> 0XF80007C0[8:8] = 0x00000000U
3473     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3474     // .. IO_Type = 1
3475     // .. ==> 0XF80007C0[11:9] = 0x00000001U
3476     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3477     // .. PULLUP = 0
3478     // .. ==> 0XF80007C0[12:12] = 0x00000000U
3479     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3480     // .. DisableRcvr = 0
3481     // .. ==> 0XF80007C0[13:13] = 0x00000000U
3482     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3483     // ..
3484     EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U),
3485     // .. TRI_ENABLE = 1
3486     // .. ==> 0XF80007C4[0:0] = 0x00000001U
3487     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
3488     // .. L0_SEL = 0
3489     // .. ==> 0XF80007C4[1:1] = 0x00000000U
3490     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3491     // .. L1_SEL = 0
3492     // .. ==> 0XF80007C4[2:2] = 0x00000000U
3493     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3494     // .. L2_SEL = 0
3495     // .. ==> 0XF80007C4[4:3] = 0x00000000U
3496     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3497     // .. L3_SEL = 7
3498     // .. ==> 0XF80007C4[7:5] = 0x00000007U
3499     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
3500     // .. Speed = 0
3501     // .. ==> 0XF80007C4[8:8] = 0x00000000U
3502     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3503     // .. IO_Type = 1
3504     // .. ==> 0XF80007C4[11:9] = 0x00000001U
3505     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3506     // .. PULLUP = 0
3507     // .. ==> 0XF80007C4[12:12] = 0x00000000U
3508     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3509     // .. DisableRcvr = 0
3510     // .. ==> 0XF80007C4[13:13] = 0x00000000U
3511     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3512     // ..
3513     EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U),
3514     // .. TRI_ENABLE = 0
3515     // .. ==> 0XF80007C8[0:0] = 0x00000000U
3516     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3517     // .. L0_SEL = 0
3518     // .. ==> 0XF80007C8[1:1] = 0x00000000U
3519     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3520     // .. L1_SEL = 0
3521     // .. ==> 0XF80007C8[2:2] = 0x00000000U
3522     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3523     // .. L2_SEL = 0
3524     // .. ==> 0XF80007C8[4:3] = 0x00000000U
3525     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3526     // .. L3_SEL = 2
3527     // .. ==> 0XF80007C8[7:5] = 0x00000002U
3528     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000040U
3529     // .. Speed = 0
3530     // .. ==> 0XF80007C8[8:8] = 0x00000000U
3531     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3532     // .. IO_Type = 1
3533     // .. ==> 0XF80007C8[11:9] = 0x00000001U
3534     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3535     // .. PULLUP = 1
3536     // .. ==> 0XF80007C8[12:12] = 0x00000001U
3537     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
3538     // .. DisableRcvr = 0
3539     // .. ==> 0XF80007C8[13:13] = 0x00000000U
3540     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3541     // ..
3542     EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00001240U),
3543     // .. TRI_ENABLE = 0
3544     // .. ==> 0XF80007CC[0:0] = 0x00000000U
3545     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3546     // .. L0_SEL = 0
3547     // .. ==> 0XF80007CC[1:1] = 0x00000000U
3548     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3549     // .. L1_SEL = 0
3550     // .. ==> 0XF80007CC[2:2] = 0x00000000U
3551     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3552     // .. L2_SEL = 0
3553     // .. ==> 0XF80007CC[4:3] = 0x00000000U
3554     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3555     // .. L3_SEL = 2
3556     // .. ==> 0XF80007CC[7:5] = 0x00000002U
3557     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000040U
3558     // .. Speed = 0
3559     // .. ==> 0XF80007CC[8:8] = 0x00000000U
3560     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3561     // .. IO_Type = 1
3562     // .. ==> 0XF80007CC[11:9] = 0x00000001U
3563     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3564     // .. PULLUP = 1
3565     // .. ==> 0XF80007CC[12:12] = 0x00000001U
3566     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
3567     // .. DisableRcvr = 0
3568     // .. ==> 0XF80007CC[13:13] = 0x00000000U
3569     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3570     // ..
3571     EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00001240U),
3572     // .. TRI_ENABLE = 0
3573     // .. ==> 0XF80007D0[0:0] = 0x00000000U
3574     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3575     // .. L0_SEL = 0
3576     // .. ==> 0XF80007D0[1:1] = 0x00000000U
3577     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3578     // .. L1_SEL = 0
3579     // .. ==> 0XF80007D0[2:2] = 0x00000000U
3580     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3581     // .. L2_SEL = 0
3582     // .. ==> 0XF80007D0[4:3] = 0x00000000U
3583     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3584     // .. L3_SEL = 4
3585     // .. ==> 0XF80007D0[7:5] = 0x00000004U
3586     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3587     // .. Speed = 0
3588     // .. ==> 0XF80007D0[8:8] = 0x00000000U
3589     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3590     // .. IO_Type = 1
3591     // .. ==> 0XF80007D0[11:9] = 0x00000001U
3592     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3593     // .. PULLUP = 0
3594     // .. ==> 0XF80007D0[12:12] = 0x00000000U
3595     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3596     // .. DisableRcvr = 0
3597     // .. ==> 0XF80007D0[13:13] = 0x00000000U
3598     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3599     // ..
3600     EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U),
3601     // .. TRI_ENABLE = 0
3602     // .. ==> 0XF80007D4[0:0] = 0x00000000U
3603     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3604     // .. L0_SEL = 0
3605     // .. ==> 0XF80007D4[1:1] = 0x00000000U
3606     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
3607     // .. L1_SEL = 0
3608     // .. ==> 0XF80007D4[2:2] = 0x00000000U
3609     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
3610     // .. L2_SEL = 0
3611     // .. ==> 0XF80007D4[4:3] = 0x00000000U
3612     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
3613     // .. L3_SEL = 4
3614     // .. ==> 0XF80007D4[7:5] = 0x00000004U
3615     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
3616     // .. Speed = 0
3617     // .. ==> 0XF80007D4[8:8] = 0x00000000U
3618     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3619     // .. IO_Type = 1
3620     // .. ==> 0XF80007D4[11:9] = 0x00000001U
3621     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
3622     // .. PULLUP = 0
3623     // .. ==> 0XF80007D4[12:12] = 0x00000000U
3624     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
3625     // .. DisableRcvr = 0
3626     // .. ==> 0XF80007D4[13:13] = 0x00000000U
3627     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
3628     // ..
3629     EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U),
3630     // .. SDIO0_WP_SEL = 15
3631     // .. ==> 0XF8000830[5:0] = 0x0000000FU
3632     // ..     ==> MASK : 0x0000003FU    VAL : 0x0000000FU
3633     // .. SDIO0_CD_SEL = 0
3634     // .. ==> 0XF8000830[21:16] = 0x00000000U
3635     // ..     ==> MASK : 0x003F0000U    VAL : 0x00000000U
3636     // ..
3637     EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x0000000FU),
3638     // .. FINISH: MIO PROGRAMMING
3639     // .. START: LOCK IT BACK
3640     // .. LOCK_KEY = 0X767B
3641     // .. ==> 0XF8000004[15:0] = 0x0000767BU
3642     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
3643     // ..
3644     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
3645     // .. FINISH: LOCK IT BACK
3646     // FINISH: top
3647     //
3648     EMIT_EXIT(),
3649
3650     //
3651 };
3652
3653 unsigned long ps7_peripherals_init_data_3_0[] = {
3654     // START: top
3655     // .. START: SLCR SETTINGS
3656     // .. UNLOCK_KEY = 0XDF0D
3657     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
3658     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
3659     // ..
3660     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
3661     // .. FINISH: SLCR SETTINGS
3662     // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
3663     // .. IBUF_DISABLE_MODE = 0x1
3664     // .. ==> 0XF8000B48[7:7] = 0x00000001U
3665     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
3666     // .. TERM_DISABLE_MODE = 0x1
3667     // .. ==> 0XF8000B48[8:8] = 0x00000001U
3668     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
3669     // ..
3670     EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U),
3671     // .. IBUF_DISABLE_MODE = 0x1
3672     // .. ==> 0XF8000B4C[7:7] = 0x00000001U
3673     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
3674     // .. TERM_DISABLE_MODE = 0x1
3675     // .. ==> 0XF8000B4C[8:8] = 0x00000001U
3676     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
3677     // ..
3678     EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U),
3679     // .. IBUF_DISABLE_MODE = 0x1
3680     // .. ==> 0XF8000B50[7:7] = 0x00000001U
3681     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
3682     // .. TERM_DISABLE_MODE = 0x1
3683     // .. ==> 0XF8000B50[8:8] = 0x00000001U
3684     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
3685     // ..
3686     EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U),
3687     // .. IBUF_DISABLE_MODE = 0x1
3688     // .. ==> 0XF8000B54[7:7] = 0x00000001U
3689     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
3690     // .. TERM_DISABLE_MODE = 0x1
3691     // .. ==> 0XF8000B54[8:8] = 0x00000001U
3692     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
3693     // ..
3694     EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U),
3695     // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
3696     // .. START: LOCK IT BACK
3697     // .. LOCK_KEY = 0X767B
3698     // .. ==> 0XF8000004[15:0] = 0x0000767BU
3699     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
3700     // ..
3701     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
3702     // .. FINISH: LOCK IT BACK
3703     // .. START: SRAM/NOR SET OPMODE
3704     // .. FINISH: SRAM/NOR SET OPMODE
3705     // .. START: TRACE CURRENT PORT SIZE
3706     // .. FINISH: TRACE CURRENT PORT SIZE
3707     // .. START: UART REGISTERS
3708     // .. BDIV = 0x6
3709     // .. ==> 0XE0001034[7:0] = 0x00000006U
3710     // ..     ==> MASK : 0x000000FFU    VAL : 0x00000006U
3711     // ..
3712     EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U),
3713     // .. CD = 0x3e
3714     // .. ==> 0XE0001018[15:0] = 0x0000003EU
3715     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000003EU
3716     // ..
3717     EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU),
3718     // .. STPBRK = 0x0
3719     // .. ==> 0XE0001000[8:8] = 0x00000000U
3720     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
3721     // .. STTBRK = 0x0
3722     // .. ==> 0XE0001000[7:7] = 0x00000000U
3723     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
3724     // .. RSTTO = 0x0
3725     // .. ==> 0XE0001000[6:6] = 0x00000000U
3726     // ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
3727     // .. TXDIS = 0x0
3728     // .. ==> 0XE0001000[5:5] = 0x00000000U
3729     // ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
3730     // .. TXEN = 0x1
3731     // .. ==> 0XE0001000[4:4] = 0x00000001U
3732     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
3733     // .. RXDIS = 0x0
3734     // .. ==> 0XE0001000[3:3] = 0x00000000U
3735     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
3736     // .. RXEN = 0x1
3737     // .. ==> 0XE0001000[2:2] = 0x00000001U
3738     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
3739     // .. TXRES = 0x1
3740     // .. ==> 0XE0001000[1:1] = 0x00000001U
3741     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
3742     // .. RXRES = 0x1
3743     // .. ==> 0XE0001000[0:0] = 0x00000001U
3744     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
3745     // ..
3746     EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U),
3747     // .. CHMODE = 0x0
3748     // .. ==> 0XE0001004[9:8] = 0x00000000U
3749     // ..     ==> MASK : 0x00000300U    VAL : 0x00000000U
3750     // .. NBSTOP = 0x0
3751     // .. ==> 0XE0001004[7:6] = 0x00000000U
3752     // ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
3753     // .. PAR = 0x4
3754     // .. ==> 0XE0001004[5:3] = 0x00000004U
3755     // ..     ==> MASK : 0x00000038U    VAL : 0x00000020U
3756     // .. CHRL = 0x0
3757     // .. ==> 0XE0001004[2:1] = 0x00000000U
3758     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
3759     // .. CLKS = 0x0
3760     // .. ==> 0XE0001004[0:0] = 0x00000000U
3761     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
3762     // ..
3763     EMIT_MASKWRITE(0XE0001004, 0x000003FFU ,0x00000020U),
3764     // .. FINISH: UART REGISTERS
3765     // .. START: QSPI REGISTERS
3766     // .. Holdb_dr = 1
3767     // .. ==> 0XE000D000[19:19] = 0x00000001U
3768     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
3769     // ..
3770     EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U),
3771     // .. FINISH: QSPI REGISTERS
3772     // .. START: PL POWER ON RESET REGISTERS
3773     // .. PCFG_POR_CNT_4K = 0
3774     // .. ==> 0XF8007000[29:29] = 0x00000000U
3775     // ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
3776     // ..
3777     EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U),
3778     // .. FINISH: PL POWER ON RESET REGISTERS
3779     // .. START: SMC TIMING CALCULATION REGISTER UPDATE
3780     // .. .. START: NAND SET CYCLE
3781     // .. .. FINISH: NAND SET CYCLE
3782     // .. .. START: OPMODE
3783     // .. .. FINISH: OPMODE
3784     // .. .. START: DIRECT COMMAND
3785     // .. .. FINISH: DIRECT COMMAND
3786     // .. .. START: SRAM/NOR CS0 SET CYCLE
3787     // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
3788     // .. .. START: DIRECT COMMAND
3789     // .. .. FINISH: DIRECT COMMAND
3790     // .. .. START: NOR CS0 BASE ADDRESS
3791     // .. .. FINISH: NOR CS0 BASE ADDRESS
3792     // .. .. START: SRAM/NOR CS1 SET CYCLE
3793     // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
3794     // .. .. START: DIRECT COMMAND
3795     // .. .. FINISH: DIRECT COMMAND
3796     // .. .. START: NOR CS1 BASE ADDRESS
3797     // .. .. FINISH: NOR CS1 BASE ADDRESS
3798     // .. .. START: USB RESET
3799     // .. .. .. START: DIR MODE BANK 0
3800     // .. .. .. DIRECTION_0 = 0x2880
3801     // .. .. .. ==> 0XE000A204[31:0] = 0x00002880U
3802     // .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00002880U
3803     // .. .. ..
3804     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00002880U),
3805     // .. .. .. FINISH: DIR MODE BANK 0
3806     // .. .. .. START: DIR MODE BANK 1
3807     // .. .. .. FINISH: DIR MODE BANK 1
3808     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3809     // .. .. .. MASK_0_LSW = 0xff7f
3810     // .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
3811     // .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
3812     // .. .. .. DATA_0_LSW = 0x80
3813     // .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
3814     // .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
3815     // .. .. ..
3816     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
3817     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3818     // .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3819     // .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3820     // .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3821     // .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3822     // .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3823     // .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3824     // .. .. .. START: OUTPUT ENABLE BANK 0
3825     // .. .. .. OP_ENABLE_0 = 0x2880
3826     // .. .. .. ==> 0XE000A208[31:0] = 0x00002880U
3827     // .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00002880U
3828     // .. .. ..
3829     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00002880U),
3830     // .. .. .. FINISH: OUTPUT ENABLE BANK 0
3831     // .. .. .. START: OUTPUT ENABLE BANK 1
3832     // .. .. .. FINISH: OUTPUT ENABLE BANK 1
3833     // .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3834     // .. .. .. MASK_0_LSW = 0xff7f
3835     // .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
3836     // .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
3837     // .. .. .. DATA_0_LSW = 0x0
3838     // .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
3839     // .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
3840     // .. .. ..
3841     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U),
3842     // .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3843     // .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3844     // .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3845     // .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3846     // .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3847     // .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3848     // .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3849     // .. .. .. START: ADD 1 MS DELAY
3850     // .. .. ..
3851     EMIT_MASKDELAY(0XF8F00200, 1),
3852     // .. .. .. FINISH: ADD 1 MS DELAY
3853     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3854     // .. .. .. MASK_0_LSW = 0xff7f
3855     // .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
3856     // .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
3857     // .. .. .. DATA_0_LSW = 0x80
3858     // .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
3859     // .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
3860     // .. .. ..
3861     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
3862     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3863     // .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3864     // .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3865     // .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3866     // .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3867     // .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3868     // .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3869     // .. .. FINISH: USB RESET
3870     // .. .. START: ENET RESET
3871     // .. .. .. START: DIR MODE BANK 0
3872     // .. .. .. DIRECTION_0 = 0x2880
3873     // .. .. .. ==> 0XE000A204[31:0] = 0x00002880U
3874     // .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00002880U
3875     // .. .. ..
3876     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00002880U),
3877     // .. .. .. FINISH: DIR MODE BANK 0
3878     // .. .. .. START: DIR MODE BANK 1
3879     // .. .. .. FINISH: DIR MODE BANK 1
3880     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3881     // .. .. .. MASK_0_LSW = 0xf7ff
3882     // .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
3883     // .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xF7FF0000U
3884     // .. .. .. DATA_0_LSW = 0x800
3885     // .. .. .. ==> 0XE000A000[15:0] = 0x00000800U
3886     // .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000800U
3887     // .. .. ..
3888     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0800U),
3889     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3890     // .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3891     // .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3892     // .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3893     // .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3894     // .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3895     // .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3896     // .. .. .. START: OUTPUT ENABLE BANK 0
3897     // .. .. .. OP_ENABLE_0 = 0x2880
3898     // .. .. .. ==> 0XE000A208[31:0] = 0x00002880U
3899     // .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00002880U
3900     // .. .. ..
3901     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00002880U),
3902     // .. .. .. FINISH: OUTPUT ENABLE BANK 0
3903     // .. .. .. START: OUTPUT ENABLE BANK 1
3904     // .. .. .. FINISH: OUTPUT ENABLE BANK 1
3905     // .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3906     // .. .. .. MASK_0_LSW = 0xf7ff
3907     // .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
3908     // .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xF7FF0000U
3909     // .. .. .. DATA_0_LSW = 0x0
3910     // .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
3911     // .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
3912     // .. .. ..
3913     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0000U),
3914     // .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3915     // .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3916     // .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3917     // .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3918     // .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3919     // .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3920     // .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3921     // .. .. .. START: ADD 1 MS DELAY
3922     // .. .. ..
3923     EMIT_MASKDELAY(0XF8F00200, 1),
3924     // .. .. .. FINISH: ADD 1 MS DELAY
3925     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3926     // .. .. .. MASK_0_LSW = 0xf7ff
3927     // .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
3928     // .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xF7FF0000U
3929     // .. .. .. DATA_0_LSW = 0x800
3930     // .. .. .. ==> 0XE000A000[15:0] = 0x00000800U
3931     // .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000800U
3932     // .. .. ..
3933     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0800U),
3934     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3935     // .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3936     // .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3937     // .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3938     // .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3939     // .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3940     // .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3941     // .. .. FINISH: ENET RESET
3942     // .. .. START: I2C RESET
3943     // .. .. .. START: DIR MODE GPIO BANK0
3944     // .. .. .. DIRECTION_0 = 0x2880
3945     // .. .. .. ==> 0XE000A204[31:0] = 0x00002880U
3946     // .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00002880U
3947     // .. .. ..
3948     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00002880U),
3949     // .. .. .. FINISH: DIR MODE GPIO BANK0
3950     // .. .. .. START: DIR MODE GPIO BANK1
3951     // .. .. .. FINISH: DIR MODE GPIO BANK1
3952     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3953     // .. .. .. MASK_0_LSW = 0xdfff
3954     // .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
3955     // .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xDFFF0000U
3956     // .. .. .. DATA_0_LSW = 0x2000
3957     // .. .. .. ==> 0XE000A000[15:0] = 0x00002000U
3958     // .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00002000U
3959     // .. .. ..
3960     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF2000U),
3961     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3962     // .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3963     // .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3964     // .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3965     // .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3966     // .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3967     // .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3968     // .. .. .. START: OUTPUT ENABLE
3969     // .. .. .. OP_ENABLE_0 = 0x2880
3970     // .. .. .. ==> 0XE000A208[31:0] = 0x00002880U
3971     // .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00002880U
3972     // .. .. ..
3973     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00002880U),
3974     // .. .. .. FINISH: OUTPUT ENABLE
3975     // .. .. .. START: OUTPUT ENABLE
3976     // .. .. .. FINISH: OUTPUT ENABLE
3977     // .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3978     // .. .. .. MASK_0_LSW = 0xdfff
3979     // .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
3980     // .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xDFFF0000U
3981     // .. .. .. DATA_0_LSW = 0x0
3982     // .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
3983     // .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
3984     // .. .. ..
3985     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF0000U),
3986     // .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3987     // .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3988     // .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3989     // .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3990     // .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3991     // .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3992     // .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3993     // .. .. .. START: ADD 1 MS DELAY
3994     // .. .. ..
3995     EMIT_MASKDELAY(0XF8F00200, 1),
3996     // .. .. .. FINISH: ADD 1 MS DELAY
3997     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3998     // .. .. .. MASK_0_LSW = 0xdfff
3999     // .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
4000     // .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xDFFF0000U
4001     // .. .. .. DATA_0_LSW = 0x2000
4002     // .. .. .. ==> 0XE000A000[15:0] = 0x00002000U
4003     // .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00002000U
4004     // .. .. ..
4005     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF2000U),
4006     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
4007     // .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
4008     // .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
4009     // .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
4010     // .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
4011     // .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
4012     // .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
4013     // .. .. FINISH: I2C RESET
4014     // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
4015     // FINISH: top
4016     //
4017     EMIT_EXIT(),
4018
4019     //
4020 };
4021
4022 unsigned long ps7_post_config_3_0[] = {
4023     // START: top
4024     // .. START: SLCR SETTINGS
4025     // .. UNLOCK_KEY = 0XDF0D
4026     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
4027     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
4028     // ..
4029     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
4030     // .. FINISH: SLCR SETTINGS
4031     // .. START: ENABLING LEVEL SHIFTER
4032     // .. USER_LVL_INP_EN_0 = 1
4033     // .. ==> 0XF8000900[3:3] = 0x00000001U
4034     // ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
4035     // .. USER_LVL_OUT_EN_0 = 1
4036     // .. ==> 0XF8000900[2:2] = 0x00000001U
4037     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
4038     // .. USER_LVL_INP_EN_1 = 1
4039     // .. ==> 0XF8000900[1:1] = 0x00000001U
4040     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
4041     // .. USER_LVL_OUT_EN_1 = 1
4042     // .. ==> 0XF8000900[0:0] = 0x00000001U
4043     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4044     // ..
4045     EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
4046     // .. FINISH: ENABLING LEVEL SHIFTER
4047     // .. START: FPGA RESETS TO 0
4048     // .. reserved_3 = 0
4049     // .. ==> 0XF8000240[31:25] = 0x00000000U
4050     // ..     ==> MASK : 0xFE000000U    VAL : 0x00000000U
4051     // .. reserved_FPGA_ACP_RST = 0
4052     // .. ==> 0XF8000240[24:24] = 0x00000000U
4053     // ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
4054     // .. reserved_FPGA_AXDS3_RST = 0
4055     // .. ==> 0XF8000240[23:23] = 0x00000000U
4056     // ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
4057     // .. reserved_FPGA_AXDS2_RST = 0
4058     // .. ==> 0XF8000240[22:22] = 0x00000000U
4059     // ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
4060     // .. reserved_FPGA_AXDS1_RST = 0
4061     // .. ==> 0XF8000240[21:21] = 0x00000000U
4062     // ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
4063     // .. reserved_FPGA_AXDS0_RST = 0
4064     // .. ==> 0XF8000240[20:20] = 0x00000000U
4065     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
4066     // .. reserved_2 = 0
4067     // .. ==> 0XF8000240[19:18] = 0x00000000U
4068     // ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
4069     // .. reserved_FSSW1_FPGA_RST = 0
4070     // .. ==> 0XF8000240[17:17] = 0x00000000U
4071     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
4072     // .. reserved_FSSW0_FPGA_RST = 0
4073     // .. ==> 0XF8000240[16:16] = 0x00000000U
4074     // ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
4075     // .. reserved_1 = 0
4076     // .. ==> 0XF8000240[15:14] = 0x00000000U
4077     // ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U
4078     // .. reserved_FPGA_FMSW1_RST = 0
4079     // .. ==> 0XF8000240[13:13] = 0x00000000U
4080     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
4081     // .. reserved_FPGA_FMSW0_RST = 0
4082     // .. ==> 0XF8000240[12:12] = 0x00000000U
4083     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
4084     // .. reserved_FPGA_DMA3_RST = 0
4085     // .. ==> 0XF8000240[11:11] = 0x00000000U
4086     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
4087     // .. reserved_FPGA_DMA2_RST = 0
4088     // .. ==> 0XF8000240[10:10] = 0x00000000U
4089     // ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
4090     // .. reserved_FPGA_DMA1_RST = 0
4091     // .. ==> 0XF8000240[9:9] = 0x00000000U
4092     // ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
4093     // .. reserved_FPGA_DMA0_RST = 0
4094     // .. ==> 0XF8000240[8:8] = 0x00000000U
4095     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
4096     // .. reserved = 0
4097     // .. ==> 0XF8000240[7:4] = 0x00000000U
4098     // ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
4099     // .. FPGA3_OUT_RST = 0
4100     // .. ==> 0XF8000240[3:3] = 0x00000000U
4101     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
4102     // .. FPGA2_OUT_RST = 0
4103     // .. ==> 0XF8000240[2:2] = 0x00000000U
4104     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
4105     // .. FPGA1_OUT_RST = 0
4106     // .. ==> 0XF8000240[1:1] = 0x00000000U
4107     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4108     // .. FPGA0_OUT_RST = 0
4109     // .. ==> 0XF8000240[0:0] = 0x00000000U
4110     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4111     // ..
4112     EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U),
4113     // .. FINISH: FPGA RESETS TO 0
4114     // .. START: AFI REGISTERS
4115     // .. .. START: AFI0 REGISTERS
4116     // .. .. FINISH: AFI0 REGISTERS
4117     // .. .. START: AFI1 REGISTERS
4118     // .. .. FINISH: AFI1 REGISTERS
4119     // .. .. START: AFI2 REGISTERS
4120     // .. .. FINISH: AFI2 REGISTERS
4121     // .. .. START: AFI3 REGISTERS
4122     // .. .. FINISH: AFI3 REGISTERS
4123     // .. FINISH: AFI REGISTERS
4124     // .. START: LOCK IT BACK
4125     // .. LOCK_KEY = 0X767B
4126     // .. ==> 0XF8000004[15:0] = 0x0000767BU
4127     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
4128     // ..
4129     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
4130     // .. FINISH: LOCK IT BACK
4131     // FINISH: top
4132     //
4133     EMIT_EXIT(),
4134
4135     //
4136 };
4137
4138 unsigned long ps7_debug_3_0[] = {
4139     // START: top
4140     // .. START: CROSS TRIGGER CONFIGURATIONS
4141     // .. .. START: UNLOCKING CTI REGISTERS
4142     // .. .. KEY = 0XC5ACCE55
4143     // .. .. ==> 0XF8898FB0[31:0] = 0xC5ACCE55U
4144     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
4145     // .. ..
4146     EMIT_MASKWRITE(0XF8898FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
4147     // .. .. KEY = 0XC5ACCE55
4148     // .. .. ==> 0XF8899FB0[31:0] = 0xC5ACCE55U
4149     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
4150     // .. ..
4151     EMIT_MASKWRITE(0XF8899FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
4152     // .. .. KEY = 0XC5ACCE55
4153     // .. .. ==> 0XF8809FB0[31:0] = 0xC5ACCE55U
4154     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
4155     // .. ..
4156     EMIT_MASKWRITE(0XF8809FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
4157     // .. .. FINISH: UNLOCKING CTI REGISTERS
4158     // .. .. START: ENABLING CTI MODULES AND CHANNELS
4159     // .. .. FINISH: ENABLING CTI MODULES AND CHANNELS
4160     // .. .. START: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
4161     // .. .. FINISH: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
4162     // .. FINISH: CROSS TRIGGER CONFIGURATIONS
4163     // FINISH: top
4164     //
4165     EMIT_EXIT(),
4166
4167     //
4168 };
4169
4170 unsigned long ps7_pll_init_data_2_0[] = {
4171     // START: top
4172     // .. START: SLCR SETTINGS
4173     // .. UNLOCK_KEY = 0XDF0D
4174     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
4175     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
4176     // ..
4177     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
4178     // .. FINISH: SLCR SETTINGS
4179     // .. START: PLL SLCR REGISTERS
4180     // .. .. START: ARM PLL INIT
4181     // .. .. PLL_RES = 0x2
4182     // .. .. ==> 0XF8000110[7:4] = 0x00000002U
4183     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
4184     // .. .. PLL_CP = 0x2
4185     // .. .. ==> 0XF8000110[11:8] = 0x00000002U
4186     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
4187     // .. .. LOCK_CNT = 0xfa
4188     // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
4189     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x000FA000U
4190     // .. ..
4191     EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U),
4192     // .. .. .. START: UPDATE FB_DIV
4193     // .. .. .. PLL_FDIV = 0x28
4194     // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
4195     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00028000U
4196     // .. .. ..
4197     EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U),
4198     // .. .. .. FINISH: UPDATE FB_DIV
4199     // .. .. .. START: BY PASS PLL
4200     // .. .. .. PLL_BYPASS_FORCE = 1
4201     // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
4202     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
4203     // .. .. ..
4204     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U),
4205     // .. .. .. FINISH: BY PASS PLL
4206     // .. .. .. START: ASSERT RESET
4207     // .. .. .. PLL_RESET = 1
4208     // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
4209     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4210     // .. .. ..
4211     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U),
4212     // .. .. .. FINISH: ASSERT RESET
4213     // .. .. .. START: DEASSERT RESET
4214     // .. .. .. PLL_RESET = 0
4215     // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
4216     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4217     // .. .. ..
4218     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U),
4219     // .. .. .. FINISH: DEASSERT RESET
4220     // .. .. .. START: CHECK PLL STATUS
4221     // .. .. .. ARM_PLL_LOCK = 1
4222     // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
4223     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4224     // .. .. ..
4225     EMIT_MASKPOLL(0XF800010C, 0x00000001U),
4226     // .. .. .. FINISH: CHECK PLL STATUS
4227     // .. .. .. START: REMOVE PLL BY PASS
4228     // .. .. .. PLL_BYPASS_FORCE = 0
4229     // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
4230     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
4231     // .. .. ..
4232     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U),
4233     // .. .. .. FINISH: REMOVE PLL BY PASS
4234     // .. .. .. SRCSEL = 0x0
4235     // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
4236     // .. .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4237     // .. .. .. DIVISOR = 0x2
4238     // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
4239     // .. .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000200U
4240     // .. .. .. CPU_6OR4XCLKACT = 0x1
4241     // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
4242     // .. .. ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
4243     // .. .. .. CPU_3OR2XCLKACT = 0x1
4244     // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
4245     // .. .. ..     ==> MASK : 0x02000000U    VAL : 0x02000000U
4246     // .. .. .. CPU_2XCLKACT = 0x1
4247     // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
4248     // .. .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
4249     // .. .. .. CPU_1XCLKACT = 0x1
4250     // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
4251     // .. .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
4252     // .. .. .. CPU_PERI_CLKACT = 0x1
4253     // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
4254     // .. .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
4255     // .. .. ..
4256     EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U),
4257     // .. .. FINISH: ARM PLL INIT
4258     // .. .. START: DDR PLL INIT
4259     // .. .. PLL_RES = 0x2
4260     // .. .. ==> 0XF8000114[7:4] = 0x00000002U
4261     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
4262     // .. .. PLL_CP = 0x2
4263     // .. .. ==> 0XF8000114[11:8] = 0x00000002U
4264     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
4265     // .. .. LOCK_CNT = 0x12c
4266     // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
4267     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x0012C000U
4268     // .. ..
4269     EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U),
4270     // .. .. .. START: UPDATE FB_DIV
4271     // .. .. .. PLL_FDIV = 0x20
4272     // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
4273     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00020000U
4274     // .. .. ..
4275     EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U),
4276     // .. .. .. FINISH: UPDATE FB_DIV
4277     // .. .. .. START: BY PASS PLL
4278     // .. .. .. PLL_BYPASS_FORCE = 1
4279     // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
4280     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
4281     // .. .. ..
4282     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U),
4283     // .. .. .. FINISH: BY PASS PLL
4284     // .. .. .. START: ASSERT RESET
4285     // .. .. .. PLL_RESET = 1
4286     // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
4287     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4288     // .. .. ..
4289     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U),
4290     // .. .. .. FINISH: ASSERT RESET
4291     // .. .. .. START: DEASSERT RESET
4292     // .. .. .. PLL_RESET = 0
4293     // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
4294     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4295     // .. .. ..
4296     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U),
4297     // .. .. .. FINISH: DEASSERT RESET
4298     // .. .. .. START: CHECK PLL STATUS
4299     // .. .. .. DDR_PLL_LOCK = 1
4300     // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
4301     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
4302     // .. .. ..
4303     EMIT_MASKPOLL(0XF800010C, 0x00000002U),
4304     // .. .. .. FINISH: CHECK PLL STATUS
4305     // .. .. .. START: REMOVE PLL BY PASS
4306     // .. .. .. PLL_BYPASS_FORCE = 0
4307     // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
4308     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
4309     // .. .. ..
4310     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U),
4311     // .. .. .. FINISH: REMOVE PLL BY PASS
4312     // .. .. .. DDR_3XCLKACT = 0x1
4313     // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
4314     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4315     // .. .. .. DDR_2XCLKACT = 0x1
4316     // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
4317     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
4318     // .. .. .. DDR_3XCLK_DIVISOR = 0x2
4319     // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
4320     // .. .. ..     ==> MASK : 0x03F00000U    VAL : 0x00200000U
4321     // .. .. .. DDR_2XCLK_DIVISOR = 0x3
4322     // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
4323     // .. .. ..     ==> MASK : 0xFC000000U    VAL : 0x0C000000U
4324     // .. .. ..
4325     EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U),
4326     // .. .. FINISH: DDR PLL INIT
4327     // .. .. START: IO PLL INIT
4328     // .. .. PLL_RES = 0xc
4329     // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
4330     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U
4331     // .. .. PLL_CP = 0x2
4332     // .. .. ==> 0XF8000118[11:8] = 0x00000002U
4333     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
4334     // .. .. LOCK_CNT = 0x145
4335     // .. .. ==> 0XF8000118[21:12] = 0x00000145U
4336     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00145000U
4337     // .. ..
4338     EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U),
4339     // .. .. .. START: UPDATE FB_DIV
4340     // .. .. .. PLL_FDIV = 0x1e
4341     // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
4342     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x0001E000U
4343     // .. .. ..
4344     EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U),
4345     // .. .. .. FINISH: UPDATE FB_DIV
4346     // .. .. .. START: BY PASS PLL
4347     // .. .. .. PLL_BYPASS_FORCE = 1
4348     // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
4349     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
4350     // .. .. ..
4351     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U),
4352     // .. .. .. FINISH: BY PASS PLL
4353     // .. .. .. START: ASSERT RESET
4354     // .. .. .. PLL_RESET = 1
4355     // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
4356     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4357     // .. .. ..
4358     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U),
4359     // .. .. .. FINISH: ASSERT RESET
4360     // .. .. .. START: DEASSERT RESET
4361     // .. .. .. PLL_RESET = 0
4362     // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
4363     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4364     // .. .. ..
4365     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U),
4366     // .. .. .. FINISH: DEASSERT RESET
4367     // .. .. .. START: CHECK PLL STATUS
4368     // .. .. .. IO_PLL_LOCK = 1
4369     // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
4370     // .. .. ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
4371     // .. .. ..
4372     EMIT_MASKPOLL(0XF800010C, 0x00000004U),
4373     // .. .. .. FINISH: CHECK PLL STATUS
4374     // .. .. .. START: REMOVE PLL BY PASS
4375     // .. .. .. PLL_BYPASS_FORCE = 0
4376     // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
4377     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
4378     // .. .. ..
4379     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U),
4380     // .. .. .. FINISH: REMOVE PLL BY PASS
4381     // .. .. FINISH: IO PLL INIT
4382     // .. FINISH: PLL SLCR REGISTERS
4383     // .. START: LOCK IT BACK
4384     // .. LOCK_KEY = 0X767B
4385     // .. ==> 0XF8000004[15:0] = 0x0000767BU
4386     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
4387     // ..
4388     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
4389     // .. FINISH: LOCK IT BACK
4390     // FINISH: top
4391     //
4392     EMIT_EXIT(),
4393
4394     //
4395 };
4396
4397 unsigned long ps7_clock_init_data_2_0[] = {
4398     // START: top
4399     // .. START: SLCR SETTINGS
4400     // .. UNLOCK_KEY = 0XDF0D
4401     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
4402     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
4403     // ..
4404     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
4405     // .. FINISH: SLCR SETTINGS
4406     // .. START: CLOCK CONTROL SLCR REGISTERS
4407     // .. CLKACT = 0x1
4408     // .. ==> 0XF8000128[0:0] = 0x00000001U
4409     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4410     // .. DIVISOR0 = 0x23
4411     // .. ==> 0XF8000128[13:8] = 0x00000023U
4412     // ..     ==> MASK : 0x00003F00U    VAL : 0x00002300U
4413     // .. DIVISOR1 = 0x3
4414     // .. ==> 0XF8000128[25:20] = 0x00000003U
4415     // ..     ==> MASK : 0x03F00000U    VAL : 0x00300000U
4416     // ..
4417     EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U),
4418     // .. CLKACT = 0x1
4419     // .. ==> 0XF8000138[0:0] = 0x00000001U
4420     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4421     // .. SRCSEL = 0x0
4422     // .. ==> 0XF8000138[4:4] = 0x00000000U
4423     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
4424     // ..
4425     EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U),
4426     // .. CLKACT = 0x1
4427     // .. ==> 0XF8000140[0:0] = 0x00000001U
4428     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4429     // .. SRCSEL = 0x0
4430     // .. ==> 0XF8000140[6:4] = 0x00000000U
4431     // ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
4432     // .. DIVISOR = 0x8
4433     // .. ==> 0XF8000140[13:8] = 0x00000008U
4434     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000800U
4435     // .. DIVISOR1 = 0x5
4436     // .. ==> 0XF8000140[25:20] = 0x00000005U
4437     // ..     ==> MASK : 0x03F00000U    VAL : 0x00500000U
4438     // ..
4439     EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00500801U),
4440     // .. CLKACT = 0x1
4441     // .. ==> 0XF800014C[0:0] = 0x00000001U
4442     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4443     // .. SRCSEL = 0x0
4444     // .. ==> 0XF800014C[5:4] = 0x00000000U
4445     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4446     // .. DIVISOR = 0x5
4447     // .. ==> 0XF800014C[13:8] = 0x00000005U
4448     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
4449     // ..
4450     EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U),
4451     // .. CLKACT0 = 0x1
4452     // .. ==> 0XF8000150[0:0] = 0x00000001U
4453     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4454     // .. CLKACT1 = 0x0
4455     // .. ==> 0XF8000150[1:1] = 0x00000000U
4456     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4457     // .. SRCSEL = 0x0
4458     // .. ==> 0XF8000150[5:4] = 0x00000000U
4459     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4460     // .. DIVISOR = 0x14
4461     // .. ==> 0XF8000150[13:8] = 0x00000014U
4462     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4463     // ..
4464     EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U),
4465     // .. CLKACT0 = 0x0
4466     // .. ==> 0XF8000154[0:0] = 0x00000000U
4467     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4468     // .. CLKACT1 = 0x1
4469     // .. ==> 0XF8000154[1:1] = 0x00000001U
4470     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
4471     // .. SRCSEL = 0x0
4472     // .. ==> 0XF8000154[5:4] = 0x00000000U
4473     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4474     // .. DIVISOR = 0x14
4475     // .. ==> 0XF8000154[13:8] = 0x00000014U
4476     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4477     // ..
4478     EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
4479     // .. CLKACT0 = 0x1
4480     // .. ==> 0XF800015C[0:0] = 0x00000001U
4481     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4482     // .. CLKACT1 = 0x0
4483     // .. ==> 0XF800015C[1:1] = 0x00000000U
4484     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4485     // .. SRCSEL = 0x0
4486     // .. ==> 0XF800015C[5:4] = 0x00000000U
4487     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4488     // .. DIVISOR0 = 0xe
4489     // .. ==> 0XF800015C[13:8] = 0x0000000EU
4490     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000E00U
4491     // .. DIVISOR1 = 0x3
4492     // .. ==> 0XF800015C[25:20] = 0x00000003U
4493     // ..     ==> MASK : 0x03F00000U    VAL : 0x00300000U
4494     // ..
4495     EMIT_MASKWRITE(0XF800015C, 0x03F03F33U ,0x00300E01U),
4496     // .. CAN0_MUX = 0x0
4497     // .. ==> 0XF8000160[5:0] = 0x00000000U
4498     // ..     ==> MASK : 0x0000003FU    VAL : 0x00000000U
4499     // .. CAN0_REF_SEL = 0x0
4500     // .. ==> 0XF8000160[6:6] = 0x00000000U
4501     // ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
4502     // .. CAN1_MUX = 0x0
4503     // .. ==> 0XF8000160[21:16] = 0x00000000U
4504     // ..     ==> MASK : 0x003F0000U    VAL : 0x00000000U
4505     // .. CAN1_REF_SEL = 0x0
4506     // .. ==> 0XF8000160[22:22] = 0x00000000U
4507     // ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
4508     // ..
4509     EMIT_MASKWRITE(0XF8000160, 0x007F007FU ,0x00000000U),
4510     // .. CLKACT = 0x1
4511     // .. ==> 0XF8000168[0:0] = 0x00000001U
4512     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4513     // .. SRCSEL = 0x0
4514     // .. ==> 0XF8000168[5:4] = 0x00000000U
4515     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4516     // .. DIVISOR = 0x5
4517     // .. ==> 0XF8000168[13:8] = 0x00000005U
4518     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
4519     // ..
4520     EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
4521     // .. SRCSEL = 0x0
4522     // .. ==> 0XF8000170[5:4] = 0x00000000U
4523     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4524     // .. DIVISOR0 = 0x14
4525     // .. ==> 0XF8000170[13:8] = 0x00000014U
4526     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4527     // .. DIVISOR1 = 0x1
4528     // .. ==> 0XF8000170[25:20] = 0x00000001U
4529     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
4530     // ..
4531     EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00101400U),
4532     // .. SRCSEL = 0x0
4533     // .. ==> 0XF8000180[5:4] = 0x00000000U
4534     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4535     // .. DIVISOR0 = 0x14
4536     // .. ==> 0XF8000180[13:8] = 0x00000014U
4537     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4538     // .. DIVISOR1 = 0x1
4539     // .. ==> 0XF8000180[25:20] = 0x00000001U
4540     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
4541     // ..
4542     EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00101400U),
4543     // .. SRCSEL = 0x0
4544     // .. ==> 0XF8000190[5:4] = 0x00000000U
4545     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4546     // .. DIVISOR0 = 0x14
4547     // .. ==> 0XF8000190[13:8] = 0x00000014U
4548     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4549     // .. DIVISOR1 = 0x1
4550     // .. ==> 0XF8000190[25:20] = 0x00000001U
4551     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
4552     // ..
4553     EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101400U),
4554     // .. SRCSEL = 0x0
4555     // .. ==> 0XF80001A0[5:4] = 0x00000000U
4556     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
4557     // .. DIVISOR0 = 0x14
4558     // .. ==> 0XF80001A0[13:8] = 0x00000014U
4559     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
4560     // .. DIVISOR1 = 0x1
4561     // .. ==> 0XF80001A0[25:20] = 0x00000001U
4562     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
4563     // ..
4564     EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U),
4565     // .. CLK_621_TRUE = 0x1
4566     // .. ==> 0XF80001C4[0:0] = 0x00000001U
4567     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4568     // ..
4569     EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
4570     // .. DMA_CPU_2XCLKACT = 0x1
4571     // .. ==> 0XF800012C[0:0] = 0x00000001U
4572     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
4573     // .. USB0_CPU_1XCLKACT = 0x1
4574     // .. ==> 0XF800012C[2:2] = 0x00000001U
4575     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
4576     // .. USB1_CPU_1XCLKACT = 0x1
4577     // .. ==> 0XF800012C[3:3] = 0x00000001U
4578     // ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
4579     // .. GEM0_CPU_1XCLKACT = 0x1
4580     // .. ==> 0XF800012C[6:6] = 0x00000001U
4581     // ..     ==> MASK : 0x00000040U    VAL : 0x00000040U
4582     // .. GEM1_CPU_1XCLKACT = 0x0
4583     // .. ==> 0XF800012C[7:7] = 0x00000000U
4584     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
4585     // .. SDI0_CPU_1XCLKACT = 0x1
4586     // .. ==> 0XF800012C[10:10] = 0x00000001U
4587     // ..     ==> MASK : 0x00000400U    VAL : 0x00000400U
4588     // .. SDI1_CPU_1XCLKACT = 0x0
4589     // .. ==> 0XF800012C[11:11] = 0x00000000U
4590     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
4591     // .. SPI0_CPU_1XCLKACT = 0x0
4592     // .. ==> 0XF800012C[14:14] = 0x00000000U
4593     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
4594     // .. SPI1_CPU_1XCLKACT = 0x0
4595     // .. ==> 0XF800012C[15:15] = 0x00000000U
4596     // ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
4597     // .. CAN0_CPU_1XCLKACT = 0x1
4598     // .. ==> 0XF800012C[16:16] = 0x00000001U
4599     // ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
4600     // .. CAN1_CPU_1XCLKACT = 0x0
4601     // .. ==> 0XF800012C[17:17] = 0x00000000U
4602     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
4603     // .. I2C0_CPU_1XCLKACT = 0x1
4604     // .. ==> 0XF800012C[18:18] = 0x00000001U
4605     // ..     ==> MASK : 0x00040000U    VAL : 0x00040000U
4606     // .. I2C1_CPU_1XCLKACT = 0x1
4607     // .. ==> 0XF800012C[19:19] = 0x00000001U
4608     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
4609     // .. UART0_CPU_1XCLKACT = 0x0
4610     // .. ==> 0XF800012C[20:20] = 0x00000000U
4611     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
4612     // .. UART1_CPU_1XCLKACT = 0x1
4613     // .. ==> 0XF800012C[21:21] = 0x00000001U
4614     // ..     ==> MASK : 0x00200000U    VAL : 0x00200000U
4615     // .. GPIO_CPU_1XCLKACT = 0x1
4616     // .. ==> 0XF800012C[22:22] = 0x00000001U
4617     // ..     ==> MASK : 0x00400000U    VAL : 0x00400000U
4618     // .. LQSPI_CPU_1XCLKACT = 0x1
4619     // .. ==> 0XF800012C[23:23] = 0x00000001U
4620     // ..     ==> MASK : 0x00800000U    VAL : 0x00800000U
4621     // .. SMC_CPU_1XCLKACT = 0x1
4622     // .. ==> 0XF800012C[24:24] = 0x00000001U
4623     // ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
4624     // ..
4625     EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01ED044DU),
4626     // .. FINISH: CLOCK CONTROL SLCR REGISTERS
4627     // .. START: THIS SHOULD BE BLANK
4628     // .. FINISH: THIS SHOULD BE BLANK
4629     // .. START: LOCK IT BACK
4630     // .. LOCK_KEY = 0X767B
4631     // .. ==> 0XF8000004[15:0] = 0x0000767BU
4632     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
4633     // ..
4634     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
4635     // .. FINISH: LOCK IT BACK
4636     // FINISH: top
4637     //
4638     EMIT_EXIT(),
4639
4640     //
4641 };
4642
4643 unsigned long ps7_ddr_init_data_2_0[] = {
4644     // START: top
4645     // .. START: DDR INITIALIZATION
4646     // .. .. START: LOCK DDR
4647     // .. .. reg_ddrc_soft_rstb = 0
4648     // .. .. ==> 0XF8006000[0:0] = 0x00000000U
4649     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4650     // .. .. reg_ddrc_powerdown_en = 0x0
4651     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
4652     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4653     // .. .. reg_ddrc_data_bus_width = 0x0
4654     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
4655     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
4656     // .. .. reg_ddrc_burst8_refresh = 0x0
4657     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
4658     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
4659     // .. .. reg_ddrc_rdwr_idle_gap = 0x1
4660     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
4661     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
4662     // .. .. reg_ddrc_dis_rd_bypass = 0x0
4663     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
4664     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
4665     // .. .. reg_ddrc_dis_act_bypass = 0x0
4666     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
4667     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
4668     // .. .. reg_ddrc_dis_auto_refresh = 0x0
4669     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
4670     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
4671     // .. ..
4672     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U),
4673     // .. .. FINISH: LOCK DDR
4674     // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
4675     // .. .. ==> 0XF8006004[11:0] = 0x00000081U
4676     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000081U
4677     // .. .. reg_ddrc_active_ranks = 0x1
4678     // .. .. ==> 0XF8006004[13:12] = 0x00000001U
4679     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00001000U
4680     // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
4681     // .. .. ==> 0XF8006004[18:14] = 0x00000000U
4682     // .. ..     ==> MASK : 0x0007C000U    VAL : 0x00000000U
4683     // .. .. reg_ddrc_wr_odt_block = 0x1
4684     // .. .. ==> 0XF8006004[20:19] = 0x00000001U
4685     // .. ..     ==> MASK : 0x00180000U    VAL : 0x00080000U
4686     // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0
4687     // .. .. ==> 0XF8006004[21:21] = 0x00000000U
4688     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
4689     // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0
4690     // .. .. ==> 0XF8006004[26:22] = 0x00000000U
4691     // .. ..     ==> MASK : 0x07C00000U    VAL : 0x00000000U
4692     // .. .. reg_ddrc_addrmap_open_bank = 0x0
4693     // .. .. ==> 0XF8006004[27:27] = 0x00000000U
4694     // .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U
4695     // .. .. reg_ddrc_addrmap_4bank_ram = 0x0
4696     // .. .. ==> 0XF8006004[28:28] = 0x00000000U
4697     // .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U
4698     // .. ..
4699     EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU ,0x00081081U),
4700     // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
4701     // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
4702     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000000FU
4703     // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
4704     // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
4705     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00007800U
4706     // .. .. reg_ddrc_hpr_xact_run_length = 0xf
4707     // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
4708     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x03C00000U
4709     // .. ..
4710     EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU),
4711     // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
4712     // .. .. ==> 0XF800600C[10:0] = 0x00000001U
4713     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
4714     // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
4715     // .. .. ==> 0XF800600C[21:11] = 0x00000002U
4716     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00001000U
4717     // .. .. reg_ddrc_lpr_xact_run_length = 0x8
4718     // .. .. ==> 0XF800600C[25:22] = 0x00000008U
4719     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x02000000U
4720     // .. ..
4721     EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U),
4722     // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
4723     // .. .. ==> 0XF8006010[10:0] = 0x00000001U
4724     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
4725     // .. .. reg_ddrc_w_xact_run_length = 0x8
4726     // .. .. ==> 0XF8006010[14:11] = 0x00000008U
4727     // .. ..     ==> MASK : 0x00007800U    VAL : 0x00004000U
4728     // .. .. reg_ddrc_w_max_starve_x32 = 0x2
4729     // .. .. ==> 0XF8006010[25:15] = 0x00000002U
4730     // .. ..     ==> MASK : 0x03FF8000U    VAL : 0x00010000U
4731     // .. ..
4732     EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U),
4733     // .. .. reg_ddrc_t_rc = 0x1b
4734     // .. .. ==> 0XF8006014[5:0] = 0x0000001BU
4735     // .. ..     ==> MASK : 0x0000003FU    VAL : 0x0000001BU
4736     // .. .. reg_ddrc_t_rfc_min = 0x56
4737     // .. .. ==> 0XF8006014[13:6] = 0x00000056U
4738     // .. ..     ==> MASK : 0x00003FC0U    VAL : 0x00001580U
4739     // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
4740     // .. .. ==> 0XF8006014[20:14] = 0x00000010U
4741     // .. ..     ==> MASK : 0x001FC000U    VAL : 0x00040000U
4742     // .. ..
4743     EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU),
4744     // .. .. reg_ddrc_wr2pre = 0x12
4745     // .. .. ==> 0XF8006018[4:0] = 0x00000012U
4746     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000012U
4747     // .. .. reg_ddrc_powerdown_to_x32 = 0x6
4748     // .. .. ==> 0XF8006018[9:5] = 0x00000006U
4749     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000C0U
4750     // .. .. reg_ddrc_t_faw = 0x10
4751     // .. .. ==> 0XF8006018[15:10] = 0x00000010U
4752     // .. ..     ==> MASK : 0x0000FC00U    VAL : 0x00004000U
4753     // .. .. reg_ddrc_t_ras_max = 0x24
4754     // .. .. ==> 0XF8006018[21:16] = 0x00000024U
4755     // .. ..     ==> MASK : 0x003F0000U    VAL : 0x00240000U
4756     // .. .. reg_ddrc_t_ras_min = 0x14
4757     // .. .. ==> 0XF8006018[26:22] = 0x00000014U
4758     // .. ..     ==> MASK : 0x07C00000U    VAL : 0x05000000U
4759     // .. .. reg_ddrc_t_cke = 0x4
4760     // .. .. ==> 0XF8006018[31:28] = 0x00000004U
4761     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x40000000U
4762     // .. ..
4763     EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x452440D2U),
4764     // .. .. reg_ddrc_write_latency = 0x5
4765     // .. .. ==> 0XF800601C[4:0] = 0x00000005U
4766     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000005U
4767     // .. .. reg_ddrc_rd2wr = 0x7
4768     // .. .. ==> 0XF800601C[9:5] = 0x00000007U
4769     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000E0U
4770     // .. .. reg_ddrc_wr2rd = 0xe
4771     // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
4772     // .. ..     ==> MASK : 0x00007C00U    VAL : 0x00003800U
4773     // .. .. reg_ddrc_t_xp = 0x4
4774     // .. .. ==> 0XF800601C[19:15] = 0x00000004U
4775     // .. ..     ==> MASK : 0x000F8000U    VAL : 0x00020000U
4776     // .. .. reg_ddrc_pad_pd = 0x0
4777     // .. .. ==> 0XF800601C[22:20] = 0x00000000U
4778     // .. ..     ==> MASK : 0x00700000U    VAL : 0x00000000U
4779     // .. .. reg_ddrc_rd2pre = 0x4
4780     // .. .. ==> 0XF800601C[27:23] = 0x00000004U
4781     // .. ..     ==> MASK : 0x0F800000U    VAL : 0x02000000U
4782     // .. .. reg_ddrc_t_rcd = 0x7
4783     // .. .. ==> 0XF800601C[31:28] = 0x00000007U
4784     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
4785     // .. ..
4786     EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U),
4787     // .. .. reg_ddrc_t_ccd = 0x4
4788     // .. .. ==> 0XF8006020[4:2] = 0x00000004U
4789     // .. ..     ==> MASK : 0x0000001CU    VAL : 0x00000010U
4790     // .. .. reg_ddrc_t_rrd = 0x4
4791     // .. .. ==> 0XF8006020[7:5] = 0x00000004U
4792     // .. ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
4793     // .. .. reg_ddrc_refresh_margin = 0x2
4794     // .. .. ==> 0XF8006020[11:8] = 0x00000002U
4795     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
4796     // .. .. reg_ddrc_t_rp = 0x7
4797     // .. .. ==> 0XF8006020[15:12] = 0x00000007U
4798     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00007000U
4799     // .. .. reg_ddrc_refresh_to_x32 = 0x8
4800     // .. .. ==> 0XF8006020[20:16] = 0x00000008U
4801     // .. ..     ==> MASK : 0x001F0000U    VAL : 0x00080000U
4802     // .. .. reg_ddrc_sdram = 0x1
4803     // .. .. ==> 0XF8006020[21:21] = 0x00000001U
4804     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00200000U
4805     // .. .. reg_ddrc_mobile = 0x0
4806     // .. .. ==> 0XF8006020[22:22] = 0x00000000U
4807     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
4808     // .. .. reg_ddrc_clock_stop_en = 0x0
4809     // .. .. ==> 0XF8006020[23:23] = 0x00000000U
4810     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
4811     // .. .. reg_ddrc_read_latency = 0x7
4812     // .. .. ==> 0XF8006020[28:24] = 0x00000007U
4813     // .. ..     ==> MASK : 0x1F000000U    VAL : 0x07000000U
4814     // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
4815     // .. .. ==> 0XF8006020[29:29] = 0x00000001U
4816     // .. ..     ==> MASK : 0x20000000U    VAL : 0x20000000U
4817     // .. .. reg_ddrc_dis_pad_pd = 0x0
4818     // .. .. ==> 0XF8006020[30:30] = 0x00000000U
4819     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
4820     // .. .. reg_ddrc_loopback = 0x0
4821     // .. .. ==> 0XF8006020[31:31] = 0x00000000U
4822     // .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U
4823     // .. ..
4824     EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU ,0x27287290U),
4825     // .. .. reg_ddrc_en_2t_timing_mode = 0x0
4826     // .. .. ==> 0XF8006024[0:0] = 0x00000000U
4827     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4828     // .. .. reg_ddrc_prefer_write = 0x0
4829     // .. .. ==> 0XF8006024[1:1] = 0x00000000U
4830     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4831     // .. .. reg_ddrc_max_rank_rd = 0xf
4832     // .. .. ==> 0XF8006024[5:2] = 0x0000000FU
4833     // .. ..     ==> MASK : 0x0000003CU    VAL : 0x0000003CU
4834     // .. .. reg_ddrc_mr_wr = 0x0
4835     // .. .. ==> 0XF8006024[6:6] = 0x00000000U
4836     // .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
4837     // .. .. reg_ddrc_mr_addr = 0x0
4838     // .. .. ==> 0XF8006024[8:7] = 0x00000000U
4839     // .. ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
4840     // .. .. reg_ddrc_mr_data = 0x0
4841     // .. .. ==> 0XF8006024[24:9] = 0x00000000U
4842     // .. ..     ==> MASK : 0x01FFFE00U    VAL : 0x00000000U
4843     // .. .. ddrc_reg_mr_wr_busy = 0x0
4844     // .. .. ==> 0XF8006024[25:25] = 0x00000000U
4845     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
4846     // .. .. reg_ddrc_mr_type = 0x0
4847     // .. .. ==> 0XF8006024[26:26] = 0x00000000U
4848     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
4849     // .. .. reg_ddrc_mr_rdata_valid = 0x0
4850     // .. .. ==> 0XF8006024[27:27] = 0x00000000U
4851     // .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U
4852     // .. ..
4853     EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU ,0x0000003CU),
4854     // .. .. reg_ddrc_final_wait_x32 = 0x7
4855     // .. .. ==> 0XF8006028[6:0] = 0x00000007U
4856     // .. ..     ==> MASK : 0x0000007FU    VAL : 0x00000007U
4857     // .. .. reg_ddrc_pre_ocd_x32 = 0x0
4858     // .. .. ==> 0XF8006028[10:7] = 0x00000000U
4859     // .. ..     ==> MASK : 0x00000780U    VAL : 0x00000000U
4860     // .. .. reg_ddrc_t_mrd = 0x4
4861     // .. .. ==> 0XF8006028[13:11] = 0x00000004U
4862     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00002000U
4863     // .. ..
4864     EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U),
4865     // .. .. reg_ddrc_emr2 = 0x8
4866     // .. .. ==> 0XF800602C[15:0] = 0x00000008U
4867     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000008U
4868     // .. .. reg_ddrc_emr3 = 0x0
4869     // .. .. ==> 0XF800602C[31:16] = 0x00000000U
4870     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00000000U
4871     // .. ..
4872     EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U),
4873     // .. .. reg_ddrc_mr = 0x930
4874     // .. .. ==> 0XF8006030[15:0] = 0x00000930U
4875     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000930U
4876     // .. .. reg_ddrc_emr = 0x4
4877     // .. .. ==> 0XF8006030[31:16] = 0x00000004U
4878     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00040000U
4879     // .. ..
4880     EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U),
4881     // .. .. reg_ddrc_burst_rdwr = 0x4
4882     // .. .. ==> 0XF8006034[3:0] = 0x00000004U
4883     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000004U
4884     // .. .. reg_ddrc_pre_cke_x1024 = 0x105
4885     // .. .. ==> 0XF8006034[13:4] = 0x00000105U
4886     // .. ..     ==> MASK : 0x00003FF0U    VAL : 0x00001050U
4887     // .. .. reg_ddrc_post_cke_x1024 = 0x1
4888     // .. .. ==> 0XF8006034[25:16] = 0x00000001U
4889     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00010000U
4890     // .. .. reg_ddrc_burstchop = 0x0
4891     // .. .. ==> 0XF8006034[28:28] = 0x00000000U
4892     // .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U
4893     // .. ..
4894     EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U),
4895     // .. .. reg_ddrc_force_low_pri_n = 0x0
4896     // .. .. ==> 0XF8006038[0:0] = 0x00000000U
4897     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
4898     // .. .. reg_ddrc_dis_dq = 0x0
4899     // .. .. ==> 0XF8006038[1:1] = 0x00000000U
4900     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
4901     // .. .. reg_phy_debug_mode = 0x0
4902     // .. .. ==> 0XF8006038[6:6] = 0x00000000U
4903     // .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
4904     // .. .. reg_phy_wr_level_start = 0x0
4905     // .. .. ==> 0XF8006038[7:7] = 0x00000000U
4906     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
4907     // .. .. reg_phy_rd_level_start = 0x0
4908     // .. .. ==> 0XF8006038[8:8] = 0x00000000U
4909     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
4910     // .. .. reg_phy_dq0_wait_t = 0x0
4911     // .. .. ==> 0XF8006038[12:9] = 0x00000000U
4912     // .. ..     ==> MASK : 0x00001E00U    VAL : 0x00000000U
4913     // .. ..
4914     EMIT_MASKWRITE(0XF8006038, 0x00001FC3U ,0x00000000U),
4915     // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
4916     // .. .. ==> 0XF800603C[3:0] = 0x00000007U
4917     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000007U
4918     // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
4919     // .. .. ==> 0XF800603C[7:4] = 0x00000007U
4920     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000070U
4921     // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
4922     // .. .. ==> 0XF800603C[11:8] = 0x00000007U
4923     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000700U
4924     // .. .. reg_ddrc_addrmap_col_b5 = 0x0
4925     // .. .. ==> 0XF800603C[15:12] = 0x00000000U
4926     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
4927     // .. .. reg_ddrc_addrmap_col_b6 = 0x0
4928     // .. .. ==> 0XF800603C[19:16] = 0x00000000U
4929     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
4930     // .. ..
4931     EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U),
4932     // .. .. reg_ddrc_addrmap_col_b2 = 0x0
4933     // .. .. ==> 0XF8006040[3:0] = 0x00000000U
4934     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
4935     // .. .. reg_ddrc_addrmap_col_b3 = 0x0
4936     // .. .. ==> 0XF8006040[7:4] = 0x00000000U
4937     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
4938     // .. .. reg_ddrc_addrmap_col_b4 = 0x0
4939     // .. .. ==> 0XF8006040[11:8] = 0x00000000U
4940     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
4941     // .. .. reg_ddrc_addrmap_col_b7 = 0x0
4942     // .. .. ==> 0XF8006040[15:12] = 0x00000000U
4943     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
4944     // .. .. reg_ddrc_addrmap_col_b8 = 0x0
4945     // .. .. ==> 0XF8006040[19:16] = 0x00000000U
4946     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
4947     // .. .. reg_ddrc_addrmap_col_b9 = 0xf
4948     // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
4949     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00F00000U
4950     // .. .. reg_ddrc_addrmap_col_b10 = 0xf
4951     // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
4952     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
4953     // .. .. reg_ddrc_addrmap_col_b11 = 0xf
4954     // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
4955     // .. ..     ==> MASK : 0xF0000000U    VAL : 0xF0000000U
4956     // .. ..
4957     EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U),
4958     // .. .. reg_ddrc_addrmap_row_b0 = 0x6
4959     // .. .. ==> 0XF8006044[3:0] = 0x00000006U
4960     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000006U
4961     // .. .. reg_ddrc_addrmap_row_b1 = 0x6
4962     // .. .. ==> 0XF8006044[7:4] = 0x00000006U
4963     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000060U
4964     // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
4965     // .. .. ==> 0XF8006044[11:8] = 0x00000006U
4966     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000600U
4967     // .. .. reg_ddrc_addrmap_row_b12 = 0x6
4968     // .. .. ==> 0XF8006044[15:12] = 0x00000006U
4969     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U
4970     // .. .. reg_ddrc_addrmap_row_b13 = 0x6
4971     // .. .. ==> 0XF8006044[19:16] = 0x00000006U
4972     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U
4973     // .. .. reg_ddrc_addrmap_row_b14 = 0x6
4974     // .. .. ==> 0XF8006044[23:20] = 0x00000006U
4975     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00600000U
4976     // .. .. reg_ddrc_addrmap_row_b15 = 0xf
4977     // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
4978     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
4979     // .. ..
4980     EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U),
4981     // .. .. reg_ddrc_rank0_rd_odt = 0x0
4982     // .. .. ==> 0XF8006048[2:0] = 0x00000000U
4983     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U
4984     // .. .. reg_ddrc_rank0_wr_odt = 0x1
4985     // .. .. ==> 0XF8006048[5:3] = 0x00000001U
4986     // .. ..     ==> MASK : 0x00000038U    VAL : 0x00000008U
4987     // .. .. reg_ddrc_rank1_rd_odt = 0x1
4988     // .. .. ==> 0XF8006048[8:6] = 0x00000001U
4989     // .. ..     ==> MASK : 0x000001C0U    VAL : 0x00000040U
4990     // .. .. reg_ddrc_rank1_wr_odt = 0x1
4991     // .. .. ==> 0XF8006048[11:9] = 0x00000001U
4992     // .. ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
4993     // .. .. reg_phy_rd_local_odt = 0x0
4994     // .. .. ==> 0XF8006048[13:12] = 0x00000000U
4995     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00000000U
4996     // .. .. reg_phy_wr_local_odt = 0x3
4997     // .. .. ==> 0XF8006048[15:14] = 0x00000003U
4998     // .. ..     ==> MASK : 0x0000C000U    VAL : 0x0000C000U
4999     // .. .. reg_phy_idle_local_odt = 0x3
5000     // .. .. ==> 0XF8006048[17:16] = 0x00000003U
5001     // .. ..     ==> MASK : 0x00030000U    VAL : 0x00030000U
5002     // .. .. reg_ddrc_rank2_rd_odt = 0x0
5003     // .. .. ==> 0XF8006048[20:18] = 0x00000000U
5004     // .. ..     ==> MASK : 0x001C0000U    VAL : 0x00000000U
5005     // .. .. reg_ddrc_rank2_wr_odt = 0x0
5006     // .. .. ==> 0XF8006048[23:21] = 0x00000000U
5007     // .. ..     ==> MASK : 0x00E00000U    VAL : 0x00000000U
5008     // .. .. reg_ddrc_rank3_rd_odt = 0x0
5009     // .. .. ==> 0XF8006048[26:24] = 0x00000000U
5010     // .. ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
5011     // .. .. reg_ddrc_rank3_wr_odt = 0x0
5012     // .. .. ==> 0XF8006048[29:27] = 0x00000000U
5013     // .. ..     ==> MASK : 0x38000000U    VAL : 0x00000000U
5014     // .. ..
5015     EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU ,0x0003C248U),
5016     // .. .. reg_phy_rd_cmd_to_data = 0x0
5017     // .. .. ==> 0XF8006050[3:0] = 0x00000000U
5018     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
5019     // .. .. reg_phy_wr_cmd_to_data = 0x0
5020     // .. .. ==> 0XF8006050[7:4] = 0x00000000U
5021     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
5022     // .. .. reg_phy_rdc_we_to_re_delay = 0x8
5023     // .. .. ==> 0XF8006050[11:8] = 0x00000008U
5024     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000800U
5025     // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
5026     // .. .. ==> 0XF8006050[15:15] = 0x00000000U
5027     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
5028     // .. .. reg_phy_use_fixed_re = 0x1
5029     // .. .. ==> 0XF8006050[16:16] = 0x00000001U
5030     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
5031     // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
5032     // .. .. ==> 0XF8006050[17:17] = 0x00000000U
5033     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5034     // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
5035     // .. .. ==> 0XF8006050[18:18] = 0x00000000U
5036     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5037     // .. .. reg_phy_clk_stall_level = 0x0
5038     // .. .. ==> 0XF8006050[19:19] = 0x00000000U
5039     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
5040     // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
5041     // .. .. ==> 0XF8006050[27:24] = 0x00000007U
5042     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x07000000U
5043     // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
5044     // .. .. ==> 0XF8006050[31:28] = 0x00000007U
5045     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
5046     // .. ..
5047     EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U),
5048     // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1
5049     // .. .. ==> 0XF8006058[7:0] = 0x00000001U
5050     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000001U
5051     // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1
5052     // .. .. ==> 0XF8006058[15:8] = 0x00000001U
5053     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000100U
5054     // .. .. reg_ddrc_dis_dll_calib = 0x0
5055     // .. .. ==> 0XF8006058[16:16] = 0x00000000U
5056     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5057     // .. ..
5058     EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU ,0x00000101U),
5059     // .. .. reg_ddrc_rd_odt_delay = 0x3
5060     // .. .. ==> 0XF800605C[3:0] = 0x00000003U
5061     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000003U
5062     // .. .. reg_ddrc_wr_odt_delay = 0x0
5063     // .. .. ==> 0XF800605C[7:4] = 0x00000000U
5064     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
5065     // .. .. reg_ddrc_rd_odt_hold = 0x0
5066     // .. .. ==> 0XF800605C[11:8] = 0x00000000U
5067     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
5068     // .. .. reg_ddrc_wr_odt_hold = 0x5
5069     // .. .. ==> 0XF800605C[15:12] = 0x00000005U
5070     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00005000U
5071     // .. ..
5072     EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U),
5073     // .. .. reg_ddrc_pageclose = 0x0
5074     // .. .. ==> 0XF8006060[0:0] = 0x00000000U
5075     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5076     // .. .. reg_ddrc_lpr_num_entries = 0x1f
5077     // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
5078     // .. ..     ==> MASK : 0x0000007EU    VAL : 0x0000003EU
5079     // .. .. reg_ddrc_auto_pre_en = 0x0
5080     // .. .. ==> 0XF8006060[7:7] = 0x00000000U
5081     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
5082     // .. .. reg_ddrc_refresh_update_level = 0x0
5083     // .. .. ==> 0XF8006060[8:8] = 0x00000000U
5084     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
5085     // .. .. reg_ddrc_dis_wc = 0x0
5086     // .. .. ==> 0XF8006060[9:9] = 0x00000000U
5087     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
5088     // .. .. reg_ddrc_dis_collision_page_opt = 0x0
5089     // .. .. ==> 0XF8006060[10:10] = 0x00000000U
5090     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5091     // .. .. reg_ddrc_selfref_en = 0x0
5092     // .. .. ==> 0XF8006060[12:12] = 0x00000000U
5093     // .. ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
5094     // .. ..
5095     EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU),
5096     // .. .. reg_ddrc_go2critical_hysteresis = 0x0
5097     // .. .. ==> 0XF8006064[12:5] = 0x00000000U
5098     // .. ..     ==> MASK : 0x00001FE0U    VAL : 0x00000000U
5099     // .. .. reg_arb_go2critical_en = 0x1
5100     // .. .. ==> 0XF8006064[17:17] = 0x00000001U
5101     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00020000U
5102     // .. ..
5103     EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U),
5104     // .. .. reg_ddrc_wrlvl_ww = 0x41
5105     // .. .. ==> 0XF8006068[7:0] = 0x00000041U
5106     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000041U
5107     // .. .. reg_ddrc_rdlvl_rr = 0x41
5108     // .. .. ==> 0XF8006068[15:8] = 0x00000041U
5109     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00004100U
5110     // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
5111     // .. .. ==> 0XF8006068[25:16] = 0x00000028U
5112     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00280000U
5113     // .. ..
5114     EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U),
5115     // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
5116     // .. .. ==> 0XF800606C[7:0] = 0x00000010U
5117     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000010U
5118     // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
5119     // .. .. ==> 0XF800606C[15:8] = 0x00000016U
5120     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00001600U
5121     // .. ..
5122     EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U),
5123     // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1
5124     // .. .. ==> 0XF8006078[3:0] = 0x00000001U
5125     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000001U
5126     // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1
5127     // .. .. ==> 0XF8006078[7:4] = 0x00000001U
5128     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000010U
5129     // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1
5130     // .. .. ==> 0XF8006078[11:8] = 0x00000001U
5131     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000100U
5132     // .. .. reg_ddrc_t_cksre = 0x6
5133     // .. .. ==> 0XF8006078[15:12] = 0x00000006U
5134     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U
5135     // .. .. reg_ddrc_t_cksrx = 0x6
5136     // .. .. ==> 0XF8006078[19:16] = 0x00000006U
5137     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U
5138     // .. .. reg_ddrc_t_ckesr = 0x4
5139     // .. .. ==> 0XF8006078[25:20] = 0x00000004U
5140     // .. ..     ==> MASK : 0x03F00000U    VAL : 0x00400000U
5141     // .. ..
5142     EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU ,0x00466111U),
5143     // .. .. reg_ddrc_t_ckpde = 0x2
5144     // .. .. ==> 0XF800607C[3:0] = 0x00000002U
5145     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000002U
5146     // .. .. reg_ddrc_t_ckpdx = 0x2
5147     // .. .. ==> 0XF800607C[7:4] = 0x00000002U
5148     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
5149     // .. .. reg_ddrc_t_ckdpde = 0x2
5150     // .. .. ==> 0XF800607C[11:8] = 0x00000002U
5151     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
5152     // .. .. reg_ddrc_t_ckdpdx = 0x2
5153     // .. .. ==> 0XF800607C[15:12] = 0x00000002U
5154     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00002000U
5155     // .. .. reg_ddrc_t_ckcsx = 0x3
5156     // .. .. ==> 0XF800607C[19:16] = 0x00000003U
5157     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00030000U
5158     // .. ..
5159     EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU ,0x00032222U),
5160     // .. .. refresh_timer0_start_value_x32 = 0x0
5161     // .. .. ==> 0XF80060A0[11:0] = 0x00000000U
5162     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000000U
5163     // .. .. refresh_timer1_start_value_x32 = 0x8
5164     // .. .. ==> 0XF80060A0[23:12] = 0x00000008U
5165     // .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00008000U
5166     // .. ..
5167     EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU ,0x00008000U),
5168     // .. .. reg_ddrc_dis_auto_zq = 0x0
5169     // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
5170     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5171     // .. .. reg_ddrc_ddr3 = 0x1
5172     // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
5173     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
5174     // .. .. reg_ddrc_t_mod = 0x200
5175     // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
5176     // .. ..     ==> MASK : 0x00000FFCU    VAL : 0x00000800U
5177     // .. .. reg_ddrc_t_zq_long_nop = 0x200
5178     // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
5179     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00200000U
5180     // .. .. reg_ddrc_t_zq_short_nop = 0x40
5181     // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
5182     // .. ..     ==> MASK : 0xFFC00000U    VAL : 0x10000000U
5183     // .. ..
5184     EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U),
5185     // .. .. t_zq_short_interval_x1024 = 0xcb73
5186     // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
5187     // .. ..     ==> MASK : 0x000FFFFFU    VAL : 0x0000CB73U
5188     // .. .. dram_rstn_x1024 = 0x69
5189     // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
5190     // .. ..     ==> MASK : 0x0FF00000U    VAL : 0x06900000U
5191     // .. ..
5192     EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U),
5193     // .. .. deeppowerdown_en = 0x0
5194     // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
5195     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5196     // .. .. deeppowerdown_to_x1024 = 0xff
5197     // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
5198     // .. ..     ==> MASK : 0x000001FEU    VAL : 0x000001FEU
5199     // .. ..
5200     EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU),
5201     // .. .. dfi_wrlvl_max_x1024 = 0xfff
5202     // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
5203     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000FFFU
5204     // .. .. dfi_rdlvl_max_x1024 = 0xfff
5205     // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
5206     // .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00FFF000U
5207     // .. .. ddrc_reg_twrlvl_max_error = 0x0
5208     // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
5209     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
5210     // .. .. ddrc_reg_trdlvl_max_error = 0x0
5211     // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
5212     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
5213     // .. .. reg_ddrc_dfi_wr_level_en = 0x1
5214     // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
5215     // .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
5216     // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
5217     // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
5218     // .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
5219     // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
5220     // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
5221     // .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
5222     // .. ..
5223     EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU),
5224     // .. .. reg_ddrc_2t_delay = 0x0
5225     // .. .. ==> 0XF80060B4[8:0] = 0x00000000U
5226     // .. ..     ==> MASK : 0x000001FFU    VAL : 0x00000000U
5227     // .. .. reg_ddrc_skip_ocd = 0x1
5228     // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
5229     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
5230     // .. .. reg_ddrc_dis_pre_bypass = 0x0
5231     // .. .. ==> 0XF80060B4[10:10] = 0x00000000U
5232     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5233     // .. ..
5234     EMIT_MASKWRITE(0XF80060B4, 0x000007FFU ,0x00000200U),
5235     // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
5236     // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
5237     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000006U
5238     // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
5239     // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
5240     // .. ..     ==> MASK : 0x00007FE0U    VAL : 0x00000060U
5241     // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
5242     // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
5243     // .. ..     ==> MASK : 0x01FF8000U    VAL : 0x00200000U
5244     // .. ..
5245     EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U),
5246     // .. .. START: RESET ECC ERROR
5247     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1
5248     // .. .. ==> 0XF80060C4[0:0] = 0x00000001U
5249     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5250     // .. .. Clear_Correctable_DRAM_ECC_error = 1
5251     // .. .. ==> 0XF80060C4[1:1] = 0x00000001U
5252     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
5253     // .. ..
5254     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U),
5255     // .. .. FINISH: RESET ECC ERROR
5256     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
5257     // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
5258     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5259     // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
5260     // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
5261     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5262     // .. ..
5263     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U),
5264     // .. .. CORR_ECC_LOG_VALID = 0x0
5265     // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
5266     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5267     // .. .. ECC_CORRECTED_BIT_NUM = 0x0
5268     // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
5269     // .. ..     ==> MASK : 0x000000FEU    VAL : 0x00000000U
5270     // .. ..
5271     EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U),
5272     // .. .. UNCORR_ECC_LOG_VALID = 0x0
5273     // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
5274     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5275     // .. ..
5276     EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U),
5277     // .. .. STAT_NUM_CORR_ERR = 0x0
5278     // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
5279     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000000U
5280     // .. .. STAT_NUM_UNCORR_ERR = 0x0
5281     // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
5282     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000000U
5283     // .. ..
5284     EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U),
5285     // .. .. reg_ddrc_ecc_mode = 0x0
5286     // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
5287     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U
5288     // .. .. reg_ddrc_dis_scrub = 0x1
5289     // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
5290     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
5291     // .. ..
5292     EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U),
5293     // .. .. reg_phy_dif_on = 0x0
5294     // .. .. ==> 0XF8006114[3:0] = 0x00000000U
5295     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
5296     // .. .. reg_phy_dif_off = 0x0
5297     // .. .. ==> 0XF8006114[7:4] = 0x00000000U
5298     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
5299     // .. ..
5300     EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U),
5301     // .. .. reg_phy_data_slice_in_use = 0x1
5302     // .. .. ==> 0XF8006118[0:0] = 0x00000001U
5303     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5304     // .. .. reg_phy_rdlvl_inc_mode = 0x0
5305     // .. .. ==> 0XF8006118[1:1] = 0x00000000U
5306     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5307     // .. .. reg_phy_gatelvl_inc_mode = 0x0
5308     // .. .. ==> 0XF8006118[2:2] = 0x00000000U
5309     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5310     // .. .. reg_phy_wrlvl_inc_mode = 0x0
5311     // .. .. ==> 0XF8006118[3:3] = 0x00000000U
5312     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5313     // .. .. reg_phy_board_lpbk_tx = 0x0
5314     // .. .. ==> 0XF8006118[4:4] = 0x00000000U
5315     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5316     // .. .. reg_phy_board_lpbk_rx = 0x0
5317     // .. .. ==> 0XF8006118[5:5] = 0x00000000U
5318     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
5319     // .. .. reg_phy_bist_shift_dq = 0x0
5320     // .. .. ==> 0XF8006118[14:6] = 0x00000000U
5321     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
5322     // .. .. reg_phy_bist_err_clr = 0x0
5323     // .. .. ==> 0XF8006118[23:15] = 0x00000000U
5324     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
5325     // .. .. reg_phy_dq_offset = 0x40
5326     // .. .. ==> 0XF8006118[30:24] = 0x00000040U
5327     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
5328     // .. ..
5329     EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU ,0x40000001U),
5330     // .. .. reg_phy_data_slice_in_use = 0x1
5331     // .. .. ==> 0XF800611C[0:0] = 0x00000001U
5332     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5333     // .. .. reg_phy_rdlvl_inc_mode = 0x0
5334     // .. .. ==> 0XF800611C[1:1] = 0x00000000U
5335     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5336     // .. .. reg_phy_gatelvl_inc_mode = 0x0
5337     // .. .. ==> 0XF800611C[2:2] = 0x00000000U
5338     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5339     // .. .. reg_phy_wrlvl_inc_mode = 0x0
5340     // .. .. ==> 0XF800611C[3:3] = 0x00000000U
5341     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5342     // .. .. reg_phy_board_lpbk_tx = 0x0
5343     // .. .. ==> 0XF800611C[4:4] = 0x00000000U
5344     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5345     // .. .. reg_phy_board_lpbk_rx = 0x0
5346     // .. .. ==> 0XF800611C[5:5] = 0x00000000U
5347     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
5348     // .. .. reg_phy_bist_shift_dq = 0x0
5349     // .. .. ==> 0XF800611C[14:6] = 0x00000000U
5350     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
5351     // .. .. reg_phy_bist_err_clr = 0x0
5352     // .. .. ==> 0XF800611C[23:15] = 0x00000000U
5353     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
5354     // .. .. reg_phy_dq_offset = 0x40
5355     // .. .. ==> 0XF800611C[30:24] = 0x00000040U
5356     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
5357     // .. ..
5358     EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU ,0x40000001U),
5359     // .. .. reg_phy_data_slice_in_use = 0x1
5360     // .. .. ==> 0XF8006120[0:0] = 0x00000001U
5361     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5362     // .. .. reg_phy_rdlvl_inc_mode = 0x0
5363     // .. .. ==> 0XF8006120[1:1] = 0x00000000U
5364     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5365     // .. .. reg_phy_gatelvl_inc_mode = 0x0
5366     // .. .. ==> 0XF8006120[2:2] = 0x00000000U
5367     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5368     // .. .. reg_phy_wrlvl_inc_mode = 0x0
5369     // .. .. ==> 0XF8006120[3:3] = 0x00000000U
5370     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5371     // .. .. reg_phy_board_lpbk_tx = 0x0
5372     // .. .. ==> 0XF8006120[4:4] = 0x00000000U
5373     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5374     // .. .. reg_phy_board_lpbk_rx = 0x0
5375     // .. .. ==> 0XF8006120[5:5] = 0x00000000U
5376     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
5377     // .. .. reg_phy_bist_shift_dq = 0x0
5378     // .. .. ==> 0XF8006120[14:6] = 0x00000000U
5379     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
5380     // .. .. reg_phy_bist_err_clr = 0x0
5381     // .. .. ==> 0XF8006120[23:15] = 0x00000000U
5382     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
5383     // .. .. reg_phy_dq_offset = 0x40
5384     // .. .. ==> 0XF8006120[30:24] = 0x00000040U
5385     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
5386     // .. .. reg_phy_data_slice_in_use = 0x1
5387     // .. .. ==> 0XF8006120[0:0] = 0x00000001U
5388     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5389     // .. .. reg_phy_rdlvl_inc_mode = 0x0
5390     // .. .. ==> 0XF8006120[1:1] = 0x00000000U
5391     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5392     // .. .. reg_phy_gatelvl_inc_mode = 0x0
5393     // .. .. ==> 0XF8006120[2:2] = 0x00000000U
5394     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5395     // .. .. reg_phy_wrlvl_inc_mode = 0x0
5396     // .. .. ==> 0XF8006120[3:3] = 0x00000000U
5397     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5398     // .. .. reg_phy_board_lpbk_tx = 0x0
5399     // .. .. ==> 0XF8006120[4:4] = 0x00000000U
5400     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5401     // .. .. reg_phy_board_lpbk_rx = 0x0
5402     // .. .. ==> 0XF8006120[5:5] = 0x00000000U
5403     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
5404     // .. .. reg_phy_bist_shift_dq = 0x0
5405     // .. .. ==> 0XF8006120[14:6] = 0x00000000U
5406     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
5407     // .. .. reg_phy_bist_err_clr = 0x0
5408     // .. .. ==> 0XF8006120[23:15] = 0x00000000U
5409     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
5410     // .. .. reg_phy_dq_offset = 0x40
5411     // .. .. ==> 0XF8006120[30:24] = 0x00000040U
5412     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
5413     // .. ..
5414     EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU ,0x40000001U),
5415     // .. .. reg_phy_data_slice_in_use = 0x1
5416     // .. .. ==> 0XF8006124[0:0] = 0x00000001U
5417     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5418     // .. .. reg_phy_rdlvl_inc_mode = 0x0
5419     // .. .. ==> 0XF8006124[1:1] = 0x00000000U
5420     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5421     // .. .. reg_phy_gatelvl_inc_mode = 0x0
5422     // .. .. ==> 0XF8006124[2:2] = 0x00000000U
5423     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5424     // .. .. reg_phy_wrlvl_inc_mode = 0x0
5425     // .. .. ==> 0XF8006124[3:3] = 0x00000000U
5426     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5427     // .. .. reg_phy_board_lpbk_tx = 0x0
5428     // .. .. ==> 0XF8006124[4:4] = 0x00000000U
5429     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5430     // .. .. reg_phy_board_lpbk_rx = 0x0
5431     // .. .. ==> 0XF8006124[5:5] = 0x00000000U
5432     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
5433     // .. .. reg_phy_bist_shift_dq = 0x0
5434     // .. .. ==> 0XF8006124[14:6] = 0x00000000U
5435     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
5436     // .. .. reg_phy_bist_err_clr = 0x0
5437     // .. .. ==> 0XF8006124[23:15] = 0x00000000U
5438     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
5439     // .. .. reg_phy_dq_offset = 0x40
5440     // .. .. ==> 0XF8006124[30:24] = 0x00000040U
5441     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
5442     // .. ..
5443     EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU ,0x40000001U),
5444     // .. .. reg_phy_wrlvl_init_ratio = 0x1d
5445     // .. .. ==> 0XF800612C[9:0] = 0x0000001DU
5446     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000001DU
5447     // .. .. reg_phy_gatelvl_init_ratio = 0xf2
5448     // .. .. ==> 0XF800612C[19:10] = 0x000000F2U
5449     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0003C800U
5450     // .. ..
5451     EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0003C81DU),
5452     // .. .. reg_phy_wrlvl_init_ratio = 0x12
5453     // .. .. ==> 0XF8006130[9:0] = 0x00000012U
5454     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000012U
5455     // .. .. reg_phy_gatelvl_init_ratio = 0xd8
5456     // .. .. ==> 0XF8006130[19:10] = 0x000000D8U
5457     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00036000U
5458     // .. ..
5459     EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00036012U),
5460     // .. .. reg_phy_wrlvl_init_ratio = 0xc
5461     // .. .. ==> 0XF8006134[9:0] = 0x0000000CU
5462     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000000CU
5463     // .. .. reg_phy_gatelvl_init_ratio = 0xde
5464     // .. .. ==> 0XF8006134[19:10] = 0x000000DEU
5465     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00037800U
5466     // .. ..
5467     EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0003780CU),
5468     // .. .. reg_phy_wrlvl_init_ratio = 0x21
5469     // .. .. ==> 0XF8006138[9:0] = 0x00000021U
5470     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000021U
5471     // .. .. reg_phy_gatelvl_init_ratio = 0xee
5472     // .. .. ==> 0XF8006138[19:10] = 0x000000EEU
5473     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0003B800U
5474     // .. ..
5475     EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0003B821U),
5476     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5477     // .. .. ==> 0XF8006140[9:0] = 0x00000035U
5478     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
5479     // .. .. reg_phy_rd_dqs_slave_force = 0x0
5480     // .. .. ==> 0XF8006140[10:10] = 0x00000000U
5481     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5482     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5483     // .. .. ==> 0XF8006140[19:11] = 0x00000000U
5484     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5485     // .. ..
5486     EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U),
5487     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5488     // .. .. ==> 0XF8006144[9:0] = 0x00000035U
5489     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
5490     // .. .. reg_phy_rd_dqs_slave_force = 0x0
5491     // .. .. ==> 0XF8006144[10:10] = 0x00000000U
5492     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5493     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5494     // .. .. ==> 0XF8006144[19:11] = 0x00000000U
5495     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5496     // .. ..
5497     EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U),
5498     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5499     // .. .. ==> 0XF8006148[9:0] = 0x00000035U
5500     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
5501     // .. .. reg_phy_rd_dqs_slave_force = 0x0
5502     // .. .. ==> 0XF8006148[10:10] = 0x00000000U
5503     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5504     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5505     // .. .. ==> 0XF8006148[19:11] = 0x00000000U
5506     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5507     // .. ..
5508     EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U),
5509     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5510     // .. .. ==> 0XF800614C[9:0] = 0x00000035U
5511     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
5512     // .. .. reg_phy_rd_dqs_slave_force = 0x0
5513     // .. .. ==> 0XF800614C[10:10] = 0x00000000U
5514     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5515     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5516     // .. .. ==> 0XF800614C[19:11] = 0x00000000U
5517     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5518     // .. ..
5519     EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U),
5520     // .. .. reg_phy_wr_dqs_slave_ratio = 0x9d
5521     // .. .. ==> 0XF8006154[9:0] = 0x0000009DU
5522     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000009DU
5523     // .. .. reg_phy_wr_dqs_slave_force = 0x0
5524     // .. .. ==> 0XF8006154[10:10] = 0x00000000U
5525     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5526     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5527     // .. .. ==> 0XF8006154[19:11] = 0x00000000U
5528     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5529     // .. ..
5530     EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x0000009DU),
5531     // .. .. reg_phy_wr_dqs_slave_ratio = 0x92
5532     // .. .. ==> 0XF8006158[9:0] = 0x00000092U
5533     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000092U
5534     // .. .. reg_phy_wr_dqs_slave_force = 0x0
5535     // .. .. ==> 0XF8006158[10:10] = 0x00000000U
5536     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5537     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5538     // .. .. ==> 0XF8006158[19:11] = 0x00000000U
5539     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5540     // .. ..
5541     EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x00000092U),
5542     // .. .. reg_phy_wr_dqs_slave_ratio = 0x8c
5543     // .. .. ==> 0XF800615C[9:0] = 0x0000008CU
5544     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000008CU
5545     // .. .. reg_phy_wr_dqs_slave_force = 0x0
5546     // .. .. ==> 0XF800615C[10:10] = 0x00000000U
5547     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5548     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5549     // .. .. ==> 0XF800615C[19:11] = 0x00000000U
5550     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5551     // .. ..
5552     EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x0000008CU),
5553     // .. .. reg_phy_wr_dqs_slave_ratio = 0xa1
5554     // .. .. ==> 0XF8006160[9:0] = 0x000000A1U
5555     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000A1U
5556     // .. .. reg_phy_wr_dqs_slave_force = 0x0
5557     // .. .. ==> 0XF8006160[10:10] = 0x00000000U
5558     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5559     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5560     // .. .. ==> 0XF8006160[19:11] = 0x00000000U
5561     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5562     // .. ..
5563     EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x000000A1U),
5564     // .. .. reg_phy_fifo_we_slave_ratio = 0x147
5565     // .. .. ==> 0XF8006168[10:0] = 0x00000147U
5566     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000147U
5567     // .. .. reg_phy_fifo_we_in_force = 0x0
5568     // .. .. ==> 0XF8006168[11:11] = 0x00000000U
5569     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
5570     // .. .. reg_phy_fifo_we_in_delay = 0x0
5571     // .. .. ==> 0XF8006168[20:12] = 0x00000000U
5572     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
5573     // .. ..
5574     EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000147U),
5575     // .. .. reg_phy_fifo_we_slave_ratio = 0x12d
5576     // .. .. ==> 0XF800616C[10:0] = 0x0000012DU
5577     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000012DU
5578     // .. .. reg_phy_fifo_we_in_force = 0x0
5579     // .. .. ==> 0XF800616C[11:11] = 0x00000000U
5580     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
5581     // .. .. reg_phy_fifo_we_in_delay = 0x0
5582     // .. .. ==> 0XF800616C[20:12] = 0x00000000U
5583     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
5584     // .. ..
5585     EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x0000012DU),
5586     // .. .. reg_phy_fifo_we_slave_ratio = 0x133
5587     // .. .. ==> 0XF8006170[10:0] = 0x00000133U
5588     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000133U
5589     // .. .. reg_phy_fifo_we_in_force = 0x0
5590     // .. .. ==> 0XF8006170[11:11] = 0x00000000U
5591     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
5592     // .. .. reg_phy_fifo_we_in_delay = 0x0
5593     // .. .. ==> 0XF8006170[20:12] = 0x00000000U
5594     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
5595     // .. ..
5596     EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000133U),
5597     // .. .. reg_phy_fifo_we_slave_ratio = 0x143
5598     // .. .. ==> 0XF8006174[10:0] = 0x00000143U
5599     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000143U
5600     // .. .. reg_phy_fifo_we_in_force = 0x0
5601     // .. .. ==> 0XF8006174[11:11] = 0x00000000U
5602     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
5603     // .. .. reg_phy_fifo_we_in_delay = 0x0
5604     // .. .. ==> 0XF8006174[20:12] = 0x00000000U
5605     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
5606     // .. ..
5607     EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000143U),
5608     // .. .. reg_phy_wr_data_slave_ratio = 0xdd
5609     // .. .. ==> 0XF800617C[9:0] = 0x000000DDU
5610     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000DDU
5611     // .. .. reg_phy_wr_data_slave_force = 0x0
5612     // .. .. ==> 0XF800617C[10:10] = 0x00000000U
5613     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5614     // .. .. reg_phy_wr_data_slave_delay = 0x0
5615     // .. .. ==> 0XF800617C[19:11] = 0x00000000U
5616     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5617     // .. ..
5618     EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000DDU),
5619     // .. .. reg_phy_wr_data_slave_ratio = 0xd2
5620     // .. .. ==> 0XF8006180[9:0] = 0x000000D2U
5621     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000D2U
5622     // .. .. reg_phy_wr_data_slave_force = 0x0
5623     // .. .. ==> 0XF8006180[10:10] = 0x00000000U
5624     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5625     // .. .. reg_phy_wr_data_slave_delay = 0x0
5626     // .. .. ==> 0XF8006180[19:11] = 0x00000000U
5627     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5628     // .. ..
5629     EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000D2U),
5630     // .. .. reg_phy_wr_data_slave_ratio = 0xcc
5631     // .. .. ==> 0XF8006184[9:0] = 0x000000CCU
5632     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000CCU
5633     // .. .. reg_phy_wr_data_slave_force = 0x0
5634     // .. .. ==> 0XF8006184[10:10] = 0x00000000U
5635     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5636     // .. .. reg_phy_wr_data_slave_delay = 0x0
5637     // .. .. ==> 0XF8006184[19:11] = 0x00000000U
5638     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5639     // .. ..
5640     EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000CCU),
5641     // .. .. reg_phy_wr_data_slave_ratio = 0xe1
5642     // .. .. ==> 0XF8006188[9:0] = 0x000000E1U
5643     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000E1U
5644     // .. .. reg_phy_wr_data_slave_force = 0x0
5645     // .. .. ==> 0XF8006188[10:10] = 0x00000000U
5646     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
5647     // .. .. reg_phy_wr_data_slave_delay = 0x0
5648     // .. .. ==> 0XF8006188[19:11] = 0x00000000U
5649     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
5650     // .. ..
5651     EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000E1U),
5652     // .. .. reg_phy_loopback = 0x0
5653     // .. .. ==> 0XF8006190[0:0] = 0x00000000U
5654     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5655     // .. .. reg_phy_bl2 = 0x0
5656     // .. .. ==> 0XF8006190[1:1] = 0x00000000U
5657     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5658     // .. .. reg_phy_at_spd_atpg = 0x0
5659     // .. .. ==> 0XF8006190[2:2] = 0x00000000U
5660     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5661     // .. .. reg_phy_bist_enable = 0x0
5662     // .. .. ==> 0XF8006190[3:3] = 0x00000000U
5663     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5664     // .. .. reg_phy_bist_force_err = 0x0
5665     // .. .. ==> 0XF8006190[4:4] = 0x00000000U
5666     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5667     // .. .. reg_phy_bist_mode = 0x0
5668     // .. .. ==> 0XF8006190[6:5] = 0x00000000U
5669     // .. ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
5670     // .. .. reg_phy_invert_clkout = 0x1
5671     // .. .. ==> 0XF8006190[7:7] = 0x00000001U
5672     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
5673     // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0
5674     // .. .. ==> 0XF8006190[8:8] = 0x00000000U
5675     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
5676     // .. .. reg_phy_sel_logic = 0x0
5677     // .. .. ==> 0XF8006190[9:9] = 0x00000000U
5678     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
5679     // .. .. reg_phy_ctrl_slave_ratio = 0x100
5680     // .. .. ==> 0XF8006190[19:10] = 0x00000100U
5681     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00040000U
5682     // .. .. reg_phy_ctrl_slave_force = 0x0
5683     // .. .. ==> 0XF8006190[20:20] = 0x00000000U
5684     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
5685     // .. .. reg_phy_ctrl_slave_delay = 0x0
5686     // .. .. ==> 0XF8006190[27:21] = 0x00000000U
5687     // .. ..     ==> MASK : 0x0FE00000U    VAL : 0x00000000U
5688     // .. .. reg_phy_use_rank0_delays = 0x1
5689     // .. .. ==> 0XF8006190[28:28] = 0x00000001U
5690     // .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
5691     // .. .. reg_phy_lpddr = 0x0
5692     // .. .. ==> 0XF8006190[29:29] = 0x00000000U
5693     // .. ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
5694     // .. .. reg_phy_cmd_latency = 0x0
5695     // .. .. ==> 0XF8006190[30:30] = 0x00000000U
5696     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
5697     // .. .. reg_phy_int_lpbk = 0x0
5698     // .. .. ==> 0XF8006190[31:31] = 0x00000000U
5699     // .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U
5700     // .. ..
5701     EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU ,0x10040080U),
5702     // .. .. reg_phy_wr_rl_delay = 0x2
5703     // .. .. ==> 0XF8006194[4:0] = 0x00000002U
5704     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000002U
5705     // .. .. reg_phy_rd_rl_delay = 0x4
5706     // .. .. ==> 0XF8006194[9:5] = 0x00000004U
5707     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x00000080U
5708     // .. .. reg_phy_dll_lock_diff = 0xf
5709     // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
5710     // .. ..     ==> MASK : 0x00003C00U    VAL : 0x00003C00U
5711     // .. .. reg_phy_use_wr_level = 0x1
5712     // .. .. ==> 0XF8006194[14:14] = 0x00000001U
5713     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00004000U
5714     // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
5715     // .. .. ==> 0XF8006194[15:15] = 0x00000001U
5716     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00008000U
5717     // .. .. reg_phy_use_rd_data_eye_level = 0x1
5718     // .. .. ==> 0XF8006194[16:16] = 0x00000001U
5719     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
5720     // .. .. reg_phy_dis_calib_rst = 0x0
5721     // .. .. ==> 0XF8006194[17:17] = 0x00000000U
5722     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5723     // .. .. reg_phy_ctrl_slave_delay = 0x0
5724     // .. .. ==> 0XF8006194[19:18] = 0x00000000U
5725     // .. ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
5726     // .. ..
5727     EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U),
5728     // .. .. reg_arb_page_addr_mask = 0x0
5729     // .. .. ==> 0XF8006204[31:0] = 0x00000000U
5730     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
5731     // .. ..
5732     EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U),
5733     // .. .. reg_arb_pri_wr_portn = 0x3ff
5734     // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
5735     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5736     // .. .. reg_arb_disable_aging_wr_portn = 0x0
5737     // .. .. ==> 0XF8006208[16:16] = 0x00000000U
5738     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5739     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5740     // .. .. ==> 0XF8006208[17:17] = 0x00000000U
5741     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5742     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5743     // .. .. ==> 0XF8006208[18:18] = 0x00000000U
5744     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5745     // .. .. reg_arb_dis_rmw_portn = 0x1
5746     // .. .. ==> 0XF8006208[19:19] = 0x00000001U
5747     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
5748     // .. ..
5749     EMIT_MASKWRITE(0XF8006208, 0x000F03FFU ,0x000803FFU),
5750     // .. .. reg_arb_pri_wr_portn = 0x3ff
5751     // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
5752     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5753     // .. .. reg_arb_disable_aging_wr_portn = 0x0
5754     // .. .. ==> 0XF800620C[16:16] = 0x00000000U
5755     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5756     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5757     // .. .. ==> 0XF800620C[17:17] = 0x00000000U
5758     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5759     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5760     // .. .. ==> 0XF800620C[18:18] = 0x00000000U
5761     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5762     // .. .. reg_arb_dis_rmw_portn = 0x1
5763     // .. .. ==> 0XF800620C[19:19] = 0x00000001U
5764     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
5765     // .. ..
5766     EMIT_MASKWRITE(0XF800620C, 0x000F03FFU ,0x000803FFU),
5767     // .. .. reg_arb_pri_wr_portn = 0x3ff
5768     // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
5769     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5770     // .. .. reg_arb_disable_aging_wr_portn = 0x0
5771     // .. .. ==> 0XF8006210[16:16] = 0x00000000U
5772     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5773     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5774     // .. .. ==> 0XF8006210[17:17] = 0x00000000U
5775     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5776     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5777     // .. .. ==> 0XF8006210[18:18] = 0x00000000U
5778     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5779     // .. .. reg_arb_dis_rmw_portn = 0x1
5780     // .. .. ==> 0XF8006210[19:19] = 0x00000001U
5781     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
5782     // .. ..
5783     EMIT_MASKWRITE(0XF8006210, 0x000F03FFU ,0x000803FFU),
5784     // .. .. reg_arb_pri_wr_portn = 0x3ff
5785     // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
5786     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5787     // .. .. reg_arb_disable_aging_wr_portn = 0x0
5788     // .. .. ==> 0XF8006214[16:16] = 0x00000000U
5789     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5790     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5791     // .. .. ==> 0XF8006214[17:17] = 0x00000000U
5792     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5793     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5794     // .. .. ==> 0XF8006214[18:18] = 0x00000000U
5795     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5796     // .. .. reg_arb_dis_rmw_portn = 0x1
5797     // .. .. ==> 0XF8006214[19:19] = 0x00000001U
5798     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
5799     // .. ..
5800     EMIT_MASKWRITE(0XF8006214, 0x000F03FFU ,0x000803FFU),
5801     // .. .. reg_arb_pri_rd_portn = 0x3ff
5802     // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
5803     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5804     // .. .. reg_arb_disable_aging_rd_portn = 0x0
5805     // .. .. ==> 0XF8006218[16:16] = 0x00000000U
5806     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5807     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5808     // .. .. ==> 0XF8006218[17:17] = 0x00000000U
5809     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5810     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5811     // .. .. ==> 0XF8006218[18:18] = 0x00000000U
5812     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5813     // .. .. reg_arb_set_hpr_rd_portn = 0x0
5814     // .. .. ==> 0XF8006218[19:19] = 0x00000000U
5815     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
5816     // .. ..
5817     EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU),
5818     // .. .. reg_arb_pri_rd_portn = 0x3ff
5819     // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
5820     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5821     // .. .. reg_arb_disable_aging_rd_portn = 0x0
5822     // .. .. ==> 0XF800621C[16:16] = 0x00000000U
5823     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5824     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5825     // .. .. ==> 0XF800621C[17:17] = 0x00000000U
5826     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5827     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5828     // .. .. ==> 0XF800621C[18:18] = 0x00000000U
5829     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5830     // .. .. reg_arb_set_hpr_rd_portn = 0x0
5831     // .. .. ==> 0XF800621C[19:19] = 0x00000000U
5832     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
5833     // .. ..
5834     EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU),
5835     // .. .. reg_arb_pri_rd_portn = 0x3ff
5836     // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
5837     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5838     // .. .. reg_arb_disable_aging_rd_portn = 0x0
5839     // .. .. ==> 0XF8006220[16:16] = 0x00000000U
5840     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5841     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5842     // .. .. ==> 0XF8006220[17:17] = 0x00000000U
5843     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5844     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5845     // .. .. ==> 0XF8006220[18:18] = 0x00000000U
5846     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5847     // .. .. reg_arb_set_hpr_rd_portn = 0x0
5848     // .. .. ==> 0XF8006220[19:19] = 0x00000000U
5849     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
5850     // .. ..
5851     EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU),
5852     // .. .. reg_arb_pri_rd_portn = 0x3ff
5853     // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
5854     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
5855     // .. .. reg_arb_disable_aging_rd_portn = 0x0
5856     // .. .. ==> 0XF8006224[16:16] = 0x00000000U
5857     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5858     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5859     // .. .. ==> 0XF8006224[17:17] = 0x00000000U
5860     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
5861     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5862     // .. .. ==> 0XF8006224[18:18] = 0x00000000U
5863     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
5864     // .. .. reg_arb_set_hpr_rd_portn = 0x0
5865     // .. .. ==> 0XF8006224[19:19] = 0x00000000U
5866     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
5867     // .. ..
5868     EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU),
5869     // .. .. reg_ddrc_lpddr2 = 0x0
5870     // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
5871     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5872     // .. .. reg_ddrc_per_bank_refresh = 0x0
5873     // .. .. ==> 0XF80062A8[1:1] = 0x00000000U
5874     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5875     // .. .. reg_ddrc_derate_enable = 0x0
5876     // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
5877     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
5878     // .. .. reg_ddrc_mr4_margin = 0x0
5879     // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
5880     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000000U
5881     // .. ..
5882     EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U ,0x00000000U),
5883     // .. .. reg_ddrc_mr4_read_interval = 0x0
5884     // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
5885     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
5886     // .. ..
5887     EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U),
5888     // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
5889     // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
5890     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000005U
5891     // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
5892     // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
5893     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000120U
5894     // .. .. reg_ddrc_t_mrw = 0x5
5895     // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
5896     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00005000U
5897     // .. ..
5898     EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U),
5899     // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
5900     // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
5901     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x000000A8U
5902     // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
5903     // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
5904     // .. ..     ==> MASK : 0x0003FF00U    VAL : 0x00001200U
5905     // .. ..
5906     EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U),
5907     // .. .. START: POLL ON DCI STATUS
5908     // .. .. DONE = 1
5909     // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
5910     // .. ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
5911     // .. ..
5912     EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
5913     // .. .. FINISH: POLL ON DCI STATUS
5914     // .. .. START: UNLOCK DDR
5915     // .. .. reg_ddrc_soft_rstb = 0x1
5916     // .. .. ==> 0XF8006000[0:0] = 0x00000001U
5917     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5918     // .. .. reg_ddrc_powerdown_en = 0x0
5919     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
5920     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5921     // .. .. reg_ddrc_data_bus_width = 0x0
5922     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
5923     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
5924     // .. .. reg_ddrc_burst8_refresh = 0x0
5925     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
5926     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
5927     // .. .. reg_ddrc_rdwr_idle_gap = 1
5928     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
5929     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
5930     // .. .. reg_ddrc_dis_rd_bypass = 0x0
5931     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
5932     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
5933     // .. .. reg_ddrc_dis_act_bypass = 0x0
5934     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
5935     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
5936     // .. .. reg_ddrc_dis_auto_refresh = 0x0
5937     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
5938     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
5939     // .. ..
5940     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U),
5941     // .. .. FINISH: UNLOCK DDR
5942     // .. .. START: CHECK DDR STATUS
5943     // .. .. ddrc_reg_operating_mode = 1
5944     // .. .. ==> 0XF8006054[2:0] = 0x00000001U
5945     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000001U
5946     // .. ..
5947     EMIT_MASKPOLL(0XF8006054, 0x00000007U),
5948     // .. .. FINISH: CHECK DDR STATUS
5949     // .. FINISH: DDR INITIALIZATION
5950     // FINISH: top
5951     //
5952     EMIT_EXIT(),
5953
5954     //
5955 };
5956
5957 unsigned long ps7_mio_init_data_2_0[] = {
5958     // START: top
5959     // .. START: SLCR SETTINGS
5960     // .. UNLOCK_KEY = 0XDF0D
5961     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
5962     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
5963     // ..
5964     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
5965     // .. FINISH: SLCR SETTINGS
5966     // .. START: OCM REMAPPING
5967     // .. VREF_EN = 0x1
5968     // .. ==> 0XF8000B00[0:0] = 0x00000001U
5969     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
5970     // .. VREF_PULLUP_EN = 0x0
5971     // .. ==> 0XF8000B00[1:1] = 0x00000000U
5972     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
5973     // .. CLK_PULLUP_EN = 0x0
5974     // .. ==> 0XF8000B00[8:8] = 0x00000000U
5975     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
5976     // .. SRSTN_PULLUP_EN = 0x0
5977     // .. ==> 0XF8000B00[9:9] = 0x00000000U
5978     // ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
5979     // ..
5980     EMIT_MASKWRITE(0XF8000B00, 0x00000303U ,0x00000001U),
5981     // .. FINISH: OCM REMAPPING
5982     // .. START: DDRIOB SETTINGS
5983     // .. INP_POWER = 0x0
5984     // .. ==> 0XF8000B40[0:0] = 0x00000000U
5985     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
5986     // .. INP_TYPE = 0x0
5987     // .. ==> 0XF8000B40[2:1] = 0x00000000U
5988     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
5989     // .. DCI_UPDATE = 0x0
5990     // .. ==> 0XF8000B40[3:3] = 0x00000000U
5991     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
5992     // .. TERM_EN = 0x0
5993     // .. ==> 0XF8000B40[4:4] = 0x00000000U
5994     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
5995     // .. DCR_TYPE = 0x0
5996     // .. ==> 0XF8000B40[6:5] = 0x00000000U
5997     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
5998     // .. IBUF_DISABLE_MODE = 0x0
5999     // .. ==> 0XF8000B40[7:7] = 0x00000000U
6000     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6001     // .. TERM_DISABLE_MODE = 0x0
6002     // .. ==> 0XF8000B40[8:8] = 0x00000000U
6003     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6004     // .. OUTPUT_EN = 0x3
6005     // .. ==> 0XF8000B40[10:9] = 0x00000003U
6006     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6007     // .. PULLUP_EN = 0x0
6008     // .. ==> 0XF8000B40[11:11] = 0x00000000U
6009     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6010     // ..
6011     EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U),
6012     // .. INP_POWER = 0x0
6013     // .. ==> 0XF8000B44[0:0] = 0x00000000U
6014     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6015     // .. INP_TYPE = 0x0
6016     // .. ==> 0XF8000B44[2:1] = 0x00000000U
6017     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
6018     // .. DCI_UPDATE = 0x0
6019     // .. ==> 0XF8000B44[3:3] = 0x00000000U
6020     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6021     // .. TERM_EN = 0x0
6022     // .. ==> 0XF8000B44[4:4] = 0x00000000U
6023     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
6024     // .. DCR_TYPE = 0x0
6025     // .. ==> 0XF8000B44[6:5] = 0x00000000U
6026     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
6027     // .. IBUF_DISABLE_MODE = 0x0
6028     // .. ==> 0XF8000B44[7:7] = 0x00000000U
6029     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6030     // .. TERM_DISABLE_MODE = 0x0
6031     // .. ==> 0XF8000B44[8:8] = 0x00000000U
6032     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6033     // .. OUTPUT_EN = 0x3
6034     // .. ==> 0XF8000B44[10:9] = 0x00000003U
6035     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6036     // .. PULLUP_EN = 0x0
6037     // .. ==> 0XF8000B44[11:11] = 0x00000000U
6038     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6039     // ..
6040     EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U),
6041     // .. INP_POWER = 0x0
6042     // .. ==> 0XF8000B48[0:0] = 0x00000000U
6043     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6044     // .. INP_TYPE = 0x1
6045     // .. ==> 0XF8000B48[2:1] = 0x00000001U
6046     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
6047     // .. DCI_UPDATE = 0x0
6048     // .. ==> 0XF8000B48[3:3] = 0x00000000U
6049     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6050     // .. TERM_EN = 0x1
6051     // .. ==> 0XF8000B48[4:4] = 0x00000001U
6052     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
6053     // .. DCR_TYPE = 0x3
6054     // .. ==> 0XF8000B48[6:5] = 0x00000003U
6055     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
6056     // .. IBUF_DISABLE_MODE = 0
6057     // .. ==> 0XF8000B48[7:7] = 0x00000000U
6058     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6059     // .. TERM_DISABLE_MODE = 0
6060     // .. ==> 0XF8000B48[8:8] = 0x00000000U
6061     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6062     // .. OUTPUT_EN = 0x3
6063     // .. ==> 0XF8000B48[10:9] = 0x00000003U
6064     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6065     // .. PULLUP_EN = 0x0
6066     // .. ==> 0XF8000B48[11:11] = 0x00000000U
6067     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6068     // ..
6069     EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U),
6070     // .. INP_POWER = 0x0
6071     // .. ==> 0XF8000B4C[0:0] = 0x00000000U
6072     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6073     // .. INP_TYPE = 0x1
6074     // .. ==> 0XF8000B4C[2:1] = 0x00000001U
6075     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
6076     // .. DCI_UPDATE = 0x0
6077     // .. ==> 0XF8000B4C[3:3] = 0x00000000U
6078     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6079     // .. TERM_EN = 0x1
6080     // .. ==> 0XF8000B4C[4:4] = 0x00000001U
6081     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
6082     // .. DCR_TYPE = 0x3
6083     // .. ==> 0XF8000B4C[6:5] = 0x00000003U
6084     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
6085     // .. IBUF_DISABLE_MODE = 0
6086     // .. ==> 0XF8000B4C[7:7] = 0x00000000U
6087     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6088     // .. TERM_DISABLE_MODE = 0
6089     // .. ==> 0XF8000B4C[8:8] = 0x00000000U
6090     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6091     // .. OUTPUT_EN = 0x3
6092     // .. ==> 0XF8000B4C[10:9] = 0x00000003U
6093     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6094     // .. PULLUP_EN = 0x0
6095     // .. ==> 0XF8000B4C[11:11] = 0x00000000U
6096     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6097     // ..
6098     EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U),
6099     // .. INP_POWER = 0x0
6100     // .. ==> 0XF8000B50[0:0] = 0x00000000U
6101     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6102     // .. INP_TYPE = 0x2
6103     // .. ==> 0XF8000B50[2:1] = 0x00000002U
6104     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
6105     // .. DCI_UPDATE = 0x0
6106     // .. ==> 0XF8000B50[3:3] = 0x00000000U
6107     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6108     // .. TERM_EN = 0x1
6109     // .. ==> 0XF8000B50[4:4] = 0x00000001U
6110     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
6111     // .. DCR_TYPE = 0x3
6112     // .. ==> 0XF8000B50[6:5] = 0x00000003U
6113     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
6114     // .. IBUF_DISABLE_MODE = 0
6115     // .. ==> 0XF8000B50[7:7] = 0x00000000U
6116     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6117     // .. TERM_DISABLE_MODE = 0
6118     // .. ==> 0XF8000B50[8:8] = 0x00000000U
6119     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6120     // .. OUTPUT_EN = 0x3
6121     // .. ==> 0XF8000B50[10:9] = 0x00000003U
6122     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6123     // .. PULLUP_EN = 0x0
6124     // .. ==> 0XF8000B50[11:11] = 0x00000000U
6125     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6126     // ..
6127     EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U),
6128     // .. INP_POWER = 0x0
6129     // .. ==> 0XF8000B54[0:0] = 0x00000000U
6130     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6131     // .. INP_TYPE = 0x2
6132     // .. ==> 0XF8000B54[2:1] = 0x00000002U
6133     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
6134     // .. DCI_UPDATE = 0x0
6135     // .. ==> 0XF8000B54[3:3] = 0x00000000U
6136     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6137     // .. TERM_EN = 0x1
6138     // .. ==> 0XF8000B54[4:4] = 0x00000001U
6139     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
6140     // .. DCR_TYPE = 0x3
6141     // .. ==> 0XF8000B54[6:5] = 0x00000003U
6142     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
6143     // .. IBUF_DISABLE_MODE = 0
6144     // .. ==> 0XF8000B54[7:7] = 0x00000000U
6145     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6146     // .. TERM_DISABLE_MODE = 0
6147     // .. ==> 0XF8000B54[8:8] = 0x00000000U
6148     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6149     // .. OUTPUT_EN = 0x3
6150     // .. ==> 0XF8000B54[10:9] = 0x00000003U
6151     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6152     // .. PULLUP_EN = 0x0
6153     // .. ==> 0XF8000B54[11:11] = 0x00000000U
6154     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6155     // ..
6156     EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U),
6157     // .. INP_POWER = 0x0
6158     // .. ==> 0XF8000B58[0:0] = 0x00000000U
6159     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6160     // .. INP_TYPE = 0x0
6161     // .. ==> 0XF8000B58[2:1] = 0x00000000U
6162     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
6163     // .. DCI_UPDATE = 0x0
6164     // .. ==> 0XF8000B58[3:3] = 0x00000000U
6165     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6166     // .. TERM_EN = 0x0
6167     // .. ==> 0XF8000B58[4:4] = 0x00000000U
6168     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
6169     // .. DCR_TYPE = 0x0
6170     // .. ==> 0XF8000B58[6:5] = 0x00000000U
6171     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
6172     // .. IBUF_DISABLE_MODE = 0x0
6173     // .. ==> 0XF8000B58[7:7] = 0x00000000U
6174     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
6175     // .. TERM_DISABLE_MODE = 0x0
6176     // .. ==> 0XF8000B58[8:8] = 0x00000000U
6177     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6178     // .. OUTPUT_EN = 0x3
6179     // .. ==> 0XF8000B58[10:9] = 0x00000003U
6180     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
6181     // .. PULLUP_EN = 0x0
6182     // .. ==> 0XF8000B58[11:11] = 0x00000000U
6183     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
6184     // ..
6185     EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U),
6186     // .. DRIVE_P = 0x1c
6187     // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
6188     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
6189     // .. DRIVE_N = 0xc
6190     // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
6191     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
6192     // .. SLEW_P = 0x3
6193     // .. ==> 0XF8000B5C[18:14] = 0x00000003U
6194     // ..     ==> MASK : 0x0007C000U    VAL : 0x0000C000U
6195     // .. SLEW_N = 0x3
6196     // .. ==> 0XF8000B5C[23:19] = 0x00000003U
6197     // ..     ==> MASK : 0x00F80000U    VAL : 0x00180000U
6198     // .. GTL = 0x0
6199     // .. ==> 0XF8000B5C[26:24] = 0x00000000U
6200     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
6201     // .. RTERM = 0x0
6202     // .. ==> 0XF8000B5C[31:27] = 0x00000000U
6203     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
6204     // ..
6205     EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU),
6206     // .. DRIVE_P = 0x1c
6207     // .. ==> 0XF8000B60[6:0] = 0x0000001CU
6208     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
6209     // .. DRIVE_N = 0xc
6210     // .. ==> 0XF8000B60[13:7] = 0x0000000CU
6211     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
6212     // .. SLEW_P = 0x6
6213     // .. ==> 0XF8000B60[18:14] = 0x00000006U
6214     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
6215     // .. SLEW_N = 0x1f
6216     // .. ==> 0XF8000B60[23:19] = 0x0000001FU
6217     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
6218     // .. GTL = 0x0
6219     // .. ==> 0XF8000B60[26:24] = 0x00000000U
6220     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
6221     // .. RTERM = 0x0
6222     // .. ==> 0XF8000B60[31:27] = 0x00000000U
6223     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
6224     // ..
6225     EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU),
6226     // .. DRIVE_P = 0x1c
6227     // .. ==> 0XF8000B64[6:0] = 0x0000001CU
6228     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
6229     // .. DRIVE_N = 0xc
6230     // .. ==> 0XF8000B64[13:7] = 0x0000000CU
6231     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
6232     // .. SLEW_P = 0x6
6233     // .. ==> 0XF8000B64[18:14] = 0x00000006U
6234     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
6235     // .. SLEW_N = 0x1f
6236     // .. ==> 0XF8000B64[23:19] = 0x0000001FU
6237     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
6238     // .. GTL = 0x0
6239     // .. ==> 0XF8000B64[26:24] = 0x00000000U
6240     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
6241     // .. RTERM = 0x0
6242     // .. ==> 0XF8000B64[31:27] = 0x00000000U
6243     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
6244     // ..
6245     EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU),
6246     // .. DRIVE_P = 0x1c
6247     // .. ==> 0XF8000B68[6:0] = 0x0000001CU
6248     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
6249     // .. DRIVE_N = 0xc
6250     // .. ==> 0XF8000B68[13:7] = 0x0000000CU
6251     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
6252     // .. SLEW_P = 0x6
6253     // .. ==> 0XF8000B68[18:14] = 0x00000006U
6254     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
6255     // .. SLEW_N = 0x1f
6256     // .. ==> 0XF8000B68[23:19] = 0x0000001FU
6257     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
6258     // .. GTL = 0x0
6259     // .. ==> 0XF8000B68[26:24] = 0x00000000U
6260     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
6261     // .. RTERM = 0x0
6262     // .. ==> 0XF8000B68[31:27] = 0x00000000U
6263     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
6264     // ..
6265     EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU),
6266     // .. VREF_INT_EN = 0x1
6267     // .. ==> 0XF8000B6C[0:0] = 0x00000001U
6268     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6269     // .. VREF_SEL = 0x4
6270     // .. ==> 0XF8000B6C[4:1] = 0x00000004U
6271     // ..     ==> MASK : 0x0000001EU    VAL : 0x00000008U
6272     // .. VREF_EXT_EN = 0x0
6273     // .. ==> 0XF8000B6C[6:5] = 0x00000000U
6274     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
6275     // .. VREF_PULLUP_EN = 0x0
6276     // .. ==> 0XF8000B6C[8:7] = 0x00000000U
6277     // ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
6278     // .. REFIO_EN = 0x1
6279     // .. ==> 0XF8000B6C[9:9] = 0x00000001U
6280     // ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
6281     // .. REFIO_TEST = 0x3
6282     // .. ==> 0XF8000B6C[11:10] = 0x00000003U
6283     // ..     ==> MASK : 0x00000C00U    VAL : 0x00000C00U
6284     // .. REFIO_PULLUP_EN = 0x0
6285     // .. ==> 0XF8000B6C[12:12] = 0x00000000U
6286     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6287     // .. DRST_B_PULLUP_EN = 0x0
6288     // .. ==> 0XF8000B6C[13:13] = 0x00000000U
6289     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6290     // .. CKE_PULLUP_EN = 0x0
6291     // .. ==> 0XF8000B6C[14:14] = 0x00000000U
6292     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
6293     // ..
6294     EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000E09U),
6295     // .. .. START: ASSERT RESET
6296     // .. .. RESET = 1
6297     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
6298     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6299     // .. .. VRN_OUT = 0x1
6300     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
6301     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
6302     // .. ..
6303     EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000021U),
6304     // .. .. FINISH: ASSERT RESET
6305     // .. .. START: DEASSERT RESET
6306     // .. .. RESET = 0
6307     // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
6308     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6309     // .. .. VRN_OUT = 0x1
6310     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
6311     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
6312     // .. ..
6313     EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U),
6314     // .. .. FINISH: DEASSERT RESET
6315     // .. .. RESET = 0x1
6316     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
6317     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6318     // .. .. ENABLE = 0x1
6319     // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
6320     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6321     // .. .. VRP_TRI = 0x0
6322     // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
6323     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6324     // .. .. VRN_TRI = 0x0
6325     // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
6326     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
6327     // .. .. VRP_OUT = 0x0
6328     // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
6329     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
6330     // .. .. VRN_OUT = 0x1
6331     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
6332     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
6333     // .. .. NREF_OPT1 = 0x0
6334     // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
6335     // .. ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
6336     // .. .. NREF_OPT2 = 0x0
6337     // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
6338     // .. ..     ==> MASK : 0x00000700U    VAL : 0x00000000U
6339     // .. .. NREF_OPT4 = 0x1
6340     // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
6341     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00000800U
6342     // .. .. PREF_OPT1 = 0x0
6343     // .. .. ==> 0XF8000B70[16:14] = 0x00000000U
6344     // .. ..     ==> MASK : 0x0001C000U    VAL : 0x00000000U
6345     // .. .. PREF_OPT2 = 0x0
6346     // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
6347     // .. ..     ==> MASK : 0x000E0000U    VAL : 0x00000000U
6348     // .. .. UPDATE_CONTROL = 0x0
6349     // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
6350     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
6351     // .. .. INIT_COMPLETE = 0x0
6352     // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
6353     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
6354     // .. .. TST_CLK = 0x0
6355     // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
6356     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
6357     // .. .. TST_HLN = 0x0
6358     // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
6359     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
6360     // .. .. TST_HLP = 0x0
6361     // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
6362     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
6363     // .. .. TST_RST = 0x0
6364     // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
6365     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
6366     // .. .. INT_DCI_EN = 0x0
6367     // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
6368     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
6369     // .. ..
6370     EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU ,0x00000823U),
6371     // .. FINISH: DDRIOB SETTINGS
6372     // .. START: MIO PROGRAMMING
6373     // .. TRI_ENABLE = 1
6374     // .. ==> 0XF8000700[0:0] = 0x00000001U
6375     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6376     // .. Speed = 0
6377     // .. ==> 0XF8000700[8:8] = 0x00000000U
6378     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6379     // .. IO_Type = 1
6380     // .. ==> 0XF8000700[11:9] = 0x00000001U
6381     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6382     // .. PULLUP = 1
6383     // .. ==> 0XF8000700[12:12] = 0x00000001U
6384     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6385     // .. DisableRcvr = 0
6386     // .. ==> 0XF8000700[13:13] = 0x00000000U
6387     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6388     // ..
6389     EMIT_MASKWRITE(0XF8000700, 0x00003F01U ,0x00001201U),
6390     // .. TRI_ENABLE = 0
6391     // .. ==> 0XF8000704[0:0] = 0x00000000U
6392     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6393     // .. L0_SEL = 1
6394     // .. ==> 0XF8000704[1:1] = 0x00000001U
6395     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6396     // .. L1_SEL = 0
6397     // .. ==> 0XF8000704[2:2] = 0x00000000U
6398     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6399     // .. L2_SEL = 0
6400     // .. ==> 0XF8000704[4:3] = 0x00000000U
6401     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6402     // .. L3_SEL = 0
6403     // .. ==> 0XF8000704[7:5] = 0x00000000U
6404     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6405     // .. Speed = 0
6406     // .. ==> 0XF8000704[8:8] = 0x00000000U
6407     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6408     // .. IO_Type = 1
6409     // .. ==> 0XF8000704[11:9] = 0x00000001U
6410     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6411     // .. PULLUP = 1
6412     // .. ==> 0XF8000704[12:12] = 0x00000001U
6413     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6414     // .. DisableRcvr = 0
6415     // .. ==> 0XF8000704[13:13] = 0x00000000U
6416     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6417     // ..
6418     EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00001202U),
6419     // .. TRI_ENABLE = 0
6420     // .. ==> 0XF8000708[0:0] = 0x00000000U
6421     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6422     // .. L0_SEL = 1
6423     // .. ==> 0XF8000708[1:1] = 0x00000001U
6424     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6425     // .. L1_SEL = 0
6426     // .. ==> 0XF8000708[2:2] = 0x00000000U
6427     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6428     // .. L2_SEL = 0
6429     // .. ==> 0XF8000708[4:3] = 0x00000000U
6430     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6431     // .. L3_SEL = 0
6432     // .. ==> 0XF8000708[7:5] = 0x00000000U
6433     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6434     // .. Speed = 0
6435     // .. ==> 0XF8000708[8:8] = 0x00000000U
6436     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6437     // .. IO_Type = 1
6438     // .. ==> 0XF8000708[11:9] = 0x00000001U
6439     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6440     // .. PULLUP = 0
6441     // .. ==> 0XF8000708[12:12] = 0x00000000U
6442     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6443     // .. DisableRcvr = 0
6444     // .. ==> 0XF8000708[13:13] = 0x00000000U
6445     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6446     // ..
6447     EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000202U),
6448     // .. TRI_ENABLE = 0
6449     // .. ==> 0XF800070C[0:0] = 0x00000000U
6450     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6451     // .. L0_SEL = 1
6452     // .. ==> 0XF800070C[1:1] = 0x00000001U
6453     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6454     // .. L1_SEL = 0
6455     // .. ==> 0XF800070C[2:2] = 0x00000000U
6456     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6457     // .. L2_SEL = 0
6458     // .. ==> 0XF800070C[4:3] = 0x00000000U
6459     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6460     // .. L3_SEL = 0
6461     // .. ==> 0XF800070C[7:5] = 0x00000000U
6462     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6463     // .. Speed = 0
6464     // .. ==> 0XF800070C[8:8] = 0x00000000U
6465     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6466     // .. IO_Type = 1
6467     // .. ==> 0XF800070C[11:9] = 0x00000001U
6468     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6469     // .. PULLUP = 0
6470     // .. ==> 0XF800070C[12:12] = 0x00000000U
6471     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6472     // .. DisableRcvr = 0
6473     // .. ==> 0XF800070C[13:13] = 0x00000000U
6474     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6475     // ..
6476     EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000202U),
6477     // .. TRI_ENABLE = 0
6478     // .. ==> 0XF8000710[0:0] = 0x00000000U
6479     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6480     // .. L0_SEL = 1
6481     // .. ==> 0XF8000710[1:1] = 0x00000001U
6482     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6483     // .. L1_SEL = 0
6484     // .. ==> 0XF8000710[2:2] = 0x00000000U
6485     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6486     // .. L2_SEL = 0
6487     // .. ==> 0XF8000710[4:3] = 0x00000000U
6488     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6489     // .. L3_SEL = 0
6490     // .. ==> 0XF8000710[7:5] = 0x00000000U
6491     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6492     // .. Speed = 0
6493     // .. ==> 0XF8000710[8:8] = 0x00000000U
6494     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6495     // .. IO_Type = 1
6496     // .. ==> 0XF8000710[11:9] = 0x00000001U
6497     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6498     // .. PULLUP = 0
6499     // .. ==> 0XF8000710[12:12] = 0x00000000U
6500     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6501     // .. DisableRcvr = 0
6502     // .. ==> 0XF8000710[13:13] = 0x00000000U
6503     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6504     // ..
6505     EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000202U),
6506     // .. TRI_ENABLE = 0
6507     // .. ==> 0XF8000714[0:0] = 0x00000000U
6508     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6509     // .. L0_SEL = 1
6510     // .. ==> 0XF8000714[1:1] = 0x00000001U
6511     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6512     // .. L1_SEL = 0
6513     // .. ==> 0XF8000714[2:2] = 0x00000000U
6514     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6515     // .. L2_SEL = 0
6516     // .. ==> 0XF8000714[4:3] = 0x00000000U
6517     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6518     // .. L3_SEL = 0
6519     // .. ==> 0XF8000714[7:5] = 0x00000000U
6520     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6521     // .. Speed = 0
6522     // .. ==> 0XF8000714[8:8] = 0x00000000U
6523     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6524     // .. IO_Type = 1
6525     // .. ==> 0XF8000714[11:9] = 0x00000001U
6526     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6527     // .. PULLUP = 0
6528     // .. ==> 0XF8000714[12:12] = 0x00000000U
6529     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6530     // .. DisableRcvr = 0
6531     // .. ==> 0XF8000714[13:13] = 0x00000000U
6532     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6533     // ..
6534     EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000202U),
6535     // .. TRI_ENABLE = 0
6536     // .. ==> 0XF8000718[0:0] = 0x00000000U
6537     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6538     // .. L0_SEL = 1
6539     // .. ==> 0XF8000718[1:1] = 0x00000001U
6540     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6541     // .. L1_SEL = 0
6542     // .. ==> 0XF8000718[2:2] = 0x00000000U
6543     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6544     // .. L2_SEL = 0
6545     // .. ==> 0XF8000718[4:3] = 0x00000000U
6546     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6547     // .. L3_SEL = 0
6548     // .. ==> 0XF8000718[7:5] = 0x00000000U
6549     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6550     // .. Speed = 0
6551     // .. ==> 0XF8000718[8:8] = 0x00000000U
6552     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6553     // .. IO_Type = 1
6554     // .. ==> 0XF8000718[11:9] = 0x00000001U
6555     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6556     // .. PULLUP = 0
6557     // .. ==> 0XF8000718[12:12] = 0x00000000U
6558     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6559     // .. DisableRcvr = 0
6560     // .. ==> 0XF8000718[13:13] = 0x00000000U
6561     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6562     // ..
6563     EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000202U),
6564     // .. TRI_ENABLE = 0
6565     // .. ==> 0XF800071C[0:0] = 0x00000000U
6566     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6567     // .. L0_SEL = 0
6568     // .. ==> 0XF800071C[1:1] = 0x00000000U
6569     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6570     // .. L1_SEL = 0
6571     // .. ==> 0XF800071C[2:2] = 0x00000000U
6572     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6573     // .. L2_SEL = 0
6574     // .. ==> 0XF800071C[4:3] = 0x00000000U
6575     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6576     // .. L3_SEL = 0
6577     // .. ==> 0XF800071C[7:5] = 0x00000000U
6578     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6579     // .. Speed = 0
6580     // .. ==> 0XF800071C[8:8] = 0x00000000U
6581     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6582     // .. IO_Type = 1
6583     // .. ==> 0XF800071C[11:9] = 0x00000001U
6584     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6585     // .. PULLUP = 0
6586     // .. ==> 0XF800071C[12:12] = 0x00000000U
6587     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6588     // .. DisableRcvr = 0
6589     // .. ==> 0XF800071C[13:13] = 0x00000000U
6590     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6591     // ..
6592     EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000200U),
6593     // .. TRI_ENABLE = 0
6594     // .. ==> 0XF8000720[0:0] = 0x00000000U
6595     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6596     // .. L0_SEL = 1
6597     // .. ==> 0XF8000720[1:1] = 0x00000001U
6598     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6599     // .. L1_SEL = 0
6600     // .. ==> 0XF8000720[2:2] = 0x00000000U
6601     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6602     // .. L2_SEL = 0
6603     // .. ==> 0XF8000720[4:3] = 0x00000000U
6604     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6605     // .. L3_SEL = 0
6606     // .. ==> 0XF8000720[7:5] = 0x00000000U
6607     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6608     // .. Speed = 0
6609     // .. ==> 0XF8000720[8:8] = 0x00000000U
6610     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6611     // .. IO_Type = 1
6612     // .. ==> 0XF8000720[11:9] = 0x00000001U
6613     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6614     // .. PULLUP = 0
6615     // .. ==> 0XF8000720[12:12] = 0x00000000U
6616     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6617     // .. DisableRcvr = 0
6618     // .. ==> 0XF8000720[13:13] = 0x00000000U
6619     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6620     // ..
6621     EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000202U),
6622     // .. TRI_ENABLE = 0
6623     // .. ==> 0XF8000724[0:0] = 0x00000000U
6624     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6625     // .. L0_SEL = 0
6626     // .. ==> 0XF8000724[1:1] = 0x00000000U
6627     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6628     // .. L1_SEL = 0
6629     // .. ==> 0XF8000724[2:2] = 0x00000000U
6630     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6631     // .. L2_SEL = 0
6632     // .. ==> 0XF8000724[4:3] = 0x00000000U
6633     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6634     // .. L3_SEL = 0
6635     // .. ==> 0XF8000724[7:5] = 0x00000000U
6636     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6637     // .. Speed = 0
6638     // .. ==> 0XF8000724[8:8] = 0x00000000U
6639     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6640     // .. IO_Type = 1
6641     // .. ==> 0XF8000724[11:9] = 0x00000001U
6642     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6643     // .. PULLUP = 1
6644     // .. ==> 0XF8000724[12:12] = 0x00000001U
6645     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6646     // .. DisableRcvr = 0
6647     // .. ==> 0XF8000724[13:13] = 0x00000000U
6648     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6649     // ..
6650     EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00001200U),
6651     // .. TRI_ENABLE = 0
6652     // .. ==> 0XF8000728[0:0] = 0x00000000U
6653     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6654     // .. L0_SEL = 0
6655     // .. ==> 0XF8000728[1:1] = 0x00000000U
6656     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6657     // .. L1_SEL = 0
6658     // .. ==> 0XF8000728[2:2] = 0x00000000U
6659     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6660     // .. L2_SEL = 0
6661     // .. ==> 0XF8000728[4:3] = 0x00000000U
6662     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6663     // .. L3_SEL = 0
6664     // .. ==> 0XF8000728[7:5] = 0x00000000U
6665     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6666     // .. Speed = 0
6667     // .. ==> 0XF8000728[8:8] = 0x00000000U
6668     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6669     // .. IO_Type = 1
6670     // .. ==> 0XF8000728[11:9] = 0x00000001U
6671     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6672     // .. PULLUP = 1
6673     // .. ==> 0XF8000728[12:12] = 0x00000001U
6674     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6675     // .. DisableRcvr = 0
6676     // .. ==> 0XF8000728[13:13] = 0x00000000U
6677     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6678     // ..
6679     EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00001200U),
6680     // .. TRI_ENABLE = 0
6681     // .. ==> 0XF800072C[0:0] = 0x00000000U
6682     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6683     // .. L0_SEL = 0
6684     // .. ==> 0XF800072C[1:1] = 0x00000000U
6685     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6686     // .. L1_SEL = 0
6687     // .. ==> 0XF800072C[2:2] = 0x00000000U
6688     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6689     // .. L2_SEL = 0
6690     // .. ==> 0XF800072C[4:3] = 0x00000000U
6691     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6692     // .. L3_SEL = 0
6693     // .. ==> 0XF800072C[7:5] = 0x00000000U
6694     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6695     // .. Speed = 0
6696     // .. ==> 0XF800072C[8:8] = 0x00000000U
6697     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6698     // .. IO_Type = 1
6699     // .. ==> 0XF800072C[11:9] = 0x00000001U
6700     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6701     // .. PULLUP = 1
6702     // .. ==> 0XF800072C[12:12] = 0x00000001U
6703     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6704     // .. DisableRcvr = 0
6705     // .. ==> 0XF800072C[13:13] = 0x00000000U
6706     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6707     // ..
6708     EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00001200U),
6709     // .. TRI_ENABLE = 0
6710     // .. ==> 0XF8000730[0:0] = 0x00000000U
6711     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6712     // .. L0_SEL = 0
6713     // .. ==> 0XF8000730[1:1] = 0x00000000U
6714     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6715     // .. L1_SEL = 0
6716     // .. ==> 0XF8000730[2:2] = 0x00000000U
6717     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6718     // .. L2_SEL = 0
6719     // .. ==> 0XF8000730[4:3] = 0x00000000U
6720     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6721     // .. L3_SEL = 0
6722     // .. ==> 0XF8000730[7:5] = 0x00000000U
6723     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6724     // .. Speed = 0
6725     // .. ==> 0XF8000730[8:8] = 0x00000000U
6726     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6727     // .. IO_Type = 1
6728     // .. ==> 0XF8000730[11:9] = 0x00000001U
6729     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6730     // .. PULLUP = 1
6731     // .. ==> 0XF8000730[12:12] = 0x00000001U
6732     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6733     // .. DisableRcvr = 0
6734     // .. ==> 0XF8000730[13:13] = 0x00000000U
6735     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6736     // ..
6737     EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00001200U),
6738     // .. TRI_ENABLE = 0
6739     // .. ==> 0XF8000734[0:0] = 0x00000000U
6740     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6741     // .. L0_SEL = 0
6742     // .. ==> 0XF8000734[1:1] = 0x00000000U
6743     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6744     // .. L1_SEL = 0
6745     // .. ==> 0XF8000734[2:2] = 0x00000000U
6746     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6747     // .. L2_SEL = 0
6748     // .. ==> 0XF8000734[4:3] = 0x00000000U
6749     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6750     // .. L3_SEL = 0
6751     // .. ==> 0XF8000734[7:5] = 0x00000000U
6752     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6753     // .. Speed = 0
6754     // .. ==> 0XF8000734[8:8] = 0x00000000U
6755     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6756     // .. IO_Type = 1
6757     // .. ==> 0XF8000734[11:9] = 0x00000001U
6758     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6759     // .. PULLUP = 1
6760     // .. ==> 0XF8000734[12:12] = 0x00000001U
6761     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6762     // .. DisableRcvr = 0
6763     // .. ==> 0XF8000734[13:13] = 0x00000000U
6764     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6765     // ..
6766     EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00001200U),
6767     // .. TRI_ENABLE = 0
6768     // .. ==> 0XF8000738[0:0] = 0x00000000U
6769     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6770     // .. L0_SEL = 0
6771     // .. ==> 0XF8000738[1:1] = 0x00000000U
6772     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
6773     // .. L1_SEL = 0
6774     // .. ==> 0XF8000738[2:2] = 0x00000000U
6775     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6776     // .. L2_SEL = 0
6777     // .. ==> 0XF8000738[4:3] = 0x00000000U
6778     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6779     // .. L3_SEL = 0
6780     // .. ==> 0XF8000738[7:5] = 0x00000000U
6781     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6782     // .. Speed = 0
6783     // .. ==> 0XF8000738[8:8] = 0x00000000U
6784     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6785     // .. IO_Type = 1
6786     // .. ==> 0XF8000738[11:9] = 0x00000001U
6787     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6788     // .. PULLUP = 1
6789     // .. ==> 0XF8000738[12:12] = 0x00000001U
6790     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6791     // .. DisableRcvr = 0
6792     // .. ==> 0XF8000738[13:13] = 0x00000000U
6793     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6794     // ..
6795     EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00001200U),
6796     // .. TRI_ENABLE = 1
6797     // .. ==> 0XF800073C[0:0] = 0x00000001U
6798     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6799     // .. Speed = 0
6800     // .. ==> 0XF800073C[8:8] = 0x00000000U
6801     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6802     // .. IO_Type = 1
6803     // .. ==> 0XF800073C[11:9] = 0x00000001U
6804     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
6805     // .. PULLUP = 1
6806     // .. ==> 0XF800073C[12:12] = 0x00000001U
6807     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
6808     // .. DisableRcvr = 0
6809     // .. ==> 0XF800073C[13:13] = 0x00000000U
6810     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
6811     // ..
6812     EMIT_MASKWRITE(0XF800073C, 0x00003F01U ,0x00001201U),
6813     // .. TRI_ENABLE = 0
6814     // .. ==> 0XF8000740[0:0] = 0x00000000U
6815     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6816     // .. L0_SEL = 1
6817     // .. ==> 0XF8000740[1:1] = 0x00000001U
6818     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6819     // .. L1_SEL = 0
6820     // .. ==> 0XF8000740[2:2] = 0x00000000U
6821     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6822     // .. L2_SEL = 0
6823     // .. ==> 0XF8000740[4:3] = 0x00000000U
6824     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6825     // .. L3_SEL = 0
6826     // .. ==> 0XF8000740[7:5] = 0x00000000U
6827     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6828     // .. Speed = 0
6829     // .. ==> 0XF8000740[8:8] = 0x00000000U
6830     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6831     // .. IO_Type = 4
6832     // .. ==> 0XF8000740[11:9] = 0x00000004U
6833     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
6834     // .. PULLUP = 0
6835     // .. ==> 0XF8000740[12:12] = 0x00000000U
6836     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6837     // .. DisableRcvr = 1
6838     // .. ==> 0XF8000740[13:13] = 0x00000001U
6839     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
6840     // ..
6841     EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00002802U),
6842     // .. TRI_ENABLE = 0
6843     // .. ==> 0XF8000744[0:0] = 0x00000000U
6844     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6845     // .. L0_SEL = 1
6846     // .. ==> 0XF8000744[1:1] = 0x00000001U
6847     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6848     // .. L1_SEL = 0
6849     // .. ==> 0XF8000744[2:2] = 0x00000000U
6850     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6851     // .. L2_SEL = 0
6852     // .. ==> 0XF8000744[4:3] = 0x00000000U
6853     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6854     // .. L3_SEL = 0
6855     // .. ==> 0XF8000744[7:5] = 0x00000000U
6856     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6857     // .. Speed = 0
6858     // .. ==> 0XF8000744[8:8] = 0x00000000U
6859     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6860     // .. IO_Type = 4
6861     // .. ==> 0XF8000744[11:9] = 0x00000004U
6862     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
6863     // .. PULLUP = 0
6864     // .. ==> 0XF8000744[12:12] = 0x00000000U
6865     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6866     // .. DisableRcvr = 1
6867     // .. ==> 0XF8000744[13:13] = 0x00000001U
6868     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
6869     // ..
6870     EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00002802U),
6871     // .. TRI_ENABLE = 0
6872     // .. ==> 0XF8000748[0:0] = 0x00000000U
6873     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6874     // .. L0_SEL = 1
6875     // .. ==> 0XF8000748[1:1] = 0x00000001U
6876     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6877     // .. L1_SEL = 0
6878     // .. ==> 0XF8000748[2:2] = 0x00000000U
6879     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6880     // .. L2_SEL = 0
6881     // .. ==> 0XF8000748[4:3] = 0x00000000U
6882     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6883     // .. L3_SEL = 0
6884     // .. ==> 0XF8000748[7:5] = 0x00000000U
6885     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6886     // .. Speed = 0
6887     // .. ==> 0XF8000748[8:8] = 0x00000000U
6888     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6889     // .. IO_Type = 4
6890     // .. ==> 0XF8000748[11:9] = 0x00000004U
6891     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
6892     // .. PULLUP = 0
6893     // .. ==> 0XF8000748[12:12] = 0x00000000U
6894     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6895     // .. DisableRcvr = 1
6896     // .. ==> 0XF8000748[13:13] = 0x00000001U
6897     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
6898     // ..
6899     EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00002802U),
6900     // .. TRI_ENABLE = 0
6901     // .. ==> 0XF800074C[0:0] = 0x00000000U
6902     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6903     // .. L0_SEL = 1
6904     // .. ==> 0XF800074C[1:1] = 0x00000001U
6905     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6906     // .. L1_SEL = 0
6907     // .. ==> 0XF800074C[2:2] = 0x00000000U
6908     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6909     // .. L2_SEL = 0
6910     // .. ==> 0XF800074C[4:3] = 0x00000000U
6911     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6912     // .. L3_SEL = 0
6913     // .. ==> 0XF800074C[7:5] = 0x00000000U
6914     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6915     // .. Speed = 0
6916     // .. ==> 0XF800074C[8:8] = 0x00000000U
6917     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6918     // .. IO_Type = 4
6919     // .. ==> 0XF800074C[11:9] = 0x00000004U
6920     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
6921     // .. PULLUP = 0
6922     // .. ==> 0XF800074C[12:12] = 0x00000000U
6923     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6924     // .. DisableRcvr = 1
6925     // .. ==> 0XF800074C[13:13] = 0x00000001U
6926     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
6927     // ..
6928     EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00002802U),
6929     // .. TRI_ENABLE = 0
6930     // .. ==> 0XF8000750[0:0] = 0x00000000U
6931     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6932     // .. L0_SEL = 1
6933     // .. ==> 0XF8000750[1:1] = 0x00000001U
6934     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6935     // .. L1_SEL = 0
6936     // .. ==> 0XF8000750[2:2] = 0x00000000U
6937     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6938     // .. L2_SEL = 0
6939     // .. ==> 0XF8000750[4:3] = 0x00000000U
6940     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6941     // .. L3_SEL = 0
6942     // .. ==> 0XF8000750[7:5] = 0x00000000U
6943     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6944     // .. Speed = 0
6945     // .. ==> 0XF8000750[8:8] = 0x00000000U
6946     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6947     // .. IO_Type = 4
6948     // .. ==> 0XF8000750[11:9] = 0x00000004U
6949     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
6950     // .. PULLUP = 0
6951     // .. ==> 0XF8000750[12:12] = 0x00000000U
6952     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6953     // .. DisableRcvr = 1
6954     // .. ==> 0XF8000750[13:13] = 0x00000001U
6955     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
6956     // ..
6957     EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00002802U),
6958     // .. TRI_ENABLE = 0
6959     // .. ==> 0XF8000754[0:0] = 0x00000000U
6960     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
6961     // .. L0_SEL = 1
6962     // .. ==> 0XF8000754[1:1] = 0x00000001U
6963     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6964     // .. L1_SEL = 0
6965     // .. ==> 0XF8000754[2:2] = 0x00000000U
6966     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6967     // .. L2_SEL = 0
6968     // .. ==> 0XF8000754[4:3] = 0x00000000U
6969     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6970     // .. L3_SEL = 0
6971     // .. ==> 0XF8000754[7:5] = 0x00000000U
6972     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
6973     // .. Speed = 0
6974     // .. ==> 0XF8000754[8:8] = 0x00000000U
6975     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
6976     // .. IO_Type = 4
6977     // .. ==> 0XF8000754[11:9] = 0x00000004U
6978     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
6979     // .. PULLUP = 0
6980     // .. ==> 0XF8000754[12:12] = 0x00000000U
6981     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
6982     // .. DisableRcvr = 1
6983     // .. ==> 0XF8000754[13:13] = 0x00000001U
6984     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
6985     // ..
6986     EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00002802U),
6987     // .. TRI_ENABLE = 1
6988     // .. ==> 0XF8000758[0:0] = 0x00000001U
6989     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
6990     // .. L0_SEL = 1
6991     // .. ==> 0XF8000758[1:1] = 0x00000001U
6992     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
6993     // .. L1_SEL = 0
6994     // .. ==> 0XF8000758[2:2] = 0x00000000U
6995     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
6996     // .. L2_SEL = 0
6997     // .. ==> 0XF8000758[4:3] = 0x00000000U
6998     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
6999     // .. L3_SEL = 0
7000     // .. ==> 0XF8000758[7:5] = 0x00000000U
7001     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7002     // .. Speed = 0
7003     // .. ==> 0XF8000758[8:8] = 0x00000000U
7004     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7005     // .. IO_Type = 4
7006     // .. ==> 0XF8000758[11:9] = 0x00000004U
7007     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7008     // .. PULLUP = 0
7009     // .. ==> 0XF8000758[12:12] = 0x00000000U
7010     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7011     // .. DisableRcvr = 0
7012     // .. ==> 0XF8000758[13:13] = 0x00000000U
7013     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7014     // ..
7015     EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000803U),
7016     // .. TRI_ENABLE = 1
7017     // .. ==> 0XF800075C[0:0] = 0x00000001U
7018     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7019     // .. L0_SEL = 1
7020     // .. ==> 0XF800075C[1:1] = 0x00000001U
7021     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7022     // .. L1_SEL = 0
7023     // .. ==> 0XF800075C[2:2] = 0x00000000U
7024     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7025     // .. L2_SEL = 0
7026     // .. ==> 0XF800075C[4:3] = 0x00000000U
7027     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7028     // .. L3_SEL = 0
7029     // .. ==> 0XF800075C[7:5] = 0x00000000U
7030     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7031     // .. Speed = 0
7032     // .. ==> 0XF800075C[8:8] = 0x00000000U
7033     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7034     // .. IO_Type = 4
7035     // .. ==> 0XF800075C[11:9] = 0x00000004U
7036     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7037     // .. PULLUP = 0
7038     // .. ==> 0XF800075C[12:12] = 0x00000000U
7039     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7040     // .. DisableRcvr = 0
7041     // .. ==> 0XF800075C[13:13] = 0x00000000U
7042     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7043     // ..
7044     EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000803U),
7045     // .. TRI_ENABLE = 1
7046     // .. ==> 0XF8000760[0:0] = 0x00000001U
7047     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7048     // .. L0_SEL = 1
7049     // .. ==> 0XF8000760[1:1] = 0x00000001U
7050     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7051     // .. L1_SEL = 0
7052     // .. ==> 0XF8000760[2:2] = 0x00000000U
7053     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7054     // .. L2_SEL = 0
7055     // .. ==> 0XF8000760[4:3] = 0x00000000U
7056     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7057     // .. L3_SEL = 0
7058     // .. ==> 0XF8000760[7:5] = 0x00000000U
7059     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7060     // .. Speed = 0
7061     // .. ==> 0XF8000760[8:8] = 0x00000000U
7062     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7063     // .. IO_Type = 4
7064     // .. ==> 0XF8000760[11:9] = 0x00000004U
7065     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7066     // .. PULLUP = 0
7067     // .. ==> 0XF8000760[12:12] = 0x00000000U
7068     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7069     // .. DisableRcvr = 0
7070     // .. ==> 0XF8000760[13:13] = 0x00000000U
7071     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7072     // ..
7073     EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000803U),
7074     // .. TRI_ENABLE = 1
7075     // .. ==> 0XF8000764[0:0] = 0x00000001U
7076     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7077     // .. L0_SEL = 1
7078     // .. ==> 0XF8000764[1:1] = 0x00000001U
7079     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7080     // .. L1_SEL = 0
7081     // .. ==> 0XF8000764[2:2] = 0x00000000U
7082     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7083     // .. L2_SEL = 0
7084     // .. ==> 0XF8000764[4:3] = 0x00000000U
7085     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7086     // .. L3_SEL = 0
7087     // .. ==> 0XF8000764[7:5] = 0x00000000U
7088     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7089     // .. Speed = 0
7090     // .. ==> 0XF8000764[8:8] = 0x00000000U
7091     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7092     // .. IO_Type = 4
7093     // .. ==> 0XF8000764[11:9] = 0x00000004U
7094     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7095     // .. PULLUP = 0
7096     // .. ==> 0XF8000764[12:12] = 0x00000000U
7097     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7098     // .. DisableRcvr = 0
7099     // .. ==> 0XF8000764[13:13] = 0x00000000U
7100     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7101     // ..
7102     EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000803U),
7103     // .. TRI_ENABLE = 1
7104     // .. ==> 0XF8000768[0:0] = 0x00000001U
7105     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7106     // .. L0_SEL = 1
7107     // .. ==> 0XF8000768[1:1] = 0x00000001U
7108     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7109     // .. L1_SEL = 0
7110     // .. ==> 0XF8000768[2:2] = 0x00000000U
7111     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7112     // .. L2_SEL = 0
7113     // .. ==> 0XF8000768[4:3] = 0x00000000U
7114     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7115     // .. L3_SEL = 0
7116     // .. ==> 0XF8000768[7:5] = 0x00000000U
7117     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7118     // .. Speed = 0
7119     // .. ==> 0XF8000768[8:8] = 0x00000000U
7120     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7121     // .. IO_Type = 4
7122     // .. ==> 0XF8000768[11:9] = 0x00000004U
7123     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7124     // .. PULLUP = 0
7125     // .. ==> 0XF8000768[12:12] = 0x00000000U
7126     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7127     // .. DisableRcvr = 0
7128     // .. ==> 0XF8000768[13:13] = 0x00000000U
7129     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7130     // ..
7131     EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000803U),
7132     // .. TRI_ENABLE = 1
7133     // .. ==> 0XF800076C[0:0] = 0x00000001U
7134     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7135     // .. L0_SEL = 1
7136     // .. ==> 0XF800076C[1:1] = 0x00000001U
7137     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
7138     // .. L1_SEL = 0
7139     // .. ==> 0XF800076C[2:2] = 0x00000000U
7140     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7141     // .. L2_SEL = 0
7142     // .. ==> 0XF800076C[4:3] = 0x00000000U
7143     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7144     // .. L3_SEL = 0
7145     // .. ==> 0XF800076C[7:5] = 0x00000000U
7146     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7147     // .. Speed = 0
7148     // .. ==> 0XF800076C[8:8] = 0x00000000U
7149     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7150     // .. IO_Type = 4
7151     // .. ==> 0XF800076C[11:9] = 0x00000004U
7152     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
7153     // .. PULLUP = 0
7154     // .. ==> 0XF800076C[12:12] = 0x00000000U
7155     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7156     // .. DisableRcvr = 0
7157     // .. ==> 0XF800076C[13:13] = 0x00000000U
7158     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7159     // ..
7160     EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000803U),
7161     // .. TRI_ENABLE = 0
7162     // .. ==> 0XF8000770[0:0] = 0x00000000U
7163     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7164     // .. L0_SEL = 0
7165     // .. ==> 0XF8000770[1:1] = 0x00000000U
7166     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7167     // .. L1_SEL = 1
7168     // .. ==> 0XF8000770[2:2] = 0x00000001U
7169     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7170     // .. L2_SEL = 0
7171     // .. ==> 0XF8000770[4:3] = 0x00000000U
7172     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7173     // .. L3_SEL = 0
7174     // .. ==> 0XF8000770[7:5] = 0x00000000U
7175     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7176     // .. Speed = 0
7177     // .. ==> 0XF8000770[8:8] = 0x00000000U
7178     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7179     // .. IO_Type = 1
7180     // .. ==> 0XF8000770[11:9] = 0x00000001U
7181     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7182     // .. PULLUP = 0
7183     // .. ==> 0XF8000770[12:12] = 0x00000000U
7184     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7185     // .. DisableRcvr = 0
7186     // .. ==> 0XF8000770[13:13] = 0x00000000U
7187     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7188     // ..
7189     EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U),
7190     // .. TRI_ENABLE = 1
7191     // .. ==> 0XF8000774[0:0] = 0x00000001U
7192     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7193     // .. L0_SEL = 0
7194     // .. ==> 0XF8000774[1:1] = 0x00000000U
7195     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7196     // .. L1_SEL = 1
7197     // .. ==> 0XF8000774[2:2] = 0x00000001U
7198     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7199     // .. L2_SEL = 0
7200     // .. ==> 0XF8000774[4:3] = 0x00000000U
7201     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7202     // .. L3_SEL = 0
7203     // .. ==> 0XF8000774[7:5] = 0x00000000U
7204     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7205     // .. Speed = 0
7206     // .. ==> 0XF8000774[8:8] = 0x00000000U
7207     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7208     // .. IO_Type = 1
7209     // .. ==> 0XF8000774[11:9] = 0x00000001U
7210     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7211     // .. PULLUP = 0
7212     // .. ==> 0XF8000774[12:12] = 0x00000000U
7213     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7214     // .. DisableRcvr = 0
7215     // .. ==> 0XF8000774[13:13] = 0x00000000U
7216     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7217     // ..
7218     EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U),
7219     // .. TRI_ENABLE = 0
7220     // .. ==> 0XF8000778[0:0] = 0x00000000U
7221     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7222     // .. L0_SEL = 0
7223     // .. ==> 0XF8000778[1:1] = 0x00000000U
7224     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7225     // .. L1_SEL = 1
7226     // .. ==> 0XF8000778[2:2] = 0x00000001U
7227     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7228     // .. L2_SEL = 0
7229     // .. ==> 0XF8000778[4:3] = 0x00000000U
7230     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7231     // .. L3_SEL = 0
7232     // .. ==> 0XF8000778[7:5] = 0x00000000U
7233     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7234     // .. Speed = 0
7235     // .. ==> 0XF8000778[8:8] = 0x00000000U
7236     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7237     // .. IO_Type = 1
7238     // .. ==> 0XF8000778[11:9] = 0x00000001U
7239     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7240     // .. PULLUP = 0
7241     // .. ==> 0XF8000778[12:12] = 0x00000000U
7242     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7243     // .. DisableRcvr = 0
7244     // .. ==> 0XF8000778[13:13] = 0x00000000U
7245     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7246     // ..
7247     EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U),
7248     // .. TRI_ENABLE = 1
7249     // .. ==> 0XF800077C[0:0] = 0x00000001U
7250     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7251     // .. L0_SEL = 0
7252     // .. ==> 0XF800077C[1:1] = 0x00000000U
7253     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7254     // .. L1_SEL = 1
7255     // .. ==> 0XF800077C[2:2] = 0x00000001U
7256     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7257     // .. L2_SEL = 0
7258     // .. ==> 0XF800077C[4:3] = 0x00000000U
7259     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7260     // .. L3_SEL = 0
7261     // .. ==> 0XF800077C[7:5] = 0x00000000U
7262     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7263     // .. Speed = 0
7264     // .. ==> 0XF800077C[8:8] = 0x00000000U
7265     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7266     // .. IO_Type = 1
7267     // .. ==> 0XF800077C[11:9] = 0x00000001U
7268     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7269     // .. PULLUP = 0
7270     // .. ==> 0XF800077C[12:12] = 0x00000000U
7271     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7272     // .. DisableRcvr = 0
7273     // .. ==> 0XF800077C[13:13] = 0x00000000U
7274     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7275     // ..
7276     EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U),
7277     // .. TRI_ENABLE = 0
7278     // .. ==> 0XF8000780[0:0] = 0x00000000U
7279     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7280     // .. L0_SEL = 0
7281     // .. ==> 0XF8000780[1:1] = 0x00000000U
7282     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7283     // .. L1_SEL = 1
7284     // .. ==> 0XF8000780[2:2] = 0x00000001U
7285     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7286     // .. L2_SEL = 0
7287     // .. ==> 0XF8000780[4:3] = 0x00000000U
7288     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7289     // .. L3_SEL = 0
7290     // .. ==> 0XF8000780[7:5] = 0x00000000U
7291     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7292     // .. Speed = 0
7293     // .. ==> 0XF8000780[8:8] = 0x00000000U
7294     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7295     // .. IO_Type = 1
7296     // .. ==> 0XF8000780[11:9] = 0x00000001U
7297     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7298     // .. PULLUP = 0
7299     // .. ==> 0XF8000780[12:12] = 0x00000000U
7300     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7301     // .. DisableRcvr = 0
7302     // .. ==> 0XF8000780[13:13] = 0x00000000U
7303     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7304     // ..
7305     EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U),
7306     // .. TRI_ENABLE = 0
7307     // .. ==> 0XF8000784[0:0] = 0x00000000U
7308     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7309     // .. L0_SEL = 0
7310     // .. ==> 0XF8000784[1:1] = 0x00000000U
7311     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7312     // .. L1_SEL = 1
7313     // .. ==> 0XF8000784[2:2] = 0x00000001U
7314     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7315     // .. L2_SEL = 0
7316     // .. ==> 0XF8000784[4:3] = 0x00000000U
7317     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7318     // .. L3_SEL = 0
7319     // .. ==> 0XF8000784[7:5] = 0x00000000U
7320     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7321     // .. Speed = 0
7322     // .. ==> 0XF8000784[8:8] = 0x00000000U
7323     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7324     // .. IO_Type = 1
7325     // .. ==> 0XF8000784[11:9] = 0x00000001U
7326     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7327     // .. PULLUP = 0
7328     // .. ==> 0XF8000784[12:12] = 0x00000000U
7329     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7330     // .. DisableRcvr = 0
7331     // .. ==> 0XF8000784[13:13] = 0x00000000U
7332     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7333     // ..
7334     EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U),
7335     // .. TRI_ENABLE = 0
7336     // .. ==> 0XF8000788[0:0] = 0x00000000U
7337     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7338     // .. L0_SEL = 0
7339     // .. ==> 0XF8000788[1:1] = 0x00000000U
7340     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7341     // .. L1_SEL = 1
7342     // .. ==> 0XF8000788[2:2] = 0x00000001U
7343     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7344     // .. L2_SEL = 0
7345     // .. ==> 0XF8000788[4:3] = 0x00000000U
7346     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7347     // .. L3_SEL = 0
7348     // .. ==> 0XF8000788[7:5] = 0x00000000U
7349     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7350     // .. Speed = 0
7351     // .. ==> 0XF8000788[8:8] = 0x00000000U
7352     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7353     // .. IO_Type = 1
7354     // .. ==> 0XF8000788[11:9] = 0x00000001U
7355     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7356     // .. PULLUP = 0
7357     // .. ==> 0XF8000788[12:12] = 0x00000000U
7358     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7359     // .. DisableRcvr = 0
7360     // .. ==> 0XF8000788[13:13] = 0x00000000U
7361     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7362     // ..
7363     EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U),
7364     // .. TRI_ENABLE = 0
7365     // .. ==> 0XF800078C[0:0] = 0x00000000U
7366     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7367     // .. L0_SEL = 0
7368     // .. ==> 0XF800078C[1:1] = 0x00000000U
7369     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7370     // .. L1_SEL = 1
7371     // .. ==> 0XF800078C[2:2] = 0x00000001U
7372     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7373     // .. L2_SEL = 0
7374     // .. ==> 0XF800078C[4:3] = 0x00000000U
7375     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7376     // .. L3_SEL = 0
7377     // .. ==> 0XF800078C[7:5] = 0x00000000U
7378     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7379     // .. Speed = 0
7380     // .. ==> 0XF800078C[8:8] = 0x00000000U
7381     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7382     // .. IO_Type = 1
7383     // .. ==> 0XF800078C[11:9] = 0x00000001U
7384     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7385     // .. PULLUP = 0
7386     // .. ==> 0XF800078C[12:12] = 0x00000000U
7387     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7388     // .. DisableRcvr = 0
7389     // .. ==> 0XF800078C[13:13] = 0x00000000U
7390     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7391     // ..
7392     EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U),
7393     // .. TRI_ENABLE = 1
7394     // .. ==> 0XF8000790[0:0] = 0x00000001U
7395     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7396     // .. L0_SEL = 0
7397     // .. ==> 0XF8000790[1:1] = 0x00000000U
7398     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7399     // .. L1_SEL = 1
7400     // .. ==> 0XF8000790[2:2] = 0x00000001U
7401     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7402     // .. L2_SEL = 0
7403     // .. ==> 0XF8000790[4:3] = 0x00000000U
7404     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7405     // .. L3_SEL = 0
7406     // .. ==> 0XF8000790[7:5] = 0x00000000U
7407     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7408     // .. Speed = 0
7409     // .. ==> 0XF8000790[8:8] = 0x00000000U
7410     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7411     // .. IO_Type = 1
7412     // .. ==> 0XF8000790[11:9] = 0x00000001U
7413     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7414     // .. PULLUP = 0
7415     // .. ==> 0XF8000790[12:12] = 0x00000000U
7416     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7417     // .. DisableRcvr = 0
7418     // .. ==> 0XF8000790[13:13] = 0x00000000U
7419     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7420     // ..
7421     EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U),
7422     // .. TRI_ENABLE = 0
7423     // .. ==> 0XF8000794[0:0] = 0x00000000U
7424     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7425     // .. L0_SEL = 0
7426     // .. ==> 0XF8000794[1:1] = 0x00000000U
7427     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7428     // .. L1_SEL = 1
7429     // .. ==> 0XF8000794[2:2] = 0x00000001U
7430     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7431     // .. L2_SEL = 0
7432     // .. ==> 0XF8000794[4:3] = 0x00000000U
7433     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7434     // .. L3_SEL = 0
7435     // .. ==> 0XF8000794[7:5] = 0x00000000U
7436     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7437     // .. Speed = 0
7438     // .. ==> 0XF8000794[8:8] = 0x00000000U
7439     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7440     // .. IO_Type = 1
7441     // .. ==> 0XF8000794[11:9] = 0x00000001U
7442     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7443     // .. PULLUP = 0
7444     // .. ==> 0XF8000794[12:12] = 0x00000000U
7445     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7446     // .. DisableRcvr = 0
7447     // .. ==> 0XF8000794[13:13] = 0x00000000U
7448     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7449     // ..
7450     EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U),
7451     // .. TRI_ENABLE = 0
7452     // .. ==> 0XF8000798[0:0] = 0x00000000U
7453     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7454     // .. L0_SEL = 0
7455     // .. ==> 0XF8000798[1:1] = 0x00000000U
7456     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7457     // .. L1_SEL = 1
7458     // .. ==> 0XF8000798[2:2] = 0x00000001U
7459     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7460     // .. L2_SEL = 0
7461     // .. ==> 0XF8000798[4:3] = 0x00000000U
7462     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7463     // .. L3_SEL = 0
7464     // .. ==> 0XF8000798[7:5] = 0x00000000U
7465     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7466     // .. Speed = 0
7467     // .. ==> 0XF8000798[8:8] = 0x00000000U
7468     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7469     // .. IO_Type = 1
7470     // .. ==> 0XF8000798[11:9] = 0x00000001U
7471     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7472     // .. PULLUP = 0
7473     // .. ==> 0XF8000798[12:12] = 0x00000000U
7474     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7475     // .. DisableRcvr = 0
7476     // .. ==> 0XF8000798[13:13] = 0x00000000U
7477     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7478     // ..
7479     EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U),
7480     // .. TRI_ENABLE = 0
7481     // .. ==> 0XF800079C[0:0] = 0x00000000U
7482     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7483     // .. L0_SEL = 0
7484     // .. ==> 0XF800079C[1:1] = 0x00000000U
7485     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7486     // .. L1_SEL = 1
7487     // .. ==> 0XF800079C[2:2] = 0x00000001U
7488     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
7489     // .. L2_SEL = 0
7490     // .. ==> 0XF800079C[4:3] = 0x00000000U
7491     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7492     // .. L3_SEL = 0
7493     // .. ==> 0XF800079C[7:5] = 0x00000000U
7494     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
7495     // .. Speed = 0
7496     // .. ==> 0XF800079C[8:8] = 0x00000000U
7497     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7498     // .. IO_Type = 1
7499     // .. ==> 0XF800079C[11:9] = 0x00000001U
7500     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7501     // .. PULLUP = 0
7502     // .. ==> 0XF800079C[12:12] = 0x00000000U
7503     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7504     // .. DisableRcvr = 0
7505     // .. ==> 0XF800079C[13:13] = 0x00000000U
7506     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7507     // ..
7508     EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U),
7509     // .. TRI_ENABLE = 0
7510     // .. ==> 0XF80007A0[0:0] = 0x00000000U
7511     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7512     // .. L0_SEL = 0
7513     // .. ==> 0XF80007A0[1:1] = 0x00000000U
7514     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7515     // .. L1_SEL = 0
7516     // .. ==> 0XF80007A0[2:2] = 0x00000000U
7517     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7518     // .. L2_SEL = 0
7519     // .. ==> 0XF80007A0[4:3] = 0x00000000U
7520     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7521     // .. L3_SEL = 4
7522     // .. ==> 0XF80007A0[7:5] = 0x00000004U
7523     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7524     // .. Speed = 0
7525     // .. ==> 0XF80007A0[8:8] = 0x00000000U
7526     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7527     // .. IO_Type = 1
7528     // .. ==> 0XF80007A0[11:9] = 0x00000001U
7529     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7530     // .. PULLUP = 0
7531     // .. ==> 0XF80007A0[12:12] = 0x00000000U
7532     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7533     // .. DisableRcvr = 0
7534     // .. ==> 0XF80007A0[13:13] = 0x00000000U
7535     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7536     // ..
7537     EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U),
7538     // .. TRI_ENABLE = 0
7539     // .. ==> 0XF80007A4[0:0] = 0x00000000U
7540     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7541     // .. L0_SEL = 0
7542     // .. ==> 0XF80007A4[1:1] = 0x00000000U
7543     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7544     // .. L1_SEL = 0
7545     // .. ==> 0XF80007A4[2:2] = 0x00000000U
7546     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7547     // .. L2_SEL = 0
7548     // .. ==> 0XF80007A4[4:3] = 0x00000000U
7549     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7550     // .. L3_SEL = 4
7551     // .. ==> 0XF80007A4[7:5] = 0x00000004U
7552     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7553     // .. Speed = 0
7554     // .. ==> 0XF80007A4[8:8] = 0x00000000U
7555     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7556     // .. IO_Type = 1
7557     // .. ==> 0XF80007A4[11:9] = 0x00000001U
7558     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7559     // .. PULLUP = 0
7560     // .. ==> 0XF80007A4[12:12] = 0x00000000U
7561     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7562     // .. DisableRcvr = 0
7563     // .. ==> 0XF80007A4[13:13] = 0x00000000U
7564     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7565     // ..
7566     EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U),
7567     // .. TRI_ENABLE = 0
7568     // .. ==> 0XF80007A8[0:0] = 0x00000000U
7569     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7570     // .. L0_SEL = 0
7571     // .. ==> 0XF80007A8[1:1] = 0x00000000U
7572     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7573     // .. L1_SEL = 0
7574     // .. ==> 0XF80007A8[2:2] = 0x00000000U
7575     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7576     // .. L2_SEL = 0
7577     // .. ==> 0XF80007A8[4:3] = 0x00000000U
7578     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7579     // .. L3_SEL = 4
7580     // .. ==> 0XF80007A8[7:5] = 0x00000004U
7581     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7582     // .. Speed = 0
7583     // .. ==> 0XF80007A8[8:8] = 0x00000000U
7584     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7585     // .. IO_Type = 1
7586     // .. ==> 0XF80007A8[11:9] = 0x00000001U
7587     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7588     // .. PULLUP = 0
7589     // .. ==> 0XF80007A8[12:12] = 0x00000000U
7590     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7591     // .. DisableRcvr = 0
7592     // .. ==> 0XF80007A8[13:13] = 0x00000000U
7593     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7594     // ..
7595     EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U),
7596     // .. TRI_ENABLE = 0
7597     // .. ==> 0XF80007AC[0:0] = 0x00000000U
7598     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7599     // .. L0_SEL = 0
7600     // .. ==> 0XF80007AC[1:1] = 0x00000000U
7601     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7602     // .. L1_SEL = 0
7603     // .. ==> 0XF80007AC[2:2] = 0x00000000U
7604     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7605     // .. L2_SEL = 0
7606     // .. ==> 0XF80007AC[4:3] = 0x00000000U
7607     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7608     // .. L3_SEL = 4
7609     // .. ==> 0XF80007AC[7:5] = 0x00000004U
7610     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7611     // .. Speed = 0
7612     // .. ==> 0XF80007AC[8:8] = 0x00000000U
7613     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7614     // .. IO_Type = 1
7615     // .. ==> 0XF80007AC[11:9] = 0x00000001U
7616     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7617     // .. PULLUP = 0
7618     // .. ==> 0XF80007AC[12:12] = 0x00000000U
7619     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7620     // .. DisableRcvr = 0
7621     // .. ==> 0XF80007AC[13:13] = 0x00000000U
7622     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7623     // ..
7624     EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U),
7625     // .. TRI_ENABLE = 0
7626     // .. ==> 0XF80007B0[0:0] = 0x00000000U
7627     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7628     // .. L0_SEL = 0
7629     // .. ==> 0XF80007B0[1:1] = 0x00000000U
7630     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7631     // .. L1_SEL = 0
7632     // .. ==> 0XF80007B0[2:2] = 0x00000000U
7633     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7634     // .. L2_SEL = 0
7635     // .. ==> 0XF80007B0[4:3] = 0x00000000U
7636     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7637     // .. L3_SEL = 4
7638     // .. ==> 0XF80007B0[7:5] = 0x00000004U
7639     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7640     // .. Speed = 0
7641     // .. ==> 0XF80007B0[8:8] = 0x00000000U
7642     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7643     // .. IO_Type = 1
7644     // .. ==> 0XF80007B0[11:9] = 0x00000001U
7645     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7646     // .. PULLUP = 0
7647     // .. ==> 0XF80007B0[12:12] = 0x00000000U
7648     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7649     // .. DisableRcvr = 0
7650     // .. ==> 0XF80007B0[13:13] = 0x00000000U
7651     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7652     // ..
7653     EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U),
7654     // .. TRI_ENABLE = 0
7655     // .. ==> 0XF80007B4[0:0] = 0x00000000U
7656     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7657     // .. L0_SEL = 0
7658     // .. ==> 0XF80007B4[1:1] = 0x00000000U
7659     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7660     // .. L1_SEL = 0
7661     // .. ==> 0XF80007B4[2:2] = 0x00000000U
7662     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7663     // .. L2_SEL = 0
7664     // .. ==> 0XF80007B4[4:3] = 0x00000000U
7665     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7666     // .. L3_SEL = 4
7667     // .. ==> 0XF80007B4[7:5] = 0x00000004U
7668     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7669     // .. Speed = 0
7670     // .. ==> 0XF80007B4[8:8] = 0x00000000U
7671     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7672     // .. IO_Type = 1
7673     // .. ==> 0XF80007B4[11:9] = 0x00000001U
7674     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7675     // .. PULLUP = 0
7676     // .. ==> 0XF80007B4[12:12] = 0x00000000U
7677     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7678     // .. DisableRcvr = 0
7679     // .. ==> 0XF80007B4[13:13] = 0x00000000U
7680     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7681     // ..
7682     EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U),
7683     // .. TRI_ENABLE = 1
7684     // .. ==> 0XF80007B8[0:0] = 0x00000001U
7685     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7686     // .. L0_SEL = 0
7687     // .. ==> 0XF80007B8[1:1] = 0x00000000U
7688     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7689     // .. L1_SEL = 0
7690     // .. ==> 0XF80007B8[2:2] = 0x00000000U
7691     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7692     // .. L2_SEL = 0
7693     // .. ==> 0XF80007B8[4:3] = 0x00000000U
7694     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7695     // .. L3_SEL = 1
7696     // .. ==> 0XF80007B8[7:5] = 0x00000001U
7697     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000020U
7698     // .. Speed = 0
7699     // .. ==> 0XF80007B8[8:8] = 0x00000000U
7700     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7701     // .. IO_Type = 1
7702     // .. ==> 0XF80007B8[11:9] = 0x00000001U
7703     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7704     // .. PULLUP = 1
7705     // .. ==> 0XF80007B8[12:12] = 0x00000001U
7706     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
7707     // .. DisableRcvr = 0
7708     // .. ==> 0XF80007B8[13:13] = 0x00000000U
7709     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7710     // ..
7711     EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU ,0x00001221U),
7712     // .. TRI_ENABLE = 0
7713     // .. ==> 0XF80007BC[0:0] = 0x00000000U
7714     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7715     // .. L0_SEL = 0
7716     // .. ==> 0XF80007BC[1:1] = 0x00000000U
7717     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7718     // .. L1_SEL = 0
7719     // .. ==> 0XF80007BC[2:2] = 0x00000000U
7720     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7721     // .. L2_SEL = 0
7722     // .. ==> 0XF80007BC[4:3] = 0x00000000U
7723     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7724     // .. L3_SEL = 1
7725     // .. ==> 0XF80007BC[7:5] = 0x00000001U
7726     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000020U
7727     // .. Speed = 0
7728     // .. ==> 0XF80007BC[8:8] = 0x00000000U
7729     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7730     // .. IO_Type = 1
7731     // .. ==> 0XF80007BC[11:9] = 0x00000001U
7732     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7733     // .. PULLUP = 1
7734     // .. ==> 0XF80007BC[12:12] = 0x00000001U
7735     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
7736     // .. DisableRcvr = 0
7737     // .. ==> 0XF80007BC[13:13] = 0x00000000U
7738     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7739     // ..
7740     EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00001220U),
7741     // .. TRI_ENABLE = 0
7742     // .. ==> 0XF80007C0[0:0] = 0x00000000U
7743     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7744     // .. L0_SEL = 0
7745     // .. ==> 0XF80007C0[1:1] = 0x00000000U
7746     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7747     // .. L1_SEL = 0
7748     // .. ==> 0XF80007C0[2:2] = 0x00000000U
7749     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7750     // .. L2_SEL = 0
7751     // .. ==> 0XF80007C0[4:3] = 0x00000000U
7752     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7753     // .. L3_SEL = 7
7754     // .. ==> 0XF80007C0[7:5] = 0x00000007U
7755     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
7756     // .. Speed = 0
7757     // .. ==> 0XF80007C0[8:8] = 0x00000000U
7758     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7759     // .. IO_Type = 1
7760     // .. ==> 0XF80007C0[11:9] = 0x00000001U
7761     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7762     // .. PULLUP = 0
7763     // .. ==> 0XF80007C0[12:12] = 0x00000000U
7764     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7765     // .. DisableRcvr = 0
7766     // .. ==> 0XF80007C0[13:13] = 0x00000000U
7767     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7768     // ..
7769     EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U),
7770     // .. TRI_ENABLE = 1
7771     // .. ==> 0XF80007C4[0:0] = 0x00000001U
7772     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
7773     // .. L0_SEL = 0
7774     // .. ==> 0XF80007C4[1:1] = 0x00000000U
7775     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7776     // .. L1_SEL = 0
7777     // .. ==> 0XF80007C4[2:2] = 0x00000000U
7778     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7779     // .. L2_SEL = 0
7780     // .. ==> 0XF80007C4[4:3] = 0x00000000U
7781     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7782     // .. L3_SEL = 7
7783     // .. ==> 0XF80007C4[7:5] = 0x00000007U
7784     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
7785     // .. Speed = 0
7786     // .. ==> 0XF80007C4[8:8] = 0x00000000U
7787     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7788     // .. IO_Type = 1
7789     // .. ==> 0XF80007C4[11:9] = 0x00000001U
7790     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7791     // .. PULLUP = 0
7792     // .. ==> 0XF80007C4[12:12] = 0x00000000U
7793     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7794     // .. DisableRcvr = 0
7795     // .. ==> 0XF80007C4[13:13] = 0x00000000U
7796     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7797     // ..
7798     EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U),
7799     // .. TRI_ENABLE = 0
7800     // .. ==> 0XF80007C8[0:0] = 0x00000000U
7801     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7802     // .. L0_SEL = 0
7803     // .. ==> 0XF80007C8[1:1] = 0x00000000U
7804     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7805     // .. L1_SEL = 0
7806     // .. ==> 0XF80007C8[2:2] = 0x00000000U
7807     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7808     // .. L2_SEL = 0
7809     // .. ==> 0XF80007C8[4:3] = 0x00000000U
7810     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7811     // .. L3_SEL = 2
7812     // .. ==> 0XF80007C8[7:5] = 0x00000002U
7813     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000040U
7814     // .. Speed = 0
7815     // .. ==> 0XF80007C8[8:8] = 0x00000000U
7816     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7817     // .. IO_Type = 1
7818     // .. ==> 0XF80007C8[11:9] = 0x00000001U
7819     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7820     // .. PULLUP = 1
7821     // .. ==> 0XF80007C8[12:12] = 0x00000001U
7822     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
7823     // .. DisableRcvr = 0
7824     // .. ==> 0XF80007C8[13:13] = 0x00000000U
7825     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7826     // ..
7827     EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00001240U),
7828     // .. TRI_ENABLE = 0
7829     // .. ==> 0XF80007CC[0:0] = 0x00000000U
7830     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7831     // .. L0_SEL = 0
7832     // .. ==> 0XF80007CC[1:1] = 0x00000000U
7833     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7834     // .. L1_SEL = 0
7835     // .. ==> 0XF80007CC[2:2] = 0x00000000U
7836     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7837     // .. L2_SEL = 0
7838     // .. ==> 0XF80007CC[4:3] = 0x00000000U
7839     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7840     // .. L3_SEL = 2
7841     // .. ==> 0XF80007CC[7:5] = 0x00000002U
7842     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000040U
7843     // .. Speed = 0
7844     // .. ==> 0XF80007CC[8:8] = 0x00000000U
7845     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7846     // .. IO_Type = 1
7847     // .. ==> 0XF80007CC[11:9] = 0x00000001U
7848     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7849     // .. PULLUP = 1
7850     // .. ==> 0XF80007CC[12:12] = 0x00000001U
7851     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
7852     // .. DisableRcvr = 0
7853     // .. ==> 0XF80007CC[13:13] = 0x00000000U
7854     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7855     // ..
7856     EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00001240U),
7857     // .. TRI_ENABLE = 0
7858     // .. ==> 0XF80007D0[0:0] = 0x00000000U
7859     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7860     // .. L0_SEL = 0
7861     // .. ==> 0XF80007D0[1:1] = 0x00000000U
7862     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7863     // .. L1_SEL = 0
7864     // .. ==> 0XF80007D0[2:2] = 0x00000000U
7865     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7866     // .. L2_SEL = 0
7867     // .. ==> 0XF80007D0[4:3] = 0x00000000U
7868     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7869     // .. L3_SEL = 4
7870     // .. ==> 0XF80007D0[7:5] = 0x00000004U
7871     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7872     // .. Speed = 0
7873     // .. ==> 0XF80007D0[8:8] = 0x00000000U
7874     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7875     // .. IO_Type = 1
7876     // .. ==> 0XF80007D0[11:9] = 0x00000001U
7877     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7878     // .. PULLUP = 0
7879     // .. ==> 0XF80007D0[12:12] = 0x00000000U
7880     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7881     // .. DisableRcvr = 0
7882     // .. ==> 0XF80007D0[13:13] = 0x00000000U
7883     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7884     // ..
7885     EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U),
7886     // .. TRI_ENABLE = 0
7887     // .. ==> 0XF80007D4[0:0] = 0x00000000U
7888     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
7889     // .. L0_SEL = 0
7890     // .. ==> 0XF80007D4[1:1] = 0x00000000U
7891     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
7892     // .. L1_SEL = 0
7893     // .. ==> 0XF80007D4[2:2] = 0x00000000U
7894     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
7895     // .. L2_SEL = 0
7896     // .. ==> 0XF80007D4[4:3] = 0x00000000U
7897     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
7898     // .. L3_SEL = 4
7899     // .. ==> 0XF80007D4[7:5] = 0x00000004U
7900     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
7901     // .. Speed = 0
7902     // .. ==> 0XF80007D4[8:8] = 0x00000000U
7903     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
7904     // .. IO_Type = 1
7905     // .. ==> 0XF80007D4[11:9] = 0x00000001U
7906     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
7907     // .. PULLUP = 0
7908     // .. ==> 0XF80007D4[12:12] = 0x00000000U
7909     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
7910     // .. DisableRcvr = 0
7911     // .. ==> 0XF80007D4[13:13] = 0x00000000U
7912     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
7913     // ..
7914     EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U),
7915     // .. SDIO0_WP_SEL = 15
7916     // .. ==> 0XF8000830[5:0] = 0x0000000FU
7917     // ..     ==> MASK : 0x0000003FU    VAL : 0x0000000FU
7918     // .. SDIO0_CD_SEL = 0
7919     // .. ==> 0XF8000830[21:16] = 0x00000000U
7920     // ..     ==> MASK : 0x003F0000U    VAL : 0x00000000U
7921     // ..
7922     EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x0000000FU),
7923     // .. FINISH: MIO PROGRAMMING
7924     // .. START: LOCK IT BACK
7925     // .. LOCK_KEY = 0X767B
7926     // .. ==> 0XF8000004[15:0] = 0x0000767BU
7927     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
7928     // ..
7929     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
7930     // .. FINISH: LOCK IT BACK
7931     // FINISH: top
7932     //
7933     EMIT_EXIT(),
7934
7935     //
7936 };
7937
7938 unsigned long ps7_peripherals_init_data_2_0[] = {
7939     // START: top
7940     // .. START: SLCR SETTINGS
7941     // .. UNLOCK_KEY = 0XDF0D
7942     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
7943     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
7944     // ..
7945     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
7946     // .. FINISH: SLCR SETTINGS
7947     // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
7948     // .. IBUF_DISABLE_MODE = 0x1
7949     // .. ==> 0XF8000B48[7:7] = 0x00000001U
7950     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
7951     // .. TERM_DISABLE_MODE = 0x1
7952     // .. ==> 0XF8000B48[8:8] = 0x00000001U
7953     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
7954     // ..
7955     EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U),
7956     // .. IBUF_DISABLE_MODE = 0x1
7957     // .. ==> 0XF8000B4C[7:7] = 0x00000001U
7958     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
7959     // .. TERM_DISABLE_MODE = 0x1
7960     // .. ==> 0XF8000B4C[8:8] = 0x00000001U
7961     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
7962     // ..
7963     EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U),
7964     // .. IBUF_DISABLE_MODE = 0x1
7965     // .. ==> 0XF8000B50[7:7] = 0x00000001U
7966     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
7967     // .. TERM_DISABLE_MODE = 0x1
7968     // .. ==> 0XF8000B50[8:8] = 0x00000001U
7969     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
7970     // ..
7971     EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U),
7972     // .. IBUF_DISABLE_MODE = 0x1
7973     // .. ==> 0XF8000B54[7:7] = 0x00000001U
7974     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
7975     // .. TERM_DISABLE_MODE = 0x1
7976     // .. ==> 0XF8000B54[8:8] = 0x00000001U
7977     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
7978     // ..
7979     EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U),
7980     // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
7981     // .. START: LOCK IT BACK
7982     // .. LOCK_KEY = 0X767B
7983     // .. ==> 0XF8000004[15:0] = 0x0000767BU
7984     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
7985     // ..
7986     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
7987     // .. FINISH: LOCK IT BACK
7988     // .. START: SRAM/NOR SET OPMODE
7989     // .. FINISH: SRAM/NOR SET OPMODE
7990     // .. START: TRACE CURRENT PORT SIZE
7991     // .. FINISH: TRACE CURRENT PORT SIZE
7992     // .. START: UART REGISTERS
7993     // .. BDIV = 0x6
7994     // .. ==> 0XE0001034[7:0] = 0x00000006U
7995     // ..     ==> MASK : 0x000000FFU    VAL : 0x00000006U
7996     // ..
7997     EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U),
7998     // .. CD = 0x3e
7999     // .. ==> 0XE0001018[15:0] = 0x0000003EU
8000     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000003EU
8001     // ..
8002     EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU),
8003     // .. STPBRK = 0x0
8004     // .. ==> 0XE0001000[8:8] = 0x00000000U
8005     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
8006     // .. STTBRK = 0x0
8007     // .. ==> 0XE0001000[7:7] = 0x00000000U
8008     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
8009     // .. RSTTO = 0x0
8010     // .. ==> 0XE0001000[6:6] = 0x00000000U
8011     // ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
8012     // .. TXDIS = 0x0
8013     // .. ==> 0XE0001000[5:5] = 0x00000000U
8014     // ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
8015     // .. TXEN = 0x1
8016     // .. ==> 0XE0001000[4:4] = 0x00000001U
8017     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
8018     // .. RXDIS = 0x0
8019     // .. ==> 0XE0001000[3:3] = 0x00000000U
8020     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
8021     // .. RXEN = 0x1
8022     // .. ==> 0XE0001000[2:2] = 0x00000001U
8023     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
8024     // .. TXRES = 0x1
8025     // .. ==> 0XE0001000[1:1] = 0x00000001U
8026     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
8027     // .. RXRES = 0x1
8028     // .. ==> 0XE0001000[0:0] = 0x00000001U
8029     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8030     // ..
8031     EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U),
8032     // .. IRMODE = 0x0
8033     // .. ==> 0XE0001004[11:11] = 0x00000000U
8034     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
8035     // .. UCLKEN = 0x0
8036     // .. ==> 0XE0001004[10:10] = 0x00000000U
8037     // ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
8038     // .. CHMODE = 0x0
8039     // .. ==> 0XE0001004[9:8] = 0x00000000U
8040     // ..     ==> MASK : 0x00000300U    VAL : 0x00000000U
8041     // .. NBSTOP = 0x0
8042     // .. ==> 0XE0001004[7:6] = 0x00000000U
8043     // ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
8044     // .. PAR = 0x4
8045     // .. ==> 0XE0001004[5:3] = 0x00000004U
8046     // ..     ==> MASK : 0x00000038U    VAL : 0x00000020U
8047     // .. CHRL = 0x0
8048     // .. ==> 0XE0001004[2:1] = 0x00000000U
8049     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
8050     // .. CLKS = 0x0
8051     // .. ==> 0XE0001004[0:0] = 0x00000000U
8052     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8053     // ..
8054     EMIT_MASKWRITE(0XE0001004, 0x00000FFFU ,0x00000020U),
8055     // .. FINISH: UART REGISTERS
8056     // .. START: QSPI REGISTERS
8057     // .. Holdb_dr = 1
8058     // .. ==> 0XE000D000[19:19] = 0x00000001U
8059     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
8060     // ..
8061     EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U),
8062     // .. FINISH: QSPI REGISTERS
8063     // .. START: PL POWER ON RESET REGISTERS
8064     // .. PCFG_POR_CNT_4K = 0
8065     // .. ==> 0XF8007000[29:29] = 0x00000000U
8066     // ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
8067     // ..
8068     EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U),
8069     // .. FINISH: PL POWER ON RESET REGISTERS
8070     // .. START: SMC TIMING CALCULATION REGISTER UPDATE
8071     // .. .. START: NAND SET CYCLE
8072     // .. .. FINISH: NAND SET CYCLE
8073     // .. .. START: OPMODE
8074     // .. .. FINISH: OPMODE
8075     // .. .. START: DIRECT COMMAND
8076     // .. .. FINISH: DIRECT COMMAND
8077     // .. .. START: SRAM/NOR CS0 SET CYCLE
8078     // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
8079     // .. .. START: DIRECT COMMAND
8080     // .. .. FINISH: DIRECT COMMAND
8081     // .. .. START: NOR CS0 BASE ADDRESS
8082     // .. .. FINISH: NOR CS0 BASE ADDRESS
8083     // .. .. START: SRAM/NOR CS1 SET CYCLE
8084     // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
8085     // .. .. START: DIRECT COMMAND
8086     // .. .. FINISH: DIRECT COMMAND
8087     // .. .. START: NOR CS1 BASE ADDRESS
8088     // .. .. FINISH: NOR CS1 BASE ADDRESS
8089     // .. .. START: USB RESET
8090     // .. .. .. START: DIR MODE BANK 0
8091     // .. .. .. DIRECTION_0 = 0x2880
8092     // .. .. .. ==> 0XE000A204[31:0] = 0x00002880U
8093     // .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00002880U
8094     // .. .. ..
8095     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00002880U),
8096     // .. .. .. FINISH: DIR MODE BANK 0
8097     // .. .. .. START: DIR MODE BANK 1
8098     // .. .. .. FINISH: DIR MODE BANK 1
8099     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8100     // .. .. .. MASK_0_LSW = 0xff7f
8101     // .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
8102     // .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
8103     // .. .. .. DATA_0_LSW = 0x80
8104     // .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
8105     // .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
8106     // .. .. ..
8107     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
8108     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8109     // .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8110     // .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8111     // .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8112     // .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8113     // .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8114     // .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8115     // .. .. .. START: OUTPUT ENABLE BANK 0
8116     // .. .. .. OP_ENABLE_0 = 0x2880
8117     // .. .. .. ==> 0XE000A208[31:0] = 0x00002880U
8118     // .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00002880U
8119     // .. .. ..
8120     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00002880U),
8121     // .. .. .. FINISH: OUTPUT ENABLE BANK 0
8122     // .. .. .. START: OUTPUT ENABLE BANK 1
8123     // .. .. .. FINISH: OUTPUT ENABLE BANK 1
8124     // .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8125     // .. .. .. MASK_0_LSW = 0xff7f
8126     // .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
8127     // .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
8128     // .. .. .. DATA_0_LSW = 0x0
8129     // .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
8130     // .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
8131     // .. .. ..
8132     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U),
8133     // .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8134     // .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8135     // .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8136     // .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8137     // .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8138     // .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8139     // .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8140     // .. .. .. START: ADD 1 MS DELAY
8141     // .. .. ..
8142     EMIT_MASKDELAY(0XF8F00200, 1),
8143     // .. .. .. FINISH: ADD 1 MS DELAY
8144     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8145     // .. .. .. MASK_0_LSW = 0xff7f
8146     // .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
8147     // .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
8148     // .. .. .. DATA_0_LSW = 0x80
8149     // .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
8150     // .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
8151     // .. .. ..
8152     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
8153     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8154     // .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8155     // .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8156     // .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8157     // .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8158     // .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8159     // .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8160     // .. .. FINISH: USB RESET
8161     // .. .. START: ENET RESET
8162     // .. .. .. START: DIR MODE BANK 0
8163     // .. .. .. DIRECTION_0 = 0x2880
8164     // .. .. .. ==> 0XE000A204[31:0] = 0x00002880U
8165     // .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00002880U
8166     // .. .. ..
8167     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00002880U),
8168     // .. .. .. FINISH: DIR MODE BANK 0
8169     // .. .. .. START: DIR MODE BANK 1
8170     // .. .. .. FINISH: DIR MODE BANK 1
8171     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8172     // .. .. .. MASK_0_LSW = 0xf7ff
8173     // .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
8174     // .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xF7FF0000U
8175     // .. .. .. DATA_0_LSW = 0x800
8176     // .. .. .. ==> 0XE000A000[15:0] = 0x00000800U
8177     // .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000800U
8178     // .. .. ..
8179     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0800U),
8180     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8181     // .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8182     // .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8183     // .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8184     // .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8185     // .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8186     // .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8187     // .. .. .. START: OUTPUT ENABLE BANK 0
8188     // .. .. .. OP_ENABLE_0 = 0x2880
8189     // .. .. .. ==> 0XE000A208[31:0] = 0x00002880U
8190     // .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00002880U
8191     // .. .. ..
8192     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00002880U),
8193     // .. .. .. FINISH: OUTPUT ENABLE BANK 0
8194     // .. .. .. START: OUTPUT ENABLE BANK 1
8195     // .. .. .. FINISH: OUTPUT ENABLE BANK 1
8196     // .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8197     // .. .. .. MASK_0_LSW = 0xf7ff
8198     // .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
8199     // .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xF7FF0000U
8200     // .. .. .. DATA_0_LSW = 0x0
8201     // .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
8202     // .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
8203     // .. .. ..
8204     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0000U),
8205     // .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8206     // .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8207     // .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8208     // .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8209     // .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8210     // .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8211     // .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8212     // .. .. .. START: ADD 1 MS DELAY
8213     // .. .. ..
8214     EMIT_MASKDELAY(0XF8F00200, 1),
8215     // .. .. .. FINISH: ADD 1 MS DELAY
8216     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8217     // .. .. .. MASK_0_LSW = 0xf7ff
8218     // .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
8219     // .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xF7FF0000U
8220     // .. .. .. DATA_0_LSW = 0x800
8221     // .. .. .. ==> 0XE000A000[15:0] = 0x00000800U
8222     // .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000800U
8223     // .. .. ..
8224     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0800U),
8225     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8226     // .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8227     // .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8228     // .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8229     // .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8230     // .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8231     // .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8232     // .. .. FINISH: ENET RESET
8233     // .. .. START: I2C RESET
8234     // .. .. .. START: DIR MODE GPIO BANK0
8235     // .. .. .. DIRECTION_0 = 0x2880
8236     // .. .. .. ==> 0XE000A204[31:0] = 0x00002880U
8237     // .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00002880U
8238     // .. .. ..
8239     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00002880U),
8240     // .. .. .. FINISH: DIR MODE GPIO BANK0
8241     // .. .. .. START: DIR MODE GPIO BANK1
8242     // .. .. .. FINISH: DIR MODE GPIO BANK1
8243     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8244     // .. .. .. MASK_0_LSW = 0xdfff
8245     // .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
8246     // .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xDFFF0000U
8247     // .. .. .. DATA_0_LSW = 0x2000
8248     // .. .. .. ==> 0XE000A000[15:0] = 0x00002000U
8249     // .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00002000U
8250     // .. .. ..
8251     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF2000U),
8252     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8253     // .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8254     // .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8255     // .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8256     // .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8257     // .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8258     // .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8259     // .. .. .. START: OUTPUT ENABLE
8260     // .. .. .. OP_ENABLE_0 = 0x2880
8261     // .. .. .. ==> 0XE000A208[31:0] = 0x00002880U
8262     // .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00002880U
8263     // .. .. ..
8264     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00002880U),
8265     // .. .. .. FINISH: OUTPUT ENABLE
8266     // .. .. .. START: OUTPUT ENABLE
8267     // .. .. .. FINISH: OUTPUT ENABLE
8268     // .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8269     // .. .. .. MASK_0_LSW = 0xdfff
8270     // .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
8271     // .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xDFFF0000U
8272     // .. .. .. DATA_0_LSW = 0x0
8273     // .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
8274     // .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
8275     // .. .. ..
8276     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF0000U),
8277     // .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8278     // .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8279     // .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8280     // .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8281     // .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8282     // .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8283     // .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8284     // .. .. .. START: ADD 1 MS DELAY
8285     // .. .. ..
8286     EMIT_MASKDELAY(0XF8F00200, 1),
8287     // .. .. .. FINISH: ADD 1 MS DELAY
8288     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8289     // .. .. .. MASK_0_LSW = 0xdfff
8290     // .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
8291     // .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xDFFF0000U
8292     // .. .. .. DATA_0_LSW = 0x2000
8293     // .. .. .. ==> 0XE000A000[15:0] = 0x00002000U
8294     // .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00002000U
8295     // .. .. ..
8296     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF2000U),
8297     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8298     // .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8299     // .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8300     // .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8301     // .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8302     // .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8303     // .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8304     // .. .. FINISH: I2C RESET
8305     // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
8306     // FINISH: top
8307     //
8308     EMIT_EXIT(),
8309
8310     //
8311 };
8312
8313 unsigned long ps7_post_config_2_0[] = {
8314     // START: top
8315     // .. START: SLCR SETTINGS
8316     // .. UNLOCK_KEY = 0XDF0D
8317     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
8318     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
8319     // ..
8320     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
8321     // .. FINISH: SLCR SETTINGS
8322     // .. START: ENABLING LEVEL SHIFTER
8323     // .. USER_INP_ICT_EN_0 = 3
8324     // .. ==> 0XF8000900[1:0] = 0x00000003U
8325     // ..     ==> MASK : 0x00000003U    VAL : 0x00000003U
8326     // .. USER_INP_ICT_EN_1 = 3
8327     // .. ==> 0XF8000900[3:2] = 0x00000003U
8328     // ..     ==> MASK : 0x0000000CU    VAL : 0x0000000CU
8329     // ..
8330     EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
8331     // .. FINISH: ENABLING LEVEL SHIFTER
8332     // .. START: FPGA RESETS TO 0
8333     // .. reserved_3 = 0
8334     // .. ==> 0XF8000240[31:25] = 0x00000000U
8335     // ..     ==> MASK : 0xFE000000U    VAL : 0x00000000U
8336     // .. FPGA_ACP_RST = 0
8337     // .. ==> 0XF8000240[24:24] = 0x00000000U
8338     // ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
8339     // .. FPGA_AXDS3_RST = 0
8340     // .. ==> 0XF8000240[23:23] = 0x00000000U
8341     // ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
8342     // .. FPGA_AXDS2_RST = 0
8343     // .. ==> 0XF8000240[22:22] = 0x00000000U
8344     // ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
8345     // .. FPGA_AXDS1_RST = 0
8346     // .. ==> 0XF8000240[21:21] = 0x00000000U
8347     // ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
8348     // .. FPGA_AXDS0_RST = 0
8349     // .. ==> 0XF8000240[20:20] = 0x00000000U
8350     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
8351     // .. reserved_2 = 0
8352     // .. ==> 0XF8000240[19:18] = 0x00000000U
8353     // ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
8354     // .. FSSW1_FPGA_RST = 0
8355     // .. ==> 0XF8000240[17:17] = 0x00000000U
8356     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
8357     // .. FSSW0_FPGA_RST = 0
8358     // .. ==> 0XF8000240[16:16] = 0x00000000U
8359     // ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
8360     // .. reserved_1 = 0
8361     // .. ==> 0XF8000240[15:14] = 0x00000000U
8362     // ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U
8363     // .. FPGA_FMSW1_RST = 0
8364     // .. ==> 0XF8000240[13:13] = 0x00000000U
8365     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
8366     // .. FPGA_FMSW0_RST = 0
8367     // .. ==> 0XF8000240[12:12] = 0x00000000U
8368     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
8369     // .. FPGA_DMA3_RST = 0
8370     // .. ==> 0XF8000240[11:11] = 0x00000000U
8371     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
8372     // .. FPGA_DMA2_RST = 0
8373     // .. ==> 0XF8000240[10:10] = 0x00000000U
8374     // ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
8375     // .. FPGA_DMA1_RST = 0
8376     // .. ==> 0XF8000240[9:9] = 0x00000000U
8377     // ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
8378     // .. FPGA_DMA0_RST = 0
8379     // .. ==> 0XF8000240[8:8] = 0x00000000U
8380     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
8381     // .. reserved = 0
8382     // .. ==> 0XF8000240[7:4] = 0x00000000U
8383     // ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
8384     // .. FPGA3_OUT_RST = 0
8385     // .. ==> 0XF8000240[3:3] = 0x00000000U
8386     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
8387     // .. FPGA2_OUT_RST = 0
8388     // .. ==> 0XF8000240[2:2] = 0x00000000U
8389     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
8390     // .. FPGA1_OUT_RST = 0
8391     // .. ==> 0XF8000240[1:1] = 0x00000000U
8392     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
8393     // .. FPGA0_OUT_RST = 0
8394     // .. ==> 0XF8000240[0:0] = 0x00000000U
8395     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8396     // ..
8397     EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U),
8398     // .. FINISH: FPGA RESETS TO 0
8399     // .. START: AFI REGISTERS
8400     // .. .. START: AFI0 REGISTERS
8401     // .. .. FINISH: AFI0 REGISTERS
8402     // .. .. START: AFI1 REGISTERS
8403     // .. .. FINISH: AFI1 REGISTERS
8404     // .. .. START: AFI2 REGISTERS
8405     // .. .. FINISH: AFI2 REGISTERS
8406     // .. .. START: AFI3 REGISTERS
8407     // .. .. FINISH: AFI3 REGISTERS
8408     // .. FINISH: AFI REGISTERS
8409     // .. START: LOCK IT BACK
8410     // .. LOCK_KEY = 0X767B
8411     // .. ==> 0XF8000004[15:0] = 0x0000767BU
8412     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
8413     // ..
8414     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
8415     // .. FINISH: LOCK IT BACK
8416     // FINISH: top
8417     //
8418     EMIT_EXIT(),
8419
8420     //
8421 };
8422
8423 unsigned long ps7_debug_2_0[] = {
8424     // START: top
8425     // .. START: CROSS TRIGGER CONFIGURATIONS
8426     // .. .. START: UNLOCKING CTI REGISTERS
8427     // .. .. KEY = 0XC5ACCE55
8428     // .. .. ==> 0XF8898FB0[31:0] = 0xC5ACCE55U
8429     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
8430     // .. ..
8431     EMIT_MASKWRITE(0XF8898FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
8432     // .. .. KEY = 0XC5ACCE55
8433     // .. .. ==> 0XF8899FB0[31:0] = 0xC5ACCE55U
8434     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
8435     // .. ..
8436     EMIT_MASKWRITE(0XF8899FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
8437     // .. .. KEY = 0XC5ACCE55
8438     // .. .. ==> 0XF8809FB0[31:0] = 0xC5ACCE55U
8439     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
8440     // .. ..
8441     EMIT_MASKWRITE(0XF8809FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
8442     // .. .. FINISH: UNLOCKING CTI REGISTERS
8443     // .. .. START: ENABLING CTI MODULES AND CHANNELS
8444     // .. .. FINISH: ENABLING CTI MODULES AND CHANNELS
8445     // .. .. START: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
8446     // .. .. FINISH: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
8447     // .. FINISH: CROSS TRIGGER CONFIGURATIONS
8448     // FINISH: top
8449     //
8450     EMIT_EXIT(),
8451
8452     //
8453 };
8454
8455 unsigned long ps7_pll_init_data_1_0[] = {
8456     // START: top
8457     // .. START: SLCR SETTINGS
8458     // .. UNLOCK_KEY = 0XDF0D
8459     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
8460     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
8461     // ..
8462     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
8463     // .. FINISH: SLCR SETTINGS
8464     // .. START: PLL SLCR REGISTERS
8465     // .. .. START: ARM PLL INIT
8466     // .. .. PLL_RES = 0x2
8467     // .. .. ==> 0XF8000110[7:4] = 0x00000002U
8468     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
8469     // .. .. PLL_CP = 0x2
8470     // .. .. ==> 0XF8000110[11:8] = 0x00000002U
8471     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
8472     // .. .. LOCK_CNT = 0xfa
8473     // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
8474     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x000FA000U
8475     // .. ..
8476     EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U),
8477     // .. .. .. START: UPDATE FB_DIV
8478     // .. .. .. PLL_FDIV = 0x28
8479     // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
8480     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00028000U
8481     // .. .. ..
8482     EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U),
8483     // .. .. .. FINISH: UPDATE FB_DIV
8484     // .. .. .. START: BY PASS PLL
8485     // .. .. .. PLL_BYPASS_FORCE = 1
8486     // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
8487     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
8488     // .. .. ..
8489     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U),
8490     // .. .. .. FINISH: BY PASS PLL
8491     // .. .. .. START: ASSERT RESET
8492     // .. .. .. PLL_RESET = 1
8493     // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
8494     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8495     // .. .. ..
8496     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U),
8497     // .. .. .. FINISH: ASSERT RESET
8498     // .. .. .. START: DEASSERT RESET
8499     // .. .. .. PLL_RESET = 0
8500     // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
8501     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8502     // .. .. ..
8503     EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U),
8504     // .. .. .. FINISH: DEASSERT RESET
8505     // .. .. .. START: CHECK PLL STATUS
8506     // .. .. .. ARM_PLL_LOCK = 1
8507     // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
8508     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8509     // .. .. ..
8510     EMIT_MASKPOLL(0XF800010C, 0x00000001U),
8511     // .. .. .. FINISH: CHECK PLL STATUS
8512     // .. .. .. START: REMOVE PLL BY PASS
8513     // .. .. .. PLL_BYPASS_FORCE = 0
8514     // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
8515     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
8516     // .. .. ..
8517     EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U),
8518     // .. .. .. FINISH: REMOVE PLL BY PASS
8519     // .. .. .. SRCSEL = 0x0
8520     // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
8521     // .. .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8522     // .. .. .. DIVISOR = 0x2
8523     // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
8524     // .. .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000200U
8525     // .. .. .. CPU_6OR4XCLKACT = 0x1
8526     // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
8527     // .. .. ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
8528     // .. .. .. CPU_3OR2XCLKACT = 0x1
8529     // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
8530     // .. .. ..     ==> MASK : 0x02000000U    VAL : 0x02000000U
8531     // .. .. .. CPU_2XCLKACT = 0x1
8532     // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
8533     // .. .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
8534     // .. .. .. CPU_1XCLKACT = 0x1
8535     // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
8536     // .. .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
8537     // .. .. .. CPU_PERI_CLKACT = 0x1
8538     // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
8539     // .. .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
8540     // .. .. ..
8541     EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U),
8542     // .. .. FINISH: ARM PLL INIT
8543     // .. .. START: DDR PLL INIT
8544     // .. .. PLL_RES = 0x2
8545     // .. .. ==> 0XF8000114[7:4] = 0x00000002U
8546     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U
8547     // .. .. PLL_CP = 0x2
8548     // .. .. ==> 0XF8000114[11:8] = 0x00000002U
8549     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
8550     // .. .. LOCK_CNT = 0x12c
8551     // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
8552     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x0012C000U
8553     // .. ..
8554     EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U),
8555     // .. .. .. START: UPDATE FB_DIV
8556     // .. .. .. PLL_FDIV = 0x20
8557     // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
8558     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00020000U
8559     // .. .. ..
8560     EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U),
8561     // .. .. .. FINISH: UPDATE FB_DIV
8562     // .. .. .. START: BY PASS PLL
8563     // .. .. .. PLL_BYPASS_FORCE = 1
8564     // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
8565     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
8566     // .. .. ..
8567     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U),
8568     // .. .. .. FINISH: BY PASS PLL
8569     // .. .. .. START: ASSERT RESET
8570     // .. .. .. PLL_RESET = 1
8571     // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
8572     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8573     // .. .. ..
8574     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U),
8575     // .. .. .. FINISH: ASSERT RESET
8576     // .. .. .. START: DEASSERT RESET
8577     // .. .. .. PLL_RESET = 0
8578     // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
8579     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8580     // .. .. ..
8581     EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U),
8582     // .. .. .. FINISH: DEASSERT RESET
8583     // .. .. .. START: CHECK PLL STATUS
8584     // .. .. .. DDR_PLL_LOCK = 1
8585     // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
8586     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
8587     // .. .. ..
8588     EMIT_MASKPOLL(0XF800010C, 0x00000002U),
8589     // .. .. .. FINISH: CHECK PLL STATUS
8590     // .. .. .. START: REMOVE PLL BY PASS
8591     // .. .. .. PLL_BYPASS_FORCE = 0
8592     // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
8593     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
8594     // .. .. ..
8595     EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U),
8596     // .. .. .. FINISH: REMOVE PLL BY PASS
8597     // .. .. .. DDR_3XCLKACT = 0x1
8598     // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
8599     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8600     // .. .. .. DDR_2XCLKACT = 0x1
8601     // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
8602     // .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
8603     // .. .. .. DDR_3XCLK_DIVISOR = 0x2
8604     // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
8605     // .. .. ..     ==> MASK : 0x03F00000U    VAL : 0x00200000U
8606     // .. .. .. DDR_2XCLK_DIVISOR = 0x3
8607     // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
8608     // .. .. ..     ==> MASK : 0xFC000000U    VAL : 0x0C000000U
8609     // .. .. ..
8610     EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U),
8611     // .. .. FINISH: DDR PLL INIT
8612     // .. .. START: IO PLL INIT
8613     // .. .. PLL_RES = 0xc
8614     // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
8615     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U
8616     // .. .. PLL_CP = 0x2
8617     // .. .. ==> 0XF8000118[11:8] = 0x00000002U
8618     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
8619     // .. .. LOCK_CNT = 0x145
8620     // .. .. ==> 0XF8000118[21:12] = 0x00000145U
8621     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00145000U
8622     // .. ..
8623     EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U),
8624     // .. .. .. START: UPDATE FB_DIV
8625     // .. .. .. PLL_FDIV = 0x1e
8626     // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
8627     // .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x0001E000U
8628     // .. .. ..
8629     EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U),
8630     // .. .. .. FINISH: UPDATE FB_DIV
8631     // .. .. .. START: BY PASS PLL
8632     // .. .. .. PLL_BYPASS_FORCE = 1
8633     // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
8634     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
8635     // .. .. ..
8636     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U),
8637     // .. .. .. FINISH: BY PASS PLL
8638     // .. .. .. START: ASSERT RESET
8639     // .. .. .. PLL_RESET = 1
8640     // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
8641     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8642     // .. .. ..
8643     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U),
8644     // .. .. .. FINISH: ASSERT RESET
8645     // .. .. .. START: DEASSERT RESET
8646     // .. .. .. PLL_RESET = 0
8647     // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
8648     // .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8649     // .. .. ..
8650     EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U),
8651     // .. .. .. FINISH: DEASSERT RESET
8652     // .. .. .. START: CHECK PLL STATUS
8653     // .. .. .. IO_PLL_LOCK = 1
8654     // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
8655     // .. .. ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
8656     // .. .. ..
8657     EMIT_MASKPOLL(0XF800010C, 0x00000004U),
8658     // .. .. .. FINISH: CHECK PLL STATUS
8659     // .. .. .. START: REMOVE PLL BY PASS
8660     // .. .. .. PLL_BYPASS_FORCE = 0
8661     // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
8662     // .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
8663     // .. .. ..
8664     EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U),
8665     // .. .. .. FINISH: REMOVE PLL BY PASS
8666     // .. .. FINISH: IO PLL INIT
8667     // .. FINISH: PLL SLCR REGISTERS
8668     // .. START: LOCK IT BACK
8669     // .. LOCK_KEY = 0X767B
8670     // .. ==> 0XF8000004[15:0] = 0x0000767BU
8671     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
8672     // ..
8673     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
8674     // .. FINISH: LOCK IT BACK
8675     // FINISH: top
8676     //
8677     EMIT_EXIT(),
8678
8679     //
8680 };
8681
8682 unsigned long ps7_clock_init_data_1_0[] = {
8683     // START: top
8684     // .. START: SLCR SETTINGS
8685     // .. UNLOCK_KEY = 0XDF0D
8686     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
8687     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
8688     // ..
8689     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
8690     // .. FINISH: SLCR SETTINGS
8691     // .. START: CLOCK CONTROL SLCR REGISTERS
8692     // .. CLKACT = 0x1
8693     // .. ==> 0XF8000128[0:0] = 0x00000001U
8694     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8695     // .. DIVISOR0 = 0x23
8696     // .. ==> 0XF8000128[13:8] = 0x00000023U
8697     // ..     ==> MASK : 0x00003F00U    VAL : 0x00002300U
8698     // .. DIVISOR1 = 0x3
8699     // .. ==> 0XF8000128[25:20] = 0x00000003U
8700     // ..     ==> MASK : 0x03F00000U    VAL : 0x00300000U
8701     // ..
8702     EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00302301U),
8703     // .. CLKACT = 0x1
8704     // .. ==> 0XF8000138[0:0] = 0x00000001U
8705     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8706     // .. SRCSEL = 0x0
8707     // .. ==> 0XF8000138[4:4] = 0x00000000U
8708     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
8709     // ..
8710     EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U),
8711     // .. CLKACT = 0x1
8712     // .. ==> 0XF8000140[0:0] = 0x00000001U
8713     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8714     // .. SRCSEL = 0x0
8715     // .. ==> 0XF8000140[6:4] = 0x00000000U
8716     // ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
8717     // .. DIVISOR = 0x8
8718     // .. ==> 0XF8000140[13:8] = 0x00000008U
8719     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000800U
8720     // .. DIVISOR1 = 0x5
8721     // .. ==> 0XF8000140[25:20] = 0x00000005U
8722     // ..     ==> MASK : 0x03F00000U    VAL : 0x00500000U
8723     // ..
8724     EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00500801U),
8725     // .. CLKACT = 0x1
8726     // .. ==> 0XF800014C[0:0] = 0x00000001U
8727     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8728     // .. SRCSEL = 0x0
8729     // .. ==> 0XF800014C[5:4] = 0x00000000U
8730     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8731     // .. DIVISOR = 0x5
8732     // .. ==> 0XF800014C[13:8] = 0x00000005U
8733     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
8734     // ..
8735     EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U),
8736     // .. CLKACT0 = 0x1
8737     // .. ==> 0XF8000150[0:0] = 0x00000001U
8738     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8739     // .. CLKACT1 = 0x0
8740     // .. ==> 0XF8000150[1:1] = 0x00000000U
8741     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
8742     // .. SRCSEL = 0x0
8743     // .. ==> 0XF8000150[5:4] = 0x00000000U
8744     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8745     // .. DIVISOR = 0x14
8746     // .. ==> 0XF8000150[13:8] = 0x00000014U
8747     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
8748     // ..
8749     EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U),
8750     // .. CLKACT0 = 0x0
8751     // .. ==> 0XF8000154[0:0] = 0x00000000U
8752     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8753     // .. CLKACT1 = 0x1
8754     // .. ==> 0XF8000154[1:1] = 0x00000001U
8755     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
8756     // .. SRCSEL = 0x0
8757     // .. ==> 0XF8000154[5:4] = 0x00000000U
8758     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8759     // .. DIVISOR = 0x14
8760     // .. ==> 0XF8000154[13:8] = 0x00000014U
8761     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
8762     // ..
8763     EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
8764     // .. CLKACT0 = 0x1
8765     // .. ==> 0XF800015C[0:0] = 0x00000001U
8766     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8767     // .. CLKACT1 = 0x0
8768     // .. ==> 0XF800015C[1:1] = 0x00000000U
8769     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
8770     // .. SRCSEL = 0x0
8771     // .. ==> 0XF800015C[5:4] = 0x00000000U
8772     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8773     // .. DIVISOR0 = 0xe
8774     // .. ==> 0XF800015C[13:8] = 0x0000000EU
8775     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000E00U
8776     // .. DIVISOR1 = 0x3
8777     // .. ==> 0XF800015C[25:20] = 0x00000003U
8778     // ..     ==> MASK : 0x03F00000U    VAL : 0x00300000U
8779     // ..
8780     EMIT_MASKWRITE(0XF800015C, 0x03F03F33U ,0x00300E01U),
8781     // .. CAN0_MUX = 0x0
8782     // .. ==> 0XF8000160[5:0] = 0x00000000U
8783     // ..     ==> MASK : 0x0000003FU    VAL : 0x00000000U
8784     // .. CAN0_REF_SEL = 0x0
8785     // .. ==> 0XF8000160[6:6] = 0x00000000U
8786     // ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
8787     // .. CAN1_MUX = 0x0
8788     // .. ==> 0XF8000160[21:16] = 0x00000000U
8789     // ..     ==> MASK : 0x003F0000U    VAL : 0x00000000U
8790     // .. CAN1_REF_SEL = 0x0
8791     // .. ==> 0XF8000160[22:22] = 0x00000000U
8792     // ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
8793     // ..
8794     EMIT_MASKWRITE(0XF8000160, 0x007F007FU ,0x00000000U),
8795     // .. CLKACT = 0x1
8796     // .. ==> 0XF8000168[0:0] = 0x00000001U
8797     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8798     // .. SRCSEL = 0x0
8799     // .. ==> 0XF8000168[5:4] = 0x00000000U
8800     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8801     // .. DIVISOR = 0x5
8802     // .. ==> 0XF8000168[13:8] = 0x00000005U
8803     // ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U
8804     // ..
8805     EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
8806     // .. SRCSEL = 0x0
8807     // .. ==> 0XF8000170[5:4] = 0x00000000U
8808     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8809     // .. DIVISOR0 = 0x14
8810     // .. ==> 0XF8000170[13:8] = 0x00000014U
8811     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
8812     // .. DIVISOR1 = 0x1
8813     // .. ==> 0XF8000170[25:20] = 0x00000001U
8814     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
8815     // ..
8816     EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00101400U),
8817     // .. SRCSEL = 0x0
8818     // .. ==> 0XF8000180[5:4] = 0x00000000U
8819     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8820     // .. DIVISOR0 = 0x14
8821     // .. ==> 0XF8000180[13:8] = 0x00000014U
8822     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
8823     // .. DIVISOR1 = 0x1
8824     // .. ==> 0XF8000180[25:20] = 0x00000001U
8825     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
8826     // ..
8827     EMIT_MASKWRITE(0XF8000180, 0x03F03F30U ,0x00101400U),
8828     // .. SRCSEL = 0x0
8829     // .. ==> 0XF8000190[5:4] = 0x00000000U
8830     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8831     // .. DIVISOR0 = 0x14
8832     // .. ==> 0XF8000190[13:8] = 0x00000014U
8833     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
8834     // .. DIVISOR1 = 0x1
8835     // .. ==> 0XF8000190[25:20] = 0x00000001U
8836     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
8837     // ..
8838     EMIT_MASKWRITE(0XF8000190, 0x03F03F30U ,0x00101400U),
8839     // .. SRCSEL = 0x0
8840     // .. ==> 0XF80001A0[5:4] = 0x00000000U
8841     // ..     ==> MASK : 0x00000030U    VAL : 0x00000000U
8842     // .. DIVISOR0 = 0x14
8843     // .. ==> 0XF80001A0[13:8] = 0x00000014U
8844     // ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U
8845     // .. DIVISOR1 = 0x1
8846     // .. ==> 0XF80001A0[25:20] = 0x00000001U
8847     // ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U
8848     // ..
8849     EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U ,0x00101400U),
8850     // .. CLK_621_TRUE = 0x1
8851     // .. ==> 0XF80001C4[0:0] = 0x00000001U
8852     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8853     // ..
8854     EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
8855     // .. DMA_CPU_2XCLKACT = 0x1
8856     // .. ==> 0XF800012C[0:0] = 0x00000001U
8857     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
8858     // .. USB0_CPU_1XCLKACT = 0x1
8859     // .. ==> 0XF800012C[2:2] = 0x00000001U
8860     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
8861     // .. USB1_CPU_1XCLKACT = 0x1
8862     // .. ==> 0XF800012C[3:3] = 0x00000001U
8863     // ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
8864     // .. GEM0_CPU_1XCLKACT = 0x1
8865     // .. ==> 0XF800012C[6:6] = 0x00000001U
8866     // ..     ==> MASK : 0x00000040U    VAL : 0x00000040U
8867     // .. GEM1_CPU_1XCLKACT = 0x0
8868     // .. ==> 0XF800012C[7:7] = 0x00000000U
8869     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
8870     // .. SDI0_CPU_1XCLKACT = 0x1
8871     // .. ==> 0XF800012C[10:10] = 0x00000001U
8872     // ..     ==> MASK : 0x00000400U    VAL : 0x00000400U
8873     // .. SDI1_CPU_1XCLKACT = 0x0
8874     // .. ==> 0XF800012C[11:11] = 0x00000000U
8875     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
8876     // .. SPI0_CPU_1XCLKACT = 0x0
8877     // .. ==> 0XF800012C[14:14] = 0x00000000U
8878     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
8879     // .. SPI1_CPU_1XCLKACT = 0x0
8880     // .. ==> 0XF800012C[15:15] = 0x00000000U
8881     // ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
8882     // .. CAN0_CPU_1XCLKACT = 0x1
8883     // .. ==> 0XF800012C[16:16] = 0x00000001U
8884     // ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
8885     // .. CAN1_CPU_1XCLKACT = 0x0
8886     // .. ==> 0XF800012C[17:17] = 0x00000000U
8887     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
8888     // .. I2C0_CPU_1XCLKACT = 0x1
8889     // .. ==> 0XF800012C[18:18] = 0x00000001U
8890     // ..     ==> MASK : 0x00040000U    VAL : 0x00040000U
8891     // .. I2C1_CPU_1XCLKACT = 0x1
8892     // .. ==> 0XF800012C[19:19] = 0x00000001U
8893     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
8894     // .. UART0_CPU_1XCLKACT = 0x0
8895     // .. ==> 0XF800012C[20:20] = 0x00000000U
8896     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
8897     // .. UART1_CPU_1XCLKACT = 0x1
8898     // .. ==> 0XF800012C[21:21] = 0x00000001U
8899     // ..     ==> MASK : 0x00200000U    VAL : 0x00200000U
8900     // .. GPIO_CPU_1XCLKACT = 0x1
8901     // .. ==> 0XF800012C[22:22] = 0x00000001U
8902     // ..     ==> MASK : 0x00400000U    VAL : 0x00400000U
8903     // .. LQSPI_CPU_1XCLKACT = 0x1
8904     // .. ==> 0XF800012C[23:23] = 0x00000001U
8905     // ..     ==> MASK : 0x00800000U    VAL : 0x00800000U
8906     // .. SMC_CPU_1XCLKACT = 0x1
8907     // .. ==> 0XF800012C[24:24] = 0x00000001U
8908     // ..     ==> MASK : 0x01000000U    VAL : 0x01000000U
8909     // ..
8910     EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01ED044DU),
8911     // .. FINISH: CLOCK CONTROL SLCR REGISTERS
8912     // .. START: THIS SHOULD BE BLANK
8913     // .. FINISH: THIS SHOULD BE BLANK
8914     // .. START: LOCK IT BACK
8915     // .. LOCK_KEY = 0X767B
8916     // .. ==> 0XF8000004[15:0] = 0x0000767BU
8917     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
8918     // ..
8919     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
8920     // .. FINISH: LOCK IT BACK
8921     // FINISH: top
8922     //
8923     EMIT_EXIT(),
8924
8925     //
8926 };
8927
8928 unsigned long ps7_ddr_init_data_1_0[] = {
8929     // START: top
8930     // .. START: DDR INITIALIZATION
8931     // .. .. START: LOCK DDR
8932     // .. .. reg_ddrc_soft_rstb = 0
8933     // .. .. ==> 0XF8006000[0:0] = 0x00000000U
8934     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
8935     // .. .. reg_ddrc_powerdown_en = 0x0
8936     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
8937     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
8938     // .. .. reg_ddrc_data_bus_width = 0x0
8939     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
8940     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
8941     // .. .. reg_ddrc_burst8_refresh = 0x0
8942     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
8943     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
8944     // .. .. reg_ddrc_rdwr_idle_gap = 0x1
8945     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
8946     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
8947     // .. .. reg_ddrc_dis_rd_bypass = 0x0
8948     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
8949     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
8950     // .. .. reg_ddrc_dis_act_bypass = 0x0
8951     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
8952     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
8953     // .. .. reg_ddrc_dis_auto_refresh = 0x0
8954     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
8955     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
8956     // .. ..
8957     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U),
8958     // .. .. FINISH: LOCK DDR
8959     // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
8960     // .. .. ==> 0XF8006004[11:0] = 0x00000081U
8961     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000081U
8962     // .. .. reg_ddrc_active_ranks = 0x1
8963     // .. .. ==> 0XF8006004[13:12] = 0x00000001U
8964     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00001000U
8965     // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
8966     // .. .. ==> 0XF8006004[18:14] = 0x00000000U
8967     // .. ..     ==> MASK : 0x0007C000U    VAL : 0x00000000U
8968     // .. .. reg_ddrc_wr_odt_block = 0x1
8969     // .. .. ==> 0XF8006004[20:19] = 0x00000001U
8970     // .. ..     ==> MASK : 0x00180000U    VAL : 0x00080000U
8971     // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0
8972     // .. .. ==> 0XF8006004[21:21] = 0x00000000U
8973     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
8974     // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0
8975     // .. .. ==> 0XF8006004[26:22] = 0x00000000U
8976     // .. ..     ==> MASK : 0x07C00000U    VAL : 0x00000000U
8977     // .. .. reg_ddrc_addrmap_open_bank = 0x0
8978     // .. .. ==> 0XF8006004[27:27] = 0x00000000U
8979     // .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U
8980     // .. .. reg_ddrc_addrmap_4bank_ram = 0x0
8981     // .. .. ==> 0XF8006004[28:28] = 0x00000000U
8982     // .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U
8983     // .. ..
8984     EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU ,0x00081081U),
8985     // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
8986     // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
8987     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000000FU
8988     // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
8989     // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
8990     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00007800U
8991     // .. .. reg_ddrc_hpr_xact_run_length = 0xf
8992     // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
8993     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x03C00000U
8994     // .. ..
8995     EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU),
8996     // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
8997     // .. .. ==> 0XF800600C[10:0] = 0x00000001U
8998     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
8999     // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
9000     // .. .. ==> 0XF800600C[21:11] = 0x00000002U
9001     // .. ..     ==> MASK : 0x003FF800U    VAL : 0x00001000U
9002     // .. .. reg_ddrc_lpr_xact_run_length = 0x8
9003     // .. .. ==> 0XF800600C[25:22] = 0x00000008U
9004     // .. ..     ==> MASK : 0x03C00000U    VAL : 0x02000000U
9005     // .. ..
9006     EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U),
9007     // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
9008     // .. .. ==> 0XF8006010[10:0] = 0x00000001U
9009     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U
9010     // .. .. reg_ddrc_w_xact_run_length = 0x8
9011     // .. .. ==> 0XF8006010[14:11] = 0x00000008U
9012     // .. ..     ==> MASK : 0x00007800U    VAL : 0x00004000U
9013     // .. .. reg_ddrc_w_max_starve_x32 = 0x2
9014     // .. .. ==> 0XF8006010[25:15] = 0x00000002U
9015     // .. ..     ==> MASK : 0x03FF8000U    VAL : 0x00010000U
9016     // .. ..
9017     EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U),
9018     // .. .. reg_ddrc_t_rc = 0x1b
9019     // .. .. ==> 0XF8006014[5:0] = 0x0000001BU
9020     // .. ..     ==> MASK : 0x0000003FU    VAL : 0x0000001BU
9021     // .. .. reg_ddrc_t_rfc_min = 0x56
9022     // .. .. ==> 0XF8006014[13:6] = 0x00000056U
9023     // .. ..     ==> MASK : 0x00003FC0U    VAL : 0x00001580U
9024     // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
9025     // .. .. ==> 0XF8006014[20:14] = 0x00000010U
9026     // .. ..     ==> MASK : 0x001FC000U    VAL : 0x00040000U
9027     // .. ..
9028     EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU),
9029     // .. .. reg_ddrc_wr2pre = 0x12
9030     // .. .. ==> 0XF8006018[4:0] = 0x00000012U
9031     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000012U
9032     // .. .. reg_ddrc_powerdown_to_x32 = 0x6
9033     // .. .. ==> 0XF8006018[9:5] = 0x00000006U
9034     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000C0U
9035     // .. .. reg_ddrc_t_faw = 0x10
9036     // .. .. ==> 0XF8006018[15:10] = 0x00000010U
9037     // .. ..     ==> MASK : 0x0000FC00U    VAL : 0x00004000U
9038     // .. .. reg_ddrc_t_ras_max = 0x24
9039     // .. .. ==> 0XF8006018[21:16] = 0x00000024U
9040     // .. ..     ==> MASK : 0x003F0000U    VAL : 0x00240000U
9041     // .. .. reg_ddrc_t_ras_min = 0x14
9042     // .. .. ==> 0XF8006018[26:22] = 0x00000014U
9043     // .. ..     ==> MASK : 0x07C00000U    VAL : 0x05000000U
9044     // .. .. reg_ddrc_t_cke = 0x4
9045     // .. .. ==> 0XF8006018[31:28] = 0x00000004U
9046     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x40000000U
9047     // .. ..
9048     EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x452440D2U),
9049     // .. .. reg_ddrc_write_latency = 0x5
9050     // .. .. ==> 0XF800601C[4:0] = 0x00000005U
9051     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000005U
9052     // .. .. reg_ddrc_rd2wr = 0x7
9053     // .. .. ==> 0XF800601C[9:5] = 0x00000007U
9054     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000E0U
9055     // .. .. reg_ddrc_wr2rd = 0xe
9056     // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
9057     // .. ..     ==> MASK : 0x00007C00U    VAL : 0x00003800U
9058     // .. .. reg_ddrc_t_xp = 0x4
9059     // .. .. ==> 0XF800601C[19:15] = 0x00000004U
9060     // .. ..     ==> MASK : 0x000F8000U    VAL : 0x00020000U
9061     // .. .. reg_ddrc_pad_pd = 0x0
9062     // .. .. ==> 0XF800601C[22:20] = 0x00000000U
9063     // .. ..     ==> MASK : 0x00700000U    VAL : 0x00000000U
9064     // .. .. reg_ddrc_rd2pre = 0x4
9065     // .. .. ==> 0XF800601C[27:23] = 0x00000004U
9066     // .. ..     ==> MASK : 0x0F800000U    VAL : 0x02000000U
9067     // .. .. reg_ddrc_t_rcd = 0x7
9068     // .. .. ==> 0XF800601C[31:28] = 0x00000007U
9069     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
9070     // .. ..
9071     EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U),
9072     // .. .. reg_ddrc_t_ccd = 0x4
9073     // .. .. ==> 0XF8006020[4:2] = 0x00000004U
9074     // .. ..     ==> MASK : 0x0000001CU    VAL : 0x00000010U
9075     // .. .. reg_ddrc_t_rrd = 0x4
9076     // .. .. ==> 0XF8006020[7:5] = 0x00000004U
9077     // .. ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
9078     // .. .. reg_ddrc_refresh_margin = 0x2
9079     // .. .. ==> 0XF8006020[11:8] = 0x00000002U
9080     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U
9081     // .. .. reg_ddrc_t_rp = 0x7
9082     // .. .. ==> 0XF8006020[15:12] = 0x00000007U
9083     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00007000U
9084     // .. .. reg_ddrc_refresh_to_x32 = 0x8
9085     // .. .. ==> 0XF8006020[20:16] = 0x00000008U
9086     // .. ..     ==> MASK : 0x001F0000U    VAL : 0x00080000U
9087     // .. .. reg_ddrc_sdram = 0x1
9088     // .. .. ==> 0XF8006020[21:21] = 0x00000001U
9089     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00200000U
9090     // .. .. reg_ddrc_mobile = 0x0
9091     // .. .. ==> 0XF8006020[22:22] = 0x00000000U
9092     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
9093     // .. .. reg_ddrc_clock_stop_en = 0x0
9094     // .. .. ==> 0XF8006020[23:23] = 0x00000000U
9095     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
9096     // .. .. reg_ddrc_read_latency = 0x7
9097     // .. .. ==> 0XF8006020[28:24] = 0x00000007U
9098     // .. ..     ==> MASK : 0x1F000000U    VAL : 0x07000000U
9099     // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
9100     // .. .. ==> 0XF8006020[29:29] = 0x00000001U
9101     // .. ..     ==> MASK : 0x20000000U    VAL : 0x20000000U
9102     // .. .. reg_ddrc_dis_pad_pd = 0x0
9103     // .. .. ==> 0XF8006020[30:30] = 0x00000000U
9104     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
9105     // .. .. reg_ddrc_loopback = 0x0
9106     // .. .. ==> 0XF8006020[31:31] = 0x00000000U
9107     // .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U
9108     // .. ..
9109     EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU ,0x27287290U),
9110     // .. .. reg_ddrc_en_2t_timing_mode = 0x0
9111     // .. .. ==> 0XF8006024[0:0] = 0x00000000U
9112     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9113     // .. .. reg_ddrc_prefer_write = 0x0
9114     // .. .. ==> 0XF8006024[1:1] = 0x00000000U
9115     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9116     // .. .. reg_ddrc_max_rank_rd = 0xf
9117     // .. .. ==> 0XF8006024[5:2] = 0x0000000FU
9118     // .. ..     ==> MASK : 0x0000003CU    VAL : 0x0000003CU
9119     // .. .. reg_ddrc_mr_wr = 0x0
9120     // .. .. ==> 0XF8006024[6:6] = 0x00000000U
9121     // .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
9122     // .. .. reg_ddrc_mr_addr = 0x0
9123     // .. .. ==> 0XF8006024[8:7] = 0x00000000U
9124     // .. ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
9125     // .. .. reg_ddrc_mr_data = 0x0
9126     // .. .. ==> 0XF8006024[24:9] = 0x00000000U
9127     // .. ..     ==> MASK : 0x01FFFE00U    VAL : 0x00000000U
9128     // .. .. ddrc_reg_mr_wr_busy = 0x0
9129     // .. .. ==> 0XF8006024[25:25] = 0x00000000U
9130     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
9131     // .. .. reg_ddrc_mr_type = 0x0
9132     // .. .. ==> 0XF8006024[26:26] = 0x00000000U
9133     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
9134     // .. .. reg_ddrc_mr_rdata_valid = 0x0
9135     // .. .. ==> 0XF8006024[27:27] = 0x00000000U
9136     // .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U
9137     // .. ..
9138     EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU ,0x0000003CU),
9139     // .. .. reg_ddrc_final_wait_x32 = 0x7
9140     // .. .. ==> 0XF8006028[6:0] = 0x00000007U
9141     // .. ..     ==> MASK : 0x0000007FU    VAL : 0x00000007U
9142     // .. .. reg_ddrc_pre_ocd_x32 = 0x0
9143     // .. .. ==> 0XF8006028[10:7] = 0x00000000U
9144     // .. ..     ==> MASK : 0x00000780U    VAL : 0x00000000U
9145     // .. .. reg_ddrc_t_mrd = 0x4
9146     // .. .. ==> 0XF8006028[13:11] = 0x00000004U
9147     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00002000U
9148     // .. ..
9149     EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U),
9150     // .. .. reg_ddrc_emr2 = 0x8
9151     // .. .. ==> 0XF800602C[15:0] = 0x00000008U
9152     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000008U
9153     // .. .. reg_ddrc_emr3 = 0x0
9154     // .. .. ==> 0XF800602C[31:16] = 0x00000000U
9155     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00000000U
9156     // .. ..
9157     EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U),
9158     // .. .. reg_ddrc_mr = 0x930
9159     // .. .. ==> 0XF8006030[15:0] = 0x00000930U
9160     // .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000930U
9161     // .. .. reg_ddrc_emr = 0x4
9162     // .. .. ==> 0XF8006030[31:16] = 0x00000004U
9163     // .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00040000U
9164     // .. ..
9165     EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U),
9166     // .. .. reg_ddrc_burst_rdwr = 0x4
9167     // .. .. ==> 0XF8006034[3:0] = 0x00000004U
9168     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000004U
9169     // .. .. reg_ddrc_pre_cke_x1024 = 0x105
9170     // .. .. ==> 0XF8006034[13:4] = 0x00000105U
9171     // .. ..     ==> MASK : 0x00003FF0U    VAL : 0x00001050U
9172     // .. .. reg_ddrc_post_cke_x1024 = 0x1
9173     // .. .. ==> 0XF8006034[25:16] = 0x00000001U
9174     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00010000U
9175     // .. .. reg_ddrc_burstchop = 0x0
9176     // .. .. ==> 0XF8006034[28:28] = 0x00000000U
9177     // .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U
9178     // .. ..
9179     EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x00011054U),
9180     // .. .. reg_ddrc_force_low_pri_n = 0x0
9181     // .. .. ==> 0XF8006038[0:0] = 0x00000000U
9182     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9183     // .. .. reg_ddrc_dis_dq = 0x0
9184     // .. .. ==> 0XF8006038[1:1] = 0x00000000U
9185     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9186     // .. .. reg_phy_debug_mode = 0x0
9187     // .. .. ==> 0XF8006038[6:6] = 0x00000000U
9188     // .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
9189     // .. .. reg_phy_wr_level_start = 0x0
9190     // .. .. ==> 0XF8006038[7:7] = 0x00000000U
9191     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
9192     // .. .. reg_phy_rd_level_start = 0x0
9193     // .. .. ==> 0XF8006038[8:8] = 0x00000000U
9194     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
9195     // .. .. reg_phy_dq0_wait_t = 0x0
9196     // .. .. ==> 0XF8006038[12:9] = 0x00000000U
9197     // .. ..     ==> MASK : 0x00001E00U    VAL : 0x00000000U
9198     // .. ..
9199     EMIT_MASKWRITE(0XF8006038, 0x00001FC3U ,0x00000000U),
9200     // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
9201     // .. .. ==> 0XF800603C[3:0] = 0x00000007U
9202     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000007U
9203     // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
9204     // .. .. ==> 0XF800603C[7:4] = 0x00000007U
9205     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000070U
9206     // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
9207     // .. .. ==> 0XF800603C[11:8] = 0x00000007U
9208     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000700U
9209     // .. .. reg_ddrc_addrmap_col_b5 = 0x0
9210     // .. .. ==> 0XF800603C[15:12] = 0x00000000U
9211     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
9212     // .. .. reg_ddrc_addrmap_col_b6 = 0x0
9213     // .. .. ==> 0XF800603C[19:16] = 0x00000000U
9214     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
9215     // .. ..
9216     EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U),
9217     // .. .. reg_ddrc_addrmap_col_b2 = 0x0
9218     // .. .. ==> 0XF8006040[3:0] = 0x00000000U
9219     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
9220     // .. .. reg_ddrc_addrmap_col_b3 = 0x0
9221     // .. .. ==> 0XF8006040[7:4] = 0x00000000U
9222     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
9223     // .. .. reg_ddrc_addrmap_col_b4 = 0x0
9224     // .. .. ==> 0XF8006040[11:8] = 0x00000000U
9225     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
9226     // .. .. reg_ddrc_addrmap_col_b7 = 0x0
9227     // .. .. ==> 0XF8006040[15:12] = 0x00000000U
9228     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U
9229     // .. .. reg_ddrc_addrmap_col_b8 = 0x0
9230     // .. .. ==> 0XF8006040[19:16] = 0x00000000U
9231     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U
9232     // .. .. reg_ddrc_addrmap_col_b9 = 0xf
9233     // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
9234     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00F00000U
9235     // .. .. reg_ddrc_addrmap_col_b10 = 0xf
9236     // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
9237     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
9238     // .. .. reg_ddrc_addrmap_col_b11 = 0xf
9239     // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
9240     // .. ..     ==> MASK : 0xF0000000U    VAL : 0xF0000000U
9241     // .. ..
9242     EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U),
9243     // .. .. reg_ddrc_addrmap_row_b0 = 0x6
9244     // .. .. ==> 0XF8006044[3:0] = 0x00000006U
9245     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000006U
9246     // .. .. reg_ddrc_addrmap_row_b1 = 0x6
9247     // .. .. ==> 0XF8006044[7:4] = 0x00000006U
9248     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000060U
9249     // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
9250     // .. .. ==> 0XF8006044[11:8] = 0x00000006U
9251     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000600U
9252     // .. .. reg_ddrc_addrmap_row_b12 = 0x6
9253     // .. .. ==> 0XF8006044[15:12] = 0x00000006U
9254     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U
9255     // .. .. reg_ddrc_addrmap_row_b13 = 0x6
9256     // .. .. ==> 0XF8006044[19:16] = 0x00000006U
9257     // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U
9258     // .. .. reg_ddrc_addrmap_row_b14 = 0x6
9259     // .. .. ==> 0XF8006044[23:20] = 0x00000006U
9260     // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00600000U
9261     // .. .. reg_ddrc_addrmap_row_b15 = 0xf
9262     // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
9263     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
9264     // .. ..
9265     EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U),
9266     // .. .. reg_ddrc_rank0_rd_odt = 0x0
9267     // .. .. ==> 0XF8006048[2:0] = 0x00000000U
9268     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U
9269     // .. .. reg_ddrc_rank0_wr_odt = 0x1
9270     // .. .. ==> 0XF8006048[5:3] = 0x00000001U
9271     // .. ..     ==> MASK : 0x00000038U    VAL : 0x00000008U
9272     // .. .. reg_ddrc_rank1_rd_odt = 0x1
9273     // .. .. ==> 0XF8006048[8:6] = 0x00000001U
9274     // .. ..     ==> MASK : 0x000001C0U    VAL : 0x00000040U
9275     // .. .. reg_ddrc_rank1_wr_odt = 0x1
9276     // .. .. ==> 0XF8006048[11:9] = 0x00000001U
9277     // .. ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
9278     // .. .. reg_phy_rd_local_odt = 0x0
9279     // .. .. ==> 0XF8006048[13:12] = 0x00000000U
9280     // .. ..     ==> MASK : 0x00003000U    VAL : 0x00000000U
9281     // .. .. reg_phy_wr_local_odt = 0x3
9282     // .. .. ==> 0XF8006048[15:14] = 0x00000003U
9283     // .. ..     ==> MASK : 0x0000C000U    VAL : 0x0000C000U
9284     // .. .. reg_phy_idle_local_odt = 0x3
9285     // .. .. ==> 0XF8006048[17:16] = 0x00000003U
9286     // .. ..     ==> MASK : 0x00030000U    VAL : 0x00030000U
9287     // .. .. reg_ddrc_rank2_rd_odt = 0x0
9288     // .. .. ==> 0XF8006048[20:18] = 0x00000000U
9289     // .. ..     ==> MASK : 0x001C0000U    VAL : 0x00000000U
9290     // .. .. reg_ddrc_rank2_wr_odt = 0x0
9291     // .. .. ==> 0XF8006048[23:21] = 0x00000000U
9292     // .. ..     ==> MASK : 0x00E00000U    VAL : 0x00000000U
9293     // .. .. reg_ddrc_rank3_rd_odt = 0x0
9294     // .. .. ==> 0XF8006048[26:24] = 0x00000000U
9295     // .. ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
9296     // .. .. reg_ddrc_rank3_wr_odt = 0x0
9297     // .. .. ==> 0XF8006048[29:27] = 0x00000000U
9298     // .. ..     ==> MASK : 0x38000000U    VAL : 0x00000000U
9299     // .. ..
9300     EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU ,0x0003C248U),
9301     // .. .. reg_phy_rd_cmd_to_data = 0x0
9302     // .. .. ==> 0XF8006050[3:0] = 0x00000000U
9303     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
9304     // .. .. reg_phy_wr_cmd_to_data = 0x0
9305     // .. .. ==> 0XF8006050[7:4] = 0x00000000U
9306     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
9307     // .. .. reg_phy_rdc_we_to_re_delay = 0x8
9308     // .. .. ==> 0XF8006050[11:8] = 0x00000008U
9309     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000800U
9310     // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
9311     // .. .. ==> 0XF8006050[15:15] = 0x00000000U
9312     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
9313     // .. .. reg_phy_use_fixed_re = 0x1
9314     // .. .. ==> 0XF8006050[16:16] = 0x00000001U
9315     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
9316     // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
9317     // .. .. ==> 0XF8006050[17:17] = 0x00000000U
9318     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
9319     // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
9320     // .. .. ==> 0XF8006050[18:18] = 0x00000000U
9321     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
9322     // .. .. reg_phy_clk_stall_level = 0x0
9323     // .. .. ==> 0XF8006050[19:19] = 0x00000000U
9324     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
9325     // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
9326     // .. .. ==> 0XF8006050[27:24] = 0x00000007U
9327     // .. ..     ==> MASK : 0x0F000000U    VAL : 0x07000000U
9328     // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
9329     // .. .. ==> 0XF8006050[31:28] = 0x00000007U
9330     // .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U
9331     // .. ..
9332     EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U),
9333     // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1
9334     // .. .. ==> 0XF8006058[7:0] = 0x00000001U
9335     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000001U
9336     // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1
9337     // .. .. ==> 0XF8006058[15:8] = 0x00000001U
9338     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000100U
9339     // .. .. reg_ddrc_dis_dll_calib = 0x0
9340     // .. .. ==> 0XF8006058[16:16] = 0x00000000U
9341     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
9342     // .. ..
9343     EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU ,0x00000101U),
9344     // .. .. reg_ddrc_rd_odt_delay = 0x3
9345     // .. .. ==> 0XF800605C[3:0] = 0x00000003U
9346     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000003U
9347     // .. .. reg_ddrc_wr_odt_delay = 0x0
9348     // .. .. ==> 0XF800605C[7:4] = 0x00000000U
9349     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
9350     // .. .. reg_ddrc_rd_odt_hold = 0x0
9351     // .. .. ==> 0XF800605C[11:8] = 0x00000000U
9352     // .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U
9353     // .. .. reg_ddrc_wr_odt_hold = 0x5
9354     // .. .. ==> 0XF800605C[15:12] = 0x00000005U
9355     // .. ..     ==> MASK : 0x0000F000U    VAL : 0x00005000U
9356     // .. ..
9357     EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U),
9358     // .. .. reg_ddrc_pageclose = 0x0
9359     // .. .. ==> 0XF8006060[0:0] = 0x00000000U
9360     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9361     // .. .. reg_ddrc_lpr_num_entries = 0x1f
9362     // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
9363     // .. ..     ==> MASK : 0x0000007EU    VAL : 0x0000003EU
9364     // .. .. reg_ddrc_auto_pre_en = 0x0
9365     // .. .. ==> 0XF8006060[7:7] = 0x00000000U
9366     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
9367     // .. .. reg_ddrc_refresh_update_level = 0x0
9368     // .. .. ==> 0XF8006060[8:8] = 0x00000000U
9369     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
9370     // .. .. reg_ddrc_dis_wc = 0x0
9371     // .. .. ==> 0XF8006060[9:9] = 0x00000000U
9372     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
9373     // .. .. reg_ddrc_dis_collision_page_opt = 0x0
9374     // .. .. ==> 0XF8006060[10:10] = 0x00000000U
9375     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9376     // .. .. reg_ddrc_selfref_en = 0x0
9377     // .. .. ==> 0XF8006060[12:12] = 0x00000000U
9378     // .. ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
9379     // .. ..
9380     EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU),
9381     // .. .. reg_ddrc_go2critical_hysteresis = 0x0
9382     // .. .. ==> 0XF8006064[12:5] = 0x00000000U
9383     // .. ..     ==> MASK : 0x00001FE0U    VAL : 0x00000000U
9384     // .. .. reg_arb_go2critical_en = 0x1
9385     // .. .. ==> 0XF8006064[17:17] = 0x00000001U
9386     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00020000U
9387     // .. ..
9388     EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U),
9389     // .. .. reg_ddrc_wrlvl_ww = 0x41
9390     // .. .. ==> 0XF8006068[7:0] = 0x00000041U
9391     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000041U
9392     // .. .. reg_ddrc_rdlvl_rr = 0x41
9393     // .. .. ==> 0XF8006068[15:8] = 0x00000041U
9394     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00004100U
9395     // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
9396     // .. .. ==> 0XF8006068[25:16] = 0x00000028U
9397     // .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00280000U
9398     // .. ..
9399     EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U),
9400     // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
9401     // .. .. ==> 0XF800606C[7:0] = 0x00000010U
9402     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000010U
9403     // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
9404     // .. .. ==> 0XF800606C[15:8] = 0x00000016U
9405     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00001600U
9406     // .. ..
9407     EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U),
9408     // .. .. refresh_timer0_start_value_x32 = 0x0
9409     // .. .. ==> 0XF80060A0[11:0] = 0x00000000U
9410     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000000U
9411     // .. .. refresh_timer1_start_value_x32 = 0x8
9412     // .. .. ==> 0XF80060A0[23:12] = 0x00000008U
9413     // .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00008000U
9414     // .. ..
9415     EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU ,0x00008000U),
9416     // .. .. reg_ddrc_dis_auto_zq = 0x0
9417     // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
9418     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9419     // .. .. reg_ddrc_ddr3 = 0x1
9420     // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
9421     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
9422     // .. .. reg_ddrc_t_mod = 0x200
9423     // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
9424     // .. ..     ==> MASK : 0x00000FFCU    VAL : 0x00000800U
9425     // .. .. reg_ddrc_t_zq_long_nop = 0x200
9426     // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
9427     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00200000U
9428     // .. .. reg_ddrc_t_zq_short_nop = 0x40
9429     // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
9430     // .. ..     ==> MASK : 0xFFC00000U    VAL : 0x10000000U
9431     // .. ..
9432     EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U),
9433     // .. .. t_zq_short_interval_x1024 = 0xcb73
9434     // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
9435     // .. ..     ==> MASK : 0x000FFFFFU    VAL : 0x0000CB73U
9436     // .. .. dram_rstn_x1024 = 0x69
9437     // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
9438     // .. ..     ==> MASK : 0x0FF00000U    VAL : 0x06900000U
9439     // .. ..
9440     EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U),
9441     // .. .. deeppowerdown_en = 0x0
9442     // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
9443     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9444     // .. .. deeppowerdown_to_x1024 = 0xff
9445     // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
9446     // .. ..     ==> MASK : 0x000001FEU    VAL : 0x000001FEU
9447     // .. ..
9448     EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU),
9449     // .. .. dfi_wrlvl_max_x1024 = 0xfff
9450     // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
9451     // .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000FFFU
9452     // .. .. dfi_rdlvl_max_x1024 = 0xfff
9453     // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
9454     // .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00FFF000U
9455     // .. .. ddrc_reg_twrlvl_max_error = 0x0
9456     // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
9457     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
9458     // .. .. ddrc_reg_trdlvl_max_error = 0x0
9459     // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
9460     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
9461     // .. .. reg_ddrc_dfi_wr_level_en = 0x1
9462     // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
9463     // .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U
9464     // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
9465     // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
9466     // .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U
9467     // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
9468     // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
9469     // .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
9470     // .. ..
9471     EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU),
9472     // .. .. reg_ddrc_2t_delay = 0x0
9473     // .. .. ==> 0XF80060B4[8:0] = 0x00000000U
9474     // .. ..     ==> MASK : 0x000001FFU    VAL : 0x00000000U
9475     // .. .. reg_ddrc_skip_ocd = 0x1
9476     // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
9477     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
9478     // .. .. reg_ddrc_dis_pre_bypass = 0x0
9479     // .. .. ==> 0XF80060B4[10:10] = 0x00000000U
9480     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9481     // .. ..
9482     EMIT_MASKWRITE(0XF80060B4, 0x000007FFU ,0x00000200U),
9483     // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
9484     // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
9485     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000006U
9486     // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
9487     // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
9488     // .. ..     ==> MASK : 0x00007FE0U    VAL : 0x00000060U
9489     // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
9490     // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
9491     // .. ..     ==> MASK : 0x01FF8000U    VAL : 0x00200000U
9492     // .. ..
9493     EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U),
9494     // .. .. START: RESET ECC ERROR
9495     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1
9496     // .. .. ==> 0XF80060C4[0:0] = 0x00000001U
9497     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9498     // .. .. Clear_Correctable_DRAM_ECC_error = 1
9499     // .. .. ==> 0XF80060C4[1:1] = 0x00000001U
9500     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
9501     // .. ..
9502     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000003U),
9503     // .. .. FINISH: RESET ECC ERROR
9504     // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
9505     // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
9506     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9507     // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
9508     // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
9509     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9510     // .. ..
9511     EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U),
9512     // .. .. CORR_ECC_LOG_VALID = 0x0
9513     // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
9514     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9515     // .. .. ECC_CORRECTED_BIT_NUM = 0x0
9516     // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
9517     // .. ..     ==> MASK : 0x000000FEU    VAL : 0x00000000U
9518     // .. ..
9519     EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U),
9520     // .. .. UNCORR_ECC_LOG_VALID = 0x0
9521     // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
9522     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9523     // .. ..
9524     EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U),
9525     // .. .. STAT_NUM_CORR_ERR = 0x0
9526     // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
9527     // .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000000U
9528     // .. .. STAT_NUM_UNCORR_ERR = 0x0
9529     // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
9530     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000000U
9531     // .. ..
9532     EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U),
9533     // .. .. reg_ddrc_ecc_mode = 0x0
9534     // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
9535     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U
9536     // .. .. reg_ddrc_dis_scrub = 0x1
9537     // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
9538     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000008U
9539     // .. ..
9540     EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U),
9541     // .. .. reg_phy_dif_on = 0x0
9542     // .. .. ==> 0XF8006114[3:0] = 0x00000000U
9543     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U
9544     // .. .. reg_phy_dif_off = 0x0
9545     // .. .. ==> 0XF8006114[7:4] = 0x00000000U
9546     // .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
9547     // .. ..
9548     EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U),
9549     // .. .. reg_phy_data_slice_in_use = 0x1
9550     // .. .. ==> 0XF8006118[0:0] = 0x00000001U
9551     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9552     // .. .. reg_phy_rdlvl_inc_mode = 0x0
9553     // .. .. ==> 0XF8006118[1:1] = 0x00000000U
9554     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9555     // .. .. reg_phy_gatelvl_inc_mode = 0x0
9556     // .. .. ==> 0XF8006118[2:2] = 0x00000000U
9557     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
9558     // .. .. reg_phy_wrlvl_inc_mode = 0x0
9559     // .. .. ==> 0XF8006118[3:3] = 0x00000000U
9560     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
9561     // .. .. reg_phy_board_lpbk_tx = 0x0
9562     // .. .. ==> 0XF8006118[4:4] = 0x00000000U
9563     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
9564     // .. .. reg_phy_board_lpbk_rx = 0x0
9565     // .. .. ==> 0XF8006118[5:5] = 0x00000000U
9566     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
9567     // .. .. reg_phy_bist_shift_dq = 0x0
9568     // .. .. ==> 0XF8006118[14:6] = 0x00000000U
9569     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
9570     // .. .. reg_phy_bist_err_clr = 0x0
9571     // .. .. ==> 0XF8006118[23:15] = 0x00000000U
9572     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
9573     // .. .. reg_phy_dq_offset = 0x40
9574     // .. .. ==> 0XF8006118[30:24] = 0x00000040U
9575     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
9576     // .. ..
9577     EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU ,0x40000001U),
9578     // .. .. reg_phy_data_slice_in_use = 0x1
9579     // .. .. ==> 0XF800611C[0:0] = 0x00000001U
9580     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9581     // .. .. reg_phy_rdlvl_inc_mode = 0x0
9582     // .. .. ==> 0XF800611C[1:1] = 0x00000000U
9583     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9584     // .. .. reg_phy_gatelvl_inc_mode = 0x0
9585     // .. .. ==> 0XF800611C[2:2] = 0x00000000U
9586     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
9587     // .. .. reg_phy_wrlvl_inc_mode = 0x0
9588     // .. .. ==> 0XF800611C[3:3] = 0x00000000U
9589     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
9590     // .. .. reg_phy_board_lpbk_tx = 0x0
9591     // .. .. ==> 0XF800611C[4:4] = 0x00000000U
9592     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
9593     // .. .. reg_phy_board_lpbk_rx = 0x0
9594     // .. .. ==> 0XF800611C[5:5] = 0x00000000U
9595     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
9596     // .. .. reg_phy_bist_shift_dq = 0x0
9597     // .. .. ==> 0XF800611C[14:6] = 0x00000000U
9598     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
9599     // .. .. reg_phy_bist_err_clr = 0x0
9600     // .. .. ==> 0XF800611C[23:15] = 0x00000000U
9601     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
9602     // .. .. reg_phy_dq_offset = 0x40
9603     // .. .. ==> 0XF800611C[30:24] = 0x00000040U
9604     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
9605     // .. ..
9606     EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU ,0x40000001U),
9607     // .. .. reg_phy_data_slice_in_use = 0x1
9608     // .. .. ==> 0XF8006120[0:0] = 0x00000001U
9609     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9610     // .. .. reg_phy_rdlvl_inc_mode = 0x0
9611     // .. .. ==> 0XF8006120[1:1] = 0x00000000U
9612     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9613     // .. .. reg_phy_gatelvl_inc_mode = 0x0
9614     // .. .. ==> 0XF8006120[2:2] = 0x00000000U
9615     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
9616     // .. .. reg_phy_wrlvl_inc_mode = 0x0
9617     // .. .. ==> 0XF8006120[3:3] = 0x00000000U
9618     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
9619     // .. .. reg_phy_board_lpbk_tx = 0x0
9620     // .. .. ==> 0XF8006120[4:4] = 0x00000000U
9621     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
9622     // .. .. reg_phy_board_lpbk_rx = 0x0
9623     // .. .. ==> 0XF8006120[5:5] = 0x00000000U
9624     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
9625     // .. .. reg_phy_bist_shift_dq = 0x0
9626     // .. .. ==> 0XF8006120[14:6] = 0x00000000U
9627     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
9628     // .. .. reg_phy_bist_err_clr = 0x0
9629     // .. .. ==> 0XF8006120[23:15] = 0x00000000U
9630     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
9631     // .. .. reg_phy_dq_offset = 0x40
9632     // .. .. ==> 0XF8006120[30:24] = 0x00000040U
9633     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
9634     // .. ..
9635     EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU ,0x40000001U),
9636     // .. .. reg_phy_data_slice_in_use = 0x1
9637     // .. .. ==> 0XF8006124[0:0] = 0x00000001U
9638     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
9639     // .. .. reg_phy_rdlvl_inc_mode = 0x0
9640     // .. .. ==> 0XF8006124[1:1] = 0x00000000U
9641     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9642     // .. .. reg_phy_gatelvl_inc_mode = 0x0
9643     // .. .. ==> 0XF8006124[2:2] = 0x00000000U
9644     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
9645     // .. .. reg_phy_wrlvl_inc_mode = 0x0
9646     // .. .. ==> 0XF8006124[3:3] = 0x00000000U
9647     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
9648     // .. .. reg_phy_board_lpbk_tx = 0x0
9649     // .. .. ==> 0XF8006124[4:4] = 0x00000000U
9650     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
9651     // .. .. reg_phy_board_lpbk_rx = 0x0
9652     // .. .. ==> 0XF8006124[5:5] = 0x00000000U
9653     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
9654     // .. .. reg_phy_bist_shift_dq = 0x0
9655     // .. .. ==> 0XF8006124[14:6] = 0x00000000U
9656     // .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U
9657     // .. .. reg_phy_bist_err_clr = 0x0
9658     // .. .. ==> 0XF8006124[23:15] = 0x00000000U
9659     // .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U
9660     // .. .. reg_phy_dq_offset = 0x40
9661     // .. .. ==> 0XF8006124[30:24] = 0x00000040U
9662     // .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U
9663     // .. ..
9664     EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU ,0x40000001U),
9665     // .. .. reg_phy_wrlvl_init_ratio = 0x1d
9666     // .. .. ==> 0XF800612C[9:0] = 0x0000001DU
9667     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000001DU
9668     // .. .. reg_phy_gatelvl_init_ratio = 0xf2
9669     // .. .. ==> 0XF800612C[19:10] = 0x000000F2U
9670     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0003C800U
9671     // .. ..
9672     EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0003C81DU),
9673     // .. .. reg_phy_wrlvl_init_ratio = 0x12
9674     // .. .. ==> 0XF8006130[9:0] = 0x00000012U
9675     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000012U
9676     // .. .. reg_phy_gatelvl_init_ratio = 0xd8
9677     // .. .. ==> 0XF8006130[19:10] = 0x000000D8U
9678     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00036000U
9679     // .. ..
9680     EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00036012U),
9681     // .. .. reg_phy_wrlvl_init_ratio = 0xc
9682     // .. .. ==> 0XF8006134[9:0] = 0x0000000CU
9683     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000000CU
9684     // .. .. reg_phy_gatelvl_init_ratio = 0xde
9685     // .. .. ==> 0XF8006134[19:10] = 0x000000DEU
9686     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00037800U
9687     // .. ..
9688     EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0003780CU),
9689     // .. .. reg_phy_wrlvl_init_ratio = 0x21
9690     // .. .. ==> 0XF8006138[9:0] = 0x00000021U
9691     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000021U
9692     // .. .. reg_phy_gatelvl_init_ratio = 0xee
9693     // .. .. ==> 0XF8006138[19:10] = 0x000000EEU
9694     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x0003B800U
9695     // .. ..
9696     EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0003B821U),
9697     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9698     // .. .. ==> 0XF8006140[9:0] = 0x00000035U
9699     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
9700     // .. .. reg_phy_rd_dqs_slave_force = 0x0
9701     // .. .. ==> 0XF8006140[10:10] = 0x00000000U
9702     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9703     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9704     // .. .. ==> 0XF8006140[19:11] = 0x00000000U
9705     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9706     // .. ..
9707     EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U),
9708     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9709     // .. .. ==> 0XF8006144[9:0] = 0x00000035U
9710     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
9711     // .. .. reg_phy_rd_dqs_slave_force = 0x0
9712     // .. .. ==> 0XF8006144[10:10] = 0x00000000U
9713     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9714     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9715     // .. .. ==> 0XF8006144[19:11] = 0x00000000U
9716     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9717     // .. ..
9718     EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U),
9719     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9720     // .. .. ==> 0XF8006148[9:0] = 0x00000035U
9721     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
9722     // .. .. reg_phy_rd_dqs_slave_force = 0x0
9723     // .. .. ==> 0XF8006148[10:10] = 0x00000000U
9724     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9725     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9726     // .. .. ==> 0XF8006148[19:11] = 0x00000000U
9727     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9728     // .. ..
9729     EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U),
9730     // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9731     // .. .. ==> 0XF800614C[9:0] = 0x00000035U
9732     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U
9733     // .. .. reg_phy_rd_dqs_slave_force = 0x0
9734     // .. .. ==> 0XF800614C[10:10] = 0x00000000U
9735     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9736     // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9737     // .. .. ==> 0XF800614C[19:11] = 0x00000000U
9738     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9739     // .. ..
9740     EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U),
9741     // .. .. reg_phy_wr_dqs_slave_ratio = 0x9d
9742     // .. .. ==> 0XF8006154[9:0] = 0x0000009DU
9743     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000009DU
9744     // .. .. reg_phy_wr_dqs_slave_force = 0x0
9745     // .. .. ==> 0XF8006154[10:10] = 0x00000000U
9746     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9747     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9748     // .. .. ==> 0XF8006154[19:11] = 0x00000000U
9749     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9750     // .. ..
9751     EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x0000009DU),
9752     // .. .. reg_phy_wr_dqs_slave_ratio = 0x92
9753     // .. .. ==> 0XF8006158[9:0] = 0x00000092U
9754     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000092U
9755     // .. .. reg_phy_wr_dqs_slave_force = 0x0
9756     // .. .. ==> 0XF8006158[10:10] = 0x00000000U
9757     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9758     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9759     // .. .. ==> 0XF8006158[19:11] = 0x00000000U
9760     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9761     // .. ..
9762     EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x00000092U),
9763     // .. .. reg_phy_wr_dqs_slave_ratio = 0x8c
9764     // .. .. ==> 0XF800615C[9:0] = 0x0000008CU
9765     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000008CU
9766     // .. .. reg_phy_wr_dqs_slave_force = 0x0
9767     // .. .. ==> 0XF800615C[10:10] = 0x00000000U
9768     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9769     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9770     // .. .. ==> 0XF800615C[19:11] = 0x00000000U
9771     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9772     // .. ..
9773     EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x0000008CU),
9774     // .. .. reg_phy_wr_dqs_slave_ratio = 0xa1
9775     // .. .. ==> 0XF8006160[9:0] = 0x000000A1U
9776     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000A1U
9777     // .. .. reg_phy_wr_dqs_slave_force = 0x0
9778     // .. .. ==> 0XF8006160[10:10] = 0x00000000U
9779     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9780     // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9781     // .. .. ==> 0XF8006160[19:11] = 0x00000000U
9782     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9783     // .. ..
9784     EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x000000A1U),
9785     // .. .. reg_phy_fifo_we_slave_ratio = 0x147
9786     // .. .. ==> 0XF8006168[10:0] = 0x00000147U
9787     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000147U
9788     // .. .. reg_phy_fifo_we_in_force = 0x0
9789     // .. .. ==> 0XF8006168[11:11] = 0x00000000U
9790     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
9791     // .. .. reg_phy_fifo_we_in_delay = 0x0
9792     // .. .. ==> 0XF8006168[20:12] = 0x00000000U
9793     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
9794     // .. ..
9795     EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000147U),
9796     // .. .. reg_phy_fifo_we_slave_ratio = 0x12d
9797     // .. .. ==> 0XF800616C[10:0] = 0x0000012DU
9798     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000012DU
9799     // .. .. reg_phy_fifo_we_in_force = 0x0
9800     // .. .. ==> 0XF800616C[11:11] = 0x00000000U
9801     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
9802     // .. .. reg_phy_fifo_we_in_delay = 0x0
9803     // .. .. ==> 0XF800616C[20:12] = 0x00000000U
9804     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
9805     // .. ..
9806     EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x0000012DU),
9807     // .. .. reg_phy_fifo_we_slave_ratio = 0x133
9808     // .. .. ==> 0XF8006170[10:0] = 0x00000133U
9809     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000133U
9810     // .. .. reg_phy_fifo_we_in_force = 0x0
9811     // .. .. ==> 0XF8006170[11:11] = 0x00000000U
9812     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
9813     // .. .. reg_phy_fifo_we_in_delay = 0x0
9814     // .. .. ==> 0XF8006170[20:12] = 0x00000000U
9815     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
9816     // .. ..
9817     EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000133U),
9818     // .. .. reg_phy_fifo_we_slave_ratio = 0x143
9819     // .. .. ==> 0XF8006174[10:0] = 0x00000143U
9820     // .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000143U
9821     // .. .. reg_phy_fifo_we_in_force = 0x0
9822     // .. .. ==> 0XF8006174[11:11] = 0x00000000U
9823     // .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
9824     // .. .. reg_phy_fifo_we_in_delay = 0x0
9825     // .. .. ==> 0XF8006174[20:12] = 0x00000000U
9826     // .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U
9827     // .. ..
9828     EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000143U),
9829     // .. .. reg_phy_wr_data_slave_ratio = 0xdd
9830     // .. .. ==> 0XF800617C[9:0] = 0x000000DDU
9831     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000DDU
9832     // .. .. reg_phy_wr_data_slave_force = 0x0
9833     // .. .. ==> 0XF800617C[10:10] = 0x00000000U
9834     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9835     // .. .. reg_phy_wr_data_slave_delay = 0x0
9836     // .. .. ==> 0XF800617C[19:11] = 0x00000000U
9837     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9838     // .. ..
9839     EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000DDU),
9840     // .. .. reg_phy_wr_data_slave_ratio = 0xd2
9841     // .. .. ==> 0XF8006180[9:0] = 0x000000D2U
9842     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000D2U
9843     // .. .. reg_phy_wr_data_slave_force = 0x0
9844     // .. .. ==> 0XF8006180[10:10] = 0x00000000U
9845     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9846     // .. .. reg_phy_wr_data_slave_delay = 0x0
9847     // .. .. ==> 0XF8006180[19:11] = 0x00000000U
9848     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9849     // .. ..
9850     EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000D2U),
9851     // .. .. reg_phy_wr_data_slave_ratio = 0xcc
9852     // .. .. ==> 0XF8006184[9:0] = 0x000000CCU
9853     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000CCU
9854     // .. .. reg_phy_wr_data_slave_force = 0x0
9855     // .. .. ==> 0XF8006184[10:10] = 0x00000000U
9856     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9857     // .. .. reg_phy_wr_data_slave_delay = 0x0
9858     // .. .. ==> 0XF8006184[19:11] = 0x00000000U
9859     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9860     // .. ..
9861     EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000CCU),
9862     // .. .. reg_phy_wr_data_slave_ratio = 0xe1
9863     // .. .. ==> 0XF8006188[9:0] = 0x000000E1U
9864     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000E1U
9865     // .. .. reg_phy_wr_data_slave_force = 0x0
9866     // .. .. ==> 0XF8006188[10:10] = 0x00000000U
9867     // .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
9868     // .. .. reg_phy_wr_data_slave_delay = 0x0
9869     // .. .. ==> 0XF8006188[19:11] = 0x00000000U
9870     // .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U
9871     // .. ..
9872     EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000E1U),
9873     // .. .. reg_phy_loopback = 0x0
9874     // .. .. ==> 0XF8006190[0:0] = 0x00000000U
9875     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
9876     // .. .. reg_phy_bl2 = 0x0
9877     // .. .. ==> 0XF8006190[1:1] = 0x00000000U
9878     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
9879     // .. .. reg_phy_at_spd_atpg = 0x0
9880     // .. .. ==> 0XF8006190[2:2] = 0x00000000U
9881     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
9882     // .. .. reg_phy_bist_enable = 0x0
9883     // .. .. ==> 0XF8006190[3:3] = 0x00000000U
9884     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
9885     // .. .. reg_phy_bist_force_err = 0x0
9886     // .. .. ==> 0XF8006190[4:4] = 0x00000000U
9887     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
9888     // .. .. reg_phy_bist_mode = 0x0
9889     // .. .. ==> 0XF8006190[6:5] = 0x00000000U
9890     // .. ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
9891     // .. .. reg_phy_invert_clkout = 0x1
9892     // .. .. ==> 0XF8006190[7:7] = 0x00000001U
9893     // .. ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
9894     // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0
9895     // .. .. ==> 0XF8006190[8:8] = 0x00000000U
9896     // .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
9897     // .. .. reg_phy_sel_logic = 0x0
9898     // .. .. ==> 0XF8006190[9:9] = 0x00000000U
9899     // .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
9900     // .. .. reg_phy_ctrl_slave_ratio = 0x100
9901     // .. .. ==> 0XF8006190[19:10] = 0x00000100U
9902     // .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00040000U
9903     // .. .. reg_phy_ctrl_slave_force = 0x0
9904     // .. .. ==> 0XF8006190[20:20] = 0x00000000U
9905     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
9906     // .. .. reg_phy_ctrl_slave_delay = 0x0
9907     // .. .. ==> 0XF8006190[27:21] = 0x00000000U
9908     // .. ..     ==> MASK : 0x0FE00000U    VAL : 0x00000000U
9909     // .. .. reg_phy_use_rank0_delays = 0x1
9910     // .. .. ==> 0XF8006190[28:28] = 0x00000001U
9911     // .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U
9912     // .. .. reg_phy_lpddr = 0x0
9913     // .. .. ==> 0XF8006190[29:29] = 0x00000000U
9914     // .. ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
9915     // .. .. reg_phy_cmd_latency = 0x0
9916     // .. .. ==> 0XF8006190[30:30] = 0x00000000U
9917     // .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U
9918     // .. .. reg_phy_int_lpbk = 0x0
9919     // .. .. ==> 0XF8006190[31:31] = 0x00000000U
9920     // .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U
9921     // .. ..
9922     EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU ,0x10040080U),
9923     // .. .. reg_phy_wr_rl_delay = 0x2
9924     // .. .. ==> 0XF8006194[4:0] = 0x00000002U
9925     // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000002U
9926     // .. .. reg_phy_rd_rl_delay = 0x4
9927     // .. .. ==> 0XF8006194[9:5] = 0x00000004U
9928     // .. ..     ==> MASK : 0x000003E0U    VAL : 0x00000080U
9929     // .. .. reg_phy_dll_lock_diff = 0xf
9930     // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
9931     // .. ..     ==> MASK : 0x00003C00U    VAL : 0x00003C00U
9932     // .. .. reg_phy_use_wr_level = 0x1
9933     // .. .. ==> 0XF8006194[14:14] = 0x00000001U
9934     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00004000U
9935     // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
9936     // .. .. ==> 0XF8006194[15:15] = 0x00000001U
9937     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00008000U
9938     // .. .. reg_phy_use_rd_data_eye_level = 0x1
9939     // .. .. ==> 0XF8006194[16:16] = 0x00000001U
9940     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U
9941     // .. .. reg_phy_dis_calib_rst = 0x0
9942     // .. .. ==> 0XF8006194[17:17] = 0x00000000U
9943     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
9944     // .. .. reg_phy_ctrl_slave_delay = 0x0
9945     // .. .. ==> 0XF8006194[19:18] = 0x00000000U
9946     // .. ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
9947     // .. ..
9948     EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U),
9949     // .. .. reg_arb_page_addr_mask = 0x0
9950     // .. .. ==> 0XF8006204[31:0] = 0x00000000U
9951     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
9952     // .. ..
9953     EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U),
9954     // .. .. reg_arb_pri_wr_portn = 0x3ff
9955     // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
9956     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
9957     // .. .. reg_arb_disable_aging_wr_portn = 0x0
9958     // .. .. ==> 0XF8006208[16:16] = 0x00000000U
9959     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
9960     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
9961     // .. .. ==> 0XF8006208[17:17] = 0x00000000U
9962     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
9963     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
9964     // .. .. ==> 0XF8006208[18:18] = 0x00000000U
9965     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
9966     // .. .. reg_arb_dis_rmw_portn = 0x1
9967     // .. .. ==> 0XF8006208[19:19] = 0x00000001U
9968     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
9969     // .. ..
9970     EMIT_MASKWRITE(0XF8006208, 0x000F03FFU ,0x000803FFU),
9971     // .. .. reg_arb_pri_wr_portn = 0x3ff
9972     // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
9973     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
9974     // .. .. reg_arb_disable_aging_wr_portn = 0x0
9975     // .. .. ==> 0XF800620C[16:16] = 0x00000000U
9976     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
9977     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
9978     // .. .. ==> 0XF800620C[17:17] = 0x00000000U
9979     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
9980     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
9981     // .. .. ==> 0XF800620C[18:18] = 0x00000000U
9982     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
9983     // .. .. reg_arb_dis_rmw_portn = 0x1
9984     // .. .. ==> 0XF800620C[19:19] = 0x00000001U
9985     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
9986     // .. ..
9987     EMIT_MASKWRITE(0XF800620C, 0x000F03FFU ,0x000803FFU),
9988     // .. .. reg_arb_pri_wr_portn = 0x3ff
9989     // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
9990     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
9991     // .. .. reg_arb_disable_aging_wr_portn = 0x0
9992     // .. .. ==> 0XF8006210[16:16] = 0x00000000U
9993     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
9994     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
9995     // .. .. ==> 0XF8006210[17:17] = 0x00000000U
9996     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
9997     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
9998     // .. .. ==> 0XF8006210[18:18] = 0x00000000U
9999     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10000     // .. .. reg_arb_dis_rmw_portn = 0x1
10001     // .. .. ==> 0XF8006210[19:19] = 0x00000001U
10002     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
10003     // .. ..
10004     EMIT_MASKWRITE(0XF8006210, 0x000F03FFU ,0x000803FFU),
10005     // .. .. reg_arb_pri_wr_portn = 0x3ff
10006     // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
10007     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10008     // .. .. reg_arb_disable_aging_wr_portn = 0x0
10009     // .. .. ==> 0XF8006214[16:16] = 0x00000000U
10010     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10011     // .. .. reg_arb_disable_urgent_wr_portn = 0x0
10012     // .. .. ==> 0XF8006214[17:17] = 0x00000000U
10013     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10014     // .. .. reg_arb_dis_page_match_wr_portn = 0x0
10015     // .. .. ==> 0XF8006214[18:18] = 0x00000000U
10016     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10017     // .. .. reg_arb_dis_rmw_portn = 0x1
10018     // .. .. ==> 0XF8006214[19:19] = 0x00000001U
10019     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
10020     // .. ..
10021     EMIT_MASKWRITE(0XF8006214, 0x000F03FFU ,0x000803FFU),
10022     // .. .. reg_arb_pri_rd_portn = 0x3ff
10023     // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
10024     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10025     // .. .. reg_arb_disable_aging_rd_portn = 0x0
10026     // .. .. ==> 0XF8006218[16:16] = 0x00000000U
10027     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10028     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
10029     // .. .. ==> 0XF8006218[17:17] = 0x00000000U
10030     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10031     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10032     // .. .. ==> 0XF8006218[18:18] = 0x00000000U
10033     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10034     // .. .. reg_arb_set_hpr_rd_portn = 0x0
10035     // .. .. ==> 0XF8006218[19:19] = 0x00000000U
10036     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
10037     // .. ..
10038     EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU),
10039     // .. .. reg_arb_pri_rd_portn = 0x3ff
10040     // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
10041     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10042     // .. .. reg_arb_disable_aging_rd_portn = 0x0
10043     // .. .. ==> 0XF800621C[16:16] = 0x00000000U
10044     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10045     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
10046     // .. .. ==> 0XF800621C[17:17] = 0x00000000U
10047     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10048     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10049     // .. .. ==> 0XF800621C[18:18] = 0x00000000U
10050     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10051     // .. .. reg_arb_set_hpr_rd_portn = 0x0
10052     // .. .. ==> 0XF800621C[19:19] = 0x00000000U
10053     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
10054     // .. ..
10055     EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU),
10056     // .. .. reg_arb_pri_rd_portn = 0x3ff
10057     // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
10058     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10059     // .. .. reg_arb_disable_aging_rd_portn = 0x0
10060     // .. .. ==> 0XF8006220[16:16] = 0x00000000U
10061     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10062     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
10063     // .. .. ==> 0XF8006220[17:17] = 0x00000000U
10064     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10065     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10066     // .. .. ==> 0XF8006220[18:18] = 0x00000000U
10067     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10068     // .. .. reg_arb_set_hpr_rd_portn = 0x0
10069     // .. .. ==> 0XF8006220[19:19] = 0x00000000U
10070     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
10071     // .. ..
10072     EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU),
10073     // .. .. reg_arb_pri_rd_portn = 0x3ff
10074     // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
10075     // .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU
10076     // .. .. reg_arb_disable_aging_rd_portn = 0x0
10077     // .. .. ==> 0XF8006224[16:16] = 0x00000000U
10078     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10079     // .. .. reg_arb_disable_urgent_rd_portn = 0x0
10080     // .. .. ==> 0XF8006224[17:17] = 0x00000000U
10081     // .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
10082     // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10083     // .. .. ==> 0XF8006224[18:18] = 0x00000000U
10084     // .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U
10085     // .. .. reg_arb_set_hpr_rd_portn = 0x0
10086     // .. .. ==> 0XF8006224[19:19] = 0x00000000U
10087     // .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U
10088     // .. ..
10089     EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU),
10090     // .. .. reg_ddrc_lpddr2 = 0x0
10091     // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
10092     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10093     // .. .. reg_ddrc_per_bank_refresh = 0x0
10094     // .. .. ==> 0XF80062A8[1:1] = 0x00000000U
10095     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10096     // .. .. reg_ddrc_derate_enable = 0x0
10097     // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
10098     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10099     // .. .. reg_ddrc_mr4_margin = 0x0
10100     // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
10101     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000000U
10102     // .. ..
10103     EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U ,0x00000000U),
10104     // .. .. reg_ddrc_mr4_read_interval = 0x0
10105     // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
10106     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U
10107     // .. ..
10108     EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U),
10109     // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
10110     // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
10111     // .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000005U
10112     // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
10113     // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
10114     // .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000120U
10115     // .. .. reg_ddrc_t_mrw = 0x5
10116     // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
10117     // .. ..     ==> MASK : 0x003FF000U    VAL : 0x00005000U
10118     // .. ..
10119     EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U),
10120     // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
10121     // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
10122     // .. ..     ==> MASK : 0x000000FFU    VAL : 0x000000A8U
10123     // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
10124     // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
10125     // .. ..     ==> MASK : 0x0003FF00U    VAL : 0x00001200U
10126     // .. ..
10127     EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U),
10128     // .. .. START: POLL ON DCI STATUS
10129     // .. .. DONE = 1
10130     // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
10131     // .. ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
10132     // .. ..
10133     EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
10134     // .. .. FINISH: POLL ON DCI STATUS
10135     // .. .. START: UNLOCK DDR
10136     // .. .. reg_ddrc_soft_rstb = 0x1
10137     // .. .. ==> 0XF8006000[0:0] = 0x00000001U
10138     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10139     // .. .. reg_ddrc_powerdown_en = 0x0
10140     // .. .. ==> 0XF8006000[1:1] = 0x00000000U
10141     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10142     // .. .. reg_ddrc_data_bus_width = 0x0
10143     // .. .. ==> 0XF8006000[3:2] = 0x00000000U
10144     // .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U
10145     // .. .. reg_ddrc_burst8_refresh = 0x0
10146     // .. .. ==> 0XF8006000[6:4] = 0x00000000U
10147     // .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U
10148     // .. .. reg_ddrc_rdwr_idle_gap = 1
10149     // .. .. ==> 0XF8006000[13:7] = 0x00000001U
10150     // .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U
10151     // .. .. reg_ddrc_dis_rd_bypass = 0x0
10152     // .. .. ==> 0XF8006000[14:14] = 0x00000000U
10153     // .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
10154     // .. .. reg_ddrc_dis_act_bypass = 0x0
10155     // .. .. ==> 0XF8006000[15:15] = 0x00000000U
10156     // .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U
10157     // .. .. reg_ddrc_dis_auto_refresh = 0x0
10158     // .. .. ==> 0XF8006000[16:16] = 0x00000000U
10159     // .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
10160     // .. ..
10161     EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U),
10162     // .. .. FINISH: UNLOCK DDR
10163     // .. .. START: CHECK DDR STATUS
10164     // .. .. ddrc_reg_operating_mode = 1
10165     // .. .. ==> 0XF8006054[2:0] = 0x00000001U
10166     // .. ..     ==> MASK : 0x00000007U    VAL : 0x00000001U
10167     // .. ..
10168     EMIT_MASKPOLL(0XF8006054, 0x00000007U),
10169     // .. .. FINISH: CHECK DDR STATUS
10170     // .. FINISH: DDR INITIALIZATION
10171     // FINISH: top
10172     //
10173     EMIT_EXIT(),
10174
10175     //
10176 };
10177
10178 unsigned long ps7_mio_init_data_1_0[] = {
10179     // START: top
10180     // .. START: SLCR SETTINGS
10181     // .. UNLOCK_KEY = 0XDF0D
10182     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
10183     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
10184     // ..
10185     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
10186     // .. FINISH: SLCR SETTINGS
10187     // .. START: OCM REMAPPING
10188     // .. VREF_EN = 0x1
10189     // .. ==> 0XF8000B00[0:0] = 0x00000001U
10190     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10191     // .. VREF_PULLUP_EN = 0x0
10192     // .. ==> 0XF8000B00[1:1] = 0x00000000U
10193     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10194     // .. CLK_PULLUP_EN = 0x0
10195     // .. ==> 0XF8000B00[8:8] = 0x00000000U
10196     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10197     // .. SRSTN_PULLUP_EN = 0x0
10198     // .. ==> 0XF8000B00[9:9] = 0x00000000U
10199     // ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
10200     // ..
10201     EMIT_MASKWRITE(0XF8000B00, 0x00000303U ,0x00000001U),
10202     // .. FINISH: OCM REMAPPING
10203     // .. START: DDRIOB SETTINGS
10204     // .. INP_POWER = 0x0
10205     // .. ==> 0XF8000B40[0:0] = 0x00000000U
10206     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10207     // .. INP_TYPE = 0x0
10208     // .. ==> 0XF8000B40[2:1] = 0x00000000U
10209     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
10210     // .. DCI_UPDATE = 0x0
10211     // .. ==> 0XF8000B40[3:3] = 0x00000000U
10212     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10213     // .. TERM_EN = 0x0
10214     // .. ==> 0XF8000B40[4:4] = 0x00000000U
10215     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
10216     // .. DCR_TYPE = 0x0
10217     // .. ==> 0XF8000B40[6:5] = 0x00000000U
10218     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
10219     // .. IBUF_DISABLE_MODE = 0x0
10220     // .. ==> 0XF8000B40[7:7] = 0x00000000U
10221     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10222     // .. TERM_DISABLE_MODE = 0x0
10223     // .. ==> 0XF8000B40[8:8] = 0x00000000U
10224     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10225     // .. OUTPUT_EN = 0x3
10226     // .. ==> 0XF8000B40[10:9] = 0x00000003U
10227     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10228     // .. PULLUP_EN = 0x0
10229     // .. ==> 0XF8000B40[11:11] = 0x00000000U
10230     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10231     // ..
10232     EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U),
10233     // .. INP_POWER = 0x0
10234     // .. ==> 0XF8000B44[0:0] = 0x00000000U
10235     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10236     // .. INP_TYPE = 0x0
10237     // .. ==> 0XF8000B44[2:1] = 0x00000000U
10238     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
10239     // .. DCI_UPDATE = 0x0
10240     // .. ==> 0XF8000B44[3:3] = 0x00000000U
10241     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10242     // .. TERM_EN = 0x0
10243     // .. ==> 0XF8000B44[4:4] = 0x00000000U
10244     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
10245     // .. DCR_TYPE = 0x0
10246     // .. ==> 0XF8000B44[6:5] = 0x00000000U
10247     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
10248     // .. IBUF_DISABLE_MODE = 0x0
10249     // .. ==> 0XF8000B44[7:7] = 0x00000000U
10250     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10251     // .. TERM_DISABLE_MODE = 0x0
10252     // .. ==> 0XF8000B44[8:8] = 0x00000000U
10253     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10254     // .. OUTPUT_EN = 0x3
10255     // .. ==> 0XF8000B44[10:9] = 0x00000003U
10256     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10257     // .. PULLUP_EN = 0x0
10258     // .. ==> 0XF8000B44[11:11] = 0x00000000U
10259     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10260     // ..
10261     EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U),
10262     // .. INP_POWER = 0x0
10263     // .. ==> 0XF8000B48[0:0] = 0x00000000U
10264     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10265     // .. INP_TYPE = 0x1
10266     // .. ==> 0XF8000B48[2:1] = 0x00000001U
10267     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
10268     // .. DCI_UPDATE = 0x0
10269     // .. ==> 0XF8000B48[3:3] = 0x00000000U
10270     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10271     // .. TERM_EN = 0x1
10272     // .. ==> 0XF8000B48[4:4] = 0x00000001U
10273     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
10274     // .. DCR_TYPE = 0x3
10275     // .. ==> 0XF8000B48[6:5] = 0x00000003U
10276     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
10277     // .. IBUF_DISABLE_MODE = 0
10278     // .. ==> 0XF8000B48[7:7] = 0x00000000U
10279     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10280     // .. TERM_DISABLE_MODE = 0
10281     // .. ==> 0XF8000B48[8:8] = 0x00000000U
10282     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10283     // .. OUTPUT_EN = 0x3
10284     // .. ==> 0XF8000B48[10:9] = 0x00000003U
10285     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10286     // .. PULLUP_EN = 0x0
10287     // .. ==> 0XF8000B48[11:11] = 0x00000000U
10288     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10289     // ..
10290     EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U),
10291     // .. INP_POWER = 0x0
10292     // .. ==> 0XF8000B4C[0:0] = 0x00000000U
10293     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10294     // .. INP_TYPE = 0x1
10295     // .. ==> 0XF8000B4C[2:1] = 0x00000001U
10296     // ..     ==> MASK : 0x00000006U    VAL : 0x00000002U
10297     // .. DCI_UPDATE = 0x0
10298     // .. ==> 0XF8000B4C[3:3] = 0x00000000U
10299     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10300     // .. TERM_EN = 0x1
10301     // .. ==> 0XF8000B4C[4:4] = 0x00000001U
10302     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
10303     // .. DCR_TYPE = 0x3
10304     // .. ==> 0XF8000B4C[6:5] = 0x00000003U
10305     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
10306     // .. IBUF_DISABLE_MODE = 0
10307     // .. ==> 0XF8000B4C[7:7] = 0x00000000U
10308     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10309     // .. TERM_DISABLE_MODE = 0
10310     // .. ==> 0XF8000B4C[8:8] = 0x00000000U
10311     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10312     // .. OUTPUT_EN = 0x3
10313     // .. ==> 0XF8000B4C[10:9] = 0x00000003U
10314     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10315     // .. PULLUP_EN = 0x0
10316     // .. ==> 0XF8000B4C[11:11] = 0x00000000U
10317     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10318     // ..
10319     EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U),
10320     // .. INP_POWER = 0x0
10321     // .. ==> 0XF8000B50[0:0] = 0x00000000U
10322     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10323     // .. INP_TYPE = 0x2
10324     // .. ==> 0XF8000B50[2:1] = 0x00000002U
10325     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
10326     // .. DCI_UPDATE = 0x0
10327     // .. ==> 0XF8000B50[3:3] = 0x00000000U
10328     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10329     // .. TERM_EN = 0x1
10330     // .. ==> 0XF8000B50[4:4] = 0x00000001U
10331     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
10332     // .. DCR_TYPE = 0x3
10333     // .. ==> 0XF8000B50[6:5] = 0x00000003U
10334     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
10335     // .. IBUF_DISABLE_MODE = 0
10336     // .. ==> 0XF8000B50[7:7] = 0x00000000U
10337     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10338     // .. TERM_DISABLE_MODE = 0
10339     // .. ==> 0XF8000B50[8:8] = 0x00000000U
10340     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10341     // .. OUTPUT_EN = 0x3
10342     // .. ==> 0XF8000B50[10:9] = 0x00000003U
10343     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10344     // .. PULLUP_EN = 0x0
10345     // .. ==> 0XF8000B50[11:11] = 0x00000000U
10346     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10347     // ..
10348     EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U),
10349     // .. INP_POWER = 0x0
10350     // .. ==> 0XF8000B54[0:0] = 0x00000000U
10351     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10352     // .. INP_TYPE = 0x2
10353     // .. ==> 0XF8000B54[2:1] = 0x00000002U
10354     // ..     ==> MASK : 0x00000006U    VAL : 0x00000004U
10355     // .. DCI_UPDATE = 0x0
10356     // .. ==> 0XF8000B54[3:3] = 0x00000000U
10357     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10358     // .. TERM_EN = 0x1
10359     // .. ==> 0XF8000B54[4:4] = 0x00000001U
10360     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
10361     // .. DCR_TYPE = 0x3
10362     // .. ==> 0XF8000B54[6:5] = 0x00000003U
10363     // ..     ==> MASK : 0x00000060U    VAL : 0x00000060U
10364     // .. IBUF_DISABLE_MODE = 0
10365     // .. ==> 0XF8000B54[7:7] = 0x00000000U
10366     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10367     // .. TERM_DISABLE_MODE = 0
10368     // .. ==> 0XF8000B54[8:8] = 0x00000000U
10369     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10370     // .. OUTPUT_EN = 0x3
10371     // .. ==> 0XF8000B54[10:9] = 0x00000003U
10372     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10373     // .. PULLUP_EN = 0x0
10374     // .. ==> 0XF8000B54[11:11] = 0x00000000U
10375     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10376     // ..
10377     EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U),
10378     // .. INP_POWER = 0x0
10379     // .. ==> 0XF8000B58[0:0] = 0x00000000U
10380     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10381     // .. INP_TYPE = 0x0
10382     // .. ==> 0XF8000B58[2:1] = 0x00000000U
10383     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
10384     // .. DCI_UPDATE = 0x0
10385     // .. ==> 0XF8000B58[3:3] = 0x00000000U
10386     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10387     // .. TERM_EN = 0x0
10388     // .. ==> 0XF8000B58[4:4] = 0x00000000U
10389     // ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
10390     // .. DCR_TYPE = 0x0
10391     // .. ==> 0XF8000B58[6:5] = 0x00000000U
10392     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
10393     // .. IBUF_DISABLE_MODE = 0x0
10394     // .. ==> 0XF8000B58[7:7] = 0x00000000U
10395     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
10396     // .. TERM_DISABLE_MODE = 0x0
10397     // .. ==> 0XF8000B58[8:8] = 0x00000000U
10398     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10399     // .. OUTPUT_EN = 0x3
10400     // .. ==> 0XF8000B58[10:9] = 0x00000003U
10401     // ..     ==> MASK : 0x00000600U    VAL : 0x00000600U
10402     // .. PULLUP_EN = 0x0
10403     // .. ==> 0XF8000B58[11:11] = 0x00000000U
10404     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
10405     // ..
10406     EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U),
10407     // .. DRIVE_P = 0x1c
10408     // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
10409     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
10410     // .. DRIVE_N = 0xc
10411     // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
10412     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
10413     // .. SLEW_P = 0x3
10414     // .. ==> 0XF8000B5C[18:14] = 0x00000003U
10415     // ..     ==> MASK : 0x0007C000U    VAL : 0x0000C000U
10416     // .. SLEW_N = 0x3
10417     // .. ==> 0XF8000B5C[23:19] = 0x00000003U
10418     // ..     ==> MASK : 0x00F80000U    VAL : 0x00180000U
10419     // .. GTL = 0x0
10420     // .. ==> 0XF8000B5C[26:24] = 0x00000000U
10421     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
10422     // .. RTERM = 0x0
10423     // .. ==> 0XF8000B5C[31:27] = 0x00000000U
10424     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
10425     // ..
10426     EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU),
10427     // .. DRIVE_P = 0x1c
10428     // .. ==> 0XF8000B60[6:0] = 0x0000001CU
10429     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
10430     // .. DRIVE_N = 0xc
10431     // .. ==> 0XF8000B60[13:7] = 0x0000000CU
10432     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
10433     // .. SLEW_P = 0x6
10434     // .. ==> 0XF8000B60[18:14] = 0x00000006U
10435     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
10436     // .. SLEW_N = 0x1f
10437     // .. ==> 0XF8000B60[23:19] = 0x0000001FU
10438     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
10439     // .. GTL = 0x0
10440     // .. ==> 0XF8000B60[26:24] = 0x00000000U
10441     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
10442     // .. RTERM = 0x0
10443     // .. ==> 0XF8000B60[31:27] = 0x00000000U
10444     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
10445     // ..
10446     EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU),
10447     // .. DRIVE_P = 0x1c
10448     // .. ==> 0XF8000B64[6:0] = 0x0000001CU
10449     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
10450     // .. DRIVE_N = 0xc
10451     // .. ==> 0XF8000B64[13:7] = 0x0000000CU
10452     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
10453     // .. SLEW_P = 0x6
10454     // .. ==> 0XF8000B64[18:14] = 0x00000006U
10455     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
10456     // .. SLEW_N = 0x1f
10457     // .. ==> 0XF8000B64[23:19] = 0x0000001FU
10458     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
10459     // .. GTL = 0x0
10460     // .. ==> 0XF8000B64[26:24] = 0x00000000U
10461     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
10462     // .. RTERM = 0x0
10463     // .. ==> 0XF8000B64[31:27] = 0x00000000U
10464     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
10465     // ..
10466     EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU),
10467     // .. DRIVE_P = 0x1c
10468     // .. ==> 0XF8000B68[6:0] = 0x0000001CU
10469     // ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU
10470     // .. DRIVE_N = 0xc
10471     // .. ==> 0XF8000B68[13:7] = 0x0000000CU
10472     // ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U
10473     // .. SLEW_P = 0x6
10474     // .. ==> 0XF8000B68[18:14] = 0x00000006U
10475     // ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U
10476     // .. SLEW_N = 0x1f
10477     // .. ==> 0XF8000B68[23:19] = 0x0000001FU
10478     // ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U
10479     // .. GTL = 0x0
10480     // .. ==> 0XF8000B68[26:24] = 0x00000000U
10481     // ..     ==> MASK : 0x07000000U    VAL : 0x00000000U
10482     // .. RTERM = 0x0
10483     // .. ==> 0XF8000B68[31:27] = 0x00000000U
10484     // ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U
10485     // ..
10486     EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU),
10487     // .. VREF_INT_EN = 0x1
10488     // .. ==> 0XF8000B6C[0:0] = 0x00000001U
10489     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10490     // .. VREF_SEL = 0x4
10491     // .. ==> 0XF8000B6C[4:1] = 0x00000004U
10492     // ..     ==> MASK : 0x0000001EU    VAL : 0x00000008U
10493     // .. VREF_EXT_EN = 0x0
10494     // .. ==> 0XF8000B6C[6:5] = 0x00000000U
10495     // ..     ==> MASK : 0x00000060U    VAL : 0x00000000U
10496     // .. VREF_PULLUP_EN = 0x0
10497     // .. ==> 0XF8000B6C[8:7] = 0x00000000U
10498     // ..     ==> MASK : 0x00000180U    VAL : 0x00000000U
10499     // .. REFIO_EN = 0x1
10500     // .. ==> 0XF8000B6C[9:9] = 0x00000001U
10501     // ..     ==> MASK : 0x00000200U    VAL : 0x00000200U
10502     // .. REFIO_PULLUP_EN = 0x0
10503     // .. ==> 0XF8000B6C[12:12] = 0x00000000U
10504     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10505     // .. DRST_B_PULLUP_EN = 0x0
10506     // .. ==> 0XF8000B6C[13:13] = 0x00000000U
10507     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10508     // .. CKE_PULLUP_EN = 0x0
10509     // .. ==> 0XF8000B6C[14:14] = 0x00000000U
10510     // ..     ==> MASK : 0x00004000U    VAL : 0x00000000U
10511     // ..
10512     EMIT_MASKWRITE(0XF8000B6C, 0x000073FFU ,0x00000209U),
10513     // .. .. START: ASSERT RESET
10514     // .. .. RESET = 1
10515     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
10516     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10517     // .. .. VRN_OUT = 0x1
10518     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
10519     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
10520     // .. ..
10521     EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000021U),
10522     // .. .. FINISH: ASSERT RESET
10523     // .. .. START: DEASSERT RESET
10524     // .. .. RESET = 0
10525     // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
10526     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10527     // .. .. VRN_OUT = 0x1
10528     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
10529     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
10530     // .. ..
10531     EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U),
10532     // .. .. FINISH: DEASSERT RESET
10533     // .. .. RESET = 0x1
10534     // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
10535     // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10536     // .. .. ENABLE = 0x1
10537     // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
10538     // .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10539     // .. .. VRP_TRI = 0x0
10540     // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
10541     // .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10542     // .. .. VRN_TRI = 0x0
10543     // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
10544     // .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
10545     // .. .. VRP_OUT = 0x0
10546     // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
10547     // .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U
10548     // .. .. VRN_OUT = 0x1
10549     // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
10550     // .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U
10551     // .. .. NREF_OPT1 = 0x0
10552     // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
10553     // .. ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
10554     // .. .. NREF_OPT2 = 0x0
10555     // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
10556     // .. ..     ==> MASK : 0x00000700U    VAL : 0x00000000U
10557     // .. .. NREF_OPT4 = 0x1
10558     // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
10559     // .. ..     ==> MASK : 0x00003800U    VAL : 0x00000800U
10560     // .. .. PREF_OPT1 = 0x0
10561     // .. .. ==> 0XF8000B70[16:14] = 0x00000000U
10562     // .. ..     ==> MASK : 0x0001C000U    VAL : 0x00000000U
10563     // .. .. PREF_OPT2 = 0x0
10564     // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
10565     // .. ..     ==> MASK : 0x000E0000U    VAL : 0x00000000U
10566     // .. .. UPDATE_CONTROL = 0x0
10567     // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
10568     // .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
10569     // .. .. INIT_COMPLETE = 0x0
10570     // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
10571     // .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
10572     // .. .. TST_CLK = 0x0
10573     // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
10574     // .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
10575     // .. .. TST_HLN = 0x0
10576     // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
10577     // .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
10578     // .. .. TST_HLP = 0x0
10579     // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
10580     // .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
10581     // .. .. TST_RST = 0x0
10582     // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
10583     // .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U
10584     // .. .. INT_DCI_EN = 0x0
10585     // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
10586     // .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U
10587     // .. ..
10588     EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU ,0x00000823U),
10589     // .. FINISH: DDRIOB SETTINGS
10590     // .. START: MIO PROGRAMMING
10591     // .. TRI_ENABLE = 1
10592     // .. ==> 0XF8000700[0:0] = 0x00000001U
10593     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
10594     // .. Speed = 0
10595     // .. ==> 0XF8000700[8:8] = 0x00000000U
10596     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10597     // .. IO_Type = 1
10598     // .. ==> 0XF8000700[11:9] = 0x00000001U
10599     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10600     // .. PULLUP = 1
10601     // .. ==> 0XF8000700[12:12] = 0x00000001U
10602     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
10603     // .. DisableRcvr = 0
10604     // .. ==> 0XF8000700[13:13] = 0x00000000U
10605     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10606     // ..
10607     EMIT_MASKWRITE(0XF8000700, 0x00003F01U ,0x00001201U),
10608     // .. TRI_ENABLE = 0
10609     // .. ==> 0XF8000704[0:0] = 0x00000000U
10610     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10611     // .. L0_SEL = 1
10612     // .. ==> 0XF8000704[1:1] = 0x00000001U
10613     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10614     // .. L1_SEL = 0
10615     // .. ==> 0XF8000704[2:2] = 0x00000000U
10616     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10617     // .. L2_SEL = 0
10618     // .. ==> 0XF8000704[4:3] = 0x00000000U
10619     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10620     // .. L3_SEL = 0
10621     // .. ==> 0XF8000704[7:5] = 0x00000000U
10622     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10623     // .. Speed = 0
10624     // .. ==> 0XF8000704[8:8] = 0x00000000U
10625     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10626     // .. IO_Type = 1
10627     // .. ==> 0XF8000704[11:9] = 0x00000001U
10628     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10629     // .. PULLUP = 1
10630     // .. ==> 0XF8000704[12:12] = 0x00000001U
10631     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
10632     // .. DisableRcvr = 0
10633     // .. ==> 0XF8000704[13:13] = 0x00000000U
10634     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10635     // ..
10636     EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00001202U),
10637     // .. TRI_ENABLE = 0
10638     // .. ==> 0XF8000708[0:0] = 0x00000000U
10639     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10640     // .. L0_SEL = 1
10641     // .. ==> 0XF8000708[1:1] = 0x00000001U
10642     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10643     // .. L1_SEL = 0
10644     // .. ==> 0XF8000708[2:2] = 0x00000000U
10645     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10646     // .. L2_SEL = 0
10647     // .. ==> 0XF8000708[4:3] = 0x00000000U
10648     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10649     // .. L3_SEL = 0
10650     // .. ==> 0XF8000708[7:5] = 0x00000000U
10651     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10652     // .. Speed = 0
10653     // .. ==> 0XF8000708[8:8] = 0x00000000U
10654     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10655     // .. IO_Type = 1
10656     // .. ==> 0XF8000708[11:9] = 0x00000001U
10657     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10658     // .. PULLUP = 0
10659     // .. ==> 0XF8000708[12:12] = 0x00000000U
10660     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10661     // .. DisableRcvr = 0
10662     // .. ==> 0XF8000708[13:13] = 0x00000000U
10663     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10664     // ..
10665     EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000202U),
10666     // .. TRI_ENABLE = 0
10667     // .. ==> 0XF800070C[0:0] = 0x00000000U
10668     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10669     // .. L0_SEL = 1
10670     // .. ==> 0XF800070C[1:1] = 0x00000001U
10671     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10672     // .. L1_SEL = 0
10673     // .. ==> 0XF800070C[2:2] = 0x00000000U
10674     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10675     // .. L2_SEL = 0
10676     // .. ==> 0XF800070C[4:3] = 0x00000000U
10677     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10678     // .. L3_SEL = 0
10679     // .. ==> 0XF800070C[7:5] = 0x00000000U
10680     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10681     // .. Speed = 0
10682     // .. ==> 0XF800070C[8:8] = 0x00000000U
10683     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10684     // .. IO_Type = 1
10685     // .. ==> 0XF800070C[11:9] = 0x00000001U
10686     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10687     // .. PULLUP = 0
10688     // .. ==> 0XF800070C[12:12] = 0x00000000U
10689     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10690     // .. DisableRcvr = 0
10691     // .. ==> 0XF800070C[13:13] = 0x00000000U
10692     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10693     // ..
10694     EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000202U),
10695     // .. TRI_ENABLE = 0
10696     // .. ==> 0XF8000710[0:0] = 0x00000000U
10697     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10698     // .. L0_SEL = 1
10699     // .. ==> 0XF8000710[1:1] = 0x00000001U
10700     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10701     // .. L1_SEL = 0
10702     // .. ==> 0XF8000710[2:2] = 0x00000000U
10703     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10704     // .. L2_SEL = 0
10705     // .. ==> 0XF8000710[4:3] = 0x00000000U
10706     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10707     // .. L3_SEL = 0
10708     // .. ==> 0XF8000710[7:5] = 0x00000000U
10709     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10710     // .. Speed = 0
10711     // .. ==> 0XF8000710[8:8] = 0x00000000U
10712     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10713     // .. IO_Type = 1
10714     // .. ==> 0XF8000710[11:9] = 0x00000001U
10715     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10716     // .. PULLUP = 0
10717     // .. ==> 0XF8000710[12:12] = 0x00000000U
10718     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10719     // .. DisableRcvr = 0
10720     // .. ==> 0XF8000710[13:13] = 0x00000000U
10721     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10722     // ..
10723     EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000202U),
10724     // .. TRI_ENABLE = 0
10725     // .. ==> 0XF8000714[0:0] = 0x00000000U
10726     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10727     // .. L0_SEL = 1
10728     // .. ==> 0XF8000714[1:1] = 0x00000001U
10729     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10730     // .. L1_SEL = 0
10731     // .. ==> 0XF8000714[2:2] = 0x00000000U
10732     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10733     // .. L2_SEL = 0
10734     // .. ==> 0XF8000714[4:3] = 0x00000000U
10735     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10736     // .. L3_SEL = 0
10737     // .. ==> 0XF8000714[7:5] = 0x00000000U
10738     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10739     // .. Speed = 0
10740     // .. ==> 0XF8000714[8:8] = 0x00000000U
10741     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10742     // .. IO_Type = 1
10743     // .. ==> 0XF8000714[11:9] = 0x00000001U
10744     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10745     // .. PULLUP = 0
10746     // .. ==> 0XF8000714[12:12] = 0x00000000U
10747     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10748     // .. DisableRcvr = 0
10749     // .. ==> 0XF8000714[13:13] = 0x00000000U
10750     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10751     // ..
10752     EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000202U),
10753     // .. TRI_ENABLE = 0
10754     // .. ==> 0XF8000718[0:0] = 0x00000000U
10755     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10756     // .. L0_SEL = 1
10757     // .. ==> 0XF8000718[1:1] = 0x00000001U
10758     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10759     // .. L1_SEL = 0
10760     // .. ==> 0XF8000718[2:2] = 0x00000000U
10761     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10762     // .. L2_SEL = 0
10763     // .. ==> 0XF8000718[4:3] = 0x00000000U
10764     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10765     // .. L3_SEL = 0
10766     // .. ==> 0XF8000718[7:5] = 0x00000000U
10767     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10768     // .. Speed = 0
10769     // .. ==> 0XF8000718[8:8] = 0x00000000U
10770     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10771     // .. IO_Type = 1
10772     // .. ==> 0XF8000718[11:9] = 0x00000001U
10773     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10774     // .. PULLUP = 0
10775     // .. ==> 0XF8000718[12:12] = 0x00000000U
10776     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10777     // .. DisableRcvr = 0
10778     // .. ==> 0XF8000718[13:13] = 0x00000000U
10779     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10780     // ..
10781     EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000202U),
10782     // .. TRI_ENABLE = 0
10783     // .. ==> 0XF800071C[0:0] = 0x00000000U
10784     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10785     // .. L0_SEL = 0
10786     // .. ==> 0XF800071C[1:1] = 0x00000000U
10787     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10788     // .. L1_SEL = 0
10789     // .. ==> 0XF800071C[2:2] = 0x00000000U
10790     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10791     // .. L2_SEL = 0
10792     // .. ==> 0XF800071C[4:3] = 0x00000000U
10793     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10794     // .. L3_SEL = 0
10795     // .. ==> 0XF800071C[7:5] = 0x00000000U
10796     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10797     // .. Speed = 0
10798     // .. ==> 0XF800071C[8:8] = 0x00000000U
10799     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10800     // .. IO_Type = 1
10801     // .. ==> 0XF800071C[11:9] = 0x00000001U
10802     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10803     // .. PULLUP = 0
10804     // .. ==> 0XF800071C[12:12] = 0x00000000U
10805     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10806     // .. DisableRcvr = 0
10807     // .. ==> 0XF800071C[13:13] = 0x00000000U
10808     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10809     // ..
10810     EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000200U),
10811     // .. TRI_ENABLE = 0
10812     // .. ==> 0XF8000720[0:0] = 0x00000000U
10813     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10814     // .. L0_SEL = 1
10815     // .. ==> 0XF8000720[1:1] = 0x00000001U
10816     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
10817     // .. L1_SEL = 0
10818     // .. ==> 0XF8000720[2:2] = 0x00000000U
10819     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10820     // .. L2_SEL = 0
10821     // .. ==> 0XF8000720[4:3] = 0x00000000U
10822     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10823     // .. L3_SEL = 0
10824     // .. ==> 0XF8000720[7:5] = 0x00000000U
10825     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10826     // .. Speed = 0
10827     // .. ==> 0XF8000720[8:8] = 0x00000000U
10828     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10829     // .. IO_Type = 1
10830     // .. ==> 0XF8000720[11:9] = 0x00000001U
10831     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10832     // .. PULLUP = 0
10833     // .. ==> 0XF8000720[12:12] = 0x00000000U
10834     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
10835     // .. DisableRcvr = 0
10836     // .. ==> 0XF8000720[13:13] = 0x00000000U
10837     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10838     // ..
10839     EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000202U),
10840     // .. TRI_ENABLE = 0
10841     // .. ==> 0XF8000724[0:0] = 0x00000000U
10842     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10843     // .. L0_SEL = 0
10844     // .. ==> 0XF8000724[1:1] = 0x00000000U
10845     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10846     // .. L1_SEL = 0
10847     // .. ==> 0XF8000724[2:2] = 0x00000000U
10848     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10849     // .. L2_SEL = 0
10850     // .. ==> 0XF8000724[4:3] = 0x00000000U
10851     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10852     // .. L3_SEL = 0
10853     // .. ==> 0XF8000724[7:5] = 0x00000000U
10854     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10855     // .. Speed = 0
10856     // .. ==> 0XF8000724[8:8] = 0x00000000U
10857     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10858     // .. IO_Type = 1
10859     // .. ==> 0XF8000724[11:9] = 0x00000001U
10860     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10861     // .. PULLUP = 1
10862     // .. ==> 0XF8000724[12:12] = 0x00000001U
10863     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
10864     // .. DisableRcvr = 0
10865     // .. ==> 0XF8000724[13:13] = 0x00000000U
10866     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10867     // ..
10868     EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00001200U),
10869     // .. TRI_ENABLE = 0
10870     // .. ==> 0XF8000728[0:0] = 0x00000000U
10871     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10872     // .. L0_SEL = 0
10873     // .. ==> 0XF8000728[1:1] = 0x00000000U
10874     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10875     // .. L1_SEL = 0
10876     // .. ==> 0XF8000728[2:2] = 0x00000000U
10877     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10878     // .. L2_SEL = 0
10879     // .. ==> 0XF8000728[4:3] = 0x00000000U
10880     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10881     // .. L3_SEL = 0
10882     // .. ==> 0XF8000728[7:5] = 0x00000000U
10883     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10884     // .. Speed = 0
10885     // .. ==> 0XF8000728[8:8] = 0x00000000U
10886     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10887     // .. IO_Type = 1
10888     // .. ==> 0XF8000728[11:9] = 0x00000001U
10889     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10890     // .. PULLUP = 1
10891     // .. ==> 0XF8000728[12:12] = 0x00000001U
10892     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
10893     // .. DisableRcvr = 0
10894     // .. ==> 0XF8000728[13:13] = 0x00000000U
10895     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10896     // ..
10897     EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00001200U),
10898     // .. TRI_ENABLE = 0
10899     // .. ==> 0XF800072C[0:0] = 0x00000000U
10900     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10901     // .. L0_SEL = 0
10902     // .. ==> 0XF800072C[1:1] = 0x00000000U
10903     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10904     // .. L1_SEL = 0
10905     // .. ==> 0XF800072C[2:2] = 0x00000000U
10906     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10907     // .. L2_SEL = 0
10908     // .. ==> 0XF800072C[4:3] = 0x00000000U
10909     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10910     // .. L3_SEL = 0
10911     // .. ==> 0XF800072C[7:5] = 0x00000000U
10912     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10913     // .. Speed = 0
10914     // .. ==> 0XF800072C[8:8] = 0x00000000U
10915     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10916     // .. IO_Type = 1
10917     // .. ==> 0XF800072C[11:9] = 0x00000001U
10918     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10919     // .. PULLUP = 1
10920     // .. ==> 0XF800072C[12:12] = 0x00000001U
10921     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
10922     // .. DisableRcvr = 0
10923     // .. ==> 0XF800072C[13:13] = 0x00000000U
10924     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10925     // ..
10926     EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00001200U),
10927     // .. TRI_ENABLE = 0
10928     // .. ==> 0XF8000730[0:0] = 0x00000000U
10929     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10930     // .. L0_SEL = 0
10931     // .. ==> 0XF8000730[1:1] = 0x00000000U
10932     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10933     // .. L1_SEL = 0
10934     // .. ==> 0XF8000730[2:2] = 0x00000000U
10935     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10936     // .. L2_SEL = 0
10937     // .. ==> 0XF8000730[4:3] = 0x00000000U
10938     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10939     // .. L3_SEL = 0
10940     // .. ==> 0XF8000730[7:5] = 0x00000000U
10941     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10942     // .. Speed = 0
10943     // .. ==> 0XF8000730[8:8] = 0x00000000U
10944     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10945     // .. IO_Type = 1
10946     // .. ==> 0XF8000730[11:9] = 0x00000001U
10947     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10948     // .. PULLUP = 1
10949     // .. ==> 0XF8000730[12:12] = 0x00000001U
10950     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
10951     // .. DisableRcvr = 0
10952     // .. ==> 0XF8000730[13:13] = 0x00000000U
10953     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10954     // ..
10955     EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00001200U),
10956     // .. TRI_ENABLE = 0
10957     // .. ==> 0XF8000734[0:0] = 0x00000000U
10958     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10959     // .. L0_SEL = 0
10960     // .. ==> 0XF8000734[1:1] = 0x00000000U
10961     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10962     // .. L1_SEL = 0
10963     // .. ==> 0XF8000734[2:2] = 0x00000000U
10964     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10965     // .. L2_SEL = 0
10966     // .. ==> 0XF8000734[4:3] = 0x00000000U
10967     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10968     // .. L3_SEL = 0
10969     // .. ==> 0XF8000734[7:5] = 0x00000000U
10970     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
10971     // .. Speed = 0
10972     // .. ==> 0XF8000734[8:8] = 0x00000000U
10973     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
10974     // .. IO_Type = 1
10975     // .. ==> 0XF8000734[11:9] = 0x00000001U
10976     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
10977     // .. PULLUP = 1
10978     // .. ==> 0XF8000734[12:12] = 0x00000001U
10979     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
10980     // .. DisableRcvr = 0
10981     // .. ==> 0XF8000734[13:13] = 0x00000000U
10982     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
10983     // ..
10984     EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00001200U),
10985     // .. TRI_ENABLE = 0
10986     // .. ==> 0XF8000738[0:0] = 0x00000000U
10987     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
10988     // .. L0_SEL = 0
10989     // .. ==> 0XF8000738[1:1] = 0x00000000U
10990     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
10991     // .. L1_SEL = 0
10992     // .. ==> 0XF8000738[2:2] = 0x00000000U
10993     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
10994     // .. L2_SEL = 0
10995     // .. ==> 0XF8000738[4:3] = 0x00000000U
10996     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
10997     // .. L3_SEL = 0
10998     // .. ==> 0XF8000738[7:5] = 0x00000000U
10999     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11000     // .. Speed = 0
11001     // .. ==> 0XF8000738[8:8] = 0x00000000U
11002     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11003     // .. IO_Type = 1
11004     // .. ==> 0XF8000738[11:9] = 0x00000001U
11005     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11006     // .. PULLUP = 1
11007     // .. ==> 0XF8000738[12:12] = 0x00000001U
11008     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
11009     // .. DisableRcvr = 0
11010     // .. ==> 0XF8000738[13:13] = 0x00000000U
11011     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11012     // ..
11013     EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00001200U),
11014     // .. TRI_ENABLE = 1
11015     // .. ==> 0XF800073C[0:0] = 0x00000001U
11016     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11017     // .. Speed = 0
11018     // .. ==> 0XF800073C[8:8] = 0x00000000U
11019     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11020     // .. IO_Type = 1
11021     // .. ==> 0XF800073C[11:9] = 0x00000001U
11022     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11023     // .. PULLUP = 1
11024     // .. ==> 0XF800073C[12:12] = 0x00000001U
11025     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
11026     // .. DisableRcvr = 0
11027     // .. ==> 0XF800073C[13:13] = 0x00000000U
11028     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11029     // ..
11030     EMIT_MASKWRITE(0XF800073C, 0x00003F01U ,0x00001201U),
11031     // .. TRI_ENABLE = 0
11032     // .. ==> 0XF8000740[0:0] = 0x00000000U
11033     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11034     // .. L0_SEL = 1
11035     // .. ==> 0XF8000740[1:1] = 0x00000001U
11036     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11037     // .. L1_SEL = 0
11038     // .. ==> 0XF8000740[2:2] = 0x00000000U
11039     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11040     // .. L2_SEL = 0
11041     // .. ==> 0XF8000740[4:3] = 0x00000000U
11042     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11043     // .. L3_SEL = 0
11044     // .. ==> 0XF8000740[7:5] = 0x00000000U
11045     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11046     // .. Speed = 0
11047     // .. ==> 0XF8000740[8:8] = 0x00000000U
11048     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11049     // .. IO_Type = 4
11050     // .. ==> 0XF8000740[11:9] = 0x00000004U
11051     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11052     // .. PULLUP = 0
11053     // .. ==> 0XF8000740[12:12] = 0x00000000U
11054     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11055     // .. DisableRcvr = 1
11056     // .. ==> 0XF8000740[13:13] = 0x00000001U
11057     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
11058     // ..
11059     EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00002802U),
11060     // .. TRI_ENABLE = 0
11061     // .. ==> 0XF8000744[0:0] = 0x00000000U
11062     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11063     // .. L0_SEL = 1
11064     // .. ==> 0XF8000744[1:1] = 0x00000001U
11065     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11066     // .. L1_SEL = 0
11067     // .. ==> 0XF8000744[2:2] = 0x00000000U
11068     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11069     // .. L2_SEL = 0
11070     // .. ==> 0XF8000744[4:3] = 0x00000000U
11071     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11072     // .. L3_SEL = 0
11073     // .. ==> 0XF8000744[7:5] = 0x00000000U
11074     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11075     // .. Speed = 0
11076     // .. ==> 0XF8000744[8:8] = 0x00000000U
11077     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11078     // .. IO_Type = 4
11079     // .. ==> 0XF8000744[11:9] = 0x00000004U
11080     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11081     // .. PULLUP = 0
11082     // .. ==> 0XF8000744[12:12] = 0x00000000U
11083     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11084     // .. DisableRcvr = 1
11085     // .. ==> 0XF8000744[13:13] = 0x00000001U
11086     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
11087     // ..
11088     EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00002802U),
11089     // .. TRI_ENABLE = 0
11090     // .. ==> 0XF8000748[0:0] = 0x00000000U
11091     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11092     // .. L0_SEL = 1
11093     // .. ==> 0XF8000748[1:1] = 0x00000001U
11094     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11095     // .. L1_SEL = 0
11096     // .. ==> 0XF8000748[2:2] = 0x00000000U
11097     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11098     // .. L2_SEL = 0
11099     // .. ==> 0XF8000748[4:3] = 0x00000000U
11100     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11101     // .. L3_SEL = 0
11102     // .. ==> 0XF8000748[7:5] = 0x00000000U
11103     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11104     // .. Speed = 0
11105     // .. ==> 0XF8000748[8:8] = 0x00000000U
11106     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11107     // .. IO_Type = 4
11108     // .. ==> 0XF8000748[11:9] = 0x00000004U
11109     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11110     // .. PULLUP = 0
11111     // .. ==> 0XF8000748[12:12] = 0x00000000U
11112     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11113     // .. DisableRcvr = 1
11114     // .. ==> 0XF8000748[13:13] = 0x00000001U
11115     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
11116     // ..
11117     EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00002802U),
11118     // .. TRI_ENABLE = 0
11119     // .. ==> 0XF800074C[0:0] = 0x00000000U
11120     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11121     // .. L0_SEL = 1
11122     // .. ==> 0XF800074C[1:1] = 0x00000001U
11123     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11124     // .. L1_SEL = 0
11125     // .. ==> 0XF800074C[2:2] = 0x00000000U
11126     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11127     // .. L2_SEL = 0
11128     // .. ==> 0XF800074C[4:3] = 0x00000000U
11129     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11130     // .. L3_SEL = 0
11131     // .. ==> 0XF800074C[7:5] = 0x00000000U
11132     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11133     // .. Speed = 0
11134     // .. ==> 0XF800074C[8:8] = 0x00000000U
11135     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11136     // .. IO_Type = 4
11137     // .. ==> 0XF800074C[11:9] = 0x00000004U
11138     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11139     // .. PULLUP = 0
11140     // .. ==> 0XF800074C[12:12] = 0x00000000U
11141     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11142     // .. DisableRcvr = 1
11143     // .. ==> 0XF800074C[13:13] = 0x00000001U
11144     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
11145     // ..
11146     EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00002802U),
11147     // .. TRI_ENABLE = 0
11148     // .. ==> 0XF8000750[0:0] = 0x00000000U
11149     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11150     // .. L0_SEL = 1
11151     // .. ==> 0XF8000750[1:1] = 0x00000001U
11152     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11153     // .. L1_SEL = 0
11154     // .. ==> 0XF8000750[2:2] = 0x00000000U
11155     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11156     // .. L2_SEL = 0
11157     // .. ==> 0XF8000750[4:3] = 0x00000000U
11158     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11159     // .. L3_SEL = 0
11160     // .. ==> 0XF8000750[7:5] = 0x00000000U
11161     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11162     // .. Speed = 0
11163     // .. ==> 0XF8000750[8:8] = 0x00000000U
11164     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11165     // .. IO_Type = 4
11166     // .. ==> 0XF8000750[11:9] = 0x00000004U
11167     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11168     // .. PULLUP = 0
11169     // .. ==> 0XF8000750[12:12] = 0x00000000U
11170     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11171     // .. DisableRcvr = 1
11172     // .. ==> 0XF8000750[13:13] = 0x00000001U
11173     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
11174     // ..
11175     EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00002802U),
11176     // .. TRI_ENABLE = 0
11177     // .. ==> 0XF8000754[0:0] = 0x00000000U
11178     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11179     // .. L0_SEL = 1
11180     // .. ==> 0XF8000754[1:1] = 0x00000001U
11181     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11182     // .. L1_SEL = 0
11183     // .. ==> 0XF8000754[2:2] = 0x00000000U
11184     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11185     // .. L2_SEL = 0
11186     // .. ==> 0XF8000754[4:3] = 0x00000000U
11187     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11188     // .. L3_SEL = 0
11189     // .. ==> 0XF8000754[7:5] = 0x00000000U
11190     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11191     // .. Speed = 0
11192     // .. ==> 0XF8000754[8:8] = 0x00000000U
11193     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11194     // .. IO_Type = 4
11195     // .. ==> 0XF8000754[11:9] = 0x00000004U
11196     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11197     // .. PULLUP = 0
11198     // .. ==> 0XF8000754[12:12] = 0x00000000U
11199     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11200     // .. DisableRcvr = 1
11201     // .. ==> 0XF8000754[13:13] = 0x00000001U
11202     // ..     ==> MASK : 0x00002000U    VAL : 0x00002000U
11203     // ..
11204     EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00002802U),
11205     // .. TRI_ENABLE = 1
11206     // .. ==> 0XF8000758[0:0] = 0x00000001U
11207     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11208     // .. L0_SEL = 1
11209     // .. ==> 0XF8000758[1:1] = 0x00000001U
11210     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11211     // .. L1_SEL = 0
11212     // .. ==> 0XF8000758[2:2] = 0x00000000U
11213     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11214     // .. L2_SEL = 0
11215     // .. ==> 0XF8000758[4:3] = 0x00000000U
11216     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11217     // .. L3_SEL = 0
11218     // .. ==> 0XF8000758[7:5] = 0x00000000U
11219     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11220     // .. Speed = 0
11221     // .. ==> 0XF8000758[8:8] = 0x00000000U
11222     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11223     // .. IO_Type = 4
11224     // .. ==> 0XF8000758[11:9] = 0x00000004U
11225     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11226     // .. PULLUP = 0
11227     // .. ==> 0XF8000758[12:12] = 0x00000000U
11228     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11229     // .. DisableRcvr = 0
11230     // .. ==> 0XF8000758[13:13] = 0x00000000U
11231     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11232     // ..
11233     EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000803U),
11234     // .. TRI_ENABLE = 1
11235     // .. ==> 0XF800075C[0:0] = 0x00000001U
11236     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11237     // .. L0_SEL = 1
11238     // .. ==> 0XF800075C[1:1] = 0x00000001U
11239     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11240     // .. L1_SEL = 0
11241     // .. ==> 0XF800075C[2:2] = 0x00000000U
11242     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11243     // .. L2_SEL = 0
11244     // .. ==> 0XF800075C[4:3] = 0x00000000U
11245     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11246     // .. L3_SEL = 0
11247     // .. ==> 0XF800075C[7:5] = 0x00000000U
11248     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11249     // .. Speed = 0
11250     // .. ==> 0XF800075C[8:8] = 0x00000000U
11251     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11252     // .. IO_Type = 4
11253     // .. ==> 0XF800075C[11:9] = 0x00000004U
11254     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11255     // .. PULLUP = 0
11256     // .. ==> 0XF800075C[12:12] = 0x00000000U
11257     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11258     // .. DisableRcvr = 0
11259     // .. ==> 0XF800075C[13:13] = 0x00000000U
11260     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11261     // ..
11262     EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000803U),
11263     // .. TRI_ENABLE = 1
11264     // .. ==> 0XF8000760[0:0] = 0x00000001U
11265     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11266     // .. L0_SEL = 1
11267     // .. ==> 0XF8000760[1:1] = 0x00000001U
11268     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11269     // .. L1_SEL = 0
11270     // .. ==> 0XF8000760[2:2] = 0x00000000U
11271     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11272     // .. L2_SEL = 0
11273     // .. ==> 0XF8000760[4:3] = 0x00000000U
11274     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11275     // .. L3_SEL = 0
11276     // .. ==> 0XF8000760[7:5] = 0x00000000U
11277     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11278     // .. Speed = 0
11279     // .. ==> 0XF8000760[8:8] = 0x00000000U
11280     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11281     // .. IO_Type = 4
11282     // .. ==> 0XF8000760[11:9] = 0x00000004U
11283     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11284     // .. PULLUP = 0
11285     // .. ==> 0XF8000760[12:12] = 0x00000000U
11286     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11287     // .. DisableRcvr = 0
11288     // .. ==> 0XF8000760[13:13] = 0x00000000U
11289     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11290     // ..
11291     EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000803U),
11292     // .. TRI_ENABLE = 1
11293     // .. ==> 0XF8000764[0:0] = 0x00000001U
11294     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11295     // .. L0_SEL = 1
11296     // .. ==> 0XF8000764[1:1] = 0x00000001U
11297     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11298     // .. L1_SEL = 0
11299     // .. ==> 0XF8000764[2:2] = 0x00000000U
11300     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11301     // .. L2_SEL = 0
11302     // .. ==> 0XF8000764[4:3] = 0x00000000U
11303     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11304     // .. L3_SEL = 0
11305     // .. ==> 0XF8000764[7:5] = 0x00000000U
11306     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11307     // .. Speed = 0
11308     // .. ==> 0XF8000764[8:8] = 0x00000000U
11309     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11310     // .. IO_Type = 4
11311     // .. ==> 0XF8000764[11:9] = 0x00000004U
11312     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11313     // .. PULLUP = 0
11314     // .. ==> 0XF8000764[12:12] = 0x00000000U
11315     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11316     // .. DisableRcvr = 0
11317     // .. ==> 0XF8000764[13:13] = 0x00000000U
11318     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11319     // ..
11320     EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000803U),
11321     // .. TRI_ENABLE = 1
11322     // .. ==> 0XF8000768[0:0] = 0x00000001U
11323     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11324     // .. L0_SEL = 1
11325     // .. ==> 0XF8000768[1:1] = 0x00000001U
11326     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11327     // .. L1_SEL = 0
11328     // .. ==> 0XF8000768[2:2] = 0x00000000U
11329     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11330     // .. L2_SEL = 0
11331     // .. ==> 0XF8000768[4:3] = 0x00000000U
11332     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11333     // .. L3_SEL = 0
11334     // .. ==> 0XF8000768[7:5] = 0x00000000U
11335     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11336     // .. Speed = 0
11337     // .. ==> 0XF8000768[8:8] = 0x00000000U
11338     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11339     // .. IO_Type = 4
11340     // .. ==> 0XF8000768[11:9] = 0x00000004U
11341     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11342     // .. PULLUP = 0
11343     // .. ==> 0XF8000768[12:12] = 0x00000000U
11344     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11345     // .. DisableRcvr = 0
11346     // .. ==> 0XF8000768[13:13] = 0x00000000U
11347     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11348     // ..
11349     EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000803U),
11350     // .. TRI_ENABLE = 1
11351     // .. ==> 0XF800076C[0:0] = 0x00000001U
11352     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11353     // .. L0_SEL = 1
11354     // .. ==> 0XF800076C[1:1] = 0x00000001U
11355     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
11356     // .. L1_SEL = 0
11357     // .. ==> 0XF800076C[2:2] = 0x00000000U
11358     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11359     // .. L2_SEL = 0
11360     // .. ==> 0XF800076C[4:3] = 0x00000000U
11361     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11362     // .. L3_SEL = 0
11363     // .. ==> 0XF800076C[7:5] = 0x00000000U
11364     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11365     // .. Speed = 0
11366     // .. ==> 0XF800076C[8:8] = 0x00000000U
11367     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11368     // .. IO_Type = 4
11369     // .. ==> 0XF800076C[11:9] = 0x00000004U
11370     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U
11371     // .. PULLUP = 0
11372     // .. ==> 0XF800076C[12:12] = 0x00000000U
11373     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11374     // .. DisableRcvr = 0
11375     // .. ==> 0XF800076C[13:13] = 0x00000000U
11376     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11377     // ..
11378     EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000803U),
11379     // .. TRI_ENABLE = 0
11380     // .. ==> 0XF8000770[0:0] = 0x00000000U
11381     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11382     // .. L0_SEL = 0
11383     // .. ==> 0XF8000770[1:1] = 0x00000000U
11384     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11385     // .. L1_SEL = 1
11386     // .. ==> 0XF8000770[2:2] = 0x00000001U
11387     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11388     // .. L2_SEL = 0
11389     // .. ==> 0XF8000770[4:3] = 0x00000000U
11390     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11391     // .. L3_SEL = 0
11392     // .. ==> 0XF8000770[7:5] = 0x00000000U
11393     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11394     // .. Speed = 0
11395     // .. ==> 0XF8000770[8:8] = 0x00000000U
11396     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11397     // .. IO_Type = 1
11398     // .. ==> 0XF8000770[11:9] = 0x00000001U
11399     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11400     // .. PULLUP = 0
11401     // .. ==> 0XF8000770[12:12] = 0x00000000U
11402     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11403     // .. DisableRcvr = 0
11404     // .. ==> 0XF8000770[13:13] = 0x00000000U
11405     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11406     // ..
11407     EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U),
11408     // .. TRI_ENABLE = 1
11409     // .. ==> 0XF8000774[0:0] = 0x00000001U
11410     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11411     // .. L0_SEL = 0
11412     // .. ==> 0XF8000774[1:1] = 0x00000000U
11413     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11414     // .. L1_SEL = 1
11415     // .. ==> 0XF8000774[2:2] = 0x00000001U
11416     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11417     // .. L2_SEL = 0
11418     // .. ==> 0XF8000774[4:3] = 0x00000000U
11419     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11420     // .. L3_SEL = 0
11421     // .. ==> 0XF8000774[7:5] = 0x00000000U
11422     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11423     // .. Speed = 0
11424     // .. ==> 0XF8000774[8:8] = 0x00000000U
11425     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11426     // .. IO_Type = 1
11427     // .. ==> 0XF8000774[11:9] = 0x00000001U
11428     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11429     // .. PULLUP = 0
11430     // .. ==> 0XF8000774[12:12] = 0x00000000U
11431     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11432     // .. DisableRcvr = 0
11433     // .. ==> 0XF8000774[13:13] = 0x00000000U
11434     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11435     // ..
11436     EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U),
11437     // .. TRI_ENABLE = 0
11438     // .. ==> 0XF8000778[0:0] = 0x00000000U
11439     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11440     // .. L0_SEL = 0
11441     // .. ==> 0XF8000778[1:1] = 0x00000000U
11442     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11443     // .. L1_SEL = 1
11444     // .. ==> 0XF8000778[2:2] = 0x00000001U
11445     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11446     // .. L2_SEL = 0
11447     // .. ==> 0XF8000778[4:3] = 0x00000000U
11448     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11449     // .. L3_SEL = 0
11450     // .. ==> 0XF8000778[7:5] = 0x00000000U
11451     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11452     // .. Speed = 0
11453     // .. ==> 0XF8000778[8:8] = 0x00000000U
11454     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11455     // .. IO_Type = 1
11456     // .. ==> 0XF8000778[11:9] = 0x00000001U
11457     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11458     // .. PULLUP = 0
11459     // .. ==> 0XF8000778[12:12] = 0x00000000U
11460     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11461     // .. DisableRcvr = 0
11462     // .. ==> 0XF8000778[13:13] = 0x00000000U
11463     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11464     // ..
11465     EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U),
11466     // .. TRI_ENABLE = 1
11467     // .. ==> 0XF800077C[0:0] = 0x00000001U
11468     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11469     // .. L0_SEL = 0
11470     // .. ==> 0XF800077C[1:1] = 0x00000000U
11471     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11472     // .. L1_SEL = 1
11473     // .. ==> 0XF800077C[2:2] = 0x00000001U
11474     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11475     // .. L2_SEL = 0
11476     // .. ==> 0XF800077C[4:3] = 0x00000000U
11477     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11478     // .. L3_SEL = 0
11479     // .. ==> 0XF800077C[7:5] = 0x00000000U
11480     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11481     // .. Speed = 0
11482     // .. ==> 0XF800077C[8:8] = 0x00000000U
11483     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11484     // .. IO_Type = 1
11485     // .. ==> 0XF800077C[11:9] = 0x00000001U
11486     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11487     // .. PULLUP = 0
11488     // .. ==> 0XF800077C[12:12] = 0x00000000U
11489     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11490     // .. DisableRcvr = 0
11491     // .. ==> 0XF800077C[13:13] = 0x00000000U
11492     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11493     // ..
11494     EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U),
11495     // .. TRI_ENABLE = 0
11496     // .. ==> 0XF8000780[0:0] = 0x00000000U
11497     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11498     // .. L0_SEL = 0
11499     // .. ==> 0XF8000780[1:1] = 0x00000000U
11500     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11501     // .. L1_SEL = 1
11502     // .. ==> 0XF8000780[2:2] = 0x00000001U
11503     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11504     // .. L2_SEL = 0
11505     // .. ==> 0XF8000780[4:3] = 0x00000000U
11506     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11507     // .. L3_SEL = 0
11508     // .. ==> 0XF8000780[7:5] = 0x00000000U
11509     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11510     // .. Speed = 0
11511     // .. ==> 0XF8000780[8:8] = 0x00000000U
11512     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11513     // .. IO_Type = 1
11514     // .. ==> 0XF8000780[11:9] = 0x00000001U
11515     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11516     // .. PULLUP = 0
11517     // .. ==> 0XF8000780[12:12] = 0x00000000U
11518     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11519     // .. DisableRcvr = 0
11520     // .. ==> 0XF8000780[13:13] = 0x00000000U
11521     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11522     // ..
11523     EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U),
11524     // .. TRI_ENABLE = 0
11525     // .. ==> 0XF8000784[0:0] = 0x00000000U
11526     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11527     // .. L0_SEL = 0
11528     // .. ==> 0XF8000784[1:1] = 0x00000000U
11529     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11530     // .. L1_SEL = 1
11531     // .. ==> 0XF8000784[2:2] = 0x00000001U
11532     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11533     // .. L2_SEL = 0
11534     // .. ==> 0XF8000784[4:3] = 0x00000000U
11535     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11536     // .. L3_SEL = 0
11537     // .. ==> 0XF8000784[7:5] = 0x00000000U
11538     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11539     // .. Speed = 0
11540     // .. ==> 0XF8000784[8:8] = 0x00000000U
11541     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11542     // .. IO_Type = 1
11543     // .. ==> 0XF8000784[11:9] = 0x00000001U
11544     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11545     // .. PULLUP = 0
11546     // .. ==> 0XF8000784[12:12] = 0x00000000U
11547     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11548     // .. DisableRcvr = 0
11549     // .. ==> 0XF8000784[13:13] = 0x00000000U
11550     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11551     // ..
11552     EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U),
11553     // .. TRI_ENABLE = 0
11554     // .. ==> 0XF8000788[0:0] = 0x00000000U
11555     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11556     // .. L0_SEL = 0
11557     // .. ==> 0XF8000788[1:1] = 0x00000000U
11558     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11559     // .. L1_SEL = 1
11560     // .. ==> 0XF8000788[2:2] = 0x00000001U
11561     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11562     // .. L2_SEL = 0
11563     // .. ==> 0XF8000788[4:3] = 0x00000000U
11564     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11565     // .. L3_SEL = 0
11566     // .. ==> 0XF8000788[7:5] = 0x00000000U
11567     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11568     // .. Speed = 0
11569     // .. ==> 0XF8000788[8:8] = 0x00000000U
11570     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11571     // .. IO_Type = 1
11572     // .. ==> 0XF8000788[11:9] = 0x00000001U
11573     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11574     // .. PULLUP = 0
11575     // .. ==> 0XF8000788[12:12] = 0x00000000U
11576     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11577     // .. DisableRcvr = 0
11578     // .. ==> 0XF8000788[13:13] = 0x00000000U
11579     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11580     // ..
11581     EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U),
11582     // .. TRI_ENABLE = 0
11583     // .. ==> 0XF800078C[0:0] = 0x00000000U
11584     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11585     // .. L0_SEL = 0
11586     // .. ==> 0XF800078C[1:1] = 0x00000000U
11587     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11588     // .. L1_SEL = 1
11589     // .. ==> 0XF800078C[2:2] = 0x00000001U
11590     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11591     // .. L2_SEL = 0
11592     // .. ==> 0XF800078C[4:3] = 0x00000000U
11593     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11594     // .. L3_SEL = 0
11595     // .. ==> 0XF800078C[7:5] = 0x00000000U
11596     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11597     // .. Speed = 0
11598     // .. ==> 0XF800078C[8:8] = 0x00000000U
11599     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11600     // .. IO_Type = 1
11601     // .. ==> 0XF800078C[11:9] = 0x00000001U
11602     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11603     // .. PULLUP = 0
11604     // .. ==> 0XF800078C[12:12] = 0x00000000U
11605     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11606     // .. DisableRcvr = 0
11607     // .. ==> 0XF800078C[13:13] = 0x00000000U
11608     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11609     // ..
11610     EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U),
11611     // .. TRI_ENABLE = 1
11612     // .. ==> 0XF8000790[0:0] = 0x00000001U
11613     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11614     // .. L0_SEL = 0
11615     // .. ==> 0XF8000790[1:1] = 0x00000000U
11616     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11617     // .. L1_SEL = 1
11618     // .. ==> 0XF8000790[2:2] = 0x00000001U
11619     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11620     // .. L2_SEL = 0
11621     // .. ==> 0XF8000790[4:3] = 0x00000000U
11622     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11623     // .. L3_SEL = 0
11624     // .. ==> 0XF8000790[7:5] = 0x00000000U
11625     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11626     // .. Speed = 0
11627     // .. ==> 0XF8000790[8:8] = 0x00000000U
11628     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11629     // .. IO_Type = 1
11630     // .. ==> 0XF8000790[11:9] = 0x00000001U
11631     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11632     // .. PULLUP = 0
11633     // .. ==> 0XF8000790[12:12] = 0x00000000U
11634     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11635     // .. DisableRcvr = 0
11636     // .. ==> 0XF8000790[13:13] = 0x00000000U
11637     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11638     // ..
11639     EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U),
11640     // .. TRI_ENABLE = 0
11641     // .. ==> 0XF8000794[0:0] = 0x00000000U
11642     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11643     // .. L0_SEL = 0
11644     // .. ==> 0XF8000794[1:1] = 0x00000000U
11645     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11646     // .. L1_SEL = 1
11647     // .. ==> 0XF8000794[2:2] = 0x00000001U
11648     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11649     // .. L2_SEL = 0
11650     // .. ==> 0XF8000794[4:3] = 0x00000000U
11651     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11652     // .. L3_SEL = 0
11653     // .. ==> 0XF8000794[7:5] = 0x00000000U
11654     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11655     // .. Speed = 0
11656     // .. ==> 0XF8000794[8:8] = 0x00000000U
11657     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11658     // .. IO_Type = 1
11659     // .. ==> 0XF8000794[11:9] = 0x00000001U
11660     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11661     // .. PULLUP = 0
11662     // .. ==> 0XF8000794[12:12] = 0x00000000U
11663     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11664     // .. DisableRcvr = 0
11665     // .. ==> 0XF8000794[13:13] = 0x00000000U
11666     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11667     // ..
11668     EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U),
11669     // .. TRI_ENABLE = 0
11670     // .. ==> 0XF8000798[0:0] = 0x00000000U
11671     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11672     // .. L0_SEL = 0
11673     // .. ==> 0XF8000798[1:1] = 0x00000000U
11674     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11675     // .. L1_SEL = 1
11676     // .. ==> 0XF8000798[2:2] = 0x00000001U
11677     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11678     // .. L2_SEL = 0
11679     // .. ==> 0XF8000798[4:3] = 0x00000000U
11680     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11681     // .. L3_SEL = 0
11682     // .. ==> 0XF8000798[7:5] = 0x00000000U
11683     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11684     // .. Speed = 0
11685     // .. ==> 0XF8000798[8:8] = 0x00000000U
11686     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11687     // .. IO_Type = 1
11688     // .. ==> 0XF8000798[11:9] = 0x00000001U
11689     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11690     // .. PULLUP = 0
11691     // .. ==> 0XF8000798[12:12] = 0x00000000U
11692     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11693     // .. DisableRcvr = 0
11694     // .. ==> 0XF8000798[13:13] = 0x00000000U
11695     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11696     // ..
11697     EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U),
11698     // .. TRI_ENABLE = 0
11699     // .. ==> 0XF800079C[0:0] = 0x00000000U
11700     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11701     // .. L0_SEL = 0
11702     // .. ==> 0XF800079C[1:1] = 0x00000000U
11703     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11704     // .. L1_SEL = 1
11705     // .. ==> 0XF800079C[2:2] = 0x00000001U
11706     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
11707     // .. L2_SEL = 0
11708     // .. ==> 0XF800079C[4:3] = 0x00000000U
11709     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11710     // .. L3_SEL = 0
11711     // .. ==> 0XF800079C[7:5] = 0x00000000U
11712     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U
11713     // .. Speed = 0
11714     // .. ==> 0XF800079C[8:8] = 0x00000000U
11715     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11716     // .. IO_Type = 1
11717     // .. ==> 0XF800079C[11:9] = 0x00000001U
11718     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11719     // .. PULLUP = 0
11720     // .. ==> 0XF800079C[12:12] = 0x00000000U
11721     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11722     // .. DisableRcvr = 0
11723     // .. ==> 0XF800079C[13:13] = 0x00000000U
11724     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11725     // ..
11726     EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U),
11727     // .. TRI_ENABLE = 0
11728     // .. ==> 0XF80007A0[0:0] = 0x00000000U
11729     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11730     // .. L0_SEL = 0
11731     // .. ==> 0XF80007A0[1:1] = 0x00000000U
11732     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11733     // .. L1_SEL = 0
11734     // .. ==> 0XF80007A0[2:2] = 0x00000000U
11735     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11736     // .. L2_SEL = 0
11737     // .. ==> 0XF80007A0[4:3] = 0x00000000U
11738     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11739     // .. L3_SEL = 4
11740     // .. ==> 0XF80007A0[7:5] = 0x00000004U
11741     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
11742     // .. Speed = 0
11743     // .. ==> 0XF80007A0[8:8] = 0x00000000U
11744     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11745     // .. IO_Type = 1
11746     // .. ==> 0XF80007A0[11:9] = 0x00000001U
11747     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11748     // .. PULLUP = 0
11749     // .. ==> 0XF80007A0[12:12] = 0x00000000U
11750     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11751     // .. DisableRcvr = 0
11752     // .. ==> 0XF80007A0[13:13] = 0x00000000U
11753     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11754     // ..
11755     EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U),
11756     // .. TRI_ENABLE = 0
11757     // .. ==> 0XF80007A4[0:0] = 0x00000000U
11758     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11759     // .. L0_SEL = 0
11760     // .. ==> 0XF80007A4[1:1] = 0x00000000U
11761     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11762     // .. L1_SEL = 0
11763     // .. ==> 0XF80007A4[2:2] = 0x00000000U
11764     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11765     // .. L2_SEL = 0
11766     // .. ==> 0XF80007A4[4:3] = 0x00000000U
11767     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11768     // .. L3_SEL = 4
11769     // .. ==> 0XF80007A4[7:5] = 0x00000004U
11770     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
11771     // .. Speed = 0
11772     // .. ==> 0XF80007A4[8:8] = 0x00000000U
11773     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11774     // .. IO_Type = 1
11775     // .. ==> 0XF80007A4[11:9] = 0x00000001U
11776     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11777     // .. PULLUP = 0
11778     // .. ==> 0XF80007A4[12:12] = 0x00000000U
11779     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11780     // .. DisableRcvr = 0
11781     // .. ==> 0XF80007A4[13:13] = 0x00000000U
11782     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11783     // ..
11784     EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U),
11785     // .. TRI_ENABLE = 0
11786     // .. ==> 0XF80007A8[0:0] = 0x00000000U
11787     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11788     // .. L0_SEL = 0
11789     // .. ==> 0XF80007A8[1:1] = 0x00000000U
11790     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11791     // .. L1_SEL = 0
11792     // .. ==> 0XF80007A8[2:2] = 0x00000000U
11793     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11794     // .. L2_SEL = 0
11795     // .. ==> 0XF80007A8[4:3] = 0x00000000U
11796     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11797     // .. L3_SEL = 4
11798     // .. ==> 0XF80007A8[7:5] = 0x00000004U
11799     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
11800     // .. Speed = 0
11801     // .. ==> 0XF80007A8[8:8] = 0x00000000U
11802     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11803     // .. IO_Type = 1
11804     // .. ==> 0XF80007A8[11:9] = 0x00000001U
11805     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11806     // .. PULLUP = 0
11807     // .. ==> 0XF80007A8[12:12] = 0x00000000U
11808     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11809     // .. DisableRcvr = 0
11810     // .. ==> 0XF80007A8[13:13] = 0x00000000U
11811     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11812     // ..
11813     EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U),
11814     // .. TRI_ENABLE = 0
11815     // .. ==> 0XF80007AC[0:0] = 0x00000000U
11816     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11817     // .. L0_SEL = 0
11818     // .. ==> 0XF80007AC[1:1] = 0x00000000U
11819     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11820     // .. L1_SEL = 0
11821     // .. ==> 0XF80007AC[2:2] = 0x00000000U
11822     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11823     // .. L2_SEL = 0
11824     // .. ==> 0XF80007AC[4:3] = 0x00000000U
11825     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11826     // .. L3_SEL = 4
11827     // .. ==> 0XF80007AC[7:5] = 0x00000004U
11828     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
11829     // .. Speed = 0
11830     // .. ==> 0XF80007AC[8:8] = 0x00000000U
11831     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11832     // .. IO_Type = 1
11833     // .. ==> 0XF80007AC[11:9] = 0x00000001U
11834     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11835     // .. PULLUP = 0
11836     // .. ==> 0XF80007AC[12:12] = 0x00000000U
11837     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11838     // .. DisableRcvr = 0
11839     // .. ==> 0XF80007AC[13:13] = 0x00000000U
11840     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11841     // ..
11842     EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U),
11843     // .. TRI_ENABLE = 0
11844     // .. ==> 0XF80007B0[0:0] = 0x00000000U
11845     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11846     // .. L0_SEL = 0
11847     // .. ==> 0XF80007B0[1:1] = 0x00000000U
11848     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11849     // .. L1_SEL = 0
11850     // .. ==> 0XF80007B0[2:2] = 0x00000000U
11851     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11852     // .. L2_SEL = 0
11853     // .. ==> 0XF80007B0[4:3] = 0x00000000U
11854     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11855     // .. L3_SEL = 4
11856     // .. ==> 0XF80007B0[7:5] = 0x00000004U
11857     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
11858     // .. Speed = 0
11859     // .. ==> 0XF80007B0[8:8] = 0x00000000U
11860     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11861     // .. IO_Type = 1
11862     // .. ==> 0XF80007B0[11:9] = 0x00000001U
11863     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11864     // .. PULLUP = 0
11865     // .. ==> 0XF80007B0[12:12] = 0x00000000U
11866     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11867     // .. DisableRcvr = 0
11868     // .. ==> 0XF80007B0[13:13] = 0x00000000U
11869     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11870     // ..
11871     EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U),
11872     // .. TRI_ENABLE = 0
11873     // .. ==> 0XF80007B4[0:0] = 0x00000000U
11874     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11875     // .. L0_SEL = 0
11876     // .. ==> 0XF80007B4[1:1] = 0x00000000U
11877     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11878     // .. L1_SEL = 0
11879     // .. ==> 0XF80007B4[2:2] = 0x00000000U
11880     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11881     // .. L2_SEL = 0
11882     // .. ==> 0XF80007B4[4:3] = 0x00000000U
11883     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11884     // .. L3_SEL = 4
11885     // .. ==> 0XF80007B4[7:5] = 0x00000004U
11886     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
11887     // .. Speed = 0
11888     // .. ==> 0XF80007B4[8:8] = 0x00000000U
11889     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11890     // .. IO_Type = 1
11891     // .. ==> 0XF80007B4[11:9] = 0x00000001U
11892     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11893     // .. PULLUP = 0
11894     // .. ==> 0XF80007B4[12:12] = 0x00000000U
11895     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11896     // .. DisableRcvr = 0
11897     // .. ==> 0XF80007B4[13:13] = 0x00000000U
11898     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11899     // ..
11900     EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U),
11901     // .. TRI_ENABLE = 1
11902     // .. ==> 0XF80007B8[0:0] = 0x00000001U
11903     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11904     // .. L0_SEL = 0
11905     // .. ==> 0XF80007B8[1:1] = 0x00000000U
11906     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11907     // .. L1_SEL = 0
11908     // .. ==> 0XF80007B8[2:2] = 0x00000000U
11909     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11910     // .. L2_SEL = 0
11911     // .. ==> 0XF80007B8[4:3] = 0x00000000U
11912     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11913     // .. L3_SEL = 1
11914     // .. ==> 0XF80007B8[7:5] = 0x00000001U
11915     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000020U
11916     // .. Speed = 0
11917     // .. ==> 0XF80007B8[8:8] = 0x00000000U
11918     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11919     // .. IO_Type = 1
11920     // .. ==> 0XF80007B8[11:9] = 0x00000001U
11921     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11922     // .. PULLUP = 1
11923     // .. ==> 0XF80007B8[12:12] = 0x00000001U
11924     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
11925     // .. DisableRcvr = 0
11926     // .. ==> 0XF80007B8[13:13] = 0x00000000U
11927     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11928     // ..
11929     EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU ,0x00001221U),
11930     // .. TRI_ENABLE = 0
11931     // .. ==> 0XF80007BC[0:0] = 0x00000000U
11932     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11933     // .. L0_SEL = 0
11934     // .. ==> 0XF80007BC[1:1] = 0x00000000U
11935     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11936     // .. L1_SEL = 0
11937     // .. ==> 0XF80007BC[2:2] = 0x00000000U
11938     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11939     // .. L2_SEL = 0
11940     // .. ==> 0XF80007BC[4:3] = 0x00000000U
11941     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11942     // .. L3_SEL = 1
11943     // .. ==> 0XF80007BC[7:5] = 0x00000001U
11944     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000020U
11945     // .. Speed = 0
11946     // .. ==> 0XF80007BC[8:8] = 0x00000000U
11947     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11948     // .. IO_Type = 1
11949     // .. ==> 0XF80007BC[11:9] = 0x00000001U
11950     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11951     // .. PULLUP = 1
11952     // .. ==> 0XF80007BC[12:12] = 0x00000001U
11953     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
11954     // .. DisableRcvr = 0
11955     // .. ==> 0XF80007BC[13:13] = 0x00000000U
11956     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11957     // ..
11958     EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00001220U),
11959     // .. TRI_ENABLE = 0
11960     // .. ==> 0XF80007C0[0:0] = 0x00000000U
11961     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
11962     // .. L0_SEL = 0
11963     // .. ==> 0XF80007C0[1:1] = 0x00000000U
11964     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11965     // .. L1_SEL = 0
11966     // .. ==> 0XF80007C0[2:2] = 0x00000000U
11967     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11968     // .. L2_SEL = 0
11969     // .. ==> 0XF80007C0[4:3] = 0x00000000U
11970     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
11971     // .. L3_SEL = 7
11972     // .. ==> 0XF80007C0[7:5] = 0x00000007U
11973     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
11974     // .. Speed = 0
11975     // .. ==> 0XF80007C0[8:8] = 0x00000000U
11976     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
11977     // .. IO_Type = 1
11978     // .. ==> 0XF80007C0[11:9] = 0x00000001U
11979     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
11980     // .. PULLUP = 0
11981     // .. ==> 0XF80007C0[12:12] = 0x00000000U
11982     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
11983     // .. DisableRcvr = 0
11984     // .. ==> 0XF80007C0[13:13] = 0x00000000U
11985     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
11986     // ..
11987     EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U),
11988     // .. TRI_ENABLE = 1
11989     // .. ==> 0XF80007C4[0:0] = 0x00000001U
11990     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
11991     // .. L0_SEL = 0
11992     // .. ==> 0XF80007C4[1:1] = 0x00000000U
11993     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
11994     // .. L1_SEL = 0
11995     // .. ==> 0XF80007C4[2:2] = 0x00000000U
11996     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
11997     // .. L2_SEL = 0
11998     // .. ==> 0XF80007C4[4:3] = 0x00000000U
11999     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12000     // .. L3_SEL = 7
12001     // .. ==> 0XF80007C4[7:5] = 0x00000007U
12002     // ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U
12003     // .. Speed = 0
12004     // .. ==> 0XF80007C4[8:8] = 0x00000000U
12005     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12006     // .. IO_Type = 1
12007     // .. ==> 0XF80007C4[11:9] = 0x00000001U
12008     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12009     // .. PULLUP = 0
12010     // .. ==> 0XF80007C4[12:12] = 0x00000000U
12011     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12012     // .. DisableRcvr = 0
12013     // .. ==> 0XF80007C4[13:13] = 0x00000000U
12014     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12015     // ..
12016     EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U),
12017     // .. TRI_ENABLE = 0
12018     // .. ==> 0XF80007C8[0:0] = 0x00000000U
12019     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12020     // .. L0_SEL = 0
12021     // .. ==> 0XF80007C8[1:1] = 0x00000000U
12022     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12023     // .. L1_SEL = 0
12024     // .. ==> 0XF80007C8[2:2] = 0x00000000U
12025     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12026     // .. L2_SEL = 0
12027     // .. ==> 0XF80007C8[4:3] = 0x00000000U
12028     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12029     // .. L3_SEL = 2
12030     // .. ==> 0XF80007C8[7:5] = 0x00000002U
12031     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000040U
12032     // .. Speed = 0
12033     // .. ==> 0XF80007C8[8:8] = 0x00000000U
12034     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12035     // .. IO_Type = 1
12036     // .. ==> 0XF80007C8[11:9] = 0x00000001U
12037     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12038     // .. PULLUP = 1
12039     // .. ==> 0XF80007C8[12:12] = 0x00000001U
12040     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
12041     // .. DisableRcvr = 0
12042     // .. ==> 0XF80007C8[13:13] = 0x00000000U
12043     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12044     // ..
12045     EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00001240U),
12046     // .. TRI_ENABLE = 0
12047     // .. ==> 0XF80007CC[0:0] = 0x00000000U
12048     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12049     // .. L0_SEL = 0
12050     // .. ==> 0XF80007CC[1:1] = 0x00000000U
12051     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12052     // .. L1_SEL = 0
12053     // .. ==> 0XF80007CC[2:2] = 0x00000000U
12054     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12055     // .. L2_SEL = 0
12056     // .. ==> 0XF80007CC[4:3] = 0x00000000U
12057     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12058     // .. L3_SEL = 2
12059     // .. ==> 0XF80007CC[7:5] = 0x00000002U
12060     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000040U
12061     // .. Speed = 0
12062     // .. ==> 0XF80007CC[8:8] = 0x00000000U
12063     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12064     // .. IO_Type = 1
12065     // .. ==> 0XF80007CC[11:9] = 0x00000001U
12066     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12067     // .. PULLUP = 1
12068     // .. ==> 0XF80007CC[12:12] = 0x00000001U
12069     // ..     ==> MASK : 0x00001000U    VAL : 0x00001000U
12070     // .. DisableRcvr = 0
12071     // .. ==> 0XF80007CC[13:13] = 0x00000000U
12072     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12073     // ..
12074     EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00001240U),
12075     // .. TRI_ENABLE = 0
12076     // .. ==> 0XF80007D0[0:0] = 0x00000000U
12077     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12078     // .. L0_SEL = 0
12079     // .. ==> 0XF80007D0[1:1] = 0x00000000U
12080     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12081     // .. L1_SEL = 0
12082     // .. ==> 0XF80007D0[2:2] = 0x00000000U
12083     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12084     // .. L2_SEL = 0
12085     // .. ==> 0XF80007D0[4:3] = 0x00000000U
12086     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12087     // .. L3_SEL = 4
12088     // .. ==> 0XF80007D0[7:5] = 0x00000004U
12089     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
12090     // .. Speed = 0
12091     // .. ==> 0XF80007D0[8:8] = 0x00000000U
12092     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12093     // .. IO_Type = 1
12094     // .. ==> 0XF80007D0[11:9] = 0x00000001U
12095     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12096     // .. PULLUP = 0
12097     // .. ==> 0XF80007D0[12:12] = 0x00000000U
12098     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12099     // .. DisableRcvr = 0
12100     // .. ==> 0XF80007D0[13:13] = 0x00000000U
12101     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12102     // ..
12103     EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U),
12104     // .. TRI_ENABLE = 0
12105     // .. ==> 0XF80007D4[0:0] = 0x00000000U
12106     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12107     // .. L0_SEL = 0
12108     // .. ==> 0XF80007D4[1:1] = 0x00000000U
12109     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12110     // .. L1_SEL = 0
12111     // .. ==> 0XF80007D4[2:2] = 0x00000000U
12112     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12113     // .. L2_SEL = 0
12114     // .. ==> 0XF80007D4[4:3] = 0x00000000U
12115     // ..     ==> MASK : 0x00000018U    VAL : 0x00000000U
12116     // .. L3_SEL = 4
12117     // .. ==> 0XF80007D4[7:5] = 0x00000004U
12118     // ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U
12119     // .. Speed = 0
12120     // .. ==> 0XF80007D4[8:8] = 0x00000000U
12121     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12122     // .. IO_Type = 1
12123     // .. ==> 0XF80007D4[11:9] = 0x00000001U
12124     // ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U
12125     // .. PULLUP = 0
12126     // .. ==> 0XF80007D4[12:12] = 0x00000000U
12127     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12128     // .. DisableRcvr = 0
12129     // .. ==> 0XF80007D4[13:13] = 0x00000000U
12130     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12131     // ..
12132     EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U),
12133     // .. SDIO0_WP_SEL = 15
12134     // .. ==> 0XF8000830[5:0] = 0x0000000FU
12135     // ..     ==> MASK : 0x0000003FU    VAL : 0x0000000FU
12136     // .. SDIO0_CD_SEL = 0
12137     // .. ==> 0XF8000830[21:16] = 0x00000000U
12138     // ..     ==> MASK : 0x003F0000U    VAL : 0x00000000U
12139     // ..
12140     EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x0000000FU),
12141     // .. FINISH: MIO PROGRAMMING
12142     // .. START: LOCK IT BACK
12143     // .. LOCK_KEY = 0X767B
12144     // .. ==> 0XF8000004[15:0] = 0x0000767BU
12145     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
12146     // ..
12147     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
12148     // .. FINISH: LOCK IT BACK
12149     // FINISH: top
12150     //
12151     EMIT_EXIT(),
12152
12153     //
12154 };
12155
12156 unsigned long ps7_peripherals_init_data_1_0[] = {
12157     // START: top
12158     // .. START: SLCR SETTINGS
12159     // .. UNLOCK_KEY = 0XDF0D
12160     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
12161     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
12162     // ..
12163     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
12164     // .. FINISH: SLCR SETTINGS
12165     // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
12166     // .. IBUF_DISABLE_MODE = 0x1
12167     // .. ==> 0XF8000B48[7:7] = 0x00000001U
12168     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
12169     // .. TERM_DISABLE_MODE = 0x1
12170     // .. ==> 0XF8000B48[8:8] = 0x00000001U
12171     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
12172     // ..
12173     EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U),
12174     // .. IBUF_DISABLE_MODE = 0x1
12175     // .. ==> 0XF8000B4C[7:7] = 0x00000001U
12176     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
12177     // .. TERM_DISABLE_MODE = 0x1
12178     // .. ==> 0XF8000B4C[8:8] = 0x00000001U
12179     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
12180     // ..
12181     EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U),
12182     // .. IBUF_DISABLE_MODE = 0x1
12183     // .. ==> 0XF8000B50[7:7] = 0x00000001U
12184     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
12185     // .. TERM_DISABLE_MODE = 0x1
12186     // .. ==> 0XF8000B50[8:8] = 0x00000001U
12187     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
12188     // ..
12189     EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U),
12190     // .. IBUF_DISABLE_MODE = 0x1
12191     // .. ==> 0XF8000B54[7:7] = 0x00000001U
12192     // ..     ==> MASK : 0x00000080U    VAL : 0x00000080U
12193     // .. TERM_DISABLE_MODE = 0x1
12194     // .. ==> 0XF8000B54[8:8] = 0x00000001U
12195     // ..     ==> MASK : 0x00000100U    VAL : 0x00000100U
12196     // ..
12197     EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U),
12198     // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
12199     // .. START: LOCK IT BACK
12200     // .. LOCK_KEY = 0X767B
12201     // .. ==> 0XF8000004[15:0] = 0x0000767BU
12202     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
12203     // ..
12204     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
12205     // .. FINISH: LOCK IT BACK
12206     // .. START: SRAM/NOR SET OPMODE
12207     // .. FINISH: SRAM/NOR SET OPMODE
12208     // .. START: TRACE CURRENT PORT SIZE
12209     // .. FINISH: TRACE CURRENT PORT SIZE
12210     // .. START: UART REGISTERS
12211     // .. BDIV = 0x6
12212     // .. ==> 0XE0001034[7:0] = 0x00000006U
12213     // ..     ==> MASK : 0x000000FFU    VAL : 0x00000006U
12214     // ..
12215     EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U),
12216     // .. CD = 0x3e
12217     // .. ==> 0XE0001018[15:0] = 0x0000003EU
12218     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000003EU
12219     // ..
12220     EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU),
12221     // .. STPBRK = 0x0
12222     // .. ==> 0XE0001000[8:8] = 0x00000000U
12223     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12224     // .. STTBRK = 0x0
12225     // .. ==> 0XE0001000[7:7] = 0x00000000U
12226     // ..     ==> MASK : 0x00000080U    VAL : 0x00000000U
12227     // .. RSTTO = 0x0
12228     // .. ==> 0XE0001000[6:6] = 0x00000000U
12229     // ..     ==> MASK : 0x00000040U    VAL : 0x00000000U
12230     // .. TXDIS = 0x0
12231     // .. ==> 0XE0001000[5:5] = 0x00000000U
12232     // ..     ==> MASK : 0x00000020U    VAL : 0x00000000U
12233     // .. TXEN = 0x1
12234     // .. ==> 0XE0001000[4:4] = 0x00000001U
12235     // ..     ==> MASK : 0x00000010U    VAL : 0x00000010U
12236     // .. RXDIS = 0x0
12237     // .. ==> 0XE0001000[3:3] = 0x00000000U
12238     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
12239     // .. RXEN = 0x1
12240     // .. ==> 0XE0001000[2:2] = 0x00000001U
12241     // ..     ==> MASK : 0x00000004U    VAL : 0x00000004U
12242     // .. TXRES = 0x1
12243     // .. ==> 0XE0001000[1:1] = 0x00000001U
12244     // ..     ==> MASK : 0x00000002U    VAL : 0x00000002U
12245     // .. RXRES = 0x1
12246     // .. ==> 0XE0001000[0:0] = 0x00000001U
12247     // ..     ==> MASK : 0x00000001U    VAL : 0x00000001U
12248     // ..
12249     EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U),
12250     // .. IRMODE = 0x0
12251     // .. ==> 0XE0001004[11:11] = 0x00000000U
12252     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
12253     // .. UCLKEN = 0x0
12254     // .. ==> 0XE0001004[10:10] = 0x00000000U
12255     // ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
12256     // .. CHMODE = 0x0
12257     // .. ==> 0XE0001004[9:8] = 0x00000000U
12258     // ..     ==> MASK : 0x00000300U    VAL : 0x00000000U
12259     // .. NBSTOP = 0x0
12260     // .. ==> 0XE0001004[7:6] = 0x00000000U
12261     // ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U
12262     // .. PAR = 0x4
12263     // .. ==> 0XE0001004[5:3] = 0x00000004U
12264     // ..     ==> MASK : 0x00000038U    VAL : 0x00000020U
12265     // .. CHRL = 0x0
12266     // .. ==> 0XE0001004[2:1] = 0x00000000U
12267     // ..     ==> MASK : 0x00000006U    VAL : 0x00000000U
12268     // .. CLKS = 0x0
12269     // .. ==> 0XE0001004[0:0] = 0x00000000U
12270     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12271     // ..
12272     EMIT_MASKWRITE(0XE0001004, 0x00000FFFU ,0x00000020U),
12273     // .. FINISH: UART REGISTERS
12274     // .. START: QSPI REGISTERS
12275     // .. Holdb_dr = 1
12276     // .. ==> 0XE000D000[19:19] = 0x00000001U
12277     // ..     ==> MASK : 0x00080000U    VAL : 0x00080000U
12278     // ..
12279     EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U),
12280     // .. FINISH: QSPI REGISTERS
12281     // .. START: PL POWER ON RESET REGISTERS
12282     // .. PCFG_POR_CNT_4K = 0
12283     // .. ==> 0XF8007000[29:29] = 0x00000000U
12284     // ..     ==> MASK : 0x20000000U    VAL : 0x00000000U
12285     // ..
12286     EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U),
12287     // .. FINISH: PL POWER ON RESET REGISTERS
12288     // .. START: SMC TIMING CALCULATION REGISTER UPDATE
12289     // .. .. START: NAND SET CYCLE
12290     // .. .. FINISH: NAND SET CYCLE
12291     // .. .. START: OPMODE
12292     // .. .. FINISH: OPMODE
12293     // .. .. START: DIRECT COMMAND
12294     // .. .. FINISH: DIRECT COMMAND
12295     // .. .. START: SRAM/NOR CS0 SET CYCLE
12296     // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
12297     // .. .. START: DIRECT COMMAND
12298     // .. .. FINISH: DIRECT COMMAND
12299     // .. .. START: NOR CS0 BASE ADDRESS
12300     // .. .. FINISH: NOR CS0 BASE ADDRESS
12301     // .. .. START: SRAM/NOR CS1 SET CYCLE
12302     // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
12303     // .. .. START: DIRECT COMMAND
12304     // .. .. FINISH: DIRECT COMMAND
12305     // .. .. START: NOR CS1 BASE ADDRESS
12306     // .. .. FINISH: NOR CS1 BASE ADDRESS
12307     // .. .. START: USB RESET
12308     // .. .. .. START: DIR MODE BANK 0
12309     // .. .. .. DIRECTION_0 = 0x2880
12310     // .. .. .. ==> 0XE000A204[31:0] = 0x00002880U
12311     // .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00002880U
12312     // .. .. ..
12313     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00002880U),
12314     // .. .. .. FINISH: DIR MODE BANK 0
12315     // .. .. .. START: DIR MODE BANK 1
12316     // .. .. .. FINISH: DIR MODE BANK 1
12317     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12318     // .. .. .. MASK_0_LSW = 0xff7f
12319     // .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
12320     // .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
12321     // .. .. .. DATA_0_LSW = 0x80
12322     // .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
12323     // .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
12324     // .. .. ..
12325     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
12326     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12327     // .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12328     // .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12329     // .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12330     // .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12331     // .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12332     // .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12333     // .. .. .. START: OUTPUT ENABLE BANK 0
12334     // .. .. .. OP_ENABLE_0 = 0x2880
12335     // .. .. .. ==> 0XE000A208[31:0] = 0x00002880U
12336     // .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00002880U
12337     // .. .. ..
12338     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00002880U),
12339     // .. .. .. FINISH: OUTPUT ENABLE BANK 0
12340     // .. .. .. START: OUTPUT ENABLE BANK 1
12341     // .. .. .. FINISH: OUTPUT ENABLE BANK 1
12342     // .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12343     // .. .. .. MASK_0_LSW = 0xff7f
12344     // .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
12345     // .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
12346     // .. .. .. DATA_0_LSW = 0x0
12347     // .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
12348     // .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
12349     // .. .. ..
12350     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U),
12351     // .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12352     // .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12353     // .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12354     // .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12355     // .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12356     // .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12357     // .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12358     // .. .. .. START: ADD 1 MS DELAY
12359     // .. .. ..
12360     EMIT_MASKDELAY(0XF8F00200, 1),
12361     // .. .. .. FINISH: ADD 1 MS DELAY
12362     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12363     // .. .. .. MASK_0_LSW = 0xff7f
12364     // .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
12365     // .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xFF7F0000U
12366     // .. .. .. DATA_0_LSW = 0x80
12367     // .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
12368     // .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000080U
12369     // .. .. ..
12370     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
12371     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12372     // .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12373     // .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12374     // .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12375     // .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12376     // .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12377     // .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12378     // .. .. FINISH: USB RESET
12379     // .. .. START: ENET RESET
12380     // .. .. .. START: DIR MODE BANK 0
12381     // .. .. .. DIRECTION_0 = 0x2880
12382     // .. .. .. ==> 0XE000A204[31:0] = 0x00002880U
12383     // .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00002880U
12384     // .. .. ..
12385     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00002880U),
12386     // .. .. .. FINISH: DIR MODE BANK 0
12387     // .. .. .. START: DIR MODE BANK 1
12388     // .. .. .. FINISH: DIR MODE BANK 1
12389     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12390     // .. .. .. MASK_0_LSW = 0xf7ff
12391     // .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
12392     // .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xF7FF0000U
12393     // .. .. .. DATA_0_LSW = 0x800
12394     // .. .. .. ==> 0XE000A000[15:0] = 0x00000800U
12395     // .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000800U
12396     // .. .. ..
12397     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0800U),
12398     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12399     // .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12400     // .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12401     // .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12402     // .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12403     // .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12404     // .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12405     // .. .. .. START: OUTPUT ENABLE BANK 0
12406     // .. .. .. OP_ENABLE_0 = 0x2880
12407     // .. .. .. ==> 0XE000A208[31:0] = 0x00002880U
12408     // .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00002880U
12409     // .. .. ..
12410     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00002880U),
12411     // .. .. .. FINISH: OUTPUT ENABLE BANK 0
12412     // .. .. .. START: OUTPUT ENABLE BANK 1
12413     // .. .. .. FINISH: OUTPUT ENABLE BANK 1
12414     // .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12415     // .. .. .. MASK_0_LSW = 0xf7ff
12416     // .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
12417     // .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xF7FF0000U
12418     // .. .. .. DATA_0_LSW = 0x0
12419     // .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
12420     // .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
12421     // .. .. ..
12422     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0000U),
12423     // .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12424     // .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12425     // .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12426     // .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12427     // .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12428     // .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12429     // .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12430     // .. .. .. START: ADD 1 MS DELAY
12431     // .. .. ..
12432     EMIT_MASKDELAY(0XF8F00200, 1),
12433     // .. .. .. FINISH: ADD 1 MS DELAY
12434     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12435     // .. .. .. MASK_0_LSW = 0xf7ff
12436     // .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
12437     // .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xF7FF0000U
12438     // .. .. .. DATA_0_LSW = 0x800
12439     // .. .. .. ==> 0XE000A000[15:0] = 0x00000800U
12440     // .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000800U
12441     // .. .. ..
12442     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0800U),
12443     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12444     // .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12445     // .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12446     // .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12447     // .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12448     // .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12449     // .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12450     // .. .. FINISH: ENET RESET
12451     // .. .. START: I2C RESET
12452     // .. .. .. START: DIR MODE GPIO BANK0
12453     // .. .. .. DIRECTION_0 = 0x2880
12454     // .. .. .. ==> 0XE000A204[31:0] = 0x00002880U
12455     // .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00002880U
12456     // .. .. ..
12457     EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00002880U),
12458     // .. .. .. FINISH: DIR MODE GPIO BANK0
12459     // .. .. .. START: DIR MODE GPIO BANK1
12460     // .. .. .. FINISH: DIR MODE GPIO BANK1
12461     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12462     // .. .. .. MASK_0_LSW = 0xdfff
12463     // .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
12464     // .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xDFFF0000U
12465     // .. .. .. DATA_0_LSW = 0x2000
12466     // .. .. .. ==> 0XE000A000[15:0] = 0x00002000U
12467     // .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00002000U
12468     // .. .. ..
12469     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF2000U),
12470     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12471     // .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12472     // .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12473     // .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12474     // .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12475     // .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12476     // .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12477     // .. .. .. START: OUTPUT ENABLE
12478     // .. .. .. OP_ENABLE_0 = 0x2880
12479     // .. .. .. ==> 0XE000A208[31:0] = 0x00002880U
12480     // .. .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00002880U
12481     // .. .. ..
12482     EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00002880U),
12483     // .. .. .. FINISH: OUTPUT ENABLE
12484     // .. .. .. START: OUTPUT ENABLE
12485     // .. .. .. FINISH: OUTPUT ENABLE
12486     // .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12487     // .. .. .. MASK_0_LSW = 0xdfff
12488     // .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
12489     // .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xDFFF0000U
12490     // .. .. .. DATA_0_LSW = 0x0
12491     // .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
12492     // .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U
12493     // .. .. ..
12494     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF0000U),
12495     // .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12496     // .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12497     // .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12498     // .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12499     // .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12500     // .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12501     // .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12502     // .. .. .. START: ADD 1 MS DELAY
12503     // .. .. ..
12504     EMIT_MASKDELAY(0XF8F00200, 1),
12505     // .. .. .. FINISH: ADD 1 MS DELAY
12506     // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12507     // .. .. .. MASK_0_LSW = 0xdfff
12508     // .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
12509     // .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xDFFF0000U
12510     // .. .. .. DATA_0_LSW = 0x2000
12511     // .. .. .. ==> 0XE000A000[15:0] = 0x00002000U
12512     // .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00002000U
12513     // .. .. ..
12514     EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF2000U),
12515     // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12516     // .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12517     // .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12518     // .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12519     // .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12520     // .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12521     // .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12522     // .. .. FINISH: I2C RESET
12523     // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
12524     // FINISH: top
12525     //
12526     EMIT_EXIT(),
12527
12528     //
12529 };
12530
12531 unsigned long ps7_post_config_1_0[] = {
12532     // START: top
12533     // .. START: SLCR SETTINGS
12534     // .. UNLOCK_KEY = 0XDF0D
12535     // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
12536     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU
12537     // ..
12538     EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
12539     // .. FINISH: SLCR SETTINGS
12540     // .. START: ENABLING LEVEL SHIFTER
12541     // .. USER_INP_ICT_EN_0 = 3
12542     // .. ==> 0XF8000900[1:0] = 0x00000003U
12543     // ..     ==> MASK : 0x00000003U    VAL : 0x00000003U
12544     // .. USER_INP_ICT_EN_1 = 3
12545     // .. ==> 0XF8000900[3:2] = 0x00000003U
12546     // ..     ==> MASK : 0x0000000CU    VAL : 0x0000000CU
12547     // ..
12548     EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
12549     // .. FINISH: ENABLING LEVEL SHIFTER
12550     // .. START: FPGA RESETS TO 0
12551     // .. reserved_3 = 0
12552     // .. ==> 0XF8000240[31:25] = 0x00000000U
12553     // ..     ==> MASK : 0xFE000000U    VAL : 0x00000000U
12554     // .. FPGA_ACP_RST = 0
12555     // .. ==> 0XF8000240[24:24] = 0x00000000U
12556     // ..     ==> MASK : 0x01000000U    VAL : 0x00000000U
12557     // .. FPGA_AXDS3_RST = 0
12558     // .. ==> 0XF8000240[23:23] = 0x00000000U
12559     // ..     ==> MASK : 0x00800000U    VAL : 0x00000000U
12560     // .. FPGA_AXDS2_RST = 0
12561     // .. ==> 0XF8000240[22:22] = 0x00000000U
12562     // ..     ==> MASK : 0x00400000U    VAL : 0x00000000U
12563     // .. FPGA_AXDS1_RST = 0
12564     // .. ==> 0XF8000240[21:21] = 0x00000000U
12565     // ..     ==> MASK : 0x00200000U    VAL : 0x00000000U
12566     // .. FPGA_AXDS0_RST = 0
12567     // .. ==> 0XF8000240[20:20] = 0x00000000U
12568     // ..     ==> MASK : 0x00100000U    VAL : 0x00000000U
12569     // .. reserved_2 = 0
12570     // .. ==> 0XF8000240[19:18] = 0x00000000U
12571     // ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U
12572     // .. FSSW1_FPGA_RST = 0
12573     // .. ==> 0XF8000240[17:17] = 0x00000000U
12574     // ..     ==> MASK : 0x00020000U    VAL : 0x00000000U
12575     // .. FSSW0_FPGA_RST = 0
12576     // .. ==> 0XF8000240[16:16] = 0x00000000U
12577     // ..     ==> MASK : 0x00010000U    VAL : 0x00000000U
12578     // .. reserved_1 = 0
12579     // .. ==> 0XF8000240[15:14] = 0x00000000U
12580     // ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U
12581     // .. FPGA_FMSW1_RST = 0
12582     // .. ==> 0XF8000240[13:13] = 0x00000000U
12583     // ..     ==> MASK : 0x00002000U    VAL : 0x00000000U
12584     // .. FPGA_FMSW0_RST = 0
12585     // .. ==> 0XF8000240[12:12] = 0x00000000U
12586     // ..     ==> MASK : 0x00001000U    VAL : 0x00000000U
12587     // .. FPGA_DMA3_RST = 0
12588     // .. ==> 0XF8000240[11:11] = 0x00000000U
12589     // ..     ==> MASK : 0x00000800U    VAL : 0x00000000U
12590     // .. FPGA_DMA2_RST = 0
12591     // .. ==> 0XF8000240[10:10] = 0x00000000U
12592     // ..     ==> MASK : 0x00000400U    VAL : 0x00000000U
12593     // .. FPGA_DMA1_RST = 0
12594     // .. ==> 0XF8000240[9:9] = 0x00000000U
12595     // ..     ==> MASK : 0x00000200U    VAL : 0x00000000U
12596     // .. FPGA_DMA0_RST = 0
12597     // .. ==> 0XF8000240[8:8] = 0x00000000U
12598     // ..     ==> MASK : 0x00000100U    VAL : 0x00000000U
12599     // .. reserved = 0
12600     // .. ==> 0XF8000240[7:4] = 0x00000000U
12601     // ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U
12602     // .. FPGA3_OUT_RST = 0
12603     // .. ==> 0XF8000240[3:3] = 0x00000000U
12604     // ..     ==> MASK : 0x00000008U    VAL : 0x00000000U
12605     // .. FPGA2_OUT_RST = 0
12606     // .. ==> 0XF8000240[2:2] = 0x00000000U
12607     // ..     ==> MASK : 0x00000004U    VAL : 0x00000000U
12608     // .. FPGA1_OUT_RST = 0
12609     // .. ==> 0XF8000240[1:1] = 0x00000000U
12610     // ..     ==> MASK : 0x00000002U    VAL : 0x00000000U
12611     // .. FPGA0_OUT_RST = 0
12612     // .. ==> 0XF8000240[0:0] = 0x00000000U
12613     // ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
12614     // ..
12615     EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U),
12616     // .. FINISH: FPGA RESETS TO 0
12617     // .. START: AFI REGISTERS
12618     // .. .. START: AFI0 REGISTERS
12619     // .. .. FINISH: AFI0 REGISTERS
12620     // .. .. START: AFI1 REGISTERS
12621     // .. .. FINISH: AFI1 REGISTERS
12622     // .. .. START: AFI2 REGISTERS
12623     // .. .. FINISH: AFI2 REGISTERS
12624     // .. .. START: AFI3 REGISTERS
12625     // .. .. FINISH: AFI3 REGISTERS
12626     // .. FINISH: AFI REGISTERS
12627     // .. START: LOCK IT BACK
12628     // .. LOCK_KEY = 0X767B
12629     // .. ==> 0XF8000004[15:0] = 0x0000767BU
12630     // ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU
12631     // ..
12632     EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
12633     // .. FINISH: LOCK IT BACK
12634     // FINISH: top
12635     //
12636     EMIT_EXIT(),
12637
12638     //
12639 };
12640
12641 unsigned long ps7_debug_1_0[] = {
12642     // START: top
12643     // .. START: CROSS TRIGGER CONFIGURATIONS
12644     // .. .. START: UNLOCKING CTI REGISTERS
12645     // .. .. KEY = 0XC5ACCE55
12646     // .. .. ==> 0XF8898FB0[31:0] = 0xC5ACCE55U
12647     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
12648     // .. ..
12649     EMIT_MASKWRITE(0XF8898FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
12650     // .. .. KEY = 0XC5ACCE55
12651     // .. .. ==> 0XF8899FB0[31:0] = 0xC5ACCE55U
12652     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
12653     // .. ..
12654     EMIT_MASKWRITE(0XF8899FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
12655     // .. .. KEY = 0XC5ACCE55
12656     // .. .. ==> 0XF8809FB0[31:0] = 0xC5ACCE55U
12657     // .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U
12658     // .. ..
12659     EMIT_MASKWRITE(0XF8809FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
12660     // .. .. FINISH: UNLOCKING CTI REGISTERS
12661     // .. .. START: ENABLING CTI MODULES AND CHANNELS
12662     // .. .. FINISH: ENABLING CTI MODULES AND CHANNELS
12663     // .. .. START: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
12664     // .. .. FINISH: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
12665     // .. FINISH: CROSS TRIGGER CONFIGURATIONS
12666     // FINISH: top
12667     //
12668     EMIT_EXIT(),
12669
12670     //
12671 };
12672
12673 \r
12674 #include "xil_io.h"\r
12675 #define PS7_MASK_POLL_TIME 100000000\r
12676 \r
12677 char*\r
12678 getPS7MessageInfo(unsigned key) {\r
12679 \r
12680   char* err_msg = "";\r
12681   switch (key) {\r
12682     case PS7_INIT_SUCCESS:                  err_msg = "PS7 initialization successful"; break;\r
12683     case PS7_INIT_CORRUPT:                  err_msg = "PS7 init Data Corrupted"; break;\r
12684     case PS7_INIT_TIMEOUT:                  err_msg = "PS7 init mask poll timeout"; break;\r
12685     case PS7_POLL_FAILED_DDR_INIT:          err_msg = "Mask Poll failed for DDR Init"; break;\r
12686     case PS7_POLL_FAILED_DMA:               err_msg = "Mask Poll failed for PLL Init"; break;\r
12687     case PS7_POLL_FAILED_PLL:               err_msg = "Mask Poll failed for DMA done bit"; break;\r
12688     default:                                err_msg = "Undefined error status"; break;\r
12689   }\r
12690   \r
12691   return err_msg;  \r
12692 }\r
12693 \r
12694 unsigned long\r
12695 ps7GetSiliconVersion () {\r
12696   // Read PS version from MCTRL register [31:28]\r
12697   unsigned long mask = 0xF0000000;\r
12698   unsigned long *addr = (unsigned long*) 0XF8007080;    \r
12699   unsigned long ps_version = (*addr & mask) >> 28;\r
12700   return ps_version;\r
12701 }\r
12702 \r
12703 void mask_write (unsigned long add , unsigned long  mask, unsigned long val ) {\r
12704         unsigned long *addr = (unsigned long*) add;\r
12705         *addr = ( val & mask ) | ( *addr & ~mask);\r
12706         //xil_printf("MaskWrite : 0x%x--> 0x%x \n \r" ,add, *addr);\r
12707 }\r
12708 \r
12709 \r
12710 int mask_poll(unsigned long add , unsigned long mask ) {\r
12711         volatile unsigned long *addr = (volatile unsigned long*) add;\r
12712         int i = 0;\r
12713         while (!(*addr & mask)) {\r
12714           if (i == PS7_MASK_POLL_TIME) {\r
12715             return -1;\r
12716           }\r
12717           i++;\r
12718         }\r
12719      return 1;   \r
12720         //xil_printf("MaskPoll : 0x%x --> 0x%x \n \r" , add, *addr);\r
12721 }\r
12722 \r
12723 unsigned long mask_read(unsigned long add , unsigned long mask ) {\r
12724         unsigned long *addr = (unsigned long*) add;\r
12725         unsigned long val = (*addr & mask);\r
12726         //xil_printf("MaskRead : 0x%x --> 0x%x \n \r" , add, val);\r
12727         return val;\r
12728 }\r
12729 \r
12730 \r
12731 \r
12732 int\r
12733 ps7_config(unsigned long * ps7_config_init) \r
12734 {\r
12735     unsigned long *ptr = ps7_config_init;\r
12736 \r
12737     unsigned long  opcode;            // current instruction ..\r
12738     unsigned long  args[16];           // no opcode has so many args ...\r
12739     int  numargs;           // number of arguments of this instruction\r
12740     int  j;                 // general purpose index\r
12741 \r
12742     volatile unsigned long *addr;         // some variable to make code readable\r
12743     unsigned long  val,mask;              // some variable to make code readable\r
12744 \r
12745     int finish = -1 ;           // loop while this is negative !\r
12746     int i = 0;                  // Timeout variable\r
12747     \r
12748     while( finish < 0 ) {\r
12749         numargs = ptr[0] & 0xF;\r
12750         opcode = ptr[0] >> 4;\r
12751 \r
12752         for( j = 0 ; j < numargs ; j ++ ) \r
12753             args[j] = ptr[j+1];\r
12754         ptr += numargs + 1;\r
12755         \r
12756         \r
12757         switch ( opcode ) {\r
12758             \r
12759         case OPCODE_EXIT:\r
12760             finish = PS7_INIT_SUCCESS;\r
12761             break;\r
12762             \r
12763         case OPCODE_CLEAR:\r
12764             addr = (unsigned long*) args[0];\r
12765             *addr = 0;\r
12766             break;\r
12767 \r
12768         case OPCODE_WRITE:\r
12769             addr = (unsigned long*) args[0];\r
12770             val = args[1];\r
12771             *addr = val;\r
12772             break;\r
12773 \r
12774         case OPCODE_MASKWRITE:\r
12775             addr = (unsigned long*) args[0];\r
12776             mask = args[1];\r
12777             val = args[2];\r
12778             *addr = ( val & mask ) | ( *addr & ~mask);\r
12779             break;\r
12780 \r
12781         case OPCODE_MASKPOLL:\r
12782             addr = (unsigned long*) args[0];\r
12783             mask = args[1];\r
12784             i = 0;\r
12785             while (!(*addr & mask)) {\r
12786                 if (i == PS7_MASK_POLL_TIME) {\r
12787                     finish = PS7_INIT_TIMEOUT;\r
12788                     break;\r
12789                 }\r
12790                 i++;\r
12791             }\r
12792             break;\r
12793         case OPCODE_MASKDELAY:\r
12794             addr = (unsigned long*) args[0];\r
12795             mask = args[1];\r
12796             int delay = get_number_of_cycles_for_delay(mask);\r
12797             perf_reset_and_start_timer(); \r
12798             while ((*addr < delay)) {\r
12799             }\r
12800             break;\r
12801         default:\r
12802             finish = PS7_INIT_CORRUPT;\r
12803             break;\r
12804         }\r
12805     }\r
12806     return finish;\r
12807 }\r
12808 \r
12809 unsigned long *ps7_mio_init_data = ps7_mio_init_data_3_0;\r
12810 unsigned long *ps7_pll_init_data = ps7_pll_init_data_3_0;\r
12811 unsigned long *ps7_clock_init_data = ps7_clock_init_data_3_0;\r
12812 unsigned long *ps7_ddr_init_data = ps7_ddr_init_data_3_0;\r
12813 unsigned long *ps7_peripherals_init_data = ps7_peripherals_init_data_3_0;\r
12814 \r
12815 int\r
12816 ps7_post_config() \r
12817 {\r
12818   // Get the PS_VERSION on run time\r
12819   unsigned long si_ver = ps7GetSiliconVersion ();\r
12820   int ret = -1;\r
12821   if (si_ver == PCW_SILICON_VERSION_1) {\r
12822       ret = ps7_config (ps7_post_config_1_0);   \r
12823       if (ret != PS7_INIT_SUCCESS) return ret;\r
12824   } else if (si_ver == PCW_SILICON_VERSION_2) {\r
12825       ret = ps7_config (ps7_post_config_2_0);   \r
12826       if (ret != PS7_INIT_SUCCESS) return ret;\r
12827   } else {\r
12828       ret = ps7_config (ps7_post_config_3_0);\r
12829       if (ret != PS7_INIT_SUCCESS) return ret;\r
12830   }\r
12831   return PS7_INIT_SUCCESS;\r
12832 }\r
12833 \r
12834 int\r
12835 ps7_debug() \r
12836 {\r
12837   // Get the PS_VERSION on run time\r
12838   unsigned long si_ver = ps7GetSiliconVersion ();\r
12839   int ret = -1;\r
12840   if (si_ver == PCW_SILICON_VERSION_1) {\r
12841       ret = ps7_config (ps7_debug_1_0);   \r
12842       if (ret != PS7_INIT_SUCCESS) return ret;\r
12843   } else if (si_ver == PCW_SILICON_VERSION_2) {\r
12844       ret = ps7_config (ps7_debug_2_0);   \r
12845       if (ret != PS7_INIT_SUCCESS) return ret;\r
12846   } else {\r
12847       ret = ps7_config (ps7_debug_3_0);\r
12848       if (ret != PS7_INIT_SUCCESS) return ret;\r
12849   }\r
12850   return PS7_INIT_SUCCESS;\r
12851 }\r
12852 \r
12853 int\r
12854 ps7_init() \r
12855 {\r
12856   // Get the PS_VERSION on run time\r
12857   unsigned long si_ver = ps7GetSiliconVersion ();\r
12858   int ret;\r
12859   //int pcw_ver = 0;\r
12860 \r
12861   if (si_ver == PCW_SILICON_VERSION_1) {\r
12862     ps7_mio_init_data = ps7_mio_init_data_1_0;\r
12863     ps7_pll_init_data = ps7_pll_init_data_1_0;\r
12864     ps7_clock_init_data = ps7_clock_init_data_1_0;\r
12865     ps7_ddr_init_data = ps7_ddr_init_data_1_0;\r
12866     ps7_peripherals_init_data = ps7_peripherals_init_data_1_0;\r
12867     //pcw_ver = 1;\r
12868 \r
12869   } else if (si_ver == PCW_SILICON_VERSION_2) {\r
12870     ps7_mio_init_data = ps7_mio_init_data_2_0;\r
12871     ps7_pll_init_data = ps7_pll_init_data_2_0;\r
12872     ps7_clock_init_data = ps7_clock_init_data_2_0;\r
12873     ps7_ddr_init_data = ps7_ddr_init_data_2_0;\r
12874     ps7_peripherals_init_data = ps7_peripherals_init_data_2_0;\r
12875     //pcw_ver = 2;\r
12876 \r
12877   } else {\r
12878     ps7_mio_init_data = ps7_mio_init_data_3_0;\r
12879     ps7_pll_init_data = ps7_pll_init_data_3_0;\r
12880     ps7_clock_init_data = ps7_clock_init_data_3_0;\r
12881     ps7_ddr_init_data = ps7_ddr_init_data_3_0;\r
12882     ps7_peripherals_init_data = ps7_peripherals_init_data_3_0;\r
12883     //pcw_ver = 3;\r
12884   }\r
12885 \r
12886   // MIO init\r
12887   ret = ps7_config (ps7_mio_init_data);  \r
12888   if (ret != PS7_INIT_SUCCESS) return ret;\r
12889 \r
12890   // PLL init\r
12891   ret = ps7_config (ps7_pll_init_data); \r
12892   if (ret != PS7_INIT_SUCCESS) return ret;\r
12893 \r
12894   // Clock init\r
12895   ret = ps7_config (ps7_clock_init_data);\r
12896   if (ret != PS7_INIT_SUCCESS) return ret;\r
12897 \r
12898   // DDR init\r
12899   ret = ps7_config (ps7_ddr_init_data);\r
12900   if (ret != PS7_INIT_SUCCESS) return ret;\r
12901 \r
12902 \r
12903 \r
12904   // Peripherals init\r
12905   ret = ps7_config (ps7_peripherals_init_data);\r
12906   if (ret != PS7_INIT_SUCCESS) return ret;\r
12907   //xil_printf ("\n PCW Silicon Version : %d.0", pcw_ver);\r
12908   return PS7_INIT_SUCCESS;\r
12909 }\r
12910 \r
12911 \r
12912 \r
12913 \r
12914 /* For delay calculation using global timer */\r
12915 \r
12916 /* start timer */\r
12917  void perf_start_clock(void)\r
12918 {\r
12919         *(volatile unsigned int*)SCU_GLOBAL_TIMER_CONTROL = ((1 << 0) | // Timer Enable\r
12920                                                       (1 << 3) | // Auto-increment\r
12921                                                       (0 << 8) // Pre-scale\r
12922         ); \r
12923 }\r
12924 \r
12925 /* stop timer and reset timer count regs */\r
12926  void perf_reset_clock(void)\r
12927 {\r
12928         perf_disable_clock();\r
12929         *(volatile unsigned int*)SCU_GLOBAL_TIMER_COUNT_L32 = 0;\r
12930         *(volatile unsigned int*)SCU_GLOBAL_TIMER_COUNT_U32 = 0;\r
12931 }\r
12932 \r
12933 /* Compute mask for given delay in miliseconds*/\r
12934 int get_number_of_cycles_for_delay(unsigned int delay) \r
12935 {\r
12936   // GTC is always clocked at 1/2 of the CPU frequency (CPU_3x2x)\r
12937   return (APU_FREQ*delay/(2*1000));\r
12938    \r
12939 }\r
12940 \r
12941 /* stop timer */\r
12942  void perf_disable_clock(void)\r
12943 {\r
12944         *(volatile unsigned int*)SCU_GLOBAL_TIMER_CONTROL = 0;\r
12945 }\r
12946 \r
12947 void perf_reset_and_start_timer() \r
12948 {\r
12949             perf_reset_clock();\r
12950             perf_start_clock();\r
12951 }\r
12952 \r
12953 \r
12954 \r
12955 \r