git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_ATSAM3X_Atmel_Studio/src/asf/sam/utils/cmsis/sam3x/include/sam3x8h.h

   1 /**\r
   2  * \file\r
   3  *\r
   4  * Copyright (c) 2012 Atmel Corporation. All rights reserved.\r
   5  *\r
   6  * \asf_license_start\r
   7  *\r
   8  * \page License\r
   9  *\r
  10  * Redistribution and use in source and binary forms, with or without\r
  11  * modification, are permitted provided that the following conditions are met:\r
  12  *\r
  13  * 1. Redistributions of source code must retain the above copyright notice,\r
  14  *    this list of conditions and the following disclaimer.\r
  15  *\r
  16  * 2. Redistributions in binary form must reproduce the above copyright notice,\r
  17  *    this list of conditions and the following disclaimer in the documentation\r
  18  *    and/or other materials provided with the distribution.\r
  19  *\r
  20  * 3. The name of Atmel may not be used to endorse or promote products derived\r
  21  *    from this software without specific prior written permission.\r
  22  *\r
  23  * 4. This software may only be redistributed and used in connection with an\r
  24  *    Atmel microcontroller product.\r
  25  *\r
  26  * THIS SOFTWARE IS PROVIDED BY ATMEL "AS IS" AND ANY EXPRESS OR IMPLIED\r
  27  * WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF\r
  28  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT ARE\r
  29  * EXPRESSLY AND SPECIFICALLY DISCLAIMED. IN NO EVENT SHALL ATMEL BE LIABLE FOR\r
  30  * ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL\r
  31  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS\r
  32  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)\r
  33  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT,\r
  34  * STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN\r
  35  * ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE\r
  36  * POSSIBILITY OF SUCH DAMAGE.\r
  37  *\r
  38  * \asf_license_stop\r
  39  *\r
  40  */\r
  41 \r
  42 #ifndef _SAM3X8H_\r
  43 #define _SAM3X8H_\r
  44 \r
  45 /** \addtogroup SAM3X8H_definitions SAM3X8H definitions\r
  46   This file defines all structures and symbols for SAM3X8H:\r
  47     - registers and bitfields\r
  48     - peripheral base address\r
  49     - peripheral ID\r
  50     - PIO definitions\r
  51 */\r
  52 /*@{*/\r
  53 \r
  54 #ifdef __cplusplus\r
  55  extern "C" {\r
  56 #endif\r
  57 \r
  58 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))\r
  59 #include <stdint.h>\r
  60 #ifndef __cplusplus\r
  61 typedef volatile const uint32_t RoReg; /**< Read only 32-bit register (volatile const unsigned int) */\r
  62 #else\r
  63 typedef volatile       uint32_t RoReg; /**< Read only 32-bit register (volatile const unsigned int) */\r
  64 #endif\r
  65 typedef volatile       uint32_t WoReg; /**< Write only 32-bit register (volatile unsigned int) */\r
  66 typedef volatile       uint32_t RwReg; /**< Read-Write 32-bit register (volatile unsigned int) */\r
  67 #endif\r
  68 \r
  69 /* ************************************************************************** */\r
  70 /*   CMSIS DEFINITIONS FOR SAM3X8H */\r
  71 /* ************************************************************************** */\r
  72 /** \addtogroup SAM3X8H_cmsis CMSIS Definitions */\r
  73 /*@{*/\r
  74 \r
  75 /**< Interrupt Number Definition */\r
  76 typedef enum IRQn\r
  77 {\r
  78 /******  Cortex-M3 Processor Exceptions Numbers ******************************/\r
  79   NonMaskableInt_IRQn   = -14, /**<  2 Non Maskable Interrupt                */\r
  80   MemoryManagement_IRQn = -12, /**<  4 Cortex-M3 Memory Management Interrupt */\r
  81   BusFault_IRQn         = -11, /**<  5 Cortex-M3 Bus Fault Interrupt         */\r
  82   UsageFault_IRQn       = -10, /**<  6 Cortex-M3 Usage Fault Interrupt       */\r
  83   SVCall_IRQn           = -5,  /**< 11 Cortex-M3 SV Call Interrupt           */\r
  84   DebugMonitor_IRQn     = -4,  /**< 12 Cortex-M3 Debug Monitor Interrupt     */\r
  85   PendSV_IRQn           = -2,  /**< 14 Cortex-M3 Pend SV Interrupt           */\r
  86   SysTick_IRQn          = -1,  /**< 15 Cortex-M3 System Tick Interrupt       */\r
  87 /******  SAM3X8H specific Interrupt Numbers *********************************/\r
  88 \r
  89   SUPC_IRQn            =  0, /**<  0 SAM3X8H Supply Controller (SUPC) */\r
  90   RSTC_IRQn            =  1, /**<  1 SAM3X8H Reset Controller (RSTC) */\r
  91   RTC_IRQn             =  2, /**<  2 SAM3X8H Real Time Clock (RTC) */\r
  92   RTT_IRQn             =  3, /**<  3 SAM3X8H Real Time Timer (RTT) */\r
  93   WDT_IRQn             =  4, /**<  4 SAM3X8H Watchdog Timer (WDT) */\r
  94   PMC_IRQn             =  5, /**<  5 SAM3X8H Power Management Controller (PMC) */\r
  95   EFC0_IRQn            =  6, /**<  6 SAM3X8H Enhanced Flash Controller 0 (EFC0) */\r
  96   EFC1_IRQn            =  7, /**<  7 SAM3X8H Enhanced Flash Controller 1 (EFC1) */\r
  97   UART_IRQn            =  8, /**<  8 SAM3X8H Universal Asynchronous Receiver Transceiver (UART) */\r
  98   SMC_IRQn             =  9, /**<  9 SAM3X8H Static Memory Controller (SMC) */\r
  99   SDRAMC_IRQn          = 10, /**< 10 SAM3X8H Synchronous Dynamic RAM Controller (SDRAMC) */\r
 100   PIOA_IRQn            = 11, /**< 11 SAM3X8H Parallel I/O Controller A, (PIOA) */\r
 101   PIOB_IRQn            = 12, /**< 12 SAM3X8H Parallel I/O Controller B (PIOB) */\r
 102   PIOC_IRQn            = 13, /**< 13 SAM3X8H Parallel I/O Controller C (PIOC) */\r
 103   PIOD_IRQn            = 14, /**< 14 SAM3X8H Parallel I/O Controller D (PIOD) */\r
 104   PIOE_IRQn            = 15, /**< 15 SAM3X8H Parallel I/O Controller E (PIOE) */\r
 105   PIOF_IRQn            = 16, /**< 16 SAM3X8H Parallel I/O Controller F (PIOF) */\r
 106   USART0_IRQn          = 17, /**< 17 SAM3X8H USART 0 (USART0) */\r
 107   USART1_IRQn          = 18, /**< 18 SAM3X8H USART 1 (USART1) */\r
 108   USART2_IRQn          = 19, /**< 19 SAM3X8H USART 2 (USART2) */\r
 109   USART3_IRQn          = 20, /**< 20 SAM3X8H USART 3 (USART3) */\r
 110   HSMCI_IRQn           = 21, /**< 21 SAM3X8H Multimedia Card Interface (HSMCI) */\r
 111   TWI0_IRQn            = 22, /**< 22 SAM3X8H Two-Wire Interface 0 (TWI0) */\r
 112   TWI1_IRQn            = 23, /**< 23 SAM3X8H Two-Wire Interface 1 (TWI1) */\r
 113   SPI0_IRQn            = 24, /**< 24 SAM3X8H Serial Peripheral Interface (SPI0) */\r
 114   SPI1_IRQn            = 25, /**< 25 SAM3X8H Serial Peripheral Interface (SPI1) */\r
 115   SSC_IRQn             = 26, /**< 26 SAM3X8H Synchronous Serial Controller (SSC) */\r
 116   TC0_IRQn             = 27, /**< 27 SAM3X8H Timer Counter 0 (TC0) */\r
 117   TC1_IRQn             = 28, /**< 28 SAM3X8H Timer Counter 1 (TC1) */\r
 118   TC2_IRQn             = 29, /**< 29 SAM3X8H Timer Counter 2 (TC2) */\r
 119   TC3_IRQn             = 30, /**< 30 SAM3X8H Timer Counter 3 (TC3) */\r
 120   TC4_IRQn             = 31, /**< 31 SAM3X8H Timer Counter 4 (TC4) */\r
 121   TC5_IRQn             = 32, /**< 32 SAM3X8H Timer Counter 5 (TC5) */\r
 122   TC6_IRQn             = 33, /**< 33 SAM3X8H Timer Counter 6 (TC6) */\r
 123   TC7_IRQn             = 34, /**< 34 SAM3X8H Timer Counter 7 (TC7) */\r
 124   TC8_IRQn             = 35, /**< 35 SAM3X8H Timer Counter 8 (TC8) */\r
 125   PWM_IRQn             = 36, /**< 36 SAM3X8H Pulse Width Modulation Controller (PWM) */\r
 126   ADC_IRQn             = 37, /**< 37 SAM3X8H ADC Controller (ADC) */\r
 127   DACC_IRQn            = 38, /**< 38 SAM3X8H DAC Controller (DACC) */\r
 128   DMAC_IRQn            = 39, /**< 39 SAM3X8H DMA Controller (DMAC) */\r
 129   UOTGHS_IRQn          = 40, /**< 40 SAM3X8H USB OTG High Speed (UOTGHS) */\r
 130   TRNG_IRQn            = 41, /**< 41 SAM3X8H True Random Number Generator (TRNG) */\r
 131   EMAC_IRQn            = 42, /**< 42 SAM3X8H Ethernet MAC (EMAC) */\r
 132   CAN0_IRQn            = 43, /**< 43 SAM3X8H CAN Controller 0 (CAN0) */\r
 133   CAN1_IRQn            = 44  /**< 44 SAM3X8H CAN Controller 1 (CAN1) */\r
 134 } IRQn_Type;\r
 135 \r
 136 typedef struct _DeviceVectors\r
 137 {\r
 138   /* Stack pointer */\r
 139   void* pvStack;\r
 140 \r
 141   /* Cortex-M handlers */\r
 142   void* pfnReset_Handler;\r
 143   void* pfnNMI_Handler;\r
 144   void* pfnHardFault_Handler;\r
 145   void* pfnMemManage_Handler;\r
 146   void* pfnBusFault_Handler;\r
 147   void* pfnUsageFault_Handler;\r
 148   void* pfnReserved1_Handler;\r
 149   void* pfnReserved2_Handler;\r
 150   void* pfnReserved3_Handler;\r
 151   void* pfnReserved4_Handler;\r
 152   void* pfnSVC_Handler;\r
 153   void* pfnDebugMon_Handler;\r
 154   void* pfnReserved5_Handler;\r
 155   void* pfnPendSV_Handler;\r
 156   void* pfnSysTick_Handler;\r
 157 \r
 158   /* Peripheral handlers */\r
 159   void* pfnSUPC_Handler;   /*  0 Supply Controller */\r
 160   void* pfnRSTC_Handler;   /*  1 Reset Controller */\r
 161   void* pfnRTC_Handler;    /*  2 Real Time Clock */\r
 162   void* pfnRTT_Handler;    /*  3 Real Time Timer */\r
 163   void* pfnWDT_Handler;    /*  4 Watchdog Timer */\r
 164   void* pfnPMC_Handler;    /*  5 Power Management Controller */\r
 165   void* pfnEFC0_Handler;   /*  6 Enhanced Flash Controller 0 */\r
 166   void* pfnEFC1_Handler;   /*  7 Enhanced Flash Controller 1 */\r
 167   void* pfnUART_Handler;   /*  8 Universal Asynchronous Receiver Transceiver */\r
 168   void* pfnSMC_Handler;    /*  9 Static Memory Controller */\r
 169   void* pfnSDRAMC_Handler; /* 10 Synchronous Dynamic RAM Controller */\r
 170   void* pfnPIOA_Handler;   /* 11 Parallel I/O Controller A, */\r
 171   void* pfnPIOB_Handler;   /* 12 Parallel I/O Controller B */\r
 172   void* pfnPIOC_Handler;   /* 13 Parallel I/O Controller C */\r
 173   void* pfnPIOD_Handler;   /* 14 Parallel I/O Controller D */\r
 174   void* pfnPIOE_Handler;   /* 15 Parallel I/O Controller E */\r
 175   void* pfnPIOF_Handler;   /* 16 Parallel I/O Controller F */\r
 176   void* pfnUSART0_Handler; /* 17 USART 0 */\r
 177   void* pfnUSART1_Handler; /* 18 USART 1 */\r
 178   void* pfnUSART2_Handler; /* 19 USART 2 */\r
 179   void* pfnUSART3_Handler; /* 20 USART 3 */\r
 180   void* pfnHSMCI_Handler;  /* 21 Multimedia Card Interface */\r
 181   void* pfnTWI0_Handler;   /* 22 Two-Wire Interface 0 */\r
 182   void* pfnTWI1_Handler;   /* 23 Two-Wire Interface 1 */\r
 183   void* pfnSPI0_Handler;   /* 24 Serial Peripheral Interface */\r
 184   void* pfnSPI1_Handler;   /* 25 Serial Peripheral Interface */\r
 185   void* pfnSSC_Handler;    /* 26 Synchronous Serial Controller */\r
 186   void* pfnTC0_Handler;    /* 27 Timer Counter 0 */\r
 187   void* pfnTC1_Handler;    /* 28 Timer Counter 1 */\r
 188   void* pfnTC2_Handler;    /* 29 Timer Counter 2 */\r
 189   void* pfnTC3_Handler;    /* 30 Timer Counter 3 */\r
 190   void* pfnTC4_Handler;    /* 31 Timer Counter 4 */\r
 191   void* pfnTC5_Handler;    /* 32 Timer Counter 5 */\r
 192   void* pfnTC6_Handler;    /* 33 Timer Counter 6 */\r
 193   void* pfnTC7_Handler;    /* 34 Timer Counter 7 */\r
 194   void* pfnTC8_Handler;    /* 35 Timer Counter 8 */\r
 195   void* pfnPWM_Handler;    /* 36 Pulse Width Modulation Controller */\r
 196   void* pfnADC_Handler;    /* 37 ADC Controller */\r
 197   void* pfnDACC_Handler;   /* 38 DAC Controller */\r
 198   void* pfnDMAC_Handler;   /* 39 DMA Controller */\r
 199   void* pfnUOTGHS_Handler; /* 40 USB OTG High Speed */\r
 200   void* pfnTRNG_Handler;   /* 41 True Random Number Generator */\r
 201   void* pfnEMAC_Handler;   /* 42 Ethernet MAC */\r
 202   void* pfnCAN0_Handler;   /* 43 CAN Controller 0 */\r
 203   void* pfnCAN1_Handler;   /* 44 CAN Controller 1 */\r
 204 } DeviceVectors;\r
 205 \r
 206 /* Cortex-M3 core handlers */\r
 207 void Reset_Handler      ( void );\r
 208 void NMI_Handler        ( void );\r
 209 void HardFault_Handler  ( void );\r
 210 void MemManage_Handler  ( void );\r
 211 void BusFault_Handler   ( void );\r
 212 void UsageFault_Handler ( void );\r
 213 void SVC_Handler        ( void );\r
 214 void DebugMon_Handler   ( void );\r
 215 void PendSV_Handler     ( void );\r
 216 void SysTick_Handler    ( void );\r
 217 \r
 218 /* Peripherals handlers */\r
 219 void ADC_Handler        ( void );\r
 220 void CAN0_Handler       ( void );\r
 221 void CAN1_Handler       ( void );\r
 222 void DACC_Handler       ( void );\r
 223 void DMAC_Handler       ( void );\r
 224 void EFC0_Handler       ( void );\r
 225 void EFC1_Handler       ( void );\r
 226 void EMAC_Handler       ( void );\r
 227 void HSMCI_Handler      ( void );\r
 228 void PIOA_Handler       ( void );\r
 229 void PIOB_Handler       ( void );\r
 230 void PIOC_Handler       ( void );\r
 231 void PIOD_Handler       ( void );\r
 232 void PIOE_Handler       ( void );\r
 233 void PIOF_Handler       ( void );\r
 234 void PMC_Handler        ( void );\r
 235 void PWM_Handler        ( void );\r
 236 void RSTC_Handler       ( void );\r
 237 void RTC_Handler        ( void );\r
 238 void RTT_Handler        ( void );\r
 239 void SDRAMC_Handler     ( void );\r
 240 void SMC_Handler        ( void );\r
 241 void SPI0_Handler       ( void );\r
 242 void SPI1_Handler       ( void );\r
 243 void SSC_Handler        ( void );\r
 244 void SUPC_Handler       ( void );\r
 245 void TC0_Handler        ( void );\r
 246 void TC1_Handler        ( void );\r
 247 void TC2_Handler        ( void );\r
 248 void TC3_Handler        ( void );\r
 249 void TC4_Handler        ( void );\r
 250 void TC5_Handler        ( void );\r
 251 void TC6_Handler        ( void );\r
 252 void TC7_Handler        ( void );\r
 253 void TC8_Handler        ( void );\r
 254 void TRNG_Handler       ( void );\r
 255 void TWI0_Handler       ( void );\r
 256 void TWI1_Handler       ( void );\r
 257 void UART_Handler       ( void );\r
 258 void UOTGHS_Handler     ( void );\r
 259 void USART0_Handler     ( void );\r
 260 void USART1_Handler     ( void );\r
 261 void USART2_Handler     ( void );\r
 262 void USART3_Handler     ( void );\r
 263 void WDT_Handler        ( void );\r
 264 \r
 265 /**\r
 266  * \brief Configuration of the Cortex-M3 Processor and Core Peripherals\r
 267  */\r
 268 \r
 269 #define __CM3_REV              0x0200 /**< SAM3X8H core revision number ([15:8] revision number, [7:0] patch number) */\r
 270 #define __MPU_PRESENT          1      /**< SAM3X8H does provide a MPU */\r
 271 #define __NVIC_PRIO_BITS       4      /**< SAM3X8H uses 4 Bits for the Priority Levels */\r
 272 #define __Vendor_SysTickConfig 0      /**< Set to 1 if different SysTick Config is used */\r
 273 \r
 274 /*\r
 275  * \brief CMSIS includes\r
 276  */\r
 277 \r
 278 #include <core_cm3.h>\r
 279 #if !defined DONT_USE_CMSIS_INIT\r
 280 #include "system_sam3x.h"\r
 281 #endif /* DONT_USE_CMSIS_INIT */\r
 282 \r
 283 /*@}*/\r
 284 \r
 285 /* ************************************************************************** */\r
 286 /**  SOFTWARE PERIPHERAL API DEFINITION FOR SAM3X8H */\r
 287 /* ************************************************************************** */\r
 288 /** \addtogroup SAM3X8H_api Peripheral Software API */\r
 289 /*@{*/\r
 290 \r
 291 #include "component/component_adc.h"\r
 292 #include "component/component_can.h"\r
 293 #include "component/component_chipid.h"\r
 294 #include "component/component_dacc.h"\r
 295 #include "component/component_dmac.h"\r
 296 #include "component/component_efc.h"\r
 297 #include "component/component_emac.h"\r
 298 #include "component/component_gpbr.h"\r
 299 #include "component/component_hsmci.h"\r
 300 #include "component/component_matrix.h"\r
 301 #include "component/component_pdc.h"\r
 302 #include "component/component_pio.h"\r
 303 #include "component/component_pmc.h"\r
 304 #include "component/component_pwm.h"\r
 305 #include "component/component_rstc.h"\r
 306 #include "component/component_rtc.h"\r
 307 #include "component/component_rtt.h"\r
 308 #include "component/component_sdramc.h"\r
 309 #include "component/component_smc.h"\r
 310 #include "component/component_spi.h"\r
 311 #include "component/component_ssc.h"\r
 312 #include "component/component_supc.h"\r
 313 #include "component/component_tc.h"\r
 314 #include "component/component_trng.h"\r
 315 #include "component/component_twi.h"\r
 316 #include "component/component_uart.h"\r
 317 #include "component/component_uotghs.h"\r
 318 #include "component/component_usart.h"\r
 319 #include "component/component_wdt.h"\r
 320 /*@}*/\r
 321 \r
 322 /* ************************************************************************** */\r
 323 /*   REGISTER ACCESS DEFINITIONS FOR SAM3X8H */\r
 324 /* ************************************************************************** */\r
 325 /** \addtogroup SAM3X8H_reg Registers Access Definitions */\r
 326 /*@{*/\r
 327 \r
 328 #include "instance/instance_hsmci.h"\r
 329 #include "instance/instance_ssc.h"\r
 330 #include "instance/instance_spi0.h"\r
 331 #include "instance/instance_spi1.h"\r
 332 #include "instance/instance_tc0.h"\r
 333 #include "instance/instance_tc1.h"\r
 334 #include "instance/instance_tc2.h"\r
 335 #include "instance/instance_twi0.h"\r
 336 #include "instance/instance_twi1.h"\r
 337 #include "instance/instance_pwm.h"\r
 338 #include "instance/instance_usart0.h"\r
 339 #include "instance/instance_usart1.h"\r
 340 #include "instance/instance_usart2.h"\r
 341 #include "instance/instance_usart3.h"\r
 342 #include "instance/instance_uotghs.h"\r
 343 #include "instance/instance_emac.h"\r
 344 #include "instance/instance_can0.h"\r
 345 #include "instance/instance_can1.h"\r
 346 #include "instance/instance_trng.h"\r
 347 #include "instance/instance_adc.h"\r
 348 #include "instance/instance_dmac.h"\r
 349 #include "instance/instance_dacc.h"\r
 350 #include "instance/instance_smc.h"\r
 351 #include "instance/instance_sdramc.h"\r
 352 #include "instance/instance_matrix.h"\r
 353 #include "instance/instance_pmc.h"\r
 354 #include "instance/instance_uart.h"\r
 355 #include "instance/instance_chipid.h"\r
 356 #include "instance/instance_efc0.h"\r
 357 #include "instance/instance_efc1.h"\r
 358 #include "instance/instance_pioa.h"\r
 359 #include "instance/instance_piob.h"\r
 360 #include "instance/instance_pioc.h"\r
 361 #include "instance/instance_piod.h"\r
 362 #include "instance/instance_pioe.h"\r
 363 #include "instance/instance_piof.h"\r
 364 #include "instance/instance_rstc.h"\r
 365 #include "instance/instance_supc.h"\r
 366 #include "instance/instance_rtt.h"\r
 367 #include "instance/instance_wdt.h"\r
 368 #include "instance/instance_rtc.h"\r
 369 #include "instance/instance_gpbr.h"\r
 370 /*@}*/\r
 371 \r
 372 /* ************************************************************************** */\r
 373 /*   PERIPHERAL ID DEFINITIONS FOR SAM3X8H */\r
 374 /* ************************************************************************** */\r
 375 /** \addtogroup SAM3X8H_id Peripheral Ids Definitions */\r
 376 /*@{*/\r
 377 \r
 378 #define ID_SUPC   ( 0) /**< \brief Supply Controller (SUPC) */\r
 379 #define ID_RSTC   ( 1) /**< \brief Reset Controller (RSTC) */\r
 380 #define ID_RTC    ( 2) /**< \brief Real Time Clock (RTC) */\r
 381 #define ID_RTT    ( 3) /**< \brief Real Time Timer (RTT) */\r
 382 #define ID_WDT    ( 4) /**< \brief Watchdog Timer (WDT) */\r
 383 #define ID_PMC    ( 5) /**< \brief Power Management Controller (PMC) */\r
 384 #define ID_EFC0   ( 6) /**< \brief Enhanced Flash Controller 0 (EFC0) */\r
 385 #define ID_EFC1   ( 7) /**< \brief Enhanced Flash Controller 1 (EFC1) */\r
 386 #define ID_UART   ( 8) /**< \brief Universal Asynchronous Receiver Transceiver (UART) */\r
 387 #define ID_SMC    ( 9) /**< \brief Static Memory Controller (SMC) */\r
 388 #define ID_SDRAMC (10) /**< \brief Synchronous Dynamic RAM Controller (SDRAMC) */\r
 389 #define ID_PIOA   (11) /**< \brief Parallel I/O Controller A, (PIOA) */\r
 390 #define ID_PIOB   (12) /**< \brief Parallel I/O Controller B (PIOB) */\r
 391 #define ID_PIOC   (13) /**< \brief Parallel I/O Controller C (PIOC) */\r
 392 #define ID_PIOD   (14) /**< \brief Parallel I/O Controller D (PIOD) */\r
 393 #define ID_PIOE   (15) /**< \brief Parallel I/O Controller E (PIOE) */\r
 394 #define ID_PIOF   (16) /**< \brief Parallel I/O Controller F (PIOF) */\r
 395 #define ID_USART0 (17) /**< \brief USART 0 (USART0) */\r
 396 #define ID_USART1 (18) /**< \brief USART 1 (USART1) */\r
 397 #define ID_USART2 (19) /**< \brief USART 2 (USART2) */\r
 398 #define ID_USART3 (20) /**< \brief USART 3 (USART3) */\r
 399 #define ID_HSMCI  (21) /**< \brief Multimedia Card Interface (HSMCI) */\r
 400 #define ID_TWI0   (22) /**< \brief Two-Wire Interface 0 (TWI0) */\r
 401 #define ID_TWI1   (23) /**< \brief Two-Wire Interface 1 (TWI1) */\r
 402 #define ID_SPI0   (24) /**< \brief Serial Peripheral Interface (SPI0) */\r
 403 #define ID_SPI1   (25) /**< \brief Serial Peripheral Interface (SPI1) */\r
 404 #define ID_SSC    (26) /**< \brief Synchronous Serial Controller (SSC) */\r
 405 #define ID_TC0    (27) /**< \brief Timer Counter 0 (TC0) */\r
 406 #define ID_TC1    (28) /**< \brief Timer Counter 1 (TC1) */\r
 407 #define ID_TC2    (29) /**< \brief Timer Counter 2 (TC2) */\r
 408 #define ID_TC3    (30) /**< \brief Timer Counter 3 (TC3) */\r
 409 #define ID_TC4    (31) /**< \brief Timer Counter 4 (TC4) */\r
 410 #define ID_TC5    (32) /**< \brief Timer Counter 5 (TC5) */\r
 411 #define ID_TC6    (33) /**< \brief Timer Counter 6 (TC6) */\r
 412 #define ID_TC7    (34) /**< \brief Timer Counter 7 (TC7) */\r
 413 #define ID_TC8    (35) /**< \brief Timer Counter 8 (TC8) */\r
 414 #define ID_PWM    (36) /**< \brief Pulse Width Modulation Controller (PWM) */\r
 415 #define ID_ADC    (37) /**< \brief ADC Controller (ADC) */\r
 416 #define ID_DACC   (38) /**< \brief DAC Controller (DACC) */\r
 417 #define ID_DMAC   (39) /**< \brief DMA Controller (DMAC) */\r
 418 #define ID_UOTGHS (40) /**< \brief USB OTG High Speed (UOTGHS) */\r
 419 #define ID_TRNG   (41) /**< \brief True Random Number Generator (TRNG) */\r
 420 #define ID_EMAC   (42) /**< \brief Ethernet MAC (EMAC) */\r
 421 #define ID_CAN0   (43) /**< \brief CAN Controller 0 (CAN0) */\r
 422 #define ID_CAN1   (44) /**< \brief CAN Controller 1 (CAN1) */\r
 423 /*@}*/\r
 424 \r
 425 /* ************************************************************************** */\r
 426 /*   BASE ADDRESS DEFINITIONS FOR SAM3X8H */\r
 427 /* ************************************************************************** */\r
 428 /** \addtogroup SAM3X8H_base Peripheral Base Address Definitions */\r
 429 /*@{*/\r
 430 \r
 431 #if (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))\r
 432 #define HSMCI      (0x40000000U) /**< \brief (HSMCI     ) Base Address */\r
 433 #define SSC        (0x40004000U) /**< \brief (SSC       ) Base Address */\r
 434 #define SPI0       (0x40008000U) /**< \brief (SPI0      ) Base Address */\r
 435 #define SPI1       (0x4000C000U) /**< \brief (SPI1      ) Base Address */\r
 436 #define TC0        (0x40080000U) /**< \brief (TC0       ) Base Address */\r
 437 #define TC1        (0x40084000U) /**< \brief (TC1       ) Base Address */\r
 438 #define TC2        (0x40088000U) /**< \brief (TC2       ) Base Address */\r
 439 #define TWI0       (0x4008C000U) /**< \brief (TWI0      ) Base Address */\r
 440 #define PDC_TWI0   (0x4008C100U) /**< \brief (PDC_TWI0  ) Base Address */\r
 441 #define TWI1       (0x40090000U) /**< \brief (TWI1      ) Base Address */\r
 442 #define PDC_TWI1   (0x40090100U) /**< \brief (PDC_TWI1  ) Base Address */\r
 443 #define PWM        (0x40094000U) /**< \brief (PWM       ) Base Address */\r
 444 #define PDC_PWM    (0x40094100U) /**< \brief (PDC_PWM   ) Base Address */\r
 445 #define USART0     (0x40098000U) /**< \brief (USART0    ) Base Address */\r
 446 #define PDC_USART0 (0x40098100U) /**< \brief (PDC_USART0) Base Address */\r
 447 #define USART1     (0x4009C000U) /**< \brief (USART1    ) Base Address */\r
 448 #define PDC_USART1 (0x4009C100U) /**< \brief (PDC_USART1) Base Address */\r
 449 #define USART2     (0x400A0000U) /**< \brief (USART2    ) Base Address */\r
 450 #define PDC_USART2 (0x400A0100U) /**< \brief (PDC_USART2) Base Address */\r
 451 #define USART3     (0x400A4000U) /**< \brief (USART3    ) Base Address */\r
 452 #define PDC_USART3 (0x400A4100U) /**< \brief (PDC_USART3) Base Address */\r
 453 #define UOTGHS     (0x400AC000U) /**< \brief (UOTGHS    ) Base Address */\r
 454 #define EMAC       (0x400B0000U) /**< \brief (EMAC      ) Base Address */\r
 455 #define CAN0       (0x400B4000U) /**< \brief (CAN0      ) Base Address */\r
 456 #define CAN1       (0x400B8000U) /**< \brief (CAN1      ) Base Address */\r
 457 #define TRNG       (0x400BC000U) /**< \brief (TRNG      ) Base Address */\r
 458 #define ADC        (0x400C0000U) /**< \brief (ADC       ) Base Address */\r
 459 #define PDC_ADC    (0x400C0100U) /**< \brief (PDC_ADC   ) Base Address */\r
 460 #define DMAC       (0x400C4000U) /**< \brief (DMAC      ) Base Address */\r
 461 #define DACC       (0x400C8000U) /**< \brief (DACC      ) Base Address */\r
 462 #define PDC_DACC   (0x400C8100U) /**< \brief (PDC_DACC  ) Base Address */\r
 463 #define SMC        (0x400E0000U) /**< \brief (SMC       ) Base Address */\r
 464 #define SDRAMC     (0x400E0200U) /**< \brief (SDRAMC    ) Base Address */\r
 465 #define MATRIX     (0x400E0400U) /**< \brief (MATRIX    ) Base Address */\r
 466 #define PMC        (0x400E0600U) /**< \brief (PMC       ) Base Address */\r
 467 #define UART       (0x400E0800U) /**< \brief (UART      ) Base Address */\r
 468 #define PDC_UART   (0x400E0900U) /**< \brief (PDC_UART  ) Base Address */\r
 469 #define CHIPID     (0x400E0940U) /**< \brief (CHIPID    ) Base Address */\r
 470 #define EFC0       (0x400E0A00U) /**< \brief (EFC0      ) Base Address */\r
 471 #define EFC1       (0x400E0C00U) /**< \brief (EFC1      ) Base Address */\r
 472 #define PIOA       (0x400E0E00U) /**< \brief (PIOA      ) Base Address */\r
 473 #define PIOB       (0x400E1000U) /**< \brief (PIOB      ) Base Address */\r
 474 #define PIOC       (0x400E1200U) /**< \brief (PIOC      ) Base Address */\r
 475 #define PIOD       (0x400E1400U) /**< \brief (PIOD      ) Base Address */\r
 476 #define PIOE       (0x400E1600U) /**< \brief (PIOE      ) Base Address */\r
 477 #define PIOF       (0x400E1800U) /**< \brief (PIOF      ) Base Address */\r
 478 #define RSTC       (0x400E1A00U) /**< \brief (RSTC      ) Base Address */\r
 479 #define SUPC       (0x400E1A10U) /**< \brief (SUPC      ) Base Address */\r
 480 #define RTT        (0x400E1A30U) /**< \brief (RTT       ) Base Address */\r
 481 #define WDT        (0x400E1A50U) /**< \brief (WDT       ) Base Address */\r
 482 #define RTC        (0x400E1A60U) /**< \brief (RTC       ) Base Address */\r
 483 #define GPBR       (0x400E1A90U) /**< \brief (GPBR      ) Base Address */\r
 484 #else\r
 485 #define HSMCI      ((Hsmci  *)0x40000000U) /**< \brief (HSMCI     ) Base Address */\r
 486 #define SSC        ((Ssc    *)0x40004000U) /**< \brief (SSC       ) Base Address */\r
 487 #define SPI0       ((Spi    *)0x40008000U) /**< \brief (SPI0      ) Base Address */\r
 488 #define SPI1       ((Spi    *)0x4000C000U) /**< \brief (SPI1      ) Base Address */\r
 489 #define TC0        ((Tc     *)0x40080000U) /**< \brief (TC0       ) Base Address */\r
 490 #define TC1        ((Tc     *)0x40084000U) /**< \brief (TC1       ) Base Address */\r
 491 #define TC2        ((Tc     *)0x40088000U) /**< \brief (TC2       ) Base Address */\r
 492 #define TWI0       ((Twi    *)0x4008C000U) /**< \brief (TWI0      ) Base Address */\r
 493 #define PDC_TWI0   ((Pdc    *)0x4008C100U) /**< \brief (PDC_TWI0  ) Base Address */\r
 494 #define TWI1       ((Twi    *)0x40090000U) /**< \brief (TWI1      ) Base Address */\r
 495 #define PDC_TWI1   ((Pdc    *)0x40090100U) /**< \brief (PDC_TWI1  ) Base Address */\r
 496 #define PWM        ((Pwm    *)0x40094000U) /**< \brief (PWM       ) Base Address */\r
 497 #define PDC_PWM    ((Pdc    *)0x40094100U) /**< \brief (PDC_PWM   ) Base Address */\r
 498 #define USART0     ((Usart  *)0x40098000U) /**< \brief (USART0    ) Base Address */\r
 499 #define PDC_USART0 ((Pdc    *)0x40098100U) /**< \brief (PDC_USART0) Base Address */\r
 500 #define USART1     ((Usart  *)0x4009C000U) /**< \brief (USART1    ) Base Address */\r
 501 #define PDC_USART1 ((Pdc    *)0x4009C100U) /**< \brief (PDC_USART1) Base Address */\r
 502 #define USART2     ((Usart  *)0x400A0000U) /**< \brief (USART2    ) Base Address */\r
 503 #define PDC_USART2 ((Pdc    *)0x400A0100U) /**< \brief (PDC_USART2) Base Address */\r
 504 #define USART3     ((Usart  *)0x400A4000U) /**< \brief (USART3    ) Base Address */\r
 505 #define PDC_USART3 ((Pdc    *)0x400A4100U) /**< \brief (PDC_USART3) Base Address */\r
 506 #define UOTGHS     ((Uotghs *)0x400AC000U) /**< \brief (UOTGHS    ) Base Address */\r
 507 #define EMAC       ((Emac   *)0x400B0000U) /**< \brief (EMAC      ) Base Address */\r
 508 #define CAN0       ((Can    *)0x400B4000U) /**< \brief (CAN0      ) Base Address */\r
 509 #define CAN1       ((Can    *)0x400B8000U) /**< \brief (CAN1      ) Base Address */\r
 510 #define TRNG       ((Trng   *)0x400BC000U) /**< \brief (TRNG      ) Base Address */\r
 511 #define ADC        ((Adc    *)0x400C0000U) /**< \brief (ADC       ) Base Address */\r
 512 #define PDC_ADC    ((Pdc    *)0x400C0100U) /**< \brief (PDC_ADC   ) Base Address */\r
 513 #define DMAC       ((Dmac   *)0x400C4000U) /**< \brief (DMAC      ) Base Address */\r
 514 #define DACC       ((Dacc   *)0x400C8000U) /**< \brief (DACC      ) Base Address */\r
 515 #define PDC_DACC   ((Pdc    *)0x400C8100U) /**< \brief (PDC_DACC  ) Base Address */\r
 516 #define SMC        ((Smc    *)0x400E0000U) /**< \brief (SMC       ) Base Address */\r
 517 #define SDRAMC     ((Sdramc *)0x400E0200U) /**< \brief (SDRAMC    ) Base Address */\r
 518 #define MATRIX     ((Matrix *)0x400E0400U) /**< \brief (MATRIX    ) Base Address */\r
 519 #define PMC        ((Pmc    *)0x400E0600U) /**< \brief (PMC       ) Base Address */\r
 520 #define UART       ((Uart   *)0x400E0800U) /**< \brief (UART      ) Base Address */\r
 521 #define PDC_UART   ((Pdc    *)0x400E0900U) /**< \brief (PDC_UART  ) Base Address */\r
 522 #define CHIPID     ((Chipid *)0x400E0940U) /**< \brief (CHIPID    ) Base Address */\r
 523 #define EFC0       ((Efc    *)0x400E0A00U) /**< \brief (EFC0      ) Base Address */\r
 524 #define EFC1       ((Efc    *)0x400E0C00U) /**< \brief (EFC1      ) Base Address */\r
 525 #define PIOA       ((Pio    *)0x400E0E00U) /**< \brief (PIOA      ) Base Address */\r
 526 #define PIOB       ((Pio    *)0x400E1000U) /**< \brief (PIOB      ) Base Address */\r
 527 #define PIOC       ((Pio    *)0x400E1200U) /**< \brief (PIOC      ) Base Address */\r
 528 #define PIOD       ((Pio    *)0x400E1400U) /**< \brief (PIOD      ) Base Address */\r
 529 #define PIOE       ((Pio    *)0x400E1600U) /**< \brief (PIOE      ) Base Address */\r
 530 #define PIOF       ((Pio    *)0x400E1800U) /**< \brief (PIOF      ) Base Address */\r
 531 #define RSTC       ((Rstc   *)0x400E1A00U) /**< \brief (RSTC      ) Base Address */\r
 532 #define SUPC       ((Supc   *)0x400E1A10U) /**< \brief (SUPC      ) Base Address */\r
 533 #define RTT        ((Rtt    *)0x400E1A30U) /**< \brief (RTT       ) Base Address */\r
 534 #define WDT        ((Wdt    *)0x400E1A50U) /**< \brief (WDT       ) Base Address */\r
 535 #define RTC        ((Rtc    *)0x400E1A60U) /**< \brief (RTC       ) Base Address */\r
 536 #define GPBR       ((Gpbr   *)0x400E1A90U) /**< \brief (GPBR      ) Base Address */\r
 537 #endif /* (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */\r
 538 /*@}*/\r
 539 \r
 540 /* ************************************************************************** */\r
 541 /*   PIO DEFINITIONS FOR SAM3X8H */\r
 542 /* ************************************************************************** */\r
 543 /** \addtogroup SAM3X8H_pio Peripheral Pio Definitions */\r
 544 /*@{*/\r
 545 \r
 546 #include "pio/pio_sam3x8h.h"\r
 547 /*@}*/\r
 548 \r
 549 /* ************************************************************************** */\r
 550 /*   MEMORY MAPPING DEFINITIONS FOR SAM3X8H */\r
 551 /* ************************************************************************** */\r
 552 \r
 553 #define IFLASH0_SIZE             (0x40000u)\r
 554 #define IFLASH0_PAGE_SIZE        (256u)\r
 555 #define IFLASH0_LOCK_REGION_SIZE (16384u)\r
 556 #define IFLASH0_NB_OF_PAGES      (1024u)\r
 557 #define IFLASH1_SIZE             (0x40000u)\r
 558 #define IFLASH1_PAGE_SIZE        (256u)\r
 559 #define IFLASH1_LOCK_REGION_SIZE (16384u)\r
 560 #define IFLASH1_NB_OF_PAGES      (1024u)\r
 561 #define IRAM0_SIZE               (0x10000u)\r
 562 #define IRAM1_SIZE               (0x8000u)\r
 563 #define NFCRAM_SIZE              (0x1000u)\r
 564 #define IFLASH_SIZE              (IFLASH0_SIZE+IFLASH1_SIZE)\r
 565 #define IRAM_SIZE                (IRAM0_SIZE+IRAM1_SIZE)\r
 566 \r
 567 #define IFLASH0_ADDR    (0x00080000u) /**< Internal Flash 0 base address */\r
 568 #if defined IFLASH0_SIZE\r
 569 #define IFLASH1_ADDR    (IFLASH0_ADDR+IFLASH0_SIZE) /**< Internal Flash 1 base address */\r
 570 #endif\r
 571 #define IROM_ADDR       (0x00100000u) /**< Internal ROM base address */\r
 572 #define IRAM0_ADDR      (0x20000000u) /**< Internal RAM 0 base address */\r
 573 #define IRAM1_ADDR      (0x20080000u) /**< Internal RAM 1 base address */\r
 574 #define NFC_RAM_ADDR    (0x20100000u) /**< NAND Flash Controller RAM base address */\r
 575 #define UOTGHS_RAM_ADDR (0x20180000u) /**< USB On-The-Go Interface RAM base address */\r
 576 #define EBI_CS0_ADDR    (0x60000000u) /**< EBI Chip Select 0 base address */\r
 577 #define EBI_CS1_ADDR    (0x61000000u) /**< EBI Chip Select 1 base address */\r
 578 #define EBI_CS2_ADDR    (0x62000000u) /**< EBI Chip Select 2 base address */\r
 579 #define EBI_CS3_ADDR    (0x63000000u) /**< EBI Chip Select 3 base address */\r
 580 #define EBI_CS4_ADDR    (0x64000000u) /**< EBI Chip Select 4 base address */\r
 581 #define EBI_CS5_ADDR    (0x65000000u) /**< EBI Chip Select 5 base address */\r
 582 #define EBI_CS6_ADDR    (0x66000000u) /**< EBI Chip Select 6 base address */\r
 583 #define EBI_CS7_ADDR    (0x67000000u) /**< EBI Chip Select 7 base address */\r
 584 \r
 585 /* ************************************************************************** */\r
 586 /*   ELECTRICAL DEFINITIONS FOR SAM3X8H */\r
 587 /* ************************************************************************** */\r
 588 \r
 589 /* Device characteristics */\r
 590 #define CHIP_FREQ_SLCK_RC_MIN           (20000UL)\r
 591 #define CHIP_FREQ_SLCK_RC               (32000UL)\r
 592 #define CHIP_FREQ_SLCK_RC_MAX           (44000UL)\r
 593 #define CHIP_FREQ_MAINCK_RC_4MHZ        (4000000UL)\r
 594 #define CHIP_FREQ_MAINCK_RC_8MHZ        (8000000UL)\r
 595 #define CHIP_FREQ_MAINCK_RC_12MHZ       (12000000UL)\r
 596 #define CHIP_FREQ_CPU_MAX               (84000000UL)\r
 597 #define CHIP_FREQ_XTAL_32K              (32768UL)\r
 598 #define CHIP_FREQ_XTAL_12M              (12000000UL)\r
 599 \r
 600 /* Embedded Flash Write Wait State */\r
 601 #define CHIP_FLASH_WRITE_WAIT_STATE     (6U)\r
 602 \r
 603 /* Embedded Flash Read Wait State (VDDCORE set at 1.65V) */\r
 604 #define CHIP_FREQ_FWS_0                 (22500000UL) /**< \brief Maximum operating frequency when FWS is 0 */\r
 605 #define CHIP_FREQ_FWS_1                 (34000000UL) /**< \brief Maximum operating frequency when FWS is 1 */\r
 606 #define CHIP_FREQ_FWS_2                 (53000000UL) /**< \brief Maximum operating frequency when FWS is 2 */\r
 607 #define CHIP_FREQ_FWS_3                 (78000000UL) /**< \brief Maximum operating frequency when FWS is 3 */\r
 608 \r
 609 \r
 610 #ifdef __cplusplus\r
 611 }\r
 612 #endif\r
 613 \r
 614 /*@}*/\r
 615 \r
 616 #endif /* _SAM3X8H_ */\r