git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_M0+_LPC51U68_LPCXpresso/CMSIS/cmsis_gcc.h

   1 /**************************************************************************//**\r
   2  * @file     cmsis_gcc.h\r
   3  * @brief    CMSIS compiler GCC header file\r
   4  * @version  V5.0.3\r
   5  * @date     16. January 2018\r
   6  ******************************************************************************/\r
   7 /*\r
   8  * Copyright (c) 2009-2017 ARM Limited. All rights reserved.\r
   9  *\r
  10  * SPDX-License-Identifier: Apache-2.0\r
  11  *\r
  12  * Licensed under the Apache License, Version 2.0 (the License); you may\r
  13  * not use this file except in compliance with the License.\r
  14  * You may obtain a copy of the License at\r
  15  *\r
  16  * www.apache.org/licenses/LICENSE-2.0\r
  17  *\r
  18  * Unless required by applicable law or agreed to in writing, software\r
  19  * distributed under the License is distributed on an AS IS BASIS, WITHOUT\r
  20  * WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.\r
  21  * See the License for the specific language governing permissions and\r
  22  * limitations under the License.\r
  23  */\r
  24 \r
  25 #ifndef __CMSIS_GCC_H\r
  26 #define __CMSIS_GCC_H\r
  27 \r
  28 /* ignore some GCC warnings */\r
  29 #pragma GCC diagnostic push\r
  30 #pragma GCC diagnostic ignored "-Wsign-conversion"\r
  31 #pragma GCC diagnostic ignored "-Wconversion"\r
  32 #pragma GCC diagnostic ignored "-Wunused-parameter"\r
  33 \r
  34 /* Fallback for __has_builtin */\r
  35 #ifndef __has_builtin\r
  36   #define __has_builtin(x) (0)\r
  37 #endif\r
  38 \r
  39 /* CMSIS compiler specific defines */\r
  40 #ifndef   __ASM\r
  41   #define __ASM                                  __asm\r
  42 #endif\r
  43 #ifndef   __INLINE\r
  44   #define __INLINE                               inline\r
  45 #endif\r
  46 #ifndef   __STATIC_INLINE\r
  47   #define __STATIC_INLINE                        static inline\r
  48 #endif\r
  49 #ifndef   __STATIC_FORCEINLINE                 \r
  50   #define __STATIC_FORCEINLINE                   __attribute__((always_inline)) static inline\r
  51 #endif                                           \r
  52 #ifndef   __NO_RETURN\r
  53   #define __NO_RETURN                            __attribute__((__noreturn__))\r
  54 #endif\r
  55 #ifndef   __USED\r
  56   #define __USED                                 __attribute__((used))\r
  57 #endif\r
  58 #ifndef   __WEAK\r
  59   #define __WEAK                                 __attribute__((weak))\r
  60 #endif\r
  61 #ifndef   __PACKED\r
  62   #define __PACKED                               __attribute__((packed, aligned(1)))\r
  63 #endif\r
  64 #ifndef   __PACKED_STRUCT\r
  65   #define __PACKED_STRUCT                        struct __attribute__((packed, aligned(1)))\r
  66 #endif\r
  67 #ifndef   __PACKED_UNION\r
  68   #define __PACKED_UNION                         union __attribute__((packed, aligned(1)))\r
  69 #endif\r
  70 #ifndef   __UNALIGNED_UINT32        /* deprecated */\r
  71   #pragma GCC diagnostic push\r
  72   #pragma GCC diagnostic ignored "-Wpacked"\r
  73   #pragma GCC diagnostic ignored "-Wattributes"\r
  74   struct __attribute__((packed)) T_UINT32 { uint32_t v; };\r
  75   #pragma GCC diagnostic pop\r
  76   #define __UNALIGNED_UINT32(x)                  (((struct T_UINT32 *)(x))->v)\r
  77 #endif\r
  78 #ifndef   __UNALIGNED_UINT16_WRITE\r
  79   #pragma GCC diagnostic push\r
  80   #pragma GCC diagnostic ignored "-Wpacked"\r
  81   #pragma GCC diagnostic ignored "-Wattributes"\r
  82   __PACKED_STRUCT T_UINT16_WRITE { uint16_t v; };\r
  83   #pragma GCC diagnostic pop\r
  84   #define __UNALIGNED_UINT16_WRITE(addr, val)    (void)((((struct T_UINT16_WRITE *)(void *)(addr))->v) = (val))\r
  85 #endif\r
  86 #ifndef   __UNALIGNED_UINT16_READ\r
  87   #pragma GCC diagnostic push\r
  88   #pragma GCC diagnostic ignored "-Wpacked"\r
  89   #pragma GCC diagnostic ignored "-Wattributes"\r
  90   __PACKED_STRUCT T_UINT16_READ { uint16_t v; };\r
  91   #pragma GCC diagnostic pop\r
  92   #define __UNALIGNED_UINT16_READ(addr)          (((const struct T_UINT16_READ *)(const void *)(addr))->v)\r
  93 #endif\r
  94 #ifndef   __UNALIGNED_UINT32_WRITE\r
  95   #pragma GCC diagnostic push\r
  96   #pragma GCC diagnostic ignored "-Wpacked"\r
  97   #pragma GCC diagnostic ignored "-Wattributes"\r
  98   __PACKED_STRUCT T_UINT32_WRITE { uint32_t v; };\r
  99   #pragma GCC diagnostic pop\r
 100   #define __UNALIGNED_UINT32_WRITE(addr, val)    (void)((((struct T_UINT32_WRITE *)(void *)(addr))->v) = (val))\r
 101 #endif\r
 102 #ifndef   __UNALIGNED_UINT32_READ\r
 103   #pragma GCC diagnostic push\r
 104   #pragma GCC diagnostic ignored "-Wpacked"\r
 105   #pragma GCC diagnostic ignored "-Wattributes"\r
 106   __PACKED_STRUCT T_UINT32_READ { uint32_t v; };\r
 107   #pragma GCC diagnostic pop\r
 108   #define __UNALIGNED_UINT32_READ(addr)          (((const struct T_UINT32_READ *)(const void *)(addr))->v)\r
 109 #endif\r
 110 #ifndef   __ALIGNED\r
 111   #define __ALIGNED(x)                           __attribute__((aligned(x)))\r
 112 #endif\r
 113 #ifndef   __RESTRICT\r
 114   #define __RESTRICT                             __restrict\r
 115 #endif\r
 116 \r
 117 \r
 118 /* ###########################  Core Function Access  ########################### */\r
 119 /** \ingroup  CMSIS_Core_FunctionInterface\r
 120     \defgroup CMSIS_Core_RegAccFunctions CMSIS Core Register Access Functions\r
 121   @{\r
 122  */\r
 123 \r
 124 /**\r
 125   \brief   Enable IRQ Interrupts\r
 126   \details Enables IRQ interrupts by clearing the I-bit in the CPSR.\r
 127            Can only be executed in Privileged modes.\r
 128  */\r
 129 __STATIC_FORCEINLINE void __enable_irq(void)\r
 130 {\r
 131   __ASM volatile ("cpsie i" : : : "memory");\r
 132 }\r
 133 \r
 134 \r
 135 /**\r
 136   \brief   Disable IRQ Interrupts\r
 137   \details Disables IRQ interrupts by setting the I-bit in the CPSR.\r
 138            Can only be executed in Privileged modes.\r
 139  */\r
 140 __STATIC_FORCEINLINE void __disable_irq(void)\r
 141 {\r
 142   __ASM volatile ("cpsid i" : : : "memory");\r
 143 }\r
 144 \r
 145 \r
 146 /**\r
 147   \brief   Get Control Register\r
 148   \details Returns the content of the Control Register.\r
 149   \return               Control Register value\r
 150  */\r
 151 __STATIC_FORCEINLINE uint32_t __get_CONTROL(void)\r
 152 {\r
 153   uint32_t result;\r
 154 \r
 155   __ASM volatile ("MRS %0, control" : "=r" (result) );\r
 156   return(result);\r
 157 }\r
 158 \r
 159 \r
 160 #if (defined (__ARM_FEATURE_CMSE ) && (__ARM_FEATURE_CMSE == 3))\r
 161 /**\r
 162   \brief   Get Control Register (non-secure)\r
 163   \details Returns the content of the non-secure Control Register when in secure mode.\r
 164   \return               non-secure Control Register value\r
 165  */\r
 166 __STATIC_FORCEINLINE uint32_t __TZ_get_CONTROL_NS(void)\r
 167 {\r
 168   uint32_t result;\r
 169 \r
 170   __ASM volatile ("MRS %0, control_ns" : "=r" (result) );\r
 171   return(result);\r
 172 }\r
 173 #endif\r
 174 \r
 175 \r
 176 /**\r
 177   \brief   Set Control Register\r
 178   \details Writes the given value to the Control Register.\r
 179   \param [in]    control  Control Register value to set\r
 180  */\r
 181 __STATIC_FORCEINLINE void __set_CONTROL(uint32_t control)\r
 182 {\r
 183   __ASM volatile ("MSR control, %0" : : "r" (control) : "memory");\r
 184 }\r
 185 \r
 186 \r
 187 #if (defined (__ARM_FEATURE_CMSE ) && (__ARM_FEATURE_CMSE == 3))\r
 188 /**\r
 189   \brief   Set Control Register (non-secure)\r
 190   \details Writes the given value to the non-secure Control Register when in secure state.\r
 191   \param [in]    control  Control Register value to set\r
 192  */\r
 193 __STATIC_FORCEINLINE void __TZ_set_CONTROL_NS(uint32_t control)\r
 194 {\r
 195   __ASM volatile ("MSR control_ns, %0" : : "r" (control) : "memory");\r
 196 }\r
 197 #endif\r
 198 \r
 199 \r
 200 /**\r
 201   \brief   Get IPSR Register\r
 202   \details Returns the content of the IPSR Register.\r
 203   \return               IPSR Register value\r
 204  */\r
 205 __STATIC_FORCEINLINE uint32_t __get_IPSR(void)\r
 206 {\r
 207   uint32_t result;\r
 208 \r
 209   __ASM volatile ("MRS %0, ipsr" : "=r" (result) );\r
 210   return(result);\r
 211 }\r
 212 \r
 213 \r
 214 /**\r
 215   \brief   Get APSR Register\r
 216   \details Returns the content of the APSR Register.\r
 217   \return               APSR Register value\r
 218  */\r
 219 __STATIC_FORCEINLINE uint32_t __get_APSR(void)\r
 220 {\r
 221   uint32_t result;\r
 222 \r
 223   __ASM volatile ("MRS %0, apsr" : "=r" (result) );\r
 224   return(result);\r
 225 }\r
 226 \r
 227 \r
 228 /**\r
 229   \brief   Get xPSR Register\r
 230   \details Returns the content of the xPSR Register.\r
 231   \return               xPSR Register value\r
 232  */\r
 233 __STATIC_FORCEINLINE uint32_t __get_xPSR(void)\r
 234 {\r
 235   uint32_t result;\r
 236 \r
 237   __ASM volatile ("MRS %0, xpsr" : "=r" (result) );\r
 238   return(result);\r
 239 }\r
 240 \r
 241 \r
 242 /**\r
 243   \brief   Get Process Stack Pointer\r
 244   \details Returns the current value of the Process Stack Pointer (PSP).\r
 245   \return               PSP Register value\r
 246  */\r
 247 __STATIC_FORCEINLINE uint32_t __get_PSP(void)\r
 248 {\r
 249   register uint32_t result;\r
 250 \r
 251   __ASM volatile ("MRS %0, psp"  : "=r" (result) );\r
 252   return(result);\r
 253 }\r
 254 \r
 255 \r
 256 #if (defined (__ARM_FEATURE_CMSE ) && (__ARM_FEATURE_CMSE == 3))\r
 257 /**\r
 258   \brief   Get Process Stack Pointer (non-secure)\r
 259   \details Returns the current value of the non-secure Process Stack Pointer (PSP) when in secure state.\r
 260   \return               PSP Register value\r
 261  */\r
 262 __STATIC_FORCEINLINE uint32_t __TZ_get_PSP_NS(void)\r
 263 {\r
 264   register uint32_t result;\r
 265 \r
 266   __ASM volatile ("MRS %0, psp_ns"  : "=r" (result) );\r
 267   return(result);\r
 268 }\r
 269 #endif\r
 270 \r
 271 \r
 272 /**\r
 273   \brief   Set Process Stack Pointer\r
 274   \details Assigns the given value to the Process Stack Pointer (PSP).\r
 275   \param [in]    topOfProcStack  Process Stack Pointer value to set\r
 276  */\r
 277 __STATIC_FORCEINLINE void __set_PSP(uint32_t topOfProcStack)\r
 278 {\r
 279   __ASM volatile ("MSR psp, %0" : : "r" (topOfProcStack) : );\r
 280 }\r
 281 \r
 282 \r
 283 #if (defined (__ARM_FEATURE_CMSE ) && (__ARM_FEATURE_CMSE == 3))\r
 284 /**\r
 285   \brief   Set Process Stack Pointer (non-secure)\r
 286   \details Assigns the given value to the non-secure Process Stack Pointer (PSP) when in secure state.\r
 287   \param [in]    topOfProcStack  Process Stack Pointer value to set\r
 288  */\r
 289 __STATIC_FORCEINLINE void __TZ_set_PSP_NS(uint32_t topOfProcStack)\r
 290 {\r
 291   __ASM volatile ("MSR psp_ns, %0" : : "r" (topOfProcStack) : );\r
 292 }\r
 293 #endif\r
 294 \r
 295 \r
 296 /**\r
 297   \brief   Get Main Stack Pointer\r
 298   \details Returns the current value of the Main Stack Pointer (MSP).\r
 299   \return               MSP Register value\r
 300  */\r
 301 __STATIC_FORCEINLINE uint32_t __get_MSP(void)\r
 302 {\r
 303   register uint32_t result;\r
 304 \r
 305   __ASM volatile ("MRS %0, msp" : "=r" (result) );\r
 306   return(result);\r
 307 }\r
 308 \r
 309 \r
 310 #if (defined (__ARM_FEATURE_CMSE ) && (__ARM_FEATURE_CMSE == 3))\r
 311 /**\r
 312   \brief   Get Main Stack Pointer (non-secure)\r
 313   \details Returns the current value of the non-secure Main Stack Pointer (MSP) when in secure state.\r
 314   \return               MSP Register value\r
 315  */\r
 316 __STATIC_FORCEINLINE uint32_t __TZ_get_MSP_NS(void)\r
 317 {\r
 318   register uint32_t result;\r
 319 \r
 320   __ASM volatile ("MRS %0, msp_ns" : "=r" (result) );\r
 321   return(result);\r
 322 }\r
 323 #endif\r
 324 \r
 325 \r
 326 /**\r
 327   \brief   Set Main Stack Pointer\r
 328   \details Assigns the given value to the Main Stack Pointer (MSP).\r
 329   \param [in]    topOfMainStack  Main Stack Pointer value to set\r
 330  */\r
 331 __STATIC_FORCEINLINE void __set_MSP(uint32_t topOfMainStack)\r
 332 {\r
 333   __ASM volatile ("MSR msp, %0" : : "r" (topOfMainStack) : );\r
 334 }\r
 335 \r
 336 \r
 337 #if (defined (__ARM_FEATURE_CMSE ) && (__ARM_FEATURE_CMSE == 3))\r
 338 /**\r
 339   \brief   Set Main Stack Pointer (non-secure)\r
 340   \details Assigns the given value to the non-secure Main Stack Pointer (MSP) when in secure state.\r
 341   \param [in]    topOfMainStack  Main Stack Pointer value to set\r
 342  */\r
 343 __STATIC_FORCEINLINE void __TZ_set_MSP_NS(uint32_t topOfMainStack)\r
 344 {\r
 345   __ASM volatile ("MSR msp_ns, %0" : : "r" (topOfMainStack) : );\r
 346 }\r
 347 #endif\r
 348 \r
 349 \r
 350 #if (defined (__ARM_FEATURE_CMSE ) && (__ARM_FEATURE_CMSE == 3))\r
 351 /**\r
 352   \brief   Get Stack Pointer (non-secure)\r
 353   \details Returns the current value of the non-secure Stack Pointer (SP) when in secure state.\r
 354   \return               SP Register value\r
 355  */\r
 356 __STATIC_FORCEINLINE uint32_t __TZ_get_SP_NS(void)\r
 357 {\r
 358   register uint32_t result;\r
 359 \r
 360   __ASM volatile ("MRS %0, sp_ns" : "=r" (result) );\r
 361   return(result);\r
 362 }\r
 363 \r
 364 \r
 365 /**\r
 366   \brief   Set Stack Pointer (non-secure)\r
 367   \details Assigns the given value to the non-secure Stack Pointer (SP) when in secure state.\r
 368   \param [in]    topOfStack  Stack Pointer value to set\r
 369  */\r
 370 __STATIC_FORCEINLINE void __TZ_set_SP_NS(uint32_t topOfStack)\r
 371 {\r
 372   __ASM volatile ("MSR sp_ns, %0" : : "r" (topOfStack) : );\r
 373 }\r
 374 #endif\r
 375 \r
 376 \r
 377 /**\r
 378   \brief   Get Priority Mask\r
 379   \details Returns the current state of the priority mask bit from the Priority Mask Register.\r
 380   \return               Priority Mask value\r
 381  */\r
 382 __STATIC_FORCEINLINE uint32_t __get_PRIMASK(void)\r
 383 {\r
 384   uint32_t result;\r
 385 \r
 386   __ASM volatile ("MRS %0, primask" : "=r" (result) :: "memory");\r
 387   return(result);\r
 388 }\r
 389 \r
 390 \r
 391 #if (defined (__ARM_FEATURE_CMSE ) && (__ARM_FEATURE_CMSE == 3))\r
 392 /**\r
 393   \brief   Get Priority Mask (non-secure)\r
 394   \details Returns the current state of the non-secure priority mask bit from the Priority Mask Register when in secure state.\r
 395   \return               Priority Mask value\r
 396  */\r
 397 __STATIC_FORCEINLINE uint32_t __TZ_get_PRIMASK_NS(void)\r
 398 {\r
 399   uint32_t result;\r
 400 \r
 401   __ASM volatile ("MRS %0, primask_ns" : "=r" (result) :: "memory");\r
 402   return(result);\r
 403 }\r
 404 #endif\r
 405 \r
 406 \r
 407 /**\r
 408   \brief   Set Priority Mask\r
 409   \details Assigns the given value to the Priority Mask Register.\r
 410   \param [in]    priMask  Priority Mask\r
 411  */\r
 412 __STATIC_FORCEINLINE void __set_PRIMASK(uint32_t priMask)\r
 413 {\r
 414   __ASM volatile ("MSR primask, %0" : : "r" (priMask) : "memory");\r
 415 }\r
 416 \r
 417 \r
 418 #if (defined (__ARM_FEATURE_CMSE ) && (__ARM_FEATURE_CMSE == 3))\r
 419 /**\r
 420   \brief   Set Priority Mask (non-secure)\r
 421   \details Assigns the given value to the non-secure Priority Mask Register when in secure state.\r
 422   \param [in]    priMask  Priority Mask\r
 423  */\r
 424 __STATIC_FORCEINLINE void __TZ_set_PRIMASK_NS(uint32_t priMask)\r
 425 {\r
 426   __ASM volatile ("MSR primask_ns, %0" : : "r" (priMask) : "memory");\r
 427 }\r
 428 #endif\r
 429 \r
 430 \r
 431 #if ((defined (__ARM_ARCH_7M__      ) && (__ARM_ARCH_7M__      == 1)) || \\r
 432      (defined (__ARM_ARCH_7EM__     ) && (__ARM_ARCH_7EM__     == 1)) || \\r
 433      (defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1))    )\r
 434 /**\r
 435   \brief   Enable FIQ\r
 436   \details Enables FIQ interrupts by clearing the F-bit in the CPSR.\r
 437            Can only be executed in Privileged modes.\r
 438  */\r
 439 __STATIC_FORCEINLINE void __enable_fault_irq(void)\r
 440 {\r
 441   __ASM volatile ("cpsie f" : : : "memory");\r
 442 }\r
 443 \r
 444 \r
 445 /**\r
 446   \brief   Disable FIQ\r
 447   \details Disables FIQ interrupts by setting the F-bit in the CPSR.\r
 448            Can only be executed in Privileged modes.\r
 449  */\r
 450 __STATIC_FORCEINLINE void __disable_fault_irq(void)\r
 451 {\r
 452   __ASM volatile ("cpsid f" : : : "memory");\r
 453 }\r
 454 \r
 455 \r
 456 /**\r
 457   \brief   Get Base Priority\r
 458   \details Returns the current value of the Base Priority register.\r
 459   \return               Base Priority register value\r
 460  */\r
 461 __STATIC_FORCEINLINE uint32_t __get_BASEPRI(void)\r
 462 {\r
 463   uint32_t result;\r
 464 \r
 465   __ASM volatile ("MRS %0, basepri" : "=r" (result) );\r
 466   return(result);\r
 467 }\r
 468 \r
 469 \r
 470 #if (defined (__ARM_FEATURE_CMSE ) && (__ARM_FEATURE_CMSE == 3))\r
 471 /**\r
 472   \brief   Get Base Priority (non-secure)\r
 473   \details Returns the current value of the non-secure Base Priority register when in secure state.\r
 474   \return               Base Priority register value\r
 475  */\r
 476 __STATIC_FORCEINLINE uint32_t __TZ_get_BASEPRI_NS(void)\r
 477 {\r
 478   uint32_t result;\r
 479 \r
 480   __ASM volatile ("MRS %0, basepri_ns" : "=r" (result) );\r
 481   return(result);\r
 482 }\r
 483 #endif\r
 484 \r
 485 \r
 486 /**\r
 487   \brief   Set Base Priority\r
 488   \details Assigns the given value to the Base Priority register.\r
 489   \param [in]    basePri  Base Priority value to set\r
 490  */\r
 491 __STATIC_FORCEINLINE void __set_BASEPRI(uint32_t basePri)\r
 492 {\r
 493   __ASM volatile ("MSR basepri, %0" : : "r" (basePri) : "memory");\r
 494 }\r
 495 \r
 496 \r
 497 #if (defined (__ARM_FEATURE_CMSE ) && (__ARM_FEATURE_CMSE == 3))\r
 498 /**\r
 499   \brief   Set Base Priority (non-secure)\r
 500   \details Assigns the given value to the non-secure Base Priority register when in secure state.\r
 501   \param [in]    basePri  Base Priority value to set\r
 502  */\r
 503 __STATIC_FORCEINLINE void __TZ_set_BASEPRI_NS(uint32_t basePri)\r
 504 {\r
 505   __ASM volatile ("MSR basepri_ns, %0" : : "r" (basePri) : "memory");\r
 506 }\r
 507 #endif\r
 508 \r
 509 \r
 510 /**\r
 511   \brief   Set Base Priority with condition\r
 512   \details Assigns the given value to the Base Priority register only if BASEPRI masking is disabled,\r
 513            or the new value increases the BASEPRI priority level.\r
 514   \param [in]    basePri  Base Priority value to set\r
 515  */\r
 516 __STATIC_FORCEINLINE void __set_BASEPRI_MAX(uint32_t basePri)\r
 517 {\r
 518   __ASM volatile ("MSR basepri_max, %0" : : "r" (basePri) : "memory");\r
 519 }\r
 520 \r
 521 \r
 522 /**\r
 523   \brief   Get Fault Mask\r
 524   \details Returns the current value of the Fault Mask register.\r
 525   \return               Fault Mask register value\r
 526  */\r
 527 __STATIC_FORCEINLINE uint32_t __get_FAULTMASK(void)\r
 528 {\r
 529   uint32_t result;\r
 530 \r
 531   __ASM volatile ("MRS %0, faultmask" : "=r" (result) );\r
 532   return(result);\r
 533 }\r
 534 \r
 535 \r
 536 #if (defined (__ARM_FEATURE_CMSE ) && (__ARM_FEATURE_CMSE == 3))\r
 537 /**\r
 538   \brief   Get Fault Mask (non-secure)\r
 539   \details Returns the current value of the non-secure Fault Mask register when in secure state.\r
 540   \return               Fault Mask register value\r
 541  */\r
 542 __STATIC_FORCEINLINE uint32_t __TZ_get_FAULTMASK_NS(void)\r
 543 {\r
 544   uint32_t result;\r
 545 \r
 546   __ASM volatile ("MRS %0, faultmask_ns" : "=r" (result) );\r
 547   return(result);\r
 548 }\r
 549 #endif\r
 550 \r
 551 \r
 552 /**\r
 553   \brief   Set Fault Mask\r
 554   \details Assigns the given value to the Fault Mask register.\r
 555   \param [in]    faultMask  Fault Mask value to set\r
 556  */\r
 557 __STATIC_FORCEINLINE void __set_FAULTMASK(uint32_t faultMask)\r
 558 {\r
 559   __ASM volatile ("MSR faultmask, %0" : : "r" (faultMask) : "memory");\r
 560 }\r
 561 \r
 562 \r
 563 #if (defined (__ARM_FEATURE_CMSE ) && (__ARM_FEATURE_CMSE == 3))\r
 564 /**\r
 565   \brief   Set Fault Mask (non-secure)\r
 566   \details Assigns the given value to the non-secure Fault Mask register when in secure state.\r
 567   \param [in]    faultMask  Fault Mask value to set\r
 568  */\r
 569 __STATIC_FORCEINLINE void __TZ_set_FAULTMASK_NS(uint32_t faultMask)\r
 570 {\r
 571   __ASM volatile ("MSR faultmask_ns, %0" : : "r" (faultMask) : "memory");\r
 572 }\r
 573 #endif\r
 574 \r
 575 #endif /* ((defined (__ARM_ARCH_7M__      ) && (__ARM_ARCH_7M__      == 1)) || \\r
 576            (defined (__ARM_ARCH_7EM__     ) && (__ARM_ARCH_7EM__     == 1)) || \\r
 577            (defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1))    ) */\r
 578 \r
 579 \r
 580 #if ((defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) || \\r
 581      (defined (__ARM_ARCH_8M_BASE__ ) && (__ARM_ARCH_8M_BASE__ == 1))    )\r
 582 \r
 583 /**\r
 584   \brief   Get Process Stack Pointer Limit\r
 585   Devices without ARMv8-M Main Extensions (i.e. Cortex-M23) lack the non-secure\r
 586   Stack Pointer Limit register hence zero is returned always in non-secure\r
 587   mode.\r
 588   \r
 589   \details Returns the current value of the Process Stack Pointer Limit (PSPLIM).\r
 590   \return               PSPLIM Register value\r
 591  */\r
 592 __STATIC_FORCEINLINE uint32_t __get_PSPLIM(void)\r
 593 {\r
 594 #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) && \\r
 595     (!defined (__ARM_FEATURE_CMSE) || (__ARM_FEATURE_CMSE < 3)))\r
 596     // without main extensions, the non-secure PSPLIM is RAZ/WI\r
 597   return 0U;\r
 598 #else\r
 599   register uint32_t result;\r
 600   __ASM volatile ("MRS %0, psplim"  : "=r" (result) );\r
 601   return result;\r
 602 #endif\r
 603 }\r
 604 \r
 605 #if (defined (__ARM_FEATURE_CMSE) && (__ARM_FEATURE_CMSE == 3))\r
 606 /**\r
 607   \brief   Get Process Stack Pointer Limit (non-secure)\r
 608   Devices without ARMv8-M Main Extensions (i.e. Cortex-M23) lack the non-secure\r
 609   Stack Pointer Limit register hence zero is returned always.\r
 610 \r
 611   \details Returns the current value of the non-secure Process Stack Pointer Limit (PSPLIM) when in secure state.\r
 612   \return               PSPLIM Register value\r
 613  */\r
 614 __STATIC_FORCEINLINE uint32_t __TZ_get_PSPLIM_NS(void)\r
 615 {\r
 616 #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)))\r
 617   // without main extensions, the non-secure PSPLIM is RAZ/WI\r
 618   return 0U;\r
 619 #else\r
 620   register uint32_t result;\r
 621   __ASM volatile ("MRS %0, psplim_ns"  : "=r" (result) );\r
 622   return result;\r
 623 #endif\r
 624 }\r
 625 #endif\r
 626 \r
 627 \r
 628 /**\r
 629   \brief   Set Process Stack Pointer Limit\r
 630   Devices without ARMv8-M Main Extensions (i.e. Cortex-M23) lack the non-secure\r
 631   Stack Pointer Limit register hence the write is silently ignored in non-secure\r
 632   mode.\r
 633   \r
 634   \details Assigns the given value to the Process Stack Pointer Limit (PSPLIM).\r
 635   \param [in]    ProcStackPtrLimit  Process Stack Pointer Limit value to set\r
 636  */\r
 637 __STATIC_FORCEINLINE void __set_PSPLIM(uint32_t ProcStackPtrLimit)\r
 638 {\r
 639 #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) && \\r
 640     (!defined (__ARM_FEATURE_CMSE) || (__ARM_FEATURE_CMSE < 3)))\r
 641   // without main extensions, the non-secure PSPLIM is RAZ/WI\r
 642   (void)ProcStackPtrLimit;\r
 643 #else\r
 644   __ASM volatile ("MSR psplim, %0" : : "r" (ProcStackPtrLimit));\r
 645 #endif\r
 646 }\r
 647 \r
 648 \r
 649 #if (defined (__ARM_FEATURE_CMSE  ) && (__ARM_FEATURE_CMSE   == 3))\r
 650 /**\r
 651   \brief   Set Process Stack Pointer (non-secure)\r
 652   Devices without ARMv8-M Main Extensions (i.e. Cortex-M23) lack the non-secure\r
 653   Stack Pointer Limit register hence the write is silently ignored.\r
 654 \r
 655   \details Assigns the given value to the non-secure Process Stack Pointer Limit (PSPLIM) when in secure state.\r
 656   \param [in]    ProcStackPtrLimit  Process Stack Pointer Limit value to set\r
 657  */\r
 658 __STATIC_FORCEINLINE void __TZ_set_PSPLIM_NS(uint32_t ProcStackPtrLimit)\r
 659 {\r
 660 #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)))\r
 661   // without main extensions, the non-secure PSPLIM is RAZ/WI\r
 662   (void)ProcStackPtrLimit;\r
 663 #else\r
 664   __ASM volatile ("MSR psplim_ns, %0\n" : : "r" (ProcStackPtrLimit));\r
 665 #endif\r
 666 }\r
 667 #endif\r
 668 \r
 669 \r
 670 /**\r
 671   \brief   Get Main Stack Pointer Limit\r
 672   Devices without ARMv8-M Main Extensions (i.e. Cortex-M23) lack the non-secure\r
 673   Stack Pointer Limit register hence zero is returned always in non-secure\r
 674   mode.\r
 675 \r
 676   \details Returns the current value of the Main Stack Pointer Limit (MSPLIM).\r
 677   \return               MSPLIM Register value\r
 678  */\r
 679 __STATIC_FORCEINLINE uint32_t __get_MSPLIM(void)\r
 680 {\r
 681 #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) && \\r
 682     (!defined (__ARM_FEATURE_CMSE) || (__ARM_FEATURE_CMSE < 3)))\r
 683   // without main extensions, the non-secure MSPLIM is RAZ/WI\r
 684   return 0U;\r
 685 #else\r
 686   register uint32_t result;\r
 687   __ASM volatile ("MRS %0, msplim" : "=r" (result) );\r
 688   return result;\r
 689 #endif\r
 690 }\r
 691 \r
 692 \r
 693 #if (defined (__ARM_FEATURE_CMSE  ) && (__ARM_FEATURE_CMSE   == 3))\r
 694 /**\r
 695   \brief   Get Main Stack Pointer Limit (non-secure)\r
 696   Devices without ARMv8-M Main Extensions (i.e. Cortex-M23) lack the non-secure\r
 697   Stack Pointer Limit register hence zero is returned always.\r
 698 \r
 699   \details Returns the current value of the non-secure Main Stack Pointer Limit(MSPLIM) when in secure state.\r
 700   \return               MSPLIM Register value\r
 701  */\r
 702 __STATIC_FORCEINLINE uint32_t __TZ_get_MSPLIM_NS(void)\r
 703 {\r
 704 #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)))\r
 705   // without main extensions, the non-secure MSPLIM is RAZ/WI\r
 706   return 0U;\r
 707 #else\r
 708   register uint32_t result;\r
 709   __ASM volatile ("MRS %0, msplim_ns" : "=r" (result) );\r
 710   return result;\r
 711 #endif\r
 712 }\r
 713 #endif\r
 714 \r
 715 \r
 716 /**\r
 717   \brief   Set Main Stack Pointer Limit\r
 718   Devices without ARMv8-M Main Extensions (i.e. Cortex-M23) lack the non-secure\r
 719   Stack Pointer Limit register hence the write is silently ignored in non-secure\r
 720   mode.\r
 721 \r
 722   \details Assigns the given value to the Main Stack Pointer Limit (MSPLIM).\r
 723   \param [in]    MainStackPtrLimit  Main Stack Pointer Limit value to set\r
 724  */\r
 725 __STATIC_FORCEINLINE void __set_MSPLIM(uint32_t MainStackPtrLimit)\r
 726 {\r
 727 #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) && \\r
 728     (!defined (__ARM_FEATURE_CMSE) || (__ARM_FEATURE_CMSE < 3)))\r
 729   // without main extensions, the non-secure MSPLIM is RAZ/WI\r
 730   (void)MainStackPtrLimit;\r
 731 #else\r
 732   __ASM volatile ("MSR msplim, %0" : : "r" (MainStackPtrLimit));\r
 733 #endif\r
 734 }\r
 735 \r
 736 \r
 737 #if (defined (__ARM_FEATURE_CMSE  ) && (__ARM_FEATURE_CMSE   == 3))\r
 738 /**\r
 739   \brief   Set Main Stack Pointer Limit (non-secure)\r
 740   Devices without ARMv8-M Main Extensions (i.e. Cortex-M23) lack the non-secure\r
 741   Stack Pointer Limit register hence the write is silently ignored.\r
 742 \r
 743   \details Assigns the given value to the non-secure Main Stack Pointer Limit (MSPLIM) when in secure state.\r
 744   \param [in]    MainStackPtrLimit  Main Stack Pointer value to set\r
 745  */\r
 746 __STATIC_FORCEINLINE void __TZ_set_MSPLIM_NS(uint32_t MainStackPtrLimit)\r
 747 {\r
 748 #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)))\r
 749   // without main extensions, the non-secure MSPLIM is RAZ/WI\r
 750   (void)MainStackPtrLimit;\r
 751 #else\r
 752   __ASM volatile ("MSR msplim_ns, %0" : : "r" (MainStackPtrLimit));\r
 753 #endif\r
 754 }\r
 755 #endif\r
 756 \r
 757 #endif /* ((defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) || \\r
 758            (defined (__ARM_ARCH_8M_BASE__ ) && (__ARM_ARCH_8M_BASE__ == 1))    ) */\r
 759 \r
 760 \r
 761 #if ((defined (__ARM_ARCH_7EM__     ) && (__ARM_ARCH_7EM__     == 1)) || \\r
 762      (defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1))    )\r
 763 \r
 764 /**\r
 765   \brief   Get FPSCR\r
 766   \details Returns the current value of the Floating Point Status/Control register.\r
 767   \return               Floating Point Status/Control register value\r
 768  */\r
 769 __STATIC_FORCEINLINE uint32_t __get_FPSCR(void)\r
 770 {\r
 771 #if ((defined (__FPU_PRESENT) && (__FPU_PRESENT == 1U)) && \\r
 772      (defined (__FPU_USED   ) && (__FPU_USED    == 1U))     )\r
 773 #if __has_builtin(__builtin_arm_get_fpscr) || (__GNUC__ > 7) || (__GNUC__ == 7 && __GNUC_MINOR__ >= 2)\r
 774   /* see https://gcc.gnu.org/ml/gcc-patches/2017-04/msg00443.html */\r
 775   return __builtin_arm_get_fpscr();\r
 776 #else\r
 777   uint32_t result;\r
 778 \r
 779   __ASM volatile ("VMRS %0, fpscr" : "=r" (result) );\r
 780   return(result);\r
 781 #endif\r
 782 #else\r
 783   return(0U);\r
 784 #endif\r
 785 }\r
 786 \r
 787 \r
 788 /**\r
 789   \brief   Set FPSCR\r
 790   \details Assigns the given value to the Floating Point Status/Control register.\r
 791   \param [in]    fpscr  Floating Point Status/Control value to set\r
 792  */\r
 793 __STATIC_FORCEINLINE void __set_FPSCR(uint32_t fpscr)\r
 794 {\r
 795 #if ((defined (__FPU_PRESENT) && (__FPU_PRESENT == 1U)) && \\r
 796      (defined (__FPU_USED   ) && (__FPU_USED    == 1U))     )\r
 797 #if __has_builtin(__builtin_arm_set_fpscr) || (__GNUC__ > 7) || (__GNUC__ == 7 && __GNUC_MINOR__ >= 2)\r
 798   /* see https://gcc.gnu.org/ml/gcc-patches/2017-04/msg00443.html */\r
 799   __builtin_arm_set_fpscr(fpscr);\r
 800 #else\r
 801   __ASM volatile ("VMSR fpscr, %0" : : "r" (fpscr) : "vfpcc", "memory");\r
 802 #endif\r
 803 #else\r
 804   (void)fpscr;\r
 805 #endif\r
 806 }\r
 807 \r
 808 #endif /* ((defined (__ARM_ARCH_7EM__     ) && (__ARM_ARCH_7EM__     == 1)) || \\r
 809            (defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1))    ) */\r
 810 \r
 811 \r
 812 \r
 813 /*@} end of CMSIS_Core_RegAccFunctions */\r
 814 \r
 815 \r
 816 /* ##########################  Core Instruction Access  ######################### */\r
 817 /** \defgroup CMSIS_Core_InstructionInterface CMSIS Core Instruction Interface\r
 818   Access to dedicated instructions\r
 819   @{\r
 820 */\r
 821 \r
 822 /* Define macros for porting to both thumb1 and thumb2.\r
 823  * For thumb1, use low register (r0-r7), specified by constraint "l"\r
 824  * Otherwise, use general registers, specified by constraint "r" */\r
 825 #if defined (__thumb__) && !defined (__thumb2__)\r
 826 #define __CMSIS_GCC_OUT_REG(r) "=l" (r)\r
 827 #define __CMSIS_GCC_RW_REG(r) "+l" (r)\r
 828 #define __CMSIS_GCC_USE_REG(r) "l" (r)\r
 829 #else\r
 830 #define __CMSIS_GCC_OUT_REG(r) "=r" (r)\r
 831 #define __CMSIS_GCC_RW_REG(r) "+r" (r)\r
 832 #define __CMSIS_GCC_USE_REG(r) "r" (r)\r
 833 #endif\r
 834 \r
 835 /**\r
 836   \brief   No Operation\r
 837   \details No Operation does nothing. This instruction can be used for code alignment purposes.\r
 838  */\r
 839 #define __NOP()                             __ASM volatile ("nop")\r
 840 \r
 841 /**\r
 842   \brief   Wait For Interrupt\r
 843   \details Wait For Interrupt is a hint instruction that suspends execution until one of a number of events occurs.\r
 844  */\r
 845 #define __WFI()                             __ASM volatile ("wfi")\r
 846 \r
 847 \r
 848 /**\r
 849   \brief   Wait For Event\r
 850   \details Wait For Event is a hint instruction that permits the processor to enter\r
 851            a low-power state until one of a number of events occurs.\r
 852  */\r
 853 #define __WFE()                             __ASM volatile ("wfe")\r
 854 \r
 855 \r
 856 /**\r
 857   \brief   Send Event\r
 858   \details Send Event is a hint instruction. It causes an event to be signaled to the CPU.\r
 859  */\r
 860 #define __SEV()                             __ASM volatile ("sev")\r
 861 \r
 862 \r
 863 /**\r
 864   \brief   Instruction Synchronization Barrier\r
 865   \details Instruction Synchronization Barrier flushes the pipeline in the processor,\r
 866            so that all instructions following the ISB are fetched from cache or memory,\r
 867            after the instruction has been completed.\r
 868  */\r
 869 __STATIC_FORCEINLINE void __ISB(void)\r
 870 {\r
 871   __ASM volatile ("isb 0xF":::"memory");\r
 872 }\r
 873 \r
 874 \r
 875 /**\r
 876   \brief   Data Synchronization Barrier\r
 877   \details Acts as a special kind of Data Memory Barrier.\r
 878            It completes when all explicit memory accesses before this instruction complete.\r
 879  */\r
 880 __STATIC_FORCEINLINE void __DSB(void)\r
 881 {\r
 882   __ASM volatile ("dsb 0xF":::"memory");\r
 883 }\r
 884 \r
 885 \r
 886 /**\r
 887   \brief   Data Memory Barrier\r
 888   \details Ensures the apparent order of the explicit memory operations before\r
 889            and after the instruction, without ensuring their completion.\r
 890  */\r
 891 __STATIC_FORCEINLINE void __DMB(void)\r
 892 {\r
 893   __ASM volatile ("dmb 0xF":::"memory");\r
 894 }\r
 895 \r
 896 \r
 897 /**\r
 898   \brief   Reverse byte order (32 bit)\r
 899   \details Reverses the byte order in unsigned integer value. For example, 0x12345678 becomes 0x78563412.\r
 900   \param [in]    value  Value to reverse\r
 901   \return               Reversed value\r
 902  */\r
 903 __STATIC_FORCEINLINE uint32_t __REV(uint32_t value)\r
 904 {\r
 905 #if (__GNUC__ > 4) || (__GNUC__ == 4 && __GNUC_MINOR__ >= 5)\r
 906   return __builtin_bswap32(value);\r
 907 #else\r
 908   uint32_t result;\r
 909 \r
 910   __ASM volatile ("rev %0, %1" : __CMSIS_GCC_OUT_REG (result) : __CMSIS_GCC_USE_REG (value) );\r
 911   return result;\r
 912 #endif\r
 913 }\r
 914 \r
 915 \r
 916 /**\r
 917   \brief   Reverse byte order (16 bit)\r
 918   \details Reverses the byte order within each halfword of a word. For example, 0x12345678 becomes 0x34127856.\r
 919   \param [in]    value  Value to reverse\r
 920   \return               Reversed value\r
 921  */\r
 922 __STATIC_FORCEINLINE uint32_t __REV16(uint32_t value)\r
 923 {\r
 924   uint32_t result;\r
 925 \r
 926   __ASM volatile ("rev16 %0, %1" : __CMSIS_GCC_OUT_REG (result) : __CMSIS_GCC_USE_REG (value) );\r
 927   return result;\r
 928 }\r
 929 \r
 930 \r
 931 /**\r
 932   \brief   Reverse byte order (16 bit)\r
 933   \details Reverses the byte order in a 16-bit value and returns the signed 16-bit result. For example, 0x0080 becomes 0x8000.\r
 934   \param [in]    value  Value to reverse\r
 935   \return               Reversed value\r
 936  */\r
 937 __STATIC_FORCEINLINE int16_t __REVSH(int16_t value)\r
 938 {\r
 939 #if (__GNUC__ > 4) || (__GNUC__ == 4 && __GNUC_MINOR__ >= 8)\r
 940   return (int16_t)__builtin_bswap16(value);\r
 941 #else\r
 942   int16_t result;\r
 943 \r
 944   __ASM volatile ("revsh %0, %1" : __CMSIS_GCC_OUT_REG (result) : __CMSIS_GCC_USE_REG (value) );\r
 945   return result;\r
 946 #endif\r
 947 }\r
 948 \r
 949 \r
 950 /**\r
 951   \brief   Rotate Right in unsigned value (32 bit)\r
 952   \details Rotate Right (immediate) provides the value of the contents of a register rotated by a variable number of bits.\r
 953   \param [in]    op1  Value to rotate\r
 954   \param [in]    op2  Number of Bits to rotate\r
 955   \return               Rotated value\r
 956  */\r
 957 __STATIC_FORCEINLINE uint32_t __ROR(uint32_t op1, uint32_t op2)\r
 958 {\r
 959   op2 %= 32U;\r
 960   if (op2 == 0U)\r
 961   {\r
 962     return op1;\r
 963   }\r
 964   return (op1 >> op2) | (op1 << (32U - op2));\r
 965 }\r
 966 \r
 967 \r
 968 /**\r
 969   \brief   Breakpoint\r
 970   \details Causes the processor to enter Debug state.\r
 971            Debug tools can use this to investigate system state when the instruction at a particular address is reached.\r
 972   \param [in]    value  is ignored by the processor.\r
 973                  If required, a debugger can use it to store additional information about the breakpoint.\r
 974  */\r
 975 #define __BKPT(value)                       __ASM volatile ("bkpt "#value)\r
 976 \r
 977 \r
 978 /**\r
 979   \brief   Reverse bit order of value\r
 980   \details Reverses the bit order of the given value.\r
 981   \param [in]    value  Value to reverse\r
 982   \return               Reversed value\r
 983  */\r
 984 __STATIC_FORCEINLINE uint32_t __RBIT(uint32_t value)\r
 985 {\r
 986   uint32_t result;\r
 987 \r
 988 #if ((defined (__ARM_ARCH_7M__      ) && (__ARM_ARCH_7M__      == 1)) || \\r
 989      (defined (__ARM_ARCH_7EM__     ) && (__ARM_ARCH_7EM__     == 1)) || \\r
 990      (defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1))    )\r
 991    __ASM volatile ("rbit %0, %1" : "=r" (result) : "r" (value) );\r
 992 #else\r
 993   uint32_t s = (4U /*sizeof(v)*/ * 8U) - 1U; /* extra shift needed at end */\r
 994 \r
 995   result = value;                      /* r will be reversed bits of v; first get LSB of v */\r
 996   for (value >>= 1U; value != 0U; value >>= 1U)\r
 997   {\r
 998     result <<= 1U;\r
 999     result |= value & 1U;\r
1000     s--;\r
1001   }\r
1002   result <<= s;                        /* shift when v's highest bits are zero */\r
1003 #endif\r
1004   return result;\r
1005 }\r
1006 \r
1007 \r
1008 /**\r
1009   \brief   Count leading zeros\r
1010   \details Counts the number of leading zeros of a data value.\r
1011   \param [in]  value  Value to count the leading zeros\r
1012   \return             number of leading zeros in value\r
1013  */\r
1014 #define __CLZ             (uint8_t)__builtin_clz\r
1015 \r
1016 \r
1017 #if ((defined (__ARM_ARCH_7M__      ) && (__ARM_ARCH_7M__      == 1)) || \\r
1018      (defined (__ARM_ARCH_7EM__     ) && (__ARM_ARCH_7EM__     == 1)) || \\r
1019      (defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) || \\r
1020      (defined (__ARM_ARCH_8M_BASE__ ) && (__ARM_ARCH_8M_BASE__ == 1))    )\r
1021 /**\r
1022   \brief   LDR Exclusive (8 bit)\r
1023   \details Executes a exclusive LDR instruction for 8 bit value.\r
1024   \param [in]    ptr  Pointer to data\r
1025   \return             value of type uint8_t at (*ptr)\r
1026  */\r
1027 __STATIC_FORCEINLINE uint8_t __LDREXB(volatile uint8_t *addr)\r
1028 {\r
1029     uint32_t result;\r
1030 \r
1031 #if (__GNUC__ > 4) || (__GNUC__ == 4 && __GNUC_MINOR__ >= 8)\r
1032    __ASM volatile ("ldrexb %0, %1" : "=r" (result) : "Q" (*addr) );\r
1033 #else\r
1034     /* Prior to GCC 4.8, "Q" will be expanded to [rx, #0] which is not\r
1035        accepted by assembler. So has to use following less efficient pattern.\r
1036     */\r
1037    __ASM volatile ("ldrexb %0, [%1]" : "=r" (result) : "r" (addr) : "memory" );\r
1038 #endif\r
1039    return ((uint8_t) result);    /* Add explicit type cast here */\r
1040 }\r
1041 \r
1042 \r
1043 /**\r
1044   \brief   LDR Exclusive (16 bit)\r
1045   \details Executes a exclusive LDR instruction for 16 bit values.\r
1046   \param [in]    ptr  Pointer to data\r
1047   \return        value of type uint16_t at (*ptr)\r
1048  */\r
1049 __STATIC_FORCEINLINE uint16_t __LDREXH(volatile uint16_t *addr)\r
1050 {\r
1051     uint32_t result;\r
1052 \r
1053 #if (__GNUC__ > 4) || (__GNUC__ == 4 && __GNUC_MINOR__ >= 8)\r
1054    __ASM volatile ("ldrexh %0, %1" : "=r" (result) : "Q" (*addr) );\r
1055 #else\r
1056     /* Prior to GCC 4.8, "Q" will be expanded to [rx, #0] which is not\r
1057        accepted by assembler. So has to use following less efficient pattern.\r
1058     */\r
1059    __ASM volatile ("ldrexh %0, [%1]" : "=r" (result) : "r" (addr) : "memory" );\r
1060 #endif\r
1061    return ((uint16_t) result);    /* Add explicit type cast here */\r
1062 }\r
1063 \r
1064 \r
1065 /**\r
1066   \brief   LDR Exclusive (32 bit)\r
1067   \details Executes a exclusive LDR instruction for 32 bit values.\r
1068   \param [in]    ptr  Pointer to data\r
1069   \return        value of type uint32_t at (*ptr)\r
1070  */\r
1071 __STATIC_FORCEINLINE uint32_t __LDREXW(volatile uint32_t *addr)\r
1072 {\r
1073     uint32_t result;\r
1074 \r
1075    __ASM volatile ("ldrex %0, %1" : "=r" (result) : "Q" (*addr) );\r
1076    return(result);\r
1077 }\r
1078 \r
1079 \r
1080 /**\r
1081   \brief   STR Exclusive (8 bit)\r
1082   \details Executes a exclusive STR instruction for 8 bit values.\r
1083   \param [in]  value  Value to store\r
1084   \param [in]    ptr  Pointer to location\r
1085   \return          0  Function succeeded\r
1086   \return          1  Function failed\r
1087  */\r
1088 __STATIC_FORCEINLINE uint32_t __STREXB(uint8_t value, volatile uint8_t *addr)\r
1089 {\r
1090    uint32_t result;\r
1091 \r
1092    __ASM volatile ("strexb %0, %2, %1" : "=&r" (result), "=Q" (*addr) : "r" ((uint32_t)value) );\r
1093    return(result);\r
1094 }\r
1095 \r
1096 \r
1097 /**\r
1098   \brief   STR Exclusive (16 bit)\r
1099   \details Executes a exclusive STR instruction for 16 bit values.\r
1100   \param [in]  value  Value to store\r
1101   \param [in]    ptr  Pointer to location\r
1102   \return          0  Function succeeded\r
1103   \return          1  Function failed\r
1104  */\r
1105 __STATIC_FORCEINLINE uint32_t __STREXH(uint16_t value, volatile uint16_t *addr)\r
1106 {\r
1107    uint32_t result;\r
1108 \r
1109    __ASM volatile ("strexh %0, %2, %1" : "=&r" (result), "=Q" (*addr) : "r" ((uint32_t)value) );\r
1110    return(result);\r
1111 }\r
1112 \r
1113 \r
1114 /**\r
1115   \brief   STR Exclusive (32 bit)\r
1116   \details Executes a exclusive STR instruction for 32 bit values.\r
1117   \param [in]  value  Value to store\r
1118   \param [in]    ptr  Pointer to location\r
1119   \return          0  Function succeeded\r
1120   \return          1  Function failed\r
1121  */\r
1122 __STATIC_FORCEINLINE uint32_t __STREXW(uint32_t value, volatile uint32_t *addr)\r
1123 {\r
1124    uint32_t result;\r
1125 \r
1126    __ASM volatile ("strex %0, %2, %1" : "=&r" (result), "=Q" (*addr) : "r" (value) );\r
1127    return(result);\r
1128 }\r
1129 \r
1130 \r
1131 /**\r
1132   \brief   Remove the exclusive lock\r
1133   \details Removes the exclusive lock which is created by LDREX.\r
1134  */\r
1135 __STATIC_FORCEINLINE void __CLREX(void)\r
1136 {\r
1137   __ASM volatile ("clrex" ::: "memory");\r
1138 }\r
1139 \r
1140 #endif /* ((defined (__ARM_ARCH_7M__      ) && (__ARM_ARCH_7M__      == 1)) || \\r
1141            (defined (__ARM_ARCH_7EM__     ) && (__ARM_ARCH_7EM__     == 1)) || \\r
1142            (defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) || \\r
1143            (defined (__ARM_ARCH_8M_BASE__ ) && (__ARM_ARCH_8M_BASE__ == 1))    ) */\r
1144 \r
1145 \r
1146 #if ((defined (__ARM_ARCH_7M__      ) && (__ARM_ARCH_7M__      == 1)) || \\r
1147      (defined (__ARM_ARCH_7EM__     ) && (__ARM_ARCH_7EM__     == 1)) || \\r
1148      (defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1))    )\r
1149 /**\r
1150   \brief   Signed Saturate\r
1151   \details Saturates a signed value.\r
1152   \param [in]  ARG1  Value to be saturated\r
1153   \param [in]  ARG2  Bit position to saturate to (1..32)\r
1154   \return             Saturated value\r
1155  */\r
1156 #define __SSAT(ARG1,ARG2) \\r
1157 __extension__ \\r
1158 ({                          \\r
1159   int32_t __RES, __ARG1 = (ARG1); \\r
1160   __ASM ("ssat %0, %1, %2" : "=r" (__RES) :  "I" (ARG2), "r" (__ARG1) ); \\r
1161   __RES; \\r
1162  })\r
1163 \r
1164 \r
1165 /**\r
1166   \brief   Unsigned Saturate\r
1167   \details Saturates an unsigned value.\r
1168   \param [in]  ARG1  Value to be saturated\r
1169   \param [in]  ARG2  Bit position to saturate to (0..31)\r
1170   \return             Saturated value\r
1171  */\r
1172 #define __USAT(ARG1,ARG2) \\r
1173  __extension__ \\r
1174 ({                          \\r
1175   uint32_t __RES, __ARG1 = (ARG1); \\r
1176   __ASM ("usat %0, %1, %2" : "=r" (__RES) :  "I" (ARG2), "r" (__ARG1) ); \\r
1177   __RES; \\r
1178  })\r
1179 \r
1180 \r
1181 /**\r
1182   \brief   Rotate Right with Extend (32 bit)\r
1183   \details Moves each bit of a bitstring right by one bit.\r
1184            The carry input is shifted in at the left end of the bitstring.\r
1185   \param [in]    value  Value to rotate\r
1186   \return               Rotated value\r
1187  */\r
1188 __STATIC_FORCEINLINE uint32_t __RRX(uint32_t value)\r
1189 {\r
1190   uint32_t result;\r
1191 \r
1192   __ASM volatile ("rrx %0, %1" : __CMSIS_GCC_OUT_REG (result) : __CMSIS_GCC_USE_REG (value) );\r
1193   return(result);\r
1194 }\r
1195 \r
1196 \r
1197 /**\r
1198   \brief   LDRT Unprivileged (8 bit)\r
1199   \details Executes a Unprivileged LDRT instruction for 8 bit value.\r
1200   \param [in]    ptr  Pointer to data\r
1201   \return             value of type uint8_t at (*ptr)\r
1202  */\r
1203 __STATIC_FORCEINLINE uint8_t __LDRBT(volatile uint8_t *ptr)\r
1204 {\r
1205     uint32_t result;\r
1206 \r
1207 #if (__GNUC__ > 4) || (__GNUC__ == 4 && __GNUC_MINOR__ >= 8)\r
1208    __ASM volatile ("ldrbt %0, %1" : "=r" (result) : "Q" (*ptr) );\r
1209 #else\r
1210     /* Prior to GCC 4.8, "Q" will be expanded to [rx, #0] which is not\r
1211        accepted by assembler. So has to use following less efficient pattern.\r
1212     */\r
1213    __ASM volatile ("ldrbt %0, [%1]" : "=r" (result) : "r" (ptr) : "memory" );\r
1214 #endif\r
1215    return ((uint8_t) result);    /* Add explicit type cast here */\r
1216 }\r
1217 \r
1218 \r
1219 /**\r
1220   \brief   LDRT Unprivileged (16 bit)\r
1221   \details Executes a Unprivileged LDRT instruction for 16 bit values.\r
1222   \param [in]    ptr  Pointer to data\r
1223   \return        value of type uint16_t at (*ptr)\r
1224  */\r
1225 __STATIC_FORCEINLINE uint16_t __LDRHT(volatile uint16_t *ptr)\r
1226 {\r
1227     uint32_t result;\r
1228 \r
1229 #if (__GNUC__ > 4) || (__GNUC__ == 4 && __GNUC_MINOR__ >= 8)\r
1230    __ASM volatile ("ldrht %0, %1" : "=r" (result) : "Q" (*ptr) );\r
1231 #else\r
1232     /* Prior to GCC 4.8, "Q" will be expanded to [rx, #0] which is not\r
1233        accepted by assembler. So has to use following less efficient pattern.\r
1234     */\r
1235    __ASM volatile ("ldrht %0, [%1]" : "=r" (result) : "r" (ptr) : "memory" );\r
1236 #endif\r
1237    return ((uint16_t) result);    /* Add explicit type cast here */\r
1238 }\r
1239 \r
1240 \r
1241 /**\r
1242   \brief   LDRT Unprivileged (32 bit)\r
1243   \details Executes a Unprivileged LDRT instruction for 32 bit values.\r
1244   \param [in]    ptr  Pointer to data\r
1245   \return        value of type uint32_t at (*ptr)\r
1246  */\r
1247 __STATIC_FORCEINLINE uint32_t __LDRT(volatile uint32_t *ptr)\r
1248 {\r
1249     uint32_t result;\r
1250 \r
1251    __ASM volatile ("ldrt %0, %1" : "=r" (result) : "Q" (*ptr) );\r
1252    return(result);\r
1253 }\r
1254 \r
1255 \r
1256 /**\r
1257   \brief   STRT Unprivileged (8 bit)\r
1258   \details Executes a Unprivileged STRT instruction for 8 bit values.\r
1259   \param [in]  value  Value to store\r
1260   \param [in]    ptr  Pointer to location\r
1261  */\r
1262 __STATIC_FORCEINLINE void __STRBT(uint8_t value, volatile uint8_t *ptr)\r
1263 {\r
1264    __ASM volatile ("strbt %1, %0" : "=Q" (*ptr) : "r" ((uint32_t)value) );\r
1265 }\r
1266 \r
1267 \r
1268 /**\r
1269   \brief   STRT Unprivileged (16 bit)\r
1270   \details Executes a Unprivileged STRT instruction for 16 bit values.\r
1271   \param [in]  value  Value to store\r
1272   \param [in]    ptr  Pointer to location\r
1273  */\r
1274 __STATIC_FORCEINLINE void __STRHT(uint16_t value, volatile uint16_t *ptr)\r
1275 {\r
1276    __ASM volatile ("strht %1, %0" : "=Q" (*ptr) : "r" ((uint32_t)value) );\r
1277 }\r
1278 \r
1279 \r
1280 /**\r
1281   \brief   STRT Unprivileged (32 bit)\r
1282   \details Executes a Unprivileged STRT instruction for 32 bit values.\r
1283   \param [in]  value  Value to store\r
1284   \param [in]    ptr  Pointer to location\r
1285  */\r
1286 __STATIC_FORCEINLINE void __STRT(uint32_t value, volatile uint32_t *ptr)\r
1287 {\r
1288    __ASM volatile ("strt %1, %0" : "=Q" (*ptr) : "r" (value) );\r
1289 }\r
1290 \r
1291 #else  /* ((defined (__ARM_ARCH_7M__      ) && (__ARM_ARCH_7M__      == 1)) || \\r
1292            (defined (__ARM_ARCH_7EM__     ) && (__ARM_ARCH_7EM__     == 1)) || \\r
1293            (defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1))    ) */\r
1294 \r
1295 /**\r
1296   \brief   Signed Saturate\r
1297   \details Saturates a signed value.\r
1298   \param [in]  value  Value to be saturated\r
1299   \param [in]    sat  Bit position to saturate to (1..32)\r
1300   \return             Saturated value\r
1301  */\r
1302 __STATIC_FORCEINLINE int32_t __SSAT(int32_t val, uint32_t sat)\r
1303 {\r
1304   if ((sat >= 1U) && (sat <= 32U))\r
1305   {\r
1306     const int32_t max = (int32_t)((1U << (sat - 1U)) - 1U);\r
1307     const int32_t min = -1 - max ;\r
1308     if (val > max)\r
1309     {\r
1310       return max;\r
1311     }\r
1312     else if (val < min)\r
1313     {\r
1314       return min;\r
1315     }\r
1316   }\r
1317   return val;\r
1318 }\r
1319 \r
1320 /**\r
1321   \brief   Unsigned Saturate\r
1322   \details Saturates an unsigned value.\r
1323   \param [in]  value  Value to be saturated\r
1324   \param [in]    sat  Bit position to saturate to (0..31)\r
1325   \return             Saturated value\r
1326  */\r
1327 __STATIC_FORCEINLINE uint32_t __USAT(int32_t val, uint32_t sat)\r
1328 {\r
1329   if (sat <= 31U)\r
1330   {\r
1331     const uint32_t max = ((1U << sat) - 1U);\r
1332     if (val > (int32_t)max)\r
1333     {\r
1334       return max;\r
1335     }\r
1336     else if (val < 0)\r
1337     {\r
1338       return 0U;\r
1339     }\r
1340   }\r
1341   return (uint32_t)val;\r
1342 }\r
1343 \r
1344 #endif /* ((defined (__ARM_ARCH_7M__      ) && (__ARM_ARCH_7M__      == 1)) || \\r
1345            (defined (__ARM_ARCH_7EM__     ) && (__ARM_ARCH_7EM__     == 1)) || \\r
1346            (defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1))    ) */\r
1347 \r
1348 \r
1349 #if ((defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) || \\r
1350      (defined (__ARM_ARCH_8M_BASE__ ) && (__ARM_ARCH_8M_BASE__ == 1))    )\r
1351 /**\r
1352   \brief   Load-Acquire (8 bit)\r
1353   \details Executes a LDAB instruction for 8 bit value.\r
1354   \param [in]    ptr  Pointer to data\r
1355   \return             value of type uint8_t at (*ptr)\r
1356  */\r
1357 __STATIC_FORCEINLINE uint8_t __LDAB(volatile uint8_t *ptr)\r
1358 {\r
1359     uint32_t result;\r
1360 \r
1361    __ASM volatile ("ldab %0, %1" : "=r" (result) : "Q" (*ptr) );\r
1362    return ((uint8_t) result);\r
1363 }\r
1364 \r
1365 \r
1366 /**\r
1367   \brief   Load-Acquire (16 bit)\r
1368   \details Executes a LDAH instruction for 16 bit values.\r
1369   \param [in]    ptr  Pointer to data\r
1370   \return        value of type uint16_t at (*ptr)\r
1371  */\r
1372 __STATIC_FORCEINLINE uint16_t __LDAH(volatile uint16_t *ptr)\r
1373 {\r
1374     uint32_t result;\r
1375 \r
1376    __ASM volatile ("ldah %0, %1" : "=r" (result) : "Q" (*ptr) );\r
1377    return ((uint16_t) result);\r
1378 }\r
1379 \r
1380 \r
1381 /**\r
1382   \brief   Load-Acquire (32 bit)\r
1383   \details Executes a LDA instruction for 32 bit values.\r
1384   \param [in]    ptr  Pointer to data\r
1385   \return        value of type uint32_t at (*ptr)\r
1386  */\r
1387 __STATIC_FORCEINLINE uint32_t __LDA(volatile uint32_t *ptr)\r
1388 {\r
1389     uint32_t result;\r
1390 \r
1391    __ASM volatile ("lda %0, %1" : "=r" (result) : "Q" (*ptr) );\r
1392    return(result);\r
1393 }\r
1394 \r
1395 \r
1396 /**\r
1397   \brief   Store-Release (8 bit)\r
1398   \details Executes a STLB instruction for 8 bit values.\r
1399   \param [in]  value  Value to store\r
1400   \param [in]    ptr  Pointer to location\r
1401  */\r
1402 __STATIC_FORCEINLINE void __STLB(uint8_t value, volatile uint8_t *ptr)\r
1403 {\r
1404    __ASM volatile ("stlb %1, %0" : "=Q" (*ptr) : "r" ((uint32_t)value) );\r
1405 }\r
1406 \r
1407 \r
1408 /**\r
1409   \brief   Store-Release (16 bit)\r
1410   \details Executes a STLH instruction for 16 bit values.\r
1411   \param [in]  value  Value to store\r
1412   \param [in]    ptr  Pointer to location\r
1413  */\r
1414 __STATIC_FORCEINLINE void __STLH(uint16_t value, volatile uint16_t *ptr)\r
1415 {\r
1416    __ASM volatile ("stlh %1, %0" : "=Q" (*ptr) : "r" ((uint32_t)value) );\r
1417 }\r
1418 \r
1419 \r
1420 /**\r
1421   \brief   Store-Release (32 bit)\r
1422   \details Executes a STL instruction for 32 bit values.\r
1423   \param [in]  value  Value to store\r
1424   \param [in]    ptr  Pointer to location\r
1425  */\r
1426 __STATIC_FORCEINLINE void __STL(uint32_t value, volatile uint32_t *ptr)\r
1427 {\r
1428    __ASM volatile ("stl %1, %0" : "=Q" (*ptr) : "r" ((uint32_t)value) );\r
1429 }\r
1430 \r
1431 \r
1432 /**\r
1433   \brief   Load-Acquire Exclusive (8 bit)\r
1434   \details Executes a LDAB exclusive instruction for 8 bit value.\r
1435   \param [in]    ptr  Pointer to data\r
1436   \return             value of type uint8_t at (*ptr)\r
1437  */\r
1438 __STATIC_FORCEINLINE uint8_t __LDAEXB(volatile uint8_t *ptr)\r
1439 {\r
1440     uint32_t result;\r
1441 \r
1442    __ASM volatile ("ldaexb %0, %1" : "=r" (result) : "Q" (*ptr) );\r
1443    return ((uint8_t) result);\r
1444 }\r
1445 \r
1446 \r
1447 /**\r
1448   \brief   Load-Acquire Exclusive (16 bit)\r
1449   \details Executes a LDAH exclusive instruction for 16 bit values.\r
1450   \param [in]    ptr  Pointer to data\r
1451   \return        value of type uint16_t at (*ptr)\r
1452  */\r
1453 __STATIC_FORCEINLINE uint16_t __LDAEXH(volatile uint16_t *ptr)\r
1454 {\r
1455     uint32_t result;\r
1456 \r
1457    __ASM volatile ("ldaexh %0, %1" : "=r" (result) : "Q" (*ptr) );\r
1458    return ((uint16_t) result);\r
1459 }\r
1460 \r
1461 \r
1462 /**\r
1463   \brief   Load-Acquire Exclusive (32 bit)\r
1464   \details Executes a LDA exclusive instruction for 32 bit values.\r
1465   \param [in]    ptr  Pointer to data\r
1466   \return        value of type uint32_t at (*ptr)\r
1467  */\r
1468 __STATIC_FORCEINLINE uint32_t __LDAEX(volatile uint32_t *ptr)\r
1469 {\r
1470     uint32_t result;\r
1471 \r
1472    __ASM volatile ("ldaex %0, %1" : "=r" (result) : "Q" (*ptr) );\r
1473    return(result);\r
1474 }\r
1475 \r
1476 \r
1477 /**\r
1478   \brief   Store-Release Exclusive (8 bit)\r
1479   \details Executes a STLB exclusive instruction for 8 bit values.\r
1480   \param [in]  value  Value to store\r
1481   \param [in]    ptr  Pointer to location\r
1482   \return          0  Function succeeded\r
1483   \return          1  Function failed\r
1484  */\r
1485 __STATIC_FORCEINLINE uint32_t __STLEXB(uint8_t value, volatile uint8_t *ptr)\r
1486 {\r
1487    uint32_t result;\r
1488 \r
1489    __ASM volatile ("stlexb %0, %2, %1" : "=&r" (result), "=Q" (*ptr) : "r" ((uint32_t)value) );\r
1490    return(result);\r
1491 }\r
1492 \r
1493 \r
1494 /**\r
1495   \brief   Store-Release Exclusive (16 bit)\r
1496   \details Executes a STLH exclusive instruction for 16 bit values.\r
1497   \param [in]  value  Value to store\r
1498   \param [in]    ptr  Pointer to location\r
1499   \return          0  Function succeeded\r
1500   \return          1  Function failed\r
1501  */\r
1502 __STATIC_FORCEINLINE uint32_t __STLEXH(uint16_t value, volatile uint16_t *ptr)\r
1503 {\r
1504    uint32_t result;\r
1505 \r
1506    __ASM volatile ("stlexh %0, %2, %1" : "=&r" (result), "=Q" (*ptr) : "r" ((uint32_t)value) );\r
1507    return(result);\r
1508 }\r
1509 \r
1510 \r
1511 /**\r
1512   \brief   Store-Release Exclusive (32 bit)\r
1513   \details Executes a STL exclusive instruction for 32 bit values.\r
1514   \param [in]  value  Value to store\r
1515   \param [in]    ptr  Pointer to location\r
1516   \return          0  Function succeeded\r
1517   \return          1  Function failed\r
1518  */\r
1519 __STATIC_FORCEINLINE uint32_t __STLEX(uint32_t value, volatile uint32_t *ptr)\r
1520 {\r
1521    uint32_t result;\r
1522 \r
1523    __ASM volatile ("stlex %0, %2, %1" : "=&r" (result), "=Q" (*ptr) : "r" ((uint32_t)value) );\r
1524    return(result);\r
1525 }\r
1526 \r
1527 #endif /* ((defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) || \\r
1528            (defined (__ARM_ARCH_8M_BASE__ ) && (__ARM_ARCH_8M_BASE__ == 1))    ) */\r
1529 \r
1530 /*@}*/ /* end of group CMSIS_Core_InstructionInterface */\r
1531 \r
1532 \r
1533 /* ###################  Compiler specific Intrinsics  ########################### */\r
1534 /** \defgroup CMSIS_SIMD_intrinsics CMSIS SIMD Intrinsics\r
1535   Access to dedicated SIMD instructions\r
1536   @{\r
1537 */\r
1538 \r
1539 #if (defined (__ARM_FEATURE_DSP) && (__ARM_FEATURE_DSP == 1))\r
1540 \r
1541 __STATIC_FORCEINLINE uint32_t __SADD8(uint32_t op1, uint32_t op2)\r
1542 {\r
1543   uint32_t result;\r
1544 \r
1545   __ASM volatile ("sadd8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1546   return(result);\r
1547 }\r
1548 \r
1549 __STATIC_FORCEINLINE uint32_t __QADD8(uint32_t op1, uint32_t op2)\r
1550 {\r
1551   uint32_t result;\r
1552 \r
1553   __ASM volatile ("qadd8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1554   return(result);\r
1555 }\r
1556 \r
1557 __STATIC_FORCEINLINE uint32_t __SHADD8(uint32_t op1, uint32_t op2)\r
1558 {\r
1559   uint32_t result;\r
1560 \r
1561   __ASM volatile ("shadd8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1562   return(result);\r
1563 }\r
1564 \r
1565 __STATIC_FORCEINLINE uint32_t __UADD8(uint32_t op1, uint32_t op2)\r
1566 {\r
1567   uint32_t result;\r
1568 \r
1569   __ASM volatile ("uadd8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1570   return(result);\r
1571 }\r
1572 \r
1573 __STATIC_FORCEINLINE uint32_t __UQADD8(uint32_t op1, uint32_t op2)\r
1574 {\r
1575   uint32_t result;\r
1576 \r
1577   __ASM volatile ("uqadd8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1578   return(result);\r
1579 }\r
1580 \r
1581 __STATIC_FORCEINLINE uint32_t __UHADD8(uint32_t op1, uint32_t op2)\r
1582 {\r
1583   uint32_t result;\r
1584 \r
1585   __ASM volatile ("uhadd8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1586   return(result);\r
1587 }\r
1588 \r
1589 \r
1590 __STATIC_FORCEINLINE uint32_t __SSUB8(uint32_t op1, uint32_t op2)\r
1591 {\r
1592   uint32_t result;\r
1593 \r
1594   __ASM volatile ("ssub8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1595   return(result);\r
1596 }\r
1597 \r
1598 __STATIC_FORCEINLINE uint32_t __QSUB8(uint32_t op1, uint32_t op2)\r
1599 {\r
1600   uint32_t result;\r
1601 \r
1602   __ASM volatile ("qsub8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1603   return(result);\r
1604 }\r
1605 \r
1606 __STATIC_FORCEINLINE uint32_t __SHSUB8(uint32_t op1, uint32_t op2)\r
1607 {\r
1608   uint32_t result;\r
1609 \r
1610   __ASM volatile ("shsub8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1611   return(result);\r
1612 }\r
1613 \r
1614 __STATIC_FORCEINLINE uint32_t __USUB8(uint32_t op1, uint32_t op2)\r
1615 {\r
1616   uint32_t result;\r
1617 \r
1618   __ASM volatile ("usub8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1619   return(result);\r
1620 }\r
1621 \r
1622 __STATIC_FORCEINLINE uint32_t __UQSUB8(uint32_t op1, uint32_t op2)\r
1623 {\r
1624   uint32_t result;\r
1625 \r
1626   __ASM volatile ("uqsub8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1627   return(result);\r
1628 }\r
1629 \r
1630 __STATIC_FORCEINLINE uint32_t __UHSUB8(uint32_t op1, uint32_t op2)\r
1631 {\r
1632   uint32_t result;\r
1633 \r
1634   __ASM volatile ("uhsub8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1635   return(result);\r
1636 }\r
1637 \r
1638 \r
1639 __STATIC_FORCEINLINE uint32_t __SADD16(uint32_t op1, uint32_t op2)\r
1640 {\r
1641   uint32_t result;\r
1642 \r
1643   __ASM volatile ("sadd16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1644   return(result);\r
1645 }\r
1646 \r
1647 __STATIC_FORCEINLINE uint32_t __QADD16(uint32_t op1, uint32_t op2)\r
1648 {\r
1649   uint32_t result;\r
1650 \r
1651   __ASM volatile ("qadd16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1652   return(result);\r
1653 }\r
1654 \r
1655 __STATIC_FORCEINLINE uint32_t __SHADD16(uint32_t op1, uint32_t op2)\r
1656 {\r
1657   uint32_t result;\r
1658 \r
1659   __ASM volatile ("shadd16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1660   return(result);\r
1661 }\r
1662 \r
1663 __STATIC_FORCEINLINE uint32_t __UADD16(uint32_t op1, uint32_t op2)\r
1664 {\r
1665   uint32_t result;\r
1666 \r
1667   __ASM volatile ("uadd16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1668   return(result);\r
1669 }\r
1670 \r
1671 __STATIC_FORCEINLINE uint32_t __UQADD16(uint32_t op1, uint32_t op2)\r
1672 {\r
1673   uint32_t result;\r
1674 \r
1675   __ASM volatile ("uqadd16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1676   return(result);\r
1677 }\r
1678 \r
1679 __STATIC_FORCEINLINE uint32_t __UHADD16(uint32_t op1, uint32_t op2)\r
1680 {\r
1681   uint32_t result;\r
1682 \r
1683   __ASM volatile ("uhadd16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1684   return(result);\r
1685 }\r
1686 \r
1687 __STATIC_FORCEINLINE uint32_t __SSUB16(uint32_t op1, uint32_t op2)\r
1688 {\r
1689   uint32_t result;\r
1690 \r
1691   __ASM volatile ("ssub16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1692   return(result);\r
1693 }\r
1694 \r
1695 __STATIC_FORCEINLINE uint32_t __QSUB16(uint32_t op1, uint32_t op2)\r
1696 {\r
1697   uint32_t result;\r
1698 \r
1699   __ASM volatile ("qsub16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1700   return(result);\r
1701 }\r
1702 \r
1703 __STATIC_FORCEINLINE uint32_t __SHSUB16(uint32_t op1, uint32_t op2)\r
1704 {\r
1705   uint32_t result;\r
1706 \r
1707   __ASM volatile ("shsub16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1708   return(result);\r
1709 }\r
1710 \r
1711 __STATIC_FORCEINLINE uint32_t __USUB16(uint32_t op1, uint32_t op2)\r
1712 {\r
1713   uint32_t result;\r
1714 \r
1715   __ASM volatile ("usub16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1716   return(result);\r
1717 }\r
1718 \r
1719 __STATIC_FORCEINLINE uint32_t __UQSUB16(uint32_t op1, uint32_t op2)\r
1720 {\r
1721   uint32_t result;\r
1722 \r
1723   __ASM volatile ("uqsub16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1724   return(result);\r
1725 }\r
1726 \r
1727 __STATIC_FORCEINLINE uint32_t __UHSUB16(uint32_t op1, uint32_t op2)\r
1728 {\r
1729   uint32_t result;\r
1730 \r
1731   __ASM volatile ("uhsub16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1732   return(result);\r
1733 }\r
1734 \r
1735 __STATIC_FORCEINLINE uint32_t __SASX(uint32_t op1, uint32_t op2)\r
1736 {\r
1737   uint32_t result;\r
1738 \r
1739   __ASM volatile ("sasx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1740   return(result);\r
1741 }\r
1742 \r
1743 __STATIC_FORCEINLINE uint32_t __QASX(uint32_t op1, uint32_t op2)\r
1744 {\r
1745   uint32_t result;\r
1746 \r
1747   __ASM volatile ("qasx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1748   return(result);\r
1749 }\r
1750 \r
1751 __STATIC_FORCEINLINE uint32_t __SHASX(uint32_t op1, uint32_t op2)\r
1752 {\r
1753   uint32_t result;\r
1754 \r
1755   __ASM volatile ("shasx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1756   return(result);\r
1757 }\r
1758 \r
1759 __STATIC_FORCEINLINE uint32_t __UASX(uint32_t op1, uint32_t op2)\r
1760 {\r
1761   uint32_t result;\r
1762 \r
1763   __ASM volatile ("uasx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1764   return(result);\r
1765 }\r
1766 \r
1767 __STATIC_FORCEINLINE uint32_t __UQASX(uint32_t op1, uint32_t op2)\r
1768 {\r
1769   uint32_t result;\r
1770 \r
1771   __ASM volatile ("uqasx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1772   return(result);\r
1773 }\r
1774 \r
1775 __STATIC_FORCEINLINE uint32_t __UHASX(uint32_t op1, uint32_t op2)\r
1776 {\r
1777   uint32_t result;\r
1778 \r
1779   __ASM volatile ("uhasx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1780   return(result);\r
1781 }\r
1782 \r
1783 __STATIC_FORCEINLINE uint32_t __SSAX(uint32_t op1, uint32_t op2)\r
1784 {\r
1785   uint32_t result;\r
1786 \r
1787   __ASM volatile ("ssax %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1788   return(result);\r
1789 }\r
1790 \r
1791 __STATIC_FORCEINLINE uint32_t __QSAX(uint32_t op1, uint32_t op2)\r
1792 {\r
1793   uint32_t result;\r
1794 \r
1795   __ASM volatile ("qsax %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1796   return(result);\r
1797 }\r
1798 \r
1799 __STATIC_FORCEINLINE uint32_t __SHSAX(uint32_t op1, uint32_t op2)\r
1800 {\r
1801   uint32_t result;\r
1802 \r
1803   __ASM volatile ("shsax %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1804   return(result);\r
1805 }\r
1806 \r
1807 __STATIC_FORCEINLINE uint32_t __USAX(uint32_t op1, uint32_t op2)\r
1808 {\r
1809   uint32_t result;\r
1810 \r
1811   __ASM volatile ("usax %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1812   return(result);\r
1813 }\r
1814 \r
1815 __STATIC_FORCEINLINE uint32_t __UQSAX(uint32_t op1, uint32_t op2)\r
1816 {\r
1817   uint32_t result;\r
1818 \r
1819   __ASM volatile ("uqsax %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1820   return(result);\r
1821 }\r
1822 \r
1823 __STATIC_FORCEINLINE uint32_t __UHSAX(uint32_t op1, uint32_t op2)\r
1824 {\r
1825   uint32_t result;\r
1826 \r
1827   __ASM volatile ("uhsax %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1828   return(result);\r
1829 }\r
1830 \r
1831 __STATIC_FORCEINLINE uint32_t __USAD8(uint32_t op1, uint32_t op2)\r
1832 {\r
1833   uint32_t result;\r
1834 \r
1835   __ASM volatile ("usad8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1836   return(result);\r
1837 }\r
1838 \r
1839 __STATIC_FORCEINLINE uint32_t __USADA8(uint32_t op1, uint32_t op2, uint32_t op3)\r
1840 {\r
1841   uint32_t result;\r
1842 \r
1843   __ASM volatile ("usada8 %0, %1, %2, %3" : "=r" (result) : "r" (op1), "r" (op2), "r" (op3) );\r
1844   return(result);\r
1845 }\r
1846 \r
1847 #define __SSAT16(ARG1,ARG2) \\r
1848 ({                          \\r
1849   int32_t __RES, __ARG1 = (ARG1); \\r
1850   __ASM ("ssat16 %0, %1, %2" : "=r" (__RES) :  "I" (ARG2), "r" (__ARG1) ); \\r
1851   __RES; \\r
1852  })\r
1853 \r
1854 #define __USAT16(ARG1,ARG2) \\r
1855 ({                          \\r
1856   uint32_t __RES, __ARG1 = (ARG1); \\r
1857   __ASM ("usat16 %0, %1, %2" : "=r" (__RES) :  "I" (ARG2), "r" (__ARG1) ); \\r
1858   __RES; \\r
1859  })\r
1860 \r
1861 __STATIC_FORCEINLINE uint32_t __UXTB16(uint32_t op1)\r
1862 {\r
1863   uint32_t result;\r
1864 \r
1865   __ASM volatile ("uxtb16 %0, %1" : "=r" (result) : "r" (op1));\r
1866   return(result);\r
1867 }\r
1868 \r
1869 __STATIC_FORCEINLINE uint32_t __UXTAB16(uint32_t op1, uint32_t op2)\r
1870 {\r
1871   uint32_t result;\r
1872 \r
1873   __ASM volatile ("uxtab16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1874   return(result);\r
1875 }\r
1876 \r
1877 __STATIC_FORCEINLINE uint32_t __SXTB16(uint32_t op1)\r
1878 {\r
1879   uint32_t result;\r
1880 \r
1881   __ASM volatile ("sxtb16 %0, %1" : "=r" (result) : "r" (op1));\r
1882   return(result);\r
1883 }\r
1884 \r
1885 __STATIC_FORCEINLINE uint32_t __SXTAB16(uint32_t op1, uint32_t op2)\r
1886 {\r
1887   uint32_t result;\r
1888 \r
1889   __ASM volatile ("sxtab16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1890   return(result);\r
1891 }\r
1892 \r
1893 __STATIC_FORCEINLINE uint32_t __SMUAD  (uint32_t op1, uint32_t op2)\r
1894 {\r
1895   uint32_t result;\r
1896 \r
1897   __ASM volatile ("smuad %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1898   return(result);\r
1899 }\r
1900 \r
1901 __STATIC_FORCEINLINE uint32_t __SMUADX (uint32_t op1, uint32_t op2)\r
1902 {\r
1903   uint32_t result;\r
1904 \r
1905   __ASM volatile ("smuadx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1906   return(result);\r
1907 }\r
1908 \r
1909 __STATIC_FORCEINLINE uint32_t __SMLAD (uint32_t op1, uint32_t op2, uint32_t op3)\r
1910 {\r
1911   uint32_t result;\r
1912 \r
1913   __ASM volatile ("smlad %0, %1, %2, %3" : "=r" (result) : "r" (op1), "r" (op2), "r" (op3) );\r
1914   return(result);\r
1915 }\r
1916 \r
1917 __STATIC_FORCEINLINE uint32_t __SMLADX (uint32_t op1, uint32_t op2, uint32_t op3)\r
1918 {\r
1919   uint32_t result;\r
1920 \r
1921   __ASM volatile ("smladx %0, %1, %2, %3" : "=r" (result) : "r" (op1), "r" (op2), "r" (op3) );\r
1922   return(result);\r
1923 }\r
1924 \r
1925 __STATIC_FORCEINLINE uint64_t __SMLALD (uint32_t op1, uint32_t op2, uint64_t acc)\r
1926 {\r
1927   union llreg_u{\r
1928     uint32_t w32[2];\r
1929     uint64_t w64;\r
1930   } llr;\r
1931   llr.w64 = acc;\r
1932 \r
1933 #ifndef __ARMEB__   /* Little endian */\r
1934   __ASM volatile ("smlald %0, %1, %2, %3" : "=r" (llr.w32[0]), "=r" (llr.w32[1]): "r" (op1), "r" (op2) , "0" (llr.w32[0]), "1" (llr.w32[1]) );\r
1935 #else               /* Big endian */\r
1936   __ASM volatile ("smlald %0, %1, %2, %3" : "=r" (llr.w32[1]), "=r" (llr.w32[0]): "r" (op1), "r" (op2) , "0" (llr.w32[1]), "1" (llr.w32[0]) );\r
1937 #endif\r
1938 \r
1939   return(llr.w64);\r
1940 }\r
1941 \r
1942 __STATIC_FORCEINLINE uint64_t __SMLALDX (uint32_t op1, uint32_t op2, uint64_t acc)\r
1943 {\r
1944   union llreg_u{\r
1945     uint32_t w32[2];\r
1946     uint64_t w64;\r
1947   } llr;\r
1948   llr.w64 = acc;\r
1949 \r
1950 #ifndef __ARMEB__   /* Little endian */\r
1951   __ASM volatile ("smlaldx %0, %1, %2, %3" : "=r" (llr.w32[0]), "=r" (llr.w32[1]): "r" (op1), "r" (op2) , "0" (llr.w32[0]), "1" (llr.w32[1]) );\r
1952 #else               /* Big endian */\r
1953   __ASM volatile ("smlaldx %0, %1, %2, %3" : "=r" (llr.w32[1]), "=r" (llr.w32[0]): "r" (op1), "r" (op2) , "0" (llr.w32[1]), "1" (llr.w32[0]) );\r
1954 #endif\r
1955 \r
1956   return(llr.w64);\r
1957 }\r
1958 \r
1959 __STATIC_FORCEINLINE uint32_t __SMUSD  (uint32_t op1, uint32_t op2)\r
1960 {\r
1961   uint32_t result;\r
1962 \r
1963   __ASM volatile ("smusd %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1964   return(result);\r
1965 }\r
1966 \r
1967 __STATIC_FORCEINLINE uint32_t __SMUSDX (uint32_t op1, uint32_t op2)\r
1968 {\r
1969   uint32_t result;\r
1970 \r
1971   __ASM volatile ("smusdx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1972   return(result);\r
1973 }\r
1974 \r
1975 __STATIC_FORCEINLINE uint32_t __SMLSD (uint32_t op1, uint32_t op2, uint32_t op3)\r
1976 {\r
1977   uint32_t result;\r
1978 \r
1979   __ASM volatile ("smlsd %0, %1, %2, %3" : "=r" (result) : "r" (op1), "r" (op2), "r" (op3) );\r
1980   return(result);\r
1981 }\r
1982 \r
1983 __STATIC_FORCEINLINE uint32_t __SMLSDX (uint32_t op1, uint32_t op2, uint32_t op3)\r
1984 {\r
1985   uint32_t result;\r
1986 \r
1987   __ASM volatile ("smlsdx %0, %1, %2, %3" : "=r" (result) : "r" (op1), "r" (op2), "r" (op3) );\r
1988   return(result);\r
1989 }\r
1990 \r
1991 __STATIC_FORCEINLINE uint64_t __SMLSLD (uint32_t op1, uint32_t op2, uint64_t acc)\r
1992 {\r
1993   union llreg_u{\r
1994     uint32_t w32[2];\r
1995     uint64_t w64;\r
1996   } llr;\r
1997   llr.w64 = acc;\r
1998 \r
1999 #ifndef __ARMEB__   /* Little endian */\r
2000   __ASM volatile ("smlsld %0, %1, %2, %3" : "=r" (llr.w32[0]), "=r" (llr.w32[1]): "r" (op1), "r" (op2) , "0" (llr.w32[0]), "1" (llr.w32[1]) );\r
2001 #else               /* Big endian */\r
2002   __ASM volatile ("smlsld %0, %1, %2, %3" : "=r" (llr.w32[1]), "=r" (llr.w32[0]): "r" (op1), "r" (op2) , "0" (llr.w32[1]), "1" (llr.w32[0]) );\r
2003 #endif\r
2004 \r
2005   return(llr.w64);\r
2006 }\r
2007 \r
2008 __STATIC_FORCEINLINE uint64_t __SMLSLDX (uint32_t op1, uint32_t op2, uint64_t acc)\r
2009 {\r
2010   union llreg_u{\r
2011     uint32_t w32[2];\r
2012     uint64_t w64;\r
2013   } llr;\r
2014   llr.w64 = acc;\r
2015 \r
2016 #ifndef __ARMEB__   /* Little endian */\r
2017   __ASM volatile ("smlsldx %0, %1, %2, %3" : "=r" (llr.w32[0]), "=r" (llr.w32[1]): "r" (op1), "r" (op2) , "0" (llr.w32[0]), "1" (llr.w32[1]) );\r
2018 #else               /* Big endian */\r
2019   __ASM volatile ("smlsldx %0, %1, %2, %3" : "=r" (llr.w32[1]), "=r" (llr.w32[0]): "r" (op1), "r" (op2) , "0" (llr.w32[1]), "1" (llr.w32[0]) );\r
2020 #endif\r
2021 \r
2022   return(llr.w64);\r
2023 }\r
2024 \r
2025 __STATIC_FORCEINLINE uint32_t __SEL  (uint32_t op1, uint32_t op2)\r
2026 {\r
2027   uint32_t result;\r
2028 \r
2029   __ASM volatile ("sel %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
2030   return(result);\r
2031 }\r
2032 \r
2033 __STATIC_FORCEINLINE  int32_t __QADD( int32_t op1,  int32_t op2)\r
2034 {\r
2035   int32_t result;\r
2036 \r
2037   __ASM volatile ("qadd %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
2038   return(result);\r
2039 }\r
2040 \r
2041 __STATIC_FORCEINLINE  int32_t __QSUB( int32_t op1,  int32_t op2)\r
2042 {\r
2043   int32_t result;\r
2044 \r
2045   __ASM volatile ("qsub %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
2046   return(result);\r
2047 }\r
2048 \r
2049 #if 0\r
2050 #define __PKHBT(ARG1,ARG2,ARG3) \\r
2051 ({                          \\r
2052   uint32_t __RES, __ARG1 = (ARG1), __ARG2 = (ARG2); \\r
2053   __ASM ("pkhbt %0, %1, %2, lsl %3" : "=r" (__RES) :  "r" (__ARG1), "r" (__ARG2), "I" (ARG3)  ); \\r
2054   __RES; \\r
2055  })\r
2056 \r
2057 #define __PKHTB(ARG1,ARG2,ARG3) \\r
2058 ({                          \\r
2059   uint32_t __RES, __ARG1 = (ARG1), __ARG2 = (ARG2); \\r
2060   if (ARG3 == 0) \\r
2061     __ASM ("pkhtb %0, %1, %2" : "=r" (__RES) :  "r" (__ARG1), "r" (__ARG2)  ); \\r
2062   else \\r
2063     __ASM ("pkhtb %0, %1, %2, asr %3" : "=r" (__RES) :  "r" (__ARG1), "r" (__ARG2), "I" (ARG3)  ); \\r
2064   __RES; \\r
2065  })\r
2066 #endif\r
2067 \r
2068 #define __PKHBT(ARG1,ARG2,ARG3)          ( ((((uint32_t)(ARG1))          ) & 0x0000FFFFUL) |  \\r
2069                                            ((((uint32_t)(ARG2)) << (ARG3)) & 0xFFFF0000UL)  )\r
2070 \r
2071 #define __PKHTB(ARG1,ARG2,ARG3)          ( ((((uint32_t)(ARG1))          ) & 0xFFFF0000UL) |  \\r
2072                                            ((((uint32_t)(ARG2)) >> (ARG3)) & 0x0000FFFFUL)  )\r
2073 \r
2074 __STATIC_FORCEINLINE int32_t __SMMLA (int32_t op1, int32_t op2, int32_t op3)\r
2075 {\r
2076  int32_t result;\r
2077 \r
2078  __ASM volatile ("smmla %0, %1, %2, %3" : "=r" (result): "r"  (op1), "r" (op2), "r" (op3) );\r
2079  return(result);\r
2080 }\r
2081 \r
2082 #endif /* (__ARM_FEATURE_DSP == 1) */\r
2083 /*@} end of group CMSIS_SIMD_intrinsics */\r
2084 \r
2085 \r
2086 #pragma GCC diagnostic pop\r
2087 \r
2088 #endif /* __CMSIS_GCC_H */\r