git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_M4F_ATSAM4E_Atmel_Studio/src/ASF/sam/utils/cmsis/sam4e/include/instance/pmc.h

   1 /**\r
   2  * \file\r
   3  *\r
   4  * Copyright (c) 2013 Atmel Corporation. All rights reserved.\r
   5  *\r
   6  * \asf_license_start\r
   7  *\r
   8  * \page License\r
   9  *\r
  10  * Redistribution and use in source and binary forms, with or without\r
  11  * modification, are permitted provided that the following conditions are met:\r
  12  *\r
  13  * 1. Redistributions of source code must retain the above copyright notice,\r
  14  *    this list of conditions and the following disclaimer.\r
  15  *\r
  16  * 2. Redistributions in binary form must reproduce the above copyright notice,\r
  17  *    this list of conditions and the following disclaimer in the documentation\r
  18  *    and/or other materials provided with the distribution.\r
  19  *\r
  20  * 3. The name of Atmel may not be used to endorse or promote products derived\r
  21  *    from this software without specific prior written permission.\r
  22  *\r
  23  * 4. This software may only be redistributed and used in connection with an\r
  24  *    Atmel microcontroller product.\r
  25  *\r
  26  * THIS SOFTWARE IS PROVIDED BY ATMEL "AS IS" AND ANY EXPRESS OR IMPLIED\r
  27  * WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF\r
  28  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT ARE\r
  29  * EXPRESSLY AND SPECIFICALLY DISCLAIMED. IN NO EVENT SHALL ATMEL BE LIABLE FOR\r
  30  * ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL\r
  31  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS\r
  32  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)\r
  33  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT,\r
  34  * STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN\r
  35  * ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE\r
  36  * POSSIBILITY OF SUCH DAMAGE.\r
  37  *\r
  38  * \asf_license_stop\r
  39  *\r
  40  */\r
  41 \r
  42 #ifndef _SAM4E_PMC_INSTANCE_\r
  43 #define _SAM4E_PMC_INSTANCE_\r
  44 \r
  45 /* ========== Register definition for PMC peripheral ========== */\r
  46 #if (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))\r
  47 #define REG_PMC_SCER            (0x400E0400U) /**< \brief (PMC) System Clock Enable Register */\r
  48 #define REG_PMC_SCDR            (0x400E0404U) /**< \brief (PMC) System Clock Disable Register */\r
  49 #define REG_PMC_SCSR            (0x400E0408U) /**< \brief (PMC) System Clock Status Register */\r
  50 #define REG_PMC_PCER0           (0x400E0410U) /**< \brief (PMC) Peripheral Clock Enable Register 0 */\r
  51 #define REG_PMC_PCDR0           (0x400E0414U) /**< \brief (PMC) Peripheral Clock Disable Register 0 */\r
  52 #define REG_PMC_PCSR0           (0x400E0418U) /**< \brief (PMC) Peripheral Clock Status Register 0 */\r
  53 #define REG_CKGR_MOR            (0x400E0420U) /**< \brief (PMC) Main Oscillator Register */\r
  54 #define REG_CKGR_MCFR           (0x400E0424U) /**< \brief (PMC) Main Clock Frequency Register */\r
  55 #define REG_CKGR_PLLAR          (0x400E0428U) /**< \brief (PMC) PLLA Register */\r
  56 #define REG_PMC_MCKR            (0x400E0430U) /**< \brief (PMC) Master Clock Register */\r
  57 #define REG_PMC_USB             (0x400E0438U) /**< \brief (PMC) USB Clock Register */\r
  58 #define REG_PMC_PCK             (0x400E0440U) /**< \brief (PMC) Programmable Clock 0 Register */\r
  59 #define REG_PMC_IER             (0x400E0460U) /**< \brief (PMC) Interrupt Enable Register */\r
  60 #define REG_PMC_IDR             (0x400E0464U) /**< \brief (PMC) Interrupt Disable Register */\r
  61 #define REG_PMC_SR              (0x400E0468U) /**< \brief (PMC) Status Register */\r
  62 #define REG_PMC_IMR             (0x400E046CU) /**< \brief (PMC) Interrupt Mask Register */\r
  63 #define REG_PMC_FSMR            (0x400E0470U) /**< \brief (PMC) Fast Start-up Mode Register */\r
  64 #define REG_PMC_FSPR            (0x400E0474U) /**< \brief (PMC) Fast Start-up Polarity Register */\r
  65 #define REG_PMC_FOCR            (0x400E0478U) /**< \brief (PMC) Fault Output Clear Register */\r
  66 #define REG_PMC_WPMR            (0x400E04E4U) /**< \brief (PMC) Write Protect Mode Register */\r
  67 #define REG_PMC_WPSR            (0x400E04E8U) /**< \brief (PMC) Write Protect Status Register */\r
  68 #define REG_PMC_PCER1           (0x400E0500U) /**< \brief (PMC) Peripheral Clock Enable Register 1 */\r
  69 #define REG_PMC_PCDR1           (0x400E0504U) /**< \brief (PMC) Peripheral Clock Disable Register 1 */\r
  70 #define REG_PMC_PCSR1           (0x400E0508U) /**< \brief (PMC) Peripheral Clock Status Register 1 */\r
  71 #define REG_PMC_OCR             (0x400E0510U) /**< \brief (PMC) Oscillator Calibration Register */\r
  72 #else\r
  73 #define REG_PMC_SCER   (*(WoReg*)0x400E0400U) /**< \brief (PMC) System Clock Enable Register */\r
  74 #define REG_PMC_SCDR   (*(WoReg*)0x400E0404U) /**< \brief (PMC) System Clock Disable Register */\r
  75 #define REG_PMC_SCSR   (*(RoReg*)0x400E0408U) /**< \brief (PMC) System Clock Status Register */\r
  76 #define REG_PMC_PCER0  (*(WoReg*)0x400E0410U) /**< \brief (PMC) Peripheral Clock Enable Register 0 */\r
  77 #define REG_PMC_PCDR0  (*(WoReg*)0x400E0414U) /**< \brief (PMC) Peripheral Clock Disable Register 0 */\r
  78 #define REG_PMC_PCSR0  (*(RoReg*)0x400E0418U) /**< \brief (PMC) Peripheral Clock Status Register 0 */\r
  79 #define REG_CKGR_MOR   (*(RwReg*)0x400E0420U) /**< \brief (PMC) Main Oscillator Register */\r
  80 #define REG_CKGR_MCFR  (*(RwReg*)0x400E0424U) /**< \brief (PMC) Main Clock Frequency Register */\r
  81 #define REG_CKGR_PLLAR (*(RwReg*)0x400E0428U) /**< \brief (PMC) PLLA Register */\r
  82 #define REG_PMC_MCKR   (*(RwReg*)0x400E0430U) /**< \brief (PMC) Master Clock Register */\r
  83 #define REG_PMC_USB    (*(RwReg*)0x400E0438U) /**< \brief (PMC) USB Clock Register */\r
  84 #define REG_PMC_PCK    (*(RwReg*)0x400E0440U) /**< \brief (PMC) Programmable Clock 0 Register */\r
  85 #define REG_PMC_IER    (*(WoReg*)0x400E0460U) /**< \brief (PMC) Interrupt Enable Register */\r
  86 #define REG_PMC_IDR    (*(WoReg*)0x400E0464U) /**< \brief (PMC) Interrupt Disable Register */\r
  87 #define REG_PMC_SR     (*(RoReg*)0x400E0468U) /**< \brief (PMC) Status Register */\r
  88 #define REG_PMC_IMR    (*(RoReg*)0x400E046CU) /**< \brief (PMC) Interrupt Mask Register */\r
  89 #define REG_PMC_FSMR   (*(RwReg*)0x400E0470U) /**< \brief (PMC) Fast Start-up Mode Register */\r
  90 #define REG_PMC_FSPR   (*(RwReg*)0x400E0474U) /**< \brief (PMC) Fast Start-up Polarity Register */\r
  91 #define REG_PMC_FOCR   (*(WoReg*)0x400E0478U) /**< \brief (PMC) Fault Output Clear Register */\r
  92 #define REG_PMC_WPMR   (*(RwReg*)0x400E04E4U) /**< \brief (PMC) Write Protect Mode Register */\r
  93 #define REG_PMC_WPSR   (*(RoReg*)0x400E04E8U) /**< \brief (PMC) Write Protect Status Register */\r
  94 #define REG_PMC_PCER1  (*(WoReg*)0x400E0500U) /**< \brief (PMC) Peripheral Clock Enable Register 1 */\r
  95 #define REG_PMC_PCDR1  (*(WoReg*)0x400E0504U) /**< \brief (PMC) Peripheral Clock Disable Register 1 */\r
  96 #define REG_PMC_PCSR1  (*(RoReg*)0x400E0508U) /**< \brief (PMC) Peripheral Clock Status Register 1 */\r
  97 #define REG_PMC_OCR    (*(RwReg*)0x400E0510U) /**< \brief (PMC) Oscillator Calibration Register */\r
  98 #endif /* (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */\r
  99 \r
 100 #endif /* _SAM4E_PMC_INSTANCE_ */\r