git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_M4F_STM32F407ZG-SK/Libraries/STM32F4xx_StdPeriph_Driver/inc/stm32f4xx_fsmc.h

   1 /**\r
   2   ******************************************************************************\r
   3   * @file    stm32f4xx_fsmc.h\r
   4   * @author  MCD Application Team\r
   5   * @version V1.0.0\r
   6   * @date    30-September-2011\r
   7   * @brief   This file contains all the functions prototypes for the FSMC firmware \r
   8   *          library.\r
   9   ******************************************************************************\r
  10   * @attention\r
  11   *\r
  12   * THE PRESENT FIRMWARE WHICH IS FOR GUIDANCE ONLY AIMS AT PROVIDING CUSTOMERS\r
  13   * WITH CODING INFORMATION REGARDING THEIR PRODUCTS IN ORDER FOR THEM TO SAVE\r
  14   * TIME. AS A RESULT, STMICROELECTRONICS SHALL NOT BE HELD LIABLE FOR ANY\r
  15   * DIRECT, INDIRECT OR CONSEQUENTIAL DAMAGES WITH RESPECT TO ANY CLAIMS ARISING\r
  16   * FROM THE CONTENT OF SUCH FIRMWARE AND/OR THE USE MADE BY CUSTOMERS OF THE\r
  17   * CODING INFORMATION CONTAINED HEREIN IN CONNECTION WITH THEIR PRODUCTS.\r
  18   *\r
  19   * <h2><center>&copy; COPYRIGHT 2011 STMicroelectronics</center></h2>\r
  20   ******************************************************************************\r
  21   */\r
  22 \r
  23 /* Define to prevent recursive inclusion -------------------------------------*/\r
  24 #ifndef __STM32F4xx_FSMC_H\r
  25 #define __STM32F4xx_FSMC_H\r
  26 \r
  27 #ifdef __cplusplus\r
  28  extern "C" {\r
  29 #endif\r
  30 \r
  31 /* Includes ------------------------------------------------------------------*/\r
  32 #include "stm32f4xx.h"\r
  33 \r
  34 /** @addtogroup STM32F4xx_StdPeriph_Driver\r
  35   * @{\r
  36   */\r
  37 \r
  38 /** @addtogroup FSMC\r
  39   * @{\r
  40   */\r
  41 \r
  42 /* Exported types ------------------------------------------------------------*/\r
  43 \r
  44 /** \r
  45   * @brief  Timing parameters For NOR/SRAM Banks  \r
  46   */\r
  47 typedef struct\r
  48 {\r
  49   uint32_t FSMC_AddressSetupTime;       /*!< Defines the number of HCLK cycles to configure\r
  50                                              the duration of the address setup time. \r
  51                                              This parameter can be a value between 0 and 0xF.\r
  52                                              @note This parameter is not used with synchronous NOR Flash memories. */\r
  53 \r
  54   uint32_t FSMC_AddressHoldTime;        /*!< Defines the number of HCLK cycles to configure\r
  55                                              the duration of the address hold time.\r
  56                                              This parameter can be a value between 0 and 0xF. \r
  57                                              @note This parameter is not used with synchronous NOR Flash memories.*/\r
  58 \r
  59   uint32_t FSMC_DataSetupTime;          /*!< Defines the number of HCLK cycles to configure\r
  60                                              the duration of the data setup time.\r
  61                                              This parameter can be a value between 0 and 0xFF.\r
  62                                              @note This parameter is used for SRAMs, ROMs and asynchronous multiplexed NOR Flash memories. */\r
  63 \r
  64   uint32_t FSMC_BusTurnAroundDuration;  /*!< Defines the number of HCLK cycles to configure\r
  65                                              the duration of the bus turnaround.\r
  66                                              This parameter can be a value between 0 and 0xF.\r
  67                                              @note This parameter is only used for multiplexed NOR Flash memories. */\r
  68 \r
  69   uint32_t FSMC_CLKDivision;            /*!< Defines the period of CLK clock output signal, expressed in number of HCLK cycles.\r
  70                                              This parameter can be a value between 1 and 0xF.\r
  71                                              @note This parameter is not used for asynchronous NOR Flash, SRAM or ROM accesses. */\r
  72 \r
  73   uint32_t FSMC_DataLatency;            /*!< Defines the number of memory clock cycles to issue\r
  74                                              to the memory before getting the first data.\r
  75                                              The parameter value depends on the memory type as shown below:\r
  76                                               - It must be set to 0 in case of a CRAM\r
  77                                               - It is don't care in asynchronous NOR, SRAM or ROM accesses\r
  78                                               - It may assume a value between 0 and 0xF in NOR Flash memories\r
  79                                                 with synchronous burst mode enable */\r
  80 \r
  81   uint32_t FSMC_AccessMode;             /*!< Specifies the asynchronous access mode. \r
  82                                              This parameter can be a value of @ref FSMC_Access_Mode */\r
  83 }FSMC_NORSRAMTimingInitTypeDef;\r
  84 \r
  85 /** \r
  86   * @brief  FSMC NOR/SRAM Init structure definition\r
  87   */\r
  88 typedef struct\r
  89 {\r
  90   uint32_t FSMC_Bank;                /*!< Specifies the NOR/SRAM memory bank that will be used.\r
  91                                           This parameter can be a value of @ref FSMC_NORSRAM_Bank */\r
  92 \r
  93   uint32_t FSMC_DataAddressMux;      /*!< Specifies whether the address and data values are\r
  94                                           multiplexed on the databus or not. \r
  95                                           This parameter can be a value of @ref FSMC_Data_Address_Bus_Multiplexing */\r
  96 \r
  97   uint32_t FSMC_MemoryType;          /*!< Specifies the type of external memory attached to\r
  98                                           the corresponding memory bank.\r
  99                                           This parameter can be a value of @ref FSMC_Memory_Type */\r
 100 \r
 101   uint32_t FSMC_MemoryDataWidth;     /*!< Specifies the external memory device width.\r
 102                                           This parameter can be a value of @ref FSMC_Data_Width */\r
 103 \r
 104   uint32_t FSMC_BurstAccessMode;     /*!< Enables or disables the burst access mode for Flash memory,\r
 105                                           valid only with synchronous burst Flash memories.\r
 106                                           This parameter can be a value of @ref FSMC_Burst_Access_Mode */\r
 107 \r
 108   uint32_t FSMC_AsynchronousWait;     /*!< Enables or disables wait signal during asynchronous transfers,\r
 109                                           valid only with asynchronous Flash memories.\r
 110                                           This parameter can be a value of @ref FSMC_AsynchronousWait */                                          \r
 111 \r
 112   uint32_t FSMC_WaitSignalPolarity;  /*!< Specifies the wait signal polarity, valid only when accessing\r
 113                                           the Flash memory in burst mode.\r
 114                                           This parameter can be a value of @ref FSMC_Wait_Signal_Polarity */\r
 115 \r
 116   uint32_t FSMC_WrapMode;            /*!< Enables or disables the Wrapped burst access mode for Flash\r
 117                                           memory, valid only when accessing Flash memories in burst mode.\r
 118                                           This parameter can be a value of @ref FSMC_Wrap_Mode */\r
 119 \r
 120   uint32_t FSMC_WaitSignalActive;    /*!< Specifies if the wait signal is asserted by the memory one\r
 121                                           clock cycle before the wait state or during the wait state,\r
 122                                           valid only when accessing memories in burst mode. \r
 123                                           This parameter can be a value of @ref FSMC_Wait_Timing */\r
 124 \r
 125   uint32_t FSMC_WriteOperation;      /*!< Enables or disables the write operation in the selected bank by the FSMC. \r
 126                                           This parameter can be a value of @ref FSMC_Write_Operation */\r
 127 \r
 128   uint32_t FSMC_WaitSignal;          /*!< Enables or disables the wait-state insertion via wait\r
 129                                           signal, valid for Flash memory access in burst mode. \r
 130                                           This parameter can be a value of @ref FSMC_Wait_Signal */\r
 131 \r
 132   uint32_t FSMC_ExtendedMode;        /*!< Enables or disables the extended mode.\r
 133                                           This parameter can be a value of @ref FSMC_Extended_Mode */\r
 134 \r
 135   uint32_t FSMC_WriteBurst;          /*!< Enables or disables the write burst operation.\r
 136                                           This parameter can be a value of @ref FSMC_Write_Burst */ \r
 137 \r
 138   FSMC_NORSRAMTimingInitTypeDef* FSMC_ReadWriteTimingStruct; /*!< Timing Parameters for write and read access if the  ExtendedMode is not used*/  \r
 139 \r
 140   FSMC_NORSRAMTimingInitTypeDef* FSMC_WriteTimingStruct;     /*!< Timing Parameters for write access if the  ExtendedMode is used*/      \r
 141 }FSMC_NORSRAMInitTypeDef;\r
 142 \r
 143 /** \r
 144   * @brief  Timing parameters For FSMC NAND and PCCARD Banks\r
 145   */\r
 146 typedef struct\r
 147 {\r
 148   uint32_t FSMC_SetupTime;      /*!< Defines the number of HCLK cycles to setup address before\r
 149                                      the command assertion for NAND-Flash read or write access\r
 150                                      to common/Attribute or I/O memory space (depending on\r
 151                                      the memory space timing to be configured).\r
 152                                      This parameter can be a value between 0 and 0xFF.*/\r
 153 \r
 154   uint32_t FSMC_WaitSetupTime;  /*!< Defines the minimum number of HCLK cycles to assert the\r
 155                                      command for NAND-Flash read or write access to\r
 156                                      common/Attribute or I/O memory space (depending on the\r
 157                                      memory space timing to be configured). \r
 158                                      This parameter can be a number between 0x00 and 0xFF */\r
 159 \r
 160   uint32_t FSMC_HoldSetupTime;  /*!< Defines the number of HCLK clock cycles to hold address\r
 161                                      (and data for write access) after the command deassertion\r
 162                                      for NAND-Flash read or write access to common/Attribute\r
 163                                      or I/O memory space (depending on the memory space timing\r
 164                                      to be configured).\r
 165                                      This parameter can be a number between 0x00 and 0xFF */\r
 166 \r
 167   uint32_t FSMC_HiZSetupTime;   /*!< Defines the number of HCLK clock cycles during which the\r
 168                                      databus is kept in HiZ after the start of a NAND-Flash\r
 169                                      write access to common/Attribute or I/O memory space (depending\r
 170                                      on the memory space timing to be configured).\r
 171                                      This parameter can be a number between 0x00 and 0xFF */\r
 172 }FSMC_NAND_PCCARDTimingInitTypeDef;\r
 173 \r
 174 /** \r
 175   * @brief  FSMC NAND Init structure definition\r
 176   */\r
 177 typedef struct\r
 178 {\r
 179   uint32_t FSMC_Bank;              /*!< Specifies the NAND memory bank that will be used.\r
 180                                       This parameter can be a value of @ref FSMC_NAND_Bank */\r
 181 \r
 182   uint32_t FSMC_Waitfeature;      /*!< Enables or disables the Wait feature for the NAND Memory Bank.\r
 183                                        This parameter can be any value of @ref FSMC_Wait_feature */\r
 184 \r
 185   uint32_t FSMC_MemoryDataWidth;  /*!< Specifies the external memory device width.\r
 186                                        This parameter can be any value of @ref FSMC_Data_Width */\r
 187 \r
 188   uint32_t FSMC_ECC;              /*!< Enables or disables the ECC computation.\r
 189                                        This parameter can be any value of @ref FSMC_ECC */\r
 190 \r
 191   uint32_t FSMC_ECCPageSize;      /*!< Defines the page size for the extended ECC.\r
 192                                        This parameter can be any value of @ref FSMC_ECC_Page_Size */\r
 193 \r
 194   uint32_t FSMC_TCLRSetupTime;    /*!< Defines the number of HCLK cycles to configure the\r
 195                                        delay between CLE low and RE low.\r
 196                                        This parameter can be a value between 0 and 0xFF. */\r
 197 \r
 198   uint32_t FSMC_TARSetupTime;     /*!< Defines the number of HCLK cycles to configure the\r
 199                                        delay between ALE low and RE low.\r
 200                                        This parameter can be a number between 0x0 and 0xFF */ \r
 201 \r
 202   FSMC_NAND_PCCARDTimingInitTypeDef*  FSMC_CommonSpaceTimingStruct;   /*!< FSMC Common Space Timing */ \r
 203 \r
 204   FSMC_NAND_PCCARDTimingInitTypeDef*  FSMC_AttributeSpaceTimingStruct; /*!< FSMC Attribute Space Timing */\r
 205 }FSMC_NANDInitTypeDef;\r
 206 \r
 207 /** \r
 208   * @brief  FSMC PCCARD Init structure definition\r
 209   */\r
 210 \r
 211 typedef struct\r
 212 {\r
 213   uint32_t FSMC_Waitfeature;    /*!< Enables or disables the Wait feature for the Memory Bank.\r
 214                                     This parameter can be any value of @ref FSMC_Wait_feature */\r
 215 \r
 216   uint32_t FSMC_TCLRSetupTime;  /*!< Defines the number of HCLK cycles to configure the\r
 217                                      delay between CLE low and RE low.\r
 218                                      This parameter can be a value between 0 and 0xFF. */\r
 219 \r
 220   uint32_t FSMC_TARSetupTime;   /*!< Defines the number of HCLK cycles to configure the\r
 221                                      delay between ALE low and RE low.\r
 222                                      This parameter can be a number between 0x0 and 0xFF */ \r
 223 \r
 224   \r
 225   FSMC_NAND_PCCARDTimingInitTypeDef*  FSMC_CommonSpaceTimingStruct; /*!< FSMC Common Space Timing */\r
 226 \r
 227   FSMC_NAND_PCCARDTimingInitTypeDef*  FSMC_AttributeSpaceTimingStruct;  /*!< FSMC Attribute Space Timing */ \r
 228   \r
 229   FSMC_NAND_PCCARDTimingInitTypeDef*  FSMC_IOSpaceTimingStruct; /*!< FSMC IO Space Timing */  \r
 230 }FSMC_PCCARDInitTypeDef;\r
 231 \r
 232 /* Exported constants --------------------------------------------------------*/\r
 233 \r
 234 /** @defgroup FSMC_Exported_Constants\r
 235   * @{\r
 236   */\r
 237 \r
 238 /** @defgroup FSMC_NORSRAM_Bank \r
 239   * @{\r
 240   */\r
 241 #define FSMC_Bank1_NORSRAM1                      ((uint32_t)0x00000000)\r
 242 #define FSMC_Bank1_NORSRAM2                      ((uint32_t)0x00000002)\r
 243 #define FSMC_Bank1_NORSRAM3                      ((uint32_t)0x00000004)\r
 244 #define FSMC_Bank1_NORSRAM4                      ((uint32_t)0x00000006)\r
 245 /**\r
 246   * @}\r
 247   */\r
 248 \r
 249 /** @defgroup FSMC_NAND_Bank \r
 250   * @{\r
 251   */  \r
 252 #define FSMC_Bank2_NAND                          ((uint32_t)0x00000010)\r
 253 #define FSMC_Bank3_NAND                          ((uint32_t)0x00000100)\r
 254 /**\r
 255   * @}\r
 256   */\r
 257 \r
 258 /** @defgroup FSMC_PCCARD_Bank \r
 259   * @{\r
 260   */    \r
 261 #define FSMC_Bank4_PCCARD                        ((uint32_t)0x00001000)\r
 262 /**\r
 263   * @}\r
 264   */\r
 265 \r
 266 #define IS_FSMC_NORSRAM_BANK(BANK) (((BANK) == FSMC_Bank1_NORSRAM1) || \\r
 267                                     ((BANK) == FSMC_Bank1_NORSRAM2) || \\r
 268                                     ((BANK) == FSMC_Bank1_NORSRAM3) || \\r
 269                                     ((BANK) == FSMC_Bank1_NORSRAM4))\r
 270 \r
 271 #define IS_FSMC_NAND_BANK(BANK) (((BANK) == FSMC_Bank2_NAND) || \\r
 272                                  ((BANK) == FSMC_Bank3_NAND))\r
 273 \r
 274 #define IS_FSMC_GETFLAG_BANK(BANK) (((BANK) == FSMC_Bank2_NAND) || \\r
 275                                     ((BANK) == FSMC_Bank3_NAND) || \\r
 276                                     ((BANK) == FSMC_Bank4_PCCARD))\r
 277 \r
 278 #define IS_FSMC_IT_BANK(BANK) (((BANK) == FSMC_Bank2_NAND) || \\r
 279                                ((BANK) == FSMC_Bank3_NAND) || \\r
 280                                ((BANK) == FSMC_Bank4_PCCARD))\r
 281 \r
 282 /** @defgroup FSMC_NOR_SRAM_Controller \r
 283   * @{\r
 284   */\r
 285 \r
 286 /** @defgroup FSMC_Data_Address_Bus_Multiplexing \r
 287   * @{\r
 288   */\r
 289 \r
 290 #define FSMC_DataAddressMux_Disable                ((uint32_t)0x00000000)\r
 291 #define FSMC_DataAddressMux_Enable                 ((uint32_t)0x00000002)\r
 292 #define IS_FSMC_MUX(MUX) (((MUX) == FSMC_DataAddressMux_Disable) || \\r
 293                           ((MUX) == FSMC_DataAddressMux_Enable))\r
 294 /**\r
 295   * @}\r
 296   */\r
 297 \r
 298 /** @defgroup FSMC_Memory_Type \r
 299   * @{\r
 300   */\r
 301 \r
 302 #define FSMC_MemoryType_SRAM                     ((uint32_t)0x00000000)\r
 303 #define FSMC_MemoryType_PSRAM                    ((uint32_t)0x00000004)\r
 304 #define FSMC_MemoryType_NOR                      ((uint32_t)0x00000008)\r
 305 #define IS_FSMC_MEMORY(MEMORY) (((MEMORY) == FSMC_MemoryType_SRAM) || \\r
 306                                 ((MEMORY) == FSMC_MemoryType_PSRAM)|| \\r
 307                                 ((MEMORY) == FSMC_MemoryType_NOR))\r
 308 /**\r
 309   * @}\r
 310   */\r
 311 \r
 312 /** @defgroup FSMC_Data_Width \r
 313   * @{\r
 314   */\r
 315 \r
 316 #define FSMC_MemoryDataWidth_8b                  ((uint32_t)0x00000000)\r
 317 #define FSMC_MemoryDataWidth_16b                 ((uint32_t)0x00000010)\r
 318 #define IS_FSMC_MEMORY_WIDTH(WIDTH) (((WIDTH) == FSMC_MemoryDataWidth_8b) || \\r
 319                                      ((WIDTH) == FSMC_MemoryDataWidth_16b))\r
 320 /**\r
 321   * @}\r
 322   */\r
 323 \r
 324 /** @defgroup FSMC_Burst_Access_Mode \r
 325   * @{\r
 326   */\r
 327 \r
 328 #define FSMC_BurstAccessMode_Disable             ((uint32_t)0x00000000) \r
 329 #define FSMC_BurstAccessMode_Enable              ((uint32_t)0x00000100)\r
 330 #define IS_FSMC_BURSTMODE(STATE) (((STATE) == FSMC_BurstAccessMode_Disable) || \\r
 331                                   ((STATE) == FSMC_BurstAccessMode_Enable))\r
 332 /**\r
 333   * @}\r
 334   */\r
 335     \r
 336 /** @defgroup FSMC_AsynchronousWait \r
 337   * @{\r
 338   */\r
 339 #define FSMC_AsynchronousWait_Disable            ((uint32_t)0x00000000)\r
 340 #define FSMC_AsynchronousWait_Enable             ((uint32_t)0x00008000)\r
 341 #define IS_FSMC_ASYNWAIT(STATE) (((STATE) == FSMC_AsynchronousWait_Disable) || \\r
 342                                  ((STATE) == FSMC_AsynchronousWait_Enable))\r
 343 /**\r
 344   * @}\r
 345   */\r
 346 \r
 347 /** @defgroup FSMC_Wait_Signal_Polarity \r
 348   * @{\r
 349   */\r
 350 #define FSMC_WaitSignalPolarity_Low              ((uint32_t)0x00000000)\r
 351 #define FSMC_WaitSignalPolarity_High             ((uint32_t)0x00000200)\r
 352 #define IS_FSMC_WAIT_POLARITY(POLARITY) (((POLARITY) == FSMC_WaitSignalPolarity_Low) || \\r
 353                                          ((POLARITY) == FSMC_WaitSignalPolarity_High))\r
 354 /**\r
 355   * @}\r
 356   */\r
 357 \r
 358 /** @defgroup FSMC_Wrap_Mode \r
 359   * @{\r
 360   */\r
 361 #define FSMC_WrapMode_Disable                    ((uint32_t)0x00000000)\r
 362 #define FSMC_WrapMode_Enable                     ((uint32_t)0x00000400) \r
 363 #define IS_FSMC_WRAP_MODE(MODE) (((MODE) == FSMC_WrapMode_Disable) || \\r
 364                                  ((MODE) == FSMC_WrapMode_Enable))\r
 365 /**\r
 366   * @}\r
 367   */\r
 368 \r
 369 /** @defgroup FSMC_Wait_Timing \r
 370   * @{\r
 371   */\r
 372 #define FSMC_WaitSignalActive_BeforeWaitState    ((uint32_t)0x00000000)\r
 373 #define FSMC_WaitSignalActive_DuringWaitState    ((uint32_t)0x00000800) \r
 374 #define IS_FSMC_WAIT_SIGNAL_ACTIVE(ACTIVE) (((ACTIVE) == FSMC_WaitSignalActive_BeforeWaitState) || \\r
 375                                             ((ACTIVE) == FSMC_WaitSignalActive_DuringWaitState))\r
 376 /**\r
 377   * @}\r
 378   */\r
 379 \r
 380 /** @defgroup FSMC_Write_Operation \r
 381   * @{\r
 382   */\r
 383 #define FSMC_WriteOperation_Disable                     ((uint32_t)0x00000000)\r
 384 #define FSMC_WriteOperation_Enable                      ((uint32_t)0x00001000)\r
 385 #define IS_FSMC_WRITE_OPERATION(OPERATION) (((OPERATION) == FSMC_WriteOperation_Disable) || \\r
 386                                             ((OPERATION) == FSMC_WriteOperation_Enable))                         \r
 387 /**\r
 388   * @}\r
 389   */\r
 390 \r
 391 /** @defgroup FSMC_Wait_Signal \r
 392   * @{\r
 393   */\r
 394 #define FSMC_WaitSignal_Disable                  ((uint32_t)0x00000000)\r
 395 #define FSMC_WaitSignal_Enable                   ((uint32_t)0x00002000) \r
 396 #define IS_FSMC_WAITE_SIGNAL(SIGNAL) (((SIGNAL) == FSMC_WaitSignal_Disable) || \\r
 397                                       ((SIGNAL) == FSMC_WaitSignal_Enable))\r
 398 /**\r
 399   * @}\r
 400   */\r
 401 \r
 402 /** @defgroup FSMC_Extended_Mode \r
 403   * @{\r
 404   */\r
 405 #define FSMC_ExtendedMode_Disable                ((uint32_t)0x00000000)\r
 406 #define FSMC_ExtendedMode_Enable                 ((uint32_t)0x00004000)\r
 407 \r
 408 #define IS_FSMC_EXTENDED_MODE(MODE) (((MODE) == FSMC_ExtendedMode_Disable) || \\r
 409                                      ((MODE) == FSMC_ExtendedMode_Enable)) \r
 410 /**\r
 411   * @}\r
 412   */\r
 413 \r
 414 /** @defgroup FSMC_Write_Burst \r
 415   * @{\r
 416   */\r
 417 \r
 418 #define FSMC_WriteBurst_Disable                  ((uint32_t)0x00000000)\r
 419 #define FSMC_WriteBurst_Enable                   ((uint32_t)0x00080000) \r
 420 #define IS_FSMC_WRITE_BURST(BURST) (((BURST) == FSMC_WriteBurst_Disable) || \\r
 421                                     ((BURST) == FSMC_WriteBurst_Enable))\r
 422 /**\r
 423   * @}\r
 424   */\r
 425 \r
 426 /** @defgroup FSMC_Address_Setup_Time \r
 427   * @{\r
 428   */\r
 429 #define IS_FSMC_ADDRESS_SETUP_TIME(TIME) ((TIME) <= 0xF)\r
 430 /**\r
 431   * @}\r
 432   */\r
 433 \r
 434 /** @defgroup FSMC_Address_Hold_Time \r
 435   * @{\r
 436   */\r
 437 #define IS_FSMC_ADDRESS_HOLD_TIME(TIME) ((TIME) <= 0xF)\r
 438 /**\r
 439   * @}\r
 440   */\r
 441 \r
 442 /** @defgroup FSMC_Data_Setup_Time \r
 443   * @{\r
 444   */\r
 445 #define IS_FSMC_DATASETUP_TIME(TIME) (((TIME) > 0) && ((TIME) <= 0xFF))\r
 446 /**\r
 447   * @}\r
 448   */\r
 449 \r
 450 /** @defgroup FSMC_Bus_Turn_around_Duration \r
 451   * @{\r
 452   */\r
 453 #define IS_FSMC_TURNAROUND_TIME(TIME) ((TIME) <= 0xF)\r
 454 /**\r
 455   * @}\r
 456   */\r
 457 \r
 458 /** @defgroup FSMC_CLK_Division \r
 459   * @{\r
 460   */\r
 461 #define IS_FSMC_CLK_DIV(DIV) ((DIV) <= 0xF)\r
 462 /**\r
 463   * @}\r
 464   */\r
 465 \r
 466 /** @defgroup FSMC_Data_Latency \r
 467   * @{\r
 468   */\r
 469 #define IS_FSMC_DATA_LATENCY(LATENCY) ((LATENCY) <= 0xF)\r
 470 /**\r
 471   * @}\r
 472   */\r
 473 \r
 474 /** @defgroup FSMC_Access_Mode \r
 475   * @{\r
 476   */\r
 477 #define FSMC_AccessMode_A                        ((uint32_t)0x00000000)\r
 478 #define FSMC_AccessMode_B                        ((uint32_t)0x10000000) \r
 479 #define FSMC_AccessMode_C                        ((uint32_t)0x20000000)\r
 480 #define FSMC_AccessMode_D                        ((uint32_t)0x30000000)\r
 481 #define IS_FSMC_ACCESS_MODE(MODE) (((MODE) == FSMC_AccessMode_A) || \\r
 482                                    ((MODE) == FSMC_AccessMode_B) || \\r
 483                                    ((MODE) == FSMC_AccessMode_C) || \\r
 484                                    ((MODE) == FSMC_AccessMode_D))\r
 485 /**\r
 486   * @}\r
 487   */\r
 488 \r
 489 /**\r
 490   * @}\r
 491   */\r
 492   \r
 493 /** @defgroup FSMC_NAND_PCCARD_Controller \r
 494   * @{\r
 495   */\r
 496 \r
 497 /** @defgroup FSMC_Wait_feature \r
 498   * @{\r
 499   */\r
 500 #define FSMC_Waitfeature_Disable                 ((uint32_t)0x00000000)\r
 501 #define FSMC_Waitfeature_Enable                  ((uint32_t)0x00000002)\r
 502 #define IS_FSMC_WAIT_FEATURE(FEATURE) (((FEATURE) == FSMC_Waitfeature_Disable) || \\r
 503                                        ((FEATURE) == FSMC_Waitfeature_Enable))\r
 504 /**\r
 505   * @}\r
 506   */\r
 507 \r
 508 \r
 509 /** @defgroup FSMC_ECC \r
 510   * @{\r
 511   */\r
 512 #define FSMC_ECC_Disable                         ((uint32_t)0x00000000)\r
 513 #define FSMC_ECC_Enable                          ((uint32_t)0x00000040)\r
 514 #define IS_FSMC_ECC_STATE(STATE) (((STATE) == FSMC_ECC_Disable) || \\r
 515                                   ((STATE) == FSMC_ECC_Enable))\r
 516 /**\r
 517   * @}\r
 518   */\r
 519 \r
 520 /** @defgroup FSMC_ECC_Page_Size \r
 521   * @{\r
 522   */\r
 523 #define FSMC_ECCPageSize_256Bytes                ((uint32_t)0x00000000)\r
 524 #define FSMC_ECCPageSize_512Bytes                ((uint32_t)0x00020000)\r
 525 #define FSMC_ECCPageSize_1024Bytes               ((uint32_t)0x00040000)\r
 526 #define FSMC_ECCPageSize_2048Bytes               ((uint32_t)0x00060000)\r
 527 #define FSMC_ECCPageSize_4096Bytes               ((uint32_t)0x00080000)\r
 528 #define FSMC_ECCPageSize_8192Bytes               ((uint32_t)0x000A0000)\r
 529 #define IS_FSMC_ECCPAGE_SIZE(SIZE) (((SIZE) == FSMC_ECCPageSize_256Bytes) || \\r
 530                                     ((SIZE) == FSMC_ECCPageSize_512Bytes) || \\r
 531                                     ((SIZE) == FSMC_ECCPageSize_1024Bytes) || \\r
 532                                     ((SIZE) == FSMC_ECCPageSize_2048Bytes) || \\r
 533                                     ((SIZE) == FSMC_ECCPageSize_4096Bytes) || \\r
 534                                     ((SIZE) == FSMC_ECCPageSize_8192Bytes))\r
 535 /**\r
 536   * @}\r
 537   */\r
 538 \r
 539 /** @defgroup FSMC_TCLR_Setup_Time \r
 540   * @{\r
 541   */\r
 542 #define IS_FSMC_TCLR_TIME(TIME) ((TIME) <= 0xFF)\r
 543 /**\r
 544   * @}\r
 545   */\r
 546 \r
 547 /** @defgroup FSMC_TAR_Setup_Time \r
 548   * @{\r
 549   */\r
 550 #define IS_FSMC_TAR_TIME(TIME) ((TIME) <= 0xFF)\r
 551 /**\r
 552   * @}\r
 553   */\r
 554 \r
 555 /** @defgroup FSMC_Setup_Time \r
 556   * @{\r
 557   */\r
 558 #define IS_FSMC_SETUP_TIME(TIME) ((TIME) <= 0xFF)\r
 559 /**\r
 560   * @}\r
 561   */\r
 562 \r
 563 /** @defgroup FSMC_Wait_Setup_Time \r
 564   * @{\r
 565   */\r
 566 #define IS_FSMC_WAIT_TIME(TIME) ((TIME) <= 0xFF)\r
 567 /**\r
 568   * @}\r
 569   */\r
 570 \r
 571 /** @defgroup FSMC_Hold_Setup_Time \r
 572   * @{\r
 573   */\r
 574 #define IS_FSMC_HOLD_TIME(TIME) ((TIME) <= 0xFF)\r
 575 /**\r
 576   * @}\r
 577   */\r
 578 \r
 579 /** @defgroup FSMC_HiZ_Setup_Time \r
 580   * @{\r
 581   */\r
 582 #define IS_FSMC_HIZ_TIME(TIME) ((TIME) <= 0xFF)\r
 583 /**\r
 584   * @}\r
 585   */\r
 586 \r
 587 /** @defgroup FSMC_Interrupt_sources \r
 588   * @{\r
 589   */\r
 590 #define FSMC_IT_RisingEdge                       ((uint32_t)0x00000008)\r
 591 #define FSMC_IT_Level                            ((uint32_t)0x00000010)\r
 592 #define FSMC_IT_FallingEdge                      ((uint32_t)0x00000020)\r
 593 #define IS_FSMC_IT(IT) ((((IT) & (uint32_t)0xFFFFFFC7) == 0x00000000) && ((IT) != 0x00000000))\r
 594 #define IS_FSMC_GET_IT(IT) (((IT) == FSMC_IT_RisingEdge) || \\r
 595                             ((IT) == FSMC_IT_Level) || \\r
 596                             ((IT) == FSMC_IT_FallingEdge)) \r
 597 /**\r
 598   * @}\r
 599   */\r
 600 \r
 601 /** @defgroup FSMC_Flags \r
 602   * @{\r
 603   */\r
 604 #define FSMC_FLAG_RisingEdge                     ((uint32_t)0x00000001)\r
 605 #define FSMC_FLAG_Level                          ((uint32_t)0x00000002)\r
 606 #define FSMC_FLAG_FallingEdge                    ((uint32_t)0x00000004)\r
 607 #define FSMC_FLAG_FEMPT                          ((uint32_t)0x00000040)\r
 608 #define IS_FSMC_GET_FLAG(FLAG) (((FLAG) == FSMC_FLAG_RisingEdge) || \\r
 609                                 ((FLAG) == FSMC_FLAG_Level) || \\r
 610                                 ((FLAG) == FSMC_FLAG_FallingEdge) || \\r
 611                                 ((FLAG) == FSMC_FLAG_FEMPT))\r
 612 \r
 613 #define IS_FSMC_CLEAR_FLAG(FLAG) ((((FLAG) & (uint32_t)0xFFFFFFF8) == 0x00000000) && ((FLAG) != 0x00000000))\r
 614 /**\r
 615   * @}\r
 616   */\r
 617 \r
 618 /**\r
 619   * @}\r
 620   */\r
 621 \r
 622 /**\r
 623   * @}\r
 624   */\r
 625 \r
 626 /* Exported macro ------------------------------------------------------------*/\r
 627 /* Exported functions --------------------------------------------------------*/ \r
 628 \r
 629 /* NOR/SRAM Controller functions **********************************************/\r
 630 void FSMC_NORSRAMDeInit(uint32_t FSMC_Bank);\r
 631 void FSMC_NORSRAMInit(FSMC_NORSRAMInitTypeDef* FSMC_NORSRAMInitStruct);\r
 632 void FSMC_NORSRAMStructInit(FSMC_NORSRAMInitTypeDef* FSMC_NORSRAMInitStruct);\r
 633 void FSMC_NORSRAMCmd(uint32_t FSMC_Bank, FunctionalState NewState);\r
 634 \r
 635 /* NAND Controller functions **************************************************/\r
 636 void FSMC_NANDDeInit(uint32_t FSMC_Bank);\r
 637 void FSMC_NANDInit(FSMC_NANDInitTypeDef* FSMC_NANDInitStruct);\r
 638 void FSMC_NANDStructInit(FSMC_NANDInitTypeDef* FSMC_NANDInitStruct);\r
 639 void FSMC_NANDCmd(uint32_t FSMC_Bank, FunctionalState NewState);\r
 640 void FSMC_NANDECCCmd(uint32_t FSMC_Bank, FunctionalState NewState);\r
 641 uint32_t FSMC_GetECC(uint32_t FSMC_Bank);\r
 642 \r
 643 /* PCCARD Controller functions ************************************************/\r
 644 void FSMC_PCCARDDeInit(void);\r
 645 void FSMC_PCCARDInit(FSMC_PCCARDInitTypeDef* FSMC_PCCARDInitStruct);\r
 646 void FSMC_PCCARDStructInit(FSMC_PCCARDInitTypeDef* FSMC_PCCARDInitStruct);\r
 647 void FSMC_PCCARDCmd(FunctionalState NewState);\r
 648 \r
 649 /* Interrupts and flags management functions **********************************/\r
 650 void FSMC_ITConfig(uint32_t FSMC_Bank, uint32_t FSMC_IT, FunctionalState NewState);\r
 651 FlagStatus FSMC_GetFlagStatus(uint32_t FSMC_Bank, uint32_t FSMC_FLAG);\r
 652 void FSMC_ClearFlag(uint32_t FSMC_Bank, uint32_t FSMC_FLAG);\r
 653 ITStatus FSMC_GetITStatus(uint32_t FSMC_Bank, uint32_t FSMC_IT);\r
 654 void FSMC_ClearITPendingBit(uint32_t FSMC_Bank, uint32_t FSMC_IT);\r
 655 \r
 656 #ifdef __cplusplus\r
 657 }\r
 658 #endif\r
 659 \r
 660 #endif /*__STM32F4xx_FSMC_H */\r
 661 /**\r
 662   * @}\r
 663   */\r
 664 \r
 665 /**\r
 666   * @}\r
 667   */ \r
 668 \r
 669 /******************* (C) COPYRIGHT 2011 STMicroelectronics *****END OF FILE****/\r