git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_M4_ATSAM4S_Atmel_Studio/src/asf/sam/utils/cmsis/sam4s/include/component/component_pdc.h

   1 /**\r
   2  * \file\r
   3  *\r
   4  * Copyright (c) 2012 Atmel Corporation. All rights reserved.\r
   5  *\r
   6  * \asf_license_start\r
   7  *\r
   8  * Redistribution and use in source and binary forms, with or without\r
   9  * modification, are permitted provided that the following conditions are met:\r
  10  *\r
  11  * 1. Redistributions of source code must retain the above copyright notice,\r
  12  *    this list of conditions and the following disclaimer.\r
  13  *\r
  14  * 2. Redistributions in binary form must reproduce the above copyright notice,\r
  15  *    this list of conditions and the following disclaimer in the documentation\r
  16  *    and/or other materials provided with the distribution.\r
  17  *\r
  18  * 3. The name of Atmel may not be used to endorse or promote products derived\r
  19  *    from this software without specific prior written permission.\r
  20  *\r
  21  * 4. This software may only be redistributed and used in connection with an\r
  22  *    Atmel microcontroller product.\r
  23  *\r
  24  * THIS SOFTWARE IS PROVIDED BY ATMEL "AS IS" AND ANY EXPRESS OR IMPLIED\r
  25  * WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF\r
  26  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT ARE\r
  27  * EXPRESSLY AND SPECIFICALLY DISCLAIMED. IN NO EVENT SHALL ATMEL BE LIABLE FOR\r
  28  * ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL\r
  29  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS\r
  30  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)\r
  31  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT,\r
  32  * STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN\r
  33  * ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE\r
  34  * POSSIBILITY OF SUCH DAMAGE.\r
  35  *\r
  36  * \asf_license_stop\r
  37  *\r
  38  */\r
  39 \r
  40 #ifndef _SAM4S_PDC_COMPONENT_\r
  41 #define _SAM4S_PDC_COMPONENT_\r
  42 \r
  43 /* ============================================================================= */\r
  44 /**  SOFTWARE API DEFINITION FOR Peripheral DMA Controller */\r
  45 /* ============================================================================= */\r
  46 /** \addtogroup SAM4S_PDC Peripheral DMA Controller */\r
  47 /*@{*/\r
  48 \r
  49 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))\r
  50 /** \brief Pdc hardware registers */\r
  51 typedef struct {\r
  52   RwReg PERIPH_RPR;  /**< \brief (Pdc Offset: 0x0) Receive Pointer Register */\r
  53   RwReg PERIPH_RCR;  /**< \brief (Pdc Offset: 0x4) Receive Counter Register */\r
  54   RwReg PERIPH_TPR;  /**< \brief (Pdc Offset: 0x8) Transmit Pointer Register */\r
  55   RwReg PERIPH_TCR;  /**< \brief (Pdc Offset: 0xC) Transmit Counter Register */\r
  56   RwReg PERIPH_RNPR; /**< \brief (Pdc Offset: 0x10) Receive Next Pointer Register */\r
  57   RwReg PERIPH_RNCR; /**< \brief (Pdc Offset: 0x14) Receive Next Counter Register */\r
  58   RwReg PERIPH_TNPR; /**< \brief (Pdc Offset: 0x18) Transmit Next Pointer Register */\r
  59   RwReg PERIPH_TNCR; /**< \brief (Pdc Offset: 0x1C) Transmit Next Counter Register */\r
  60   WoReg PERIPH_PTCR; /**< \brief (Pdc Offset: 0x20) Transfer Control Register */\r
  61   RoReg PERIPH_PTSR; /**< \brief (Pdc Offset: 0x24) Transfer Status Register */\r
  62 } Pdc;\r
  63 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */\r
  64 /* -------- PERIPH_RPR : (PDC Offset: 0x0) Receive Pointer Register -------- */\r
  65 #define PERIPH_RPR_RXPTR_Pos 0\r
  66 #define PERIPH_RPR_RXPTR_Msk (0xffffffffu << PERIPH_RPR_RXPTR_Pos) /**< \brief (PERIPH_RPR) Receive Pointer Register */\r
  67 #define PERIPH_RPR_RXPTR(value) ((PERIPH_RPR_RXPTR_Msk & ((value) << PERIPH_RPR_RXPTR_Pos)))\r
  68 /* -------- PERIPH_RCR : (PDC Offset: 0x4) Receive Counter Register -------- */\r
  69 #define PERIPH_RCR_RXCTR_Pos 0\r
  70 #define PERIPH_RCR_RXCTR_Msk (0xffffu << PERIPH_RCR_RXCTR_Pos) /**< \brief (PERIPH_RCR) Receive Counter Register */\r
  71 #define PERIPH_RCR_RXCTR(value) ((PERIPH_RCR_RXCTR_Msk & ((value) << PERIPH_RCR_RXCTR_Pos)))\r
  72 /* -------- PERIPH_TPR : (PDC Offset: 0x8) Transmit Pointer Register -------- */\r
  73 #define PERIPH_TPR_TXPTR_Pos 0\r
  74 #define PERIPH_TPR_TXPTR_Msk (0xffffffffu << PERIPH_TPR_TXPTR_Pos) /**< \brief (PERIPH_TPR) Transmit Counter Register */\r
  75 #define PERIPH_TPR_TXPTR(value) ((PERIPH_TPR_TXPTR_Msk & ((value) << PERIPH_TPR_TXPTR_Pos)))\r
  76 /* -------- PERIPH_TCR : (PDC Offset: 0xC) Transmit Counter Register -------- */\r
  77 #define PERIPH_TCR_TXCTR_Pos 0\r
  78 #define PERIPH_TCR_TXCTR_Msk (0xffffu << PERIPH_TCR_TXCTR_Pos) /**< \brief (PERIPH_TCR) Transmit Counter Register */\r
  79 #define PERIPH_TCR_TXCTR(value) ((PERIPH_TCR_TXCTR_Msk & ((value) << PERIPH_TCR_TXCTR_Pos)))\r
  80 /* -------- PERIPH_RNPR : (PDC Offset: 0x10) Receive Next Pointer Register -------- */\r
  81 #define PERIPH_RNPR_RXNPTR_Pos 0\r
  82 #define PERIPH_RNPR_RXNPTR_Msk (0xffffffffu << PERIPH_RNPR_RXNPTR_Pos) /**< \brief (PERIPH_RNPR) Receive Next Pointer */\r
  83 #define PERIPH_RNPR_RXNPTR(value) ((PERIPH_RNPR_RXNPTR_Msk & ((value) << PERIPH_RNPR_RXNPTR_Pos)))\r
  84 /* -------- PERIPH_RNCR : (PDC Offset: 0x14) Receive Next Counter Register -------- */\r
  85 #define PERIPH_RNCR_RXNCTR_Pos 0\r
  86 #define PERIPH_RNCR_RXNCTR_Msk (0xffffu << PERIPH_RNCR_RXNCTR_Pos) /**< \brief (PERIPH_RNCR) Receive Next Counter */\r
  87 #define PERIPH_RNCR_RXNCTR(value) ((PERIPH_RNCR_RXNCTR_Msk & ((value) << PERIPH_RNCR_RXNCTR_Pos)))\r
  88 /* -------- PERIPH_TNPR : (PDC Offset: 0x18) Transmit Next Pointer Register -------- */\r
  89 #define PERIPH_TNPR_TXNPTR_Pos 0\r
  90 #define PERIPH_TNPR_TXNPTR_Msk (0xffffffffu << PERIPH_TNPR_TXNPTR_Pos) /**< \brief (PERIPH_TNPR) Transmit Next Pointer */\r
  91 #define PERIPH_TNPR_TXNPTR(value) ((PERIPH_TNPR_TXNPTR_Msk & ((value) << PERIPH_TNPR_TXNPTR_Pos)))\r
  92 /* -------- PERIPH_TNCR : (PDC Offset: 0x1C) Transmit Next Counter Register -------- */\r
  93 #define PERIPH_TNCR_TXNCTR_Pos 0\r
  94 #define PERIPH_TNCR_TXNCTR_Msk (0xffffu << PERIPH_TNCR_TXNCTR_Pos) /**< \brief (PERIPH_TNCR) Transmit Counter Next */\r
  95 #define PERIPH_TNCR_TXNCTR(value) ((PERIPH_TNCR_TXNCTR_Msk & ((value) << PERIPH_TNCR_TXNCTR_Pos)))\r
  96 /* -------- PERIPH_PTCR : (PDC Offset: 0x20) Transfer Control Register -------- */\r
  97 #define PERIPH_PTCR_RXTEN (0x1u << 0) /**< \brief (PERIPH_PTCR) Receiver Transfer Enable */\r
  98 #define PERIPH_PTCR_RXTDIS (0x1u << 1) /**< \brief (PERIPH_PTCR) Receiver Transfer Disable */\r
  99 #define PERIPH_PTCR_TXTEN (0x1u << 8) /**< \brief (PERIPH_PTCR) Transmitter Transfer Enable */\r
 100 #define PERIPH_PTCR_TXTDIS (0x1u << 9) /**< \brief (PERIPH_PTCR) Transmitter Transfer Disable */\r
 101 /* -------- PERIPH_PTSR : (PDC Offset: 0x24) Transfer Status Register -------- */\r
 102 #define PERIPH_PTSR_RXTEN (0x1u << 0) /**< \brief (PERIPH_PTSR) Receiver Transfer Enable */\r
 103 #define PERIPH_PTSR_TXTEN (0x1u << 8) /**< \brief (PERIPH_PTSR) Transmitter Transfer Enable */\r
 104 \r
 105 /*@}*/\r
 106 \r
 107 \r
 108 #endif /* _SAM4S_PDC_COMPONENT_ */\r