git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_M4_SimpleLink_CC3220SF_CCS/ti/devices/cc32xx/inc/hw_hib1p2.h

   1 /*\r
   2  * -------------------------------------------\r
   3  *    CC3220 SDK - v0.10.00.00 \r
   4  * -------------------------------------------\r
   5  *\r
   6  *  Copyright (C) 2015 Texas Instruments Incorporated - http://www.ti.com/ \r
   7  *  \r
   8  *  Redistribution and use in source and binary forms, with or without \r
   9  *  modification, are permitted provided that the following conditions \r
  10  *  are met:\r
  11  *\r
  12  *    Redistributions of source code must retain the above copyright \r
  13  *    notice, this list of conditions and the following disclaimer.\r
  14  *\r
  15  *    Redistributions in binary form must reproduce the above copyright\r
  16  *    notice, this list of conditions and the following disclaimer in the \r
  17  *    documentation and/or other materials provided with the   \r
  18  *    distribution.\r
  19  *\r
  20  *    Neither the name of Texas Instruments Incorporated nor the names of\r
  21  *    its contributors may be used to endorse or promote products derived\r
  22  *    from this software without specific prior written permission.\r
  23  *\r
  24  *  THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS \r
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  26  *  LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR\r
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  28  *  OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, \r
  29  *  SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT \r
  30  *  LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,\r
  31  *  DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY\r
  32  *  THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT \r
  33  *  (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE \r
  34  *  OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.\r
  35  *  \r
  36  */\r
  37 \r
  38 #ifndef __HW_HIB1P2_H__\r
  39 #define __HW_HIB1P2_H__\r
  40 \r
  41 //*****************************************************************************\r
  42 //\r
  43 // The following are defines for the HIB1P2 register offsets.\r
  44 //\r
  45 //*****************************************************************************\r
  46 #define HIB1P2_O_SRAM_SKA_LDO_PARAMETERS0 \\r
  47                                 0x00000000\r
  48 \r
  49 #define HIB1P2_O_SRAM_SKA_LDO_PARAMETERS1 \\r
  50                                 0x00000004\r
  51 \r
  52 #define HIB1P2_O_DIG_DCDC_PARAMETERS0 \\r
  53                                 0x00000008\r
  54 \r
  55 #define HIB1P2_O_DIG_DCDC_PARAMETERS1 \\r
  56                                 0x0000000C\r
  57 \r
  58 #define HIB1P2_O_DIG_DCDC_PARAMETERS2 \\r
  59                                 0x00000010\r
  60 \r
  61 #define HIB1P2_O_DIG_DCDC_PARAMETERS3 \\r
  62                                 0x00000014\r
  63 \r
  64 #define HIB1P2_O_DIG_DCDC_PARAMETERS4 \\r
  65                                 0x00000018\r
  66 \r
  67 #define HIB1P2_O_DIG_DCDC_PARAMETERS5 \\r
  68                                 0x0000001C\r
  69 \r
  70 #define HIB1P2_O_DIG_DCDC_PARAMETERS6 \\r
  71                                 0x00000020\r
  72 \r
  73 #define HIB1P2_O_ANA_DCDC_PARAMETERS0 \\r
  74                                 0x00000024\r
  75 \r
  76 #define HIB1P2_O_ANA_DCDC_PARAMETERS1 \\r
  77                                 0x00000028\r
  78 \r
  79 #define HIB1P2_O_ANA_DCDC_PARAMETERS16 \\r
  80                                 0x00000064\r
  81 \r
  82 #define HIB1P2_O_ANA_DCDC_PARAMETERS17 \\r
  83                                 0x00000068\r
  84 \r
  85 #define HIB1P2_O_ANA_DCDC_PARAMETERS18 \\r
  86                                 0x0000006C\r
  87 \r
  88 #define HIB1P2_O_ANA_DCDC_PARAMETERS19 \\r
  89                                 0x00000070\r
  90 \r
  91 #define HIB1P2_O_FLASH_DCDC_PARAMETERS0 \\r
  92                                 0x00000074\r
  93 \r
  94 #define HIB1P2_O_FLASH_DCDC_PARAMETERS1 \\r
  95                                 0x00000078\r
  96 \r
  97 #define HIB1P2_O_FLASH_DCDC_PARAMETERS2 \\r
  98                                 0x0000007C\r
  99 \r
 100 #define HIB1P2_O_FLASH_DCDC_PARAMETERS3 \\r
 101                                 0x00000080\r
 102 \r
 103 #define HIB1P2_O_FLASH_DCDC_PARAMETERS4 \\r
 104                                 0x00000084\r
 105 \r
 106 #define HIB1P2_O_FLASH_DCDC_PARAMETERS5 \\r
 107                                 0x00000088\r
 108 \r
 109 #define HIB1P2_O_FLASH_DCDC_PARAMETERS6 \\r
 110                                 0x0000008C\r
 111 \r
 112 #define HIB1P2_O_PMBIST_PARAMETERS0 \\r
 113                                 0x00000094\r
 114 \r
 115 #define HIB1P2_O_PMBIST_PARAMETERS1 \\r
 116                                 0x00000098\r
 117 \r
 118 #define HIB1P2_O_PMBIST_PARAMETERS2 \\r
 119                                 0x0000009C\r
 120 \r
 121 #define HIB1P2_O_PMBIST_PARAMETERS3 \\r
 122                                 0x000000A0\r
 123 \r
 124 #define HIB1P2_O_FLASH_DCDC_PARAMETERS8 \\r
 125                                 0x000000A4\r
 126 \r
 127 #define HIB1P2_O_ANA_DCDC_PARAMETERS_OVERRIDE \\r
 128                                 0x000000A8\r
 129 \r
 130 #define HIB1P2_O_FLASH_DCDC_PARAMETERS_OVERRIDE \\r
 131                                 0x000000AC\r
 132 \r
 133 #define HIB1P2_O_DIG_DCDC_VTRIM_CFG \\r
 134                                 0x000000B0\r
 135 \r
 136 #define HIB1P2_O_DIG_DCDC_FSM_PARAMETERS \\r
 137                                 0x000000B4\r
 138 \r
 139 #define HIB1P2_O_ANA_DCDC_FSM_PARAMETERS \\r
 140                                 0x000000B8\r
 141 \r
 142 #define HIB1P2_O_SRAM_SKA_LDO_FSM_PARAMETERS \\r
 143                                 0x000000BC\r
 144 \r
 145 #define HIB1P2_O_BGAP_DUTY_CYCLING_EXIT_CFG \\r
 146                                 0x000000C0\r
 147 \r
 148 #define HIB1P2_O_CM_OSC_16M_CONFIG \\r
 149                                 0x000000C4\r
 150 \r
 151 #define HIB1P2_O_SOP_SENSE_VALUE \\r
 152                                 0x000000C8\r
 153 \r
 154 #define HIB1P2_O_HIB_RTC_TIMER_LSW_1P2 \\r
 155                                 0x000000CC\r
 156 \r
 157 #define HIB1P2_O_HIB_RTC_TIMER_MSW_1P2 \\r
 158                                 0x000000D0\r
 159 \r
 160 #define HIB1P2_O_HIB1P2_BGAP_TRIM_OVERRIDES \\r
 161                                 0x000000D4\r
 162 \r
 163 #define HIB1P2_O_HIB1P2_EFUSE_READ_REG0 \\r
 164                                 0x000000D8\r
 165 \r
 166 #define HIB1P2_O_HIB1P2_EFUSE_READ_REG1 \\r
 167                                 0x000000DC\r
 168 \r
 169 #define HIB1P2_O_HIB1P2_POR_TEST_CTRL \\r
 170                                 0x000000E0\r
 171 \r
 172 #define HIB1P2_O_HIB_TIMER_SYNC_CALIB_CFG0 \\r
 173                                 0x000000E4\r
 174 \r
 175 #define HIB1P2_O_HIB_TIMER_SYNC_CALIB_CFG1 \\r
 176                                 0x000000E8\r
 177 \r
 178 #define HIB1P2_O_HIB_TIMER_SYNC_CFG2 \\r
 179                                 0x000000EC\r
 180 \r
 181 #define HIB1P2_O_HIB_TIMER_SYNC_TSF_ADJ_VAL \\r
 182                                 0x000000F0\r
 183 \r
 184 #define HIB1P2_O_HIB_TIMER_RTC_GTS_TIMESTAMP_LSW \\r
 185                                 0x000000F4\r
 186 \r
 187 #define HIB1P2_O_HIB_TIMER_RTC_GTS_TIMESTAMP_MSW \\r
 188                                 0x000000F8\r
 189 \r
 190 #define HIB1P2_O_HIB_TIMER_RTC_WUP_TIMESTAMP_LSW \\r
 191                                 0x000000FC\r
 192 \r
 193 #define HIB1P2_O_HIB_TIMER_RTC_WUP_TIMESTAMP_MSW \\r
 194                                 0x00000100\r
 195 \r
 196 #define HIB1P2_O_HIB_TIMER_SYNC_WAKE_OFFSET_ERR \\r
 197                                 0x00000104\r
 198 \r
 199 #define HIB1P2_O_HIB_TIMER_SYNC_TSF_CURR_VAL_LSW \\r
 200                                 0x00000108\r
 201 \r
 202 #define HIB1P2_O_HIB_TIMER_SYNC_TSF_CURR_VAL_MSW \\r
 203                                 0x0000010C\r
 204 \r
 205 #define HIB1P2_O_CM_SPARE       0x00000110\r
 206 #define HIB1P2_O_PORPOL_SPARE   0x00000114\r
 207 #define HIB1P2_O_MEM_DIG_DCDC_CLK_CONFIG \\r
 208                                 0x00000118\r
 209 \r
 210 #define HIB1P2_O_MEM_ANA_DCDC_CLK_CONFIG \\r
 211                                 0x0000011C\r
 212 \r
 213 #define HIB1P2_O_MEM_FLASH_DCDC_CLK_CONFIG \\r
 214                                 0x00000120\r
 215 \r
 216 #define HIB1P2_O_MEM_PA_DCDC_CLK_CONFIG \\r
 217                                 0x00000124\r
 218 \r
 219 #define HIB1P2_O_MEM_SLDO_VNWA_OVERRIDE \\r
 220                                 0x00000128\r
 221 \r
 222 #define HIB1P2_O_MEM_BGAP_DUTY_CYCLING_ENABLE_OVERRIDE \\r
 223                                 0x0000012C\r
 224 \r
 225 #define HIB1P2_O_MEM_HIB_FSM_DEBUG \\r
 226                                 0x00000130\r
 227 \r
 228 #define HIB1P2_O_MEM_SLDO_VNWA_SW_CTRL \\r
 229                                 0x00000134\r
 230 \r
 231 #define HIB1P2_O_MEM_SLDO_WEAK_PROCESS \\r
 232                                 0x00000138\r
 233 \r
 234 #define HIB1P2_O_MEM_PA_DCDC_OV_UV_STATUS \\r
 235                                 0x0000013C\r
 236 \r
 237 #define HIB1P2_O_MEM_CM_TEST_MODE \\r
 238                                 0x00000140\r
 239 \r
 240 \r
 241 \r
 242 \r
 243 //******************************************************************************\r
 244 //\r
 245 // The following are defines for the bit fields in the\r
 246 // HIB1P2_O_SRAM_SKA_LDO_PARAMETERS0 register.\r
 247 //\r
 248 //******************************************************************************\r
 249 #define HIB1P2_SRAM_SKA_LDO_PARAMETERS0_mem_sldo_en_sc_itrim_lowv_M \\r
 250                                 0xC0000000\r
 251 \r
 252 #define HIB1P2_SRAM_SKA_LDO_PARAMETERS0_mem_sldo_en_sc_itrim_lowv_S 30\r
 253 #define HIB1P2_SRAM_SKA_LDO_PARAMETERS0_mem_sldo_en_iq_trim_lowv_M \\r
 254                                 0x30000000\r
 255 \r
 256 #define HIB1P2_SRAM_SKA_LDO_PARAMETERS0_mem_sldo_en_iq_trim_lowv_S 28\r
 257 #define HIB1P2_SRAM_SKA_LDO_PARAMETERS0_mem_sldo_en_sc_prot_lowv \\r
 258                                 0x08000000\r
 259 \r
 260 #define HIB1P2_SRAM_SKA_LDO_PARAMETERS0_mem_sldo_en_lowv_override \\r
 261                                 0x04000000  // FSM Override value for SLDO_EN :\r
 262                                             // Applicable only when bit [4] of\r
 263                                             // this register is set to 1.\r
 264 \r
 265 #define HIB1P2_SRAM_SKA_LDO_PARAMETERS0_mem_sldo_en_low_pwr_lowv \\r
 266                                 0x02000000\r
 267 \r
 268 #define HIB1P2_SRAM_SKA_LDO_PARAMETERS0_mem_sldo_int_cap_sel_lowv \\r
 269                                 0x01000000\r
 270 \r
 271 #define HIB1P2_SRAM_SKA_LDO_PARAMETERS0_mem_sldo_vtrim_lowv_M \\r
 272                                 0x00FC0000\r
 273 \r
 274 #define HIB1P2_SRAM_SKA_LDO_PARAMETERS0_mem_sldo_vtrim_lowv_S 18\r
 275 #define HIB1P2_SRAM_SKA_LDO_PARAMETERS0_mem_sldo_spare_lowv_M \\r
 276                                 0x0003FF00\r
 277 \r
 278 #define HIB1P2_SRAM_SKA_LDO_PARAMETERS0_mem_sldo_spare_lowv_S 8\r
 279 #define HIB1P2_SRAM_SKA_LDO_PARAMETERS0_mem_skaldo_en_lowv_override \\r
 280                                 0x00000080  // FSM Override value for\r
 281                                             // SKA_LDO_EN : Applicable only when\r
 282                                             // bit [3] of this register is set\r
 283                                             // to 1.\r
 284 \r
 285 #define HIB1P2_SRAM_SKA_LDO_PARAMETERS0_mem_skaldo_en_cap_ref_lowv \\r
 286                                 0x00000040\r
 287 \r
 288 #define HIB1P2_SRAM_SKA_LDO_PARAMETERS0_mem_skaldo_en_resdiv_ref_lowv \\r
 289                                 0x00000020\r
 290 \r
 291 #define HIB1P2_SRAM_SKA_LDO_PARAMETERS0_mem_sldo_en_lowv_fsm_override_ctrl \\r
 292                                 0x00000010  // When 1, bit[26] of this register\r
 293                                             // will be used as SLDO_EN\r
 294 \r
 295 #define HIB1P2_SRAM_SKA_LDO_PARAMETERS0_mem_skaldo_en_lowv_fsm_override_ctrl \\r
 296                                 0x00000008  // When 1, bit[26] of this register\r
 297                                             // will be used as SKA_LDO_EN\r
 298 \r
 299 #define HIB1P2_SRAM_SKA_LDO_PARAMETERS0_NA1_M \\r
 300                                 0x00000007\r
 301 \r
 302 #define HIB1P2_SRAM_SKA_LDO_PARAMETERS0_NA1_S 0\r
 303 //******************************************************************************\r
 304 //\r
 305 // The following are defines for the bit fields in the\r
 306 // HIB1P2_O_SRAM_SKA_LDO_PARAMETERS1 register.\r
 307 //\r
 308 //******************************************************************************\r
 309 #define HIB1P2_SRAM_SKA_LDO_PARAMETERS1_mem_skaldo_ctrl_lowv_M \\r
 310                                 0xFFC00000\r
 311 \r
 312 #define HIB1P2_SRAM_SKA_LDO_PARAMETERS1_mem_skaldo_ctrl_lowv_S 22\r
 313 #define HIB1P2_SRAM_SKA_LDO_PARAMETERS1_mem_skaldo_vtrim_lowv_M \\r
 314                                 0x003F0000\r
 315 \r
 316 #define HIB1P2_SRAM_SKA_LDO_PARAMETERS1_mem_skaldo_vtrim_lowv_S 16\r
 317 #define HIB1P2_SRAM_SKA_LDO_PARAMETERS1_mem_sldo_en_tload_lowv \\r
 318                                 0x00008000\r
 319 \r
 320 #define HIB1P2_SRAM_SKA_LDO_PARAMETERS1_mem_skaldo_en_tload_lowv \\r
 321                                 0x00004000\r
 322 \r
 323 #define HIB1P2_SRAM_SKA_LDO_PARAMETERS1_mem_skaldo_cap_sw_en_lowv \\r
 324                                 0x00002000\r
 325 \r
 326 #define HIB1P2_SRAM_SKA_LDO_PARAMETERS1_mem_skaldo_en_hib_lowv \\r
 327                                 0x00001000\r
 328 \r
 329 #define HIB1P2_SRAM_SKA_LDO_PARAMETERS1_mem_skaldo_en_vref_buf_lowv \\r
 330                                 0x00000800\r
 331 \r
 332 #define HIB1P2_SRAM_SKA_LDO_PARAMETERS1_NA2_M \\r
 333                                 0x000007FF\r
 334 \r
 335 #define HIB1P2_SRAM_SKA_LDO_PARAMETERS1_NA2_S 0\r
 336 //******************************************************************************\r
 337 //\r
 338 // The following are defines for the bit fields in the\r
 339 // HIB1P2_O_DIG_DCDC_PARAMETERS0 register.\r
 340 //\r
 341 //******************************************************************************\r
 342 #define HIB1P2_DIG_DCDC_PARAMETERS0_mem_dcdc_dig_en_lowv_override \\r
 343                                 0x80000000  // Override value for DCDC_DIG_EN :\r
 344                                             // Applicable only when bit [31] of\r
 345                                             // DIG_DCDC_PARAMETERS1 [0x000C] is\r
 346                                             // set to 1. Else from FSM\r
 347 \r
 348 #define HIB1P2_DIG_DCDC_PARAMETERS0_mem_dcdc_dig_delayed_en_lowv \\r
 349                                 0x40000000\r
 350 \r
 351 #define HIB1P2_DIG_DCDC_PARAMETERS0_mem_dcdc_dig_en_subreg_1p8v_lowv_override \\r
 352                                 0x20000000  // Override value for\r
 353                                             // DCDC_DIG_EN_SUBREG_1P8V :\r
 354                                             // Applicable only when bit [30] of\r
 355                                             // DIG_DCDC_PARAMETERS1 [0x000C] is\r
 356                                             // set to 1. Else from FSM\r
 357 \r
 358 #define HIB1P2_DIG_DCDC_PARAMETERS0_mem_dcdc_dig_en_subreg_1p2v_lowv_override \\r
 359                                 0x10000000  // Override value for\r
 360                                             // DCDC_DIG_EN_SUBREG_1P2V :\r
 361                                             // Applicable only when bit [29] of\r
 362                                             // DIG_DCDC_PARAMETERS1 [0x000C] is\r
 363                                             // set to 1. Else from FSM\r
 364 \r
 365 #define HIB1P2_DIG_DCDC_PARAMETERS0_mem_dcdc_dig_en_slp_mode_lowv_override \\r
 366                                 0x08000000  // Override value for\r
 367                                             // DCDC_DIG_SLP_EN : Applicable only\r
 368                                             // when bit [28] of\r
 369                                             // DIG_DCDC_PARAMETERS1 [0x000C] is\r
 370                                             // set to 1. Else from FSM\r
 371 \r
 372 #define HIB1P2_DIG_DCDC_PARAMETERS0_mem_dcdc_dig_en_ldo_mode_lowv \\r
 373                                 0x04000000\r
 374 \r
 375 #define HIB1P2_DIG_DCDC_PARAMETERS0_mem_dcdc_dig_en_nfet_rds_mode_lowv \\r
 376                                 0x02000000\r
 377 \r
 378 #define HIB1P2_DIG_DCDC_PARAMETERS0_mem_dcdc_dig_en_pfet_rds_mode_lowv \\r
 379                                 0x01000000\r
 380 \r
 381 #define HIB1P2_DIG_DCDC_PARAMETERS0_mem_dcdc_dig_ext_smps_override_mode_lowv \\r
 382                                 0x00800000\r
 383 \r
 384 #define HIB1P2_DIG_DCDC_PARAMETERS0_mem_dcdc_dig_clk_in_lowv_enable \\r
 385                                 0x00400000\r
 386 \r
 387 #define HIB1P2_DIG_DCDC_PARAMETERS0_mem_dcdc_dig_vtrim_lowv_override_M \\r
 388                                 0x003F0000  // Override value for\r
 389                                             // DCDC_DIG_VTRIM : Applicable only\r
 390                                             // when bit [27] of\r
 391                                             // DIG_DCDC_PARAMETERS1 [0x000C] is\r
 392                                             // set to 1.\r
 393 \r
 394 #define HIB1P2_DIG_DCDC_PARAMETERS0_mem_dcdc_dig_vtrim_lowv_override_S 16\r
 395 #define HIB1P2_DIG_DCDC_PARAMETERS0_mem_dcdc_dig_pfm_ripple_trim_lowv_M \\r
 396                                 0x0000C000\r
 397 \r
 398 #define HIB1P2_DIG_DCDC_PARAMETERS0_mem_dcdc_dig_pfm_ripple_trim_lowv_S 14\r
 399 #define HIB1P2_DIG_DCDC_PARAMETERS0_mem_dcdc_dig_iq_ctrl_lowv_M \\r
 400                                 0x00003000\r
 401 \r
 402 #define HIB1P2_DIG_DCDC_PARAMETERS0_mem_dcdc_dig_iq_ctrl_lowv_S 12\r
 403 #define HIB1P2_DIG_DCDC_PARAMETERS0_mem_dcdc_dig_en_cl_non_ov_lowv \\r
 404                                 0x00000800\r
 405 \r
 406 #define HIB1P2_DIG_DCDC_PARAMETERS0_mem_dcdc_dig_non_ov_ctrl_lowv_M \\r
 407                                 0x00000780\r
 408 \r
 409 #define HIB1P2_DIG_DCDC_PARAMETERS0_mem_dcdc_dig_non_ov_ctrl_lowv_S 7\r
 410 #define HIB1P2_DIG_DCDC_PARAMETERS0_mem_dcdc_dig_slp_drv_dly_sel_lowv_M \\r
 411                                 0x00000078\r
 412 \r
 413 #define HIB1P2_DIG_DCDC_PARAMETERS0_mem_dcdc_dig_slp_drv_dly_sel_lowv_S 3\r
 414 #define HIB1P2_DIG_DCDC_PARAMETERS0_NA3_M \\r
 415                                 0x00000007\r
 416 \r
 417 #define HIB1P2_DIG_DCDC_PARAMETERS0_NA3_S 0\r
 418 //******************************************************************************\r
 419 //\r
 420 // The following are defines for the bit fields in the\r
 421 // HIB1P2_O_DIG_DCDC_PARAMETERS1 register.\r
 422 //\r
 423 //******************************************************************************\r
 424 #define HIB1P2_DIG_DCDC_PARAMETERS1_mem_dcdc_dig_en_lowv_fsm_override_ctrl \\r
 425                                 0x80000000\r
 426 \r
 427 #define HIB1P2_DIG_DCDC_PARAMETERS1_mem_dcdc_dig_en_subreg_1p8v_fsm_override_ctrl \\r
 428                                 0x40000000\r
 429 \r
 430 #define HIB1P2_DIG_DCDC_PARAMETERS1_mem_dcdc_dig_en_subreg_1p2v_fsm_override_ctrl \\r
 431                                 0x20000000\r
 432 \r
 433 #define HIB1P2_DIG_DCDC_PARAMETERS1_mem_dcdc_dig_en_slp_mode_lowv_fsm_override_ctrl \\r
 434                                 0x10000000\r
 435 \r
 436 #define HIB1P2_DIG_DCDC_PARAMETERS1_mem_dcdc_dig_vtrim_fsm_override_ctrl \\r
 437                                 0x08000000\r
 438 \r
 439 #define HIB1P2_DIG_DCDC_PARAMETERS1_mem_dcdc_dig_cot_mode_en_lowv_fsm_override_ctrl \\r
 440                                 0x04000000\r
 441 \r
 442 #define HIB1P2_DIG_DCDC_PARAMETERS1_mem_dcdc_dig_ilim_trim_lowv_efc_override_ctrl \\r
 443                                 0x02000000\r
 444 \r
 445 #define HIB1P2_DIG_DCDC_PARAMETERS1_NA4_M \\r
 446                                 0x01FFFFFF\r
 447 \r
 448 #define HIB1P2_DIG_DCDC_PARAMETERS1_NA4_S 0\r
 449 //******************************************************************************\r
 450 //\r
 451 // The following are defines for the bit fields in the\r
 452 // HIB1P2_O_DIG_DCDC_PARAMETERS2 register.\r
 453 //\r
 454 //******************************************************************************\r
 455 #define HIB1P2_DIG_DCDC_PARAMETERS2_mem_dcdc_dig_pfet_sel_lowv_M \\r
 456                                 0xF0000000\r
 457 \r
 458 #define HIB1P2_DIG_DCDC_PARAMETERS2_mem_dcdc_dig_pfet_sel_lowv_S 28\r
 459 #define HIB1P2_DIG_DCDC_PARAMETERS2_mem_dcdc_dig_nfet_sel_lowv_M \\r
 460                                 0x0F000000\r
 461 \r
 462 #define HIB1P2_DIG_DCDC_PARAMETERS2_mem_dcdc_dig_nfet_sel_lowv_S 24\r
 463 #define HIB1P2_DIG_DCDC_PARAMETERS2_mem_dcdc_dig_pdrv_stagger_ctrl_lowv_M \\r
 464                                 0x00C00000\r
 465 \r
 466 #define HIB1P2_DIG_DCDC_PARAMETERS2_mem_dcdc_dig_pdrv_stagger_ctrl_lowv_S 22\r
 467 #define HIB1P2_DIG_DCDC_PARAMETERS2_mem_dcdc_dig_ndrv_stagger_ctrl_lowv_M \\r
 468                                 0x00300000\r
 469 \r
 470 #define HIB1P2_DIG_DCDC_PARAMETERS2_mem_dcdc_dig_ndrv_stagger_ctrl_lowv_S 20\r
 471 #define HIB1P2_DIG_DCDC_PARAMETERS2_mem_dcdc_dig_pdrv_str_sel_lowv_M \\r
 472                                 0x000F0000\r
 473 \r
 474 #define HIB1P2_DIG_DCDC_PARAMETERS2_mem_dcdc_dig_pdrv_str_sel_lowv_S 16\r
 475 #define HIB1P2_DIG_DCDC_PARAMETERS2_NA5 \\r
 476                                 0x00008000\r
 477 \r
 478 #define HIB1P2_DIG_DCDC_PARAMETERS2_mem_dcdc_dig_ndrv_str_sel_lowv_M \\r
 479                                 0x00007800\r
 480 \r
 481 #define HIB1P2_DIG_DCDC_PARAMETERS2_mem_dcdc_dig_ndrv_str_sel_lowv_S 11\r
 482 #define HIB1P2_DIG_DCDC_PARAMETERS2_mem_dcdc_dig_en_shootthru_ctrl_lowv \\r
 483                                 0x00000400\r
 484 \r
 485 #define HIB1P2_DIG_DCDC_PARAMETERS2_mem_dcdc_dig_ton_trim_lowv_M \\r
 486                                 0x000003FC\r
 487 \r
 488 #define HIB1P2_DIG_DCDC_PARAMETERS2_mem_dcdc_dig_ton_trim_lowv_S 2\r
 489 #define HIB1P2_DIG_DCDC_PARAMETERS2_mem_dcdc_dig_swcap_res_hf_clk_lowv \\r
 490                                 0x00000002\r
 491 \r
 492 #define HIB1P2_DIG_DCDC_PARAMETERS2_mem_dcdc_dig_cot_mode_en_lowv_override \\r
 493                                 0x00000001  // Override value for\r
 494                                             // DCDC_DIG_COT_EN : Applicable only\r
 495                                             // when bit[26] of\r
 496                                             // DIG_DCDC_PARAMETERS1 [0x000C] is\r
 497                                             // set to 1.\r
 498 \r
 499 //******************************************************************************\r
 500 //\r
 501 // The following are defines for the bit fields in the\r
 502 // HIB1P2_O_DIG_DCDC_PARAMETERS3 register.\r
 503 //\r
 504 //******************************************************************************\r
 505 #define HIB1P2_DIG_DCDC_PARAMETERS3_NA6 \\r
 506                                 0x80000000\r
 507 \r
 508 #define HIB1P2_DIG_DCDC_PARAMETERS3_mem_dcdc_dig_cot_ctrl_lowv_M \\r
 509                                 0x7F800000\r
 510 \r
 511 #define HIB1P2_DIG_DCDC_PARAMETERS3_mem_dcdc_dig_cot_ctrl_lowv_S 23\r
 512 #define HIB1P2_DIG_DCDC_PARAMETERS3_mem_dcdc_dig_en_ilim_lowv \\r
 513                                 0x00400000\r
 514 \r
 515 #define HIB1P2_DIG_DCDC_PARAMETERS3_mem_dcdc_dig_en_ilim_hib_lowv \\r
 516                                 0x00200000\r
 517 \r
 518 #define HIB1P2_DIG_DCDC_PARAMETERS3_mem_dcdc_dig_ilim_trim_lowv_override_M \\r
 519                                 0x001FE000  // Override value for\r
 520                                             // DCDC_DIG_ILIM_TRIM : Applicable\r
 521                                             // only when bit [25] of\r
 522                                             // DIG_DCDC_PARAMETERS1 [0x000C] is\r
 523                                             // set to 1\r
 524 \r
 525 #define HIB1P2_DIG_DCDC_PARAMETERS3_mem_dcdc_dig_ilim_trim_lowv_override_S 13\r
 526 #define HIB1P2_DIG_DCDC_PARAMETERS3_mem_dcdc_dig_ilim_mask_dly_sel_lowv_M \\r
 527                                 0x00001800\r
 528 \r
 529 #define HIB1P2_DIG_DCDC_PARAMETERS3_mem_dcdc_dig_ilim_mask_dly_sel_lowv_S 11\r
 530 #define HIB1P2_DIG_DCDC_PARAMETERS3_mem_dcdc_dig_en_ncomp_lowv \\r
 531                                 0x00000400\r
 532 \r
 533 #define HIB1P2_DIG_DCDC_PARAMETERS3_mem_dcdc_dig_en_ncomp_hib_lowv \\r
 534                                 0x00000200\r
 535 \r
 536 #define HIB1P2_DIG_DCDC_PARAMETERS3_mem_dcdc_dig_ncomp_trim_lowv_M \\r
 537                                 0x000001F0\r
 538 \r
 539 #define HIB1P2_DIG_DCDC_PARAMETERS3_mem_dcdc_dig_ncomp_trim_lowv_S 4\r
 540 #define HIB1P2_DIG_DCDC_PARAMETERS3_mem_dcdc_dig_ncomp_mask_dly_sel_lowv_M \\r
 541                                 0x0000000C\r
 542 \r
 543 #define HIB1P2_DIG_DCDC_PARAMETERS3_mem_dcdc_dig_ncomp_mask_dly_sel_lowv_S 2\r
 544 #define HIB1P2_DIG_DCDC_PARAMETERS3_mem_dcdc_dig_en_uv_prot_lowv \\r
 545                                 0x00000002\r
 546 \r
 547 #define HIB1P2_DIG_DCDC_PARAMETERS3_mem_dcdc_dig_en_ov_prot_lowv \\r
 548                                 0x00000001\r
 549 \r
 550 //******************************************************************************\r
 551 //\r
 552 // The following are defines for the bit fields in the\r
 553 // HIB1P2_O_DIG_DCDC_PARAMETERS4 register.\r
 554 //\r
 555 //******************************************************************************\r
 556 #define HIB1P2_DIG_DCDC_PARAMETERS4_dcdc_dig_uv_prot_out_lowv \\r
 557                                 0x80000000\r
 558 \r
 559 #define HIB1P2_DIG_DCDC_PARAMETERS4_dcdc_dig_ov_prot_out_lowv \\r
 560                                 0x40000000\r
 561 \r
 562 #define HIB1P2_DIG_DCDC_PARAMETERS4_mem_dcdc_dig_en_tmux_lowv \\r
 563                                 0x20000000\r
 564 \r
 565 #define HIB1P2_DIG_DCDC_PARAMETERS4_NA7_M \\r
 566                                 0x1FFFFFFF\r
 567 \r
 568 #define HIB1P2_DIG_DCDC_PARAMETERS4_NA7_S 0\r
 569 //******************************************************************************\r
 570 //\r
 571 // The following are defines for the bit fields in the\r
 572 // HIB1P2_O_DIG_DCDC_PARAMETERS5 register.\r
 573 //\r
 574 //******************************************************************************\r
 575 #define HIB1P2_DIG_DCDC_PARAMETERS5_mem_dcdc_dig_tmux_ctrl_lowv_M \\r
 576                                 0xFFFFFFFF\r
 577 \r
 578 #define HIB1P2_DIG_DCDC_PARAMETERS5_mem_dcdc_dig_tmux_ctrl_lowv_S 0\r
 579 //******************************************************************************\r
 580 //\r
 581 // The following are defines for the bit fields in the\r
 582 // HIB1P2_O_DIG_DCDC_PARAMETERS6 register.\r
 583 //\r
 584 //******************************************************************************\r
 585 #define HIB1P2_DIG_DCDC_PARAMETERS6_mem_dcdc_dig_spare_lowv_M \\r
 586                                 0xFFFFFFFF\r
 587 \r
 588 #define HIB1P2_DIG_DCDC_PARAMETERS6_mem_dcdc_dig_spare_lowv_S 0\r
 589 //******************************************************************************\r
 590 //\r
 591 // The following are defines for the bit fields in the\r
 592 // HIB1P2_O_ANA_DCDC_PARAMETERS0 register.\r
 593 //\r
 594 //******************************************************************************\r
 595 #define HIB1P2_ANA_DCDC_PARAMETERS0_mem_dcdc_ana_en_lowv_override \\r
 596                                 0x80000000  // Override for ANA DCDC EN\r
 597 \r
 598 #define HIB1P2_ANA_DCDC_PARAMETERS0_mem_dcdc_ana_delayed_en_lowv \\r
 599                                 0x40000000\r
 600 \r
 601 #define HIB1P2_ANA_DCDC_PARAMETERS0_mem_dcdc_ana_en_subreg_1p8v_lowv \\r
 602                                 0x20000000\r
 603 \r
 604 #define HIB1P2_ANA_DCDC_PARAMETERS0_mem_dcdc_ana_en_subreg_1p2v_lowv \\r
 605                                 0x10000000\r
 606 \r
 607 #define HIB1P2_ANA_DCDC_PARAMETERS0_mem_dcdc_ana_en_pwm_mode_lowv_override \\r
 608                                 0x08000000  // Override for ANA DCDC PWM\r
 609 \r
 610 #define HIB1P2_ANA_DCDC_PARAMETERS0_mem_dcdc_ana_en_slp_mode_lowv_override \\r
 611                                 0x04000000  // Override for ANA DCDC SLP\r
 612 \r
 613 #define HIB1P2_ANA_DCDC_PARAMETERS0_mem_dcdc_ana_en_ldo_mode_lowv \\r
 614                                 0x02000000\r
 615 \r
 616 #define HIB1P2_ANA_DCDC_PARAMETERS0_mem_dcdc_ana_en_pfet_rds_mode_lowv \\r
 617                                 0x01000000\r
 618 \r
 619 #define HIB1P2_ANA_DCDC_PARAMETERS0_mem_dcdc_ana_en_nfet_rds_mode_lowv \\r
 620                                 0x00800000\r
 621 \r
 622 #define HIB1P2_ANA_DCDC_PARAMETERS0_mem_dcdc_ana_ext_smps_override_mode_lowv \\r
 623                                 0x00400000\r
 624 \r
 625 #define HIB1P2_ANA_DCDC_PARAMETERS0_mem_dcdc_ana_clk_in_lowv_enable \\r
 626                                 0x00200000\r
 627 \r
 628 #define HIB1P2_ANA_DCDC_PARAMETERS0_mem_dcdc_ana_vtrim_lowv_M \\r
 629                                 0x001E0000\r
 630 \r
 631 #define HIB1P2_ANA_DCDC_PARAMETERS0_mem_dcdc_ana_vtrim_lowv_S 17\r
 632 #define HIB1P2_ANA_DCDC_PARAMETERS0_mem_dcdc_ana_pfm_ripple_trim_lowv_M \\r
 633                                 0x00018000\r
 634 \r
 635 #define HIB1P2_ANA_DCDC_PARAMETERS0_mem_dcdc_ana_pfm_ripple_trim_lowv_S 15\r
 636 #define HIB1P2_ANA_DCDC_PARAMETERS0_mem_dcdc_ana_iq_ctrl_lowv_M \\r
 637                                 0x00006000\r
 638 \r
 639 #define HIB1P2_ANA_DCDC_PARAMETERS0_mem_dcdc_ana_iq_ctrl_lowv_S 13\r
 640 #define HIB1P2_ANA_DCDC_PARAMETERS0_mem_dcdc_ana_en_cl_non_ov_lowv \\r
 641                                 0x00001000\r
 642 \r
 643 #define HIB1P2_ANA_DCDC_PARAMETERS0_mem_dcdc_ana_non_ov_ctrl_lowv_M \\r
 644                                 0x00000F00\r
 645 \r
 646 #define HIB1P2_ANA_DCDC_PARAMETERS0_mem_dcdc_ana_non_ov_ctrl_lowv_S 8\r
 647 #define HIB1P2_ANA_DCDC_PARAMETERS0_mem_dcdc_ana_slp_drv_dly_sel_lowv_M \\r
 648                                 0x000000F0\r
 649 \r
 650 #define HIB1P2_ANA_DCDC_PARAMETERS0_mem_dcdc_ana_slp_drv_dly_sel_lowv_S 4\r
 651 #define HIB1P2_ANA_DCDC_PARAMETERS0_mem_dcdc_ana_pfet_sel_lowv_M \\r
 652                                 0x0000000F\r
 653 \r
 654 #define HIB1P2_ANA_DCDC_PARAMETERS0_mem_dcdc_ana_pfet_sel_lowv_S 0\r
 655 //******************************************************************************\r
 656 //\r
 657 // The following are defines for the bit fields in the\r
 658 // HIB1P2_O_ANA_DCDC_PARAMETERS1 register.\r
 659 //\r
 660 //******************************************************************************\r
 661 #define HIB1P2_ANA_DCDC_PARAMETERS1_mem_dcdc_ana_nfet_sel_lowv_M \\r
 662                                 0xF0000000\r
 663 \r
 664 #define HIB1P2_ANA_DCDC_PARAMETERS1_mem_dcdc_ana_nfet_sel_lowv_S 28\r
 665 #define HIB1P2_ANA_DCDC_PARAMETERS1_mem_dcdc_ana_pdrv_stagger_ctrl_lowv_M \\r
 666                                 0x0C000000\r
 667 \r
 668 #define HIB1P2_ANA_DCDC_PARAMETERS1_mem_dcdc_ana_pdrv_stagger_ctrl_lowv_S 26\r
 669 #define HIB1P2_ANA_DCDC_PARAMETERS1_mem_dcdc_ana_ndrv_stagger_ctrl_lowv_M \\r
 670                                 0x03000000\r
 671 \r
 672 #define HIB1P2_ANA_DCDC_PARAMETERS1_mem_dcdc_ana_ndrv_stagger_ctrl_lowv_S 24\r
 673 #define HIB1P2_ANA_DCDC_PARAMETERS1_mem_dcdc_ana_pdrv_str_sel_lowv_M \\r
 674                                 0x00F00000\r
 675 \r
 676 #define HIB1P2_ANA_DCDC_PARAMETERS1_mem_dcdc_ana_pdrv_str_sel_lowv_S 20\r
 677 #define HIB1P2_ANA_DCDC_PARAMETERS1_mem_dcdc_ana_ndrv_str_sel_lowv_M \\r
 678                                 0x000F0000\r
 679 \r
 680 #define HIB1P2_ANA_DCDC_PARAMETERS1_mem_dcdc_ana_ndrv_str_sel_lowv_S 16\r
 681 #define HIB1P2_ANA_DCDC_PARAMETERS1_mem_dcdc_ana_en_rtrim_lowv \\r
 682                                 0x00008000  // (Earlier SHOOTTHRU CTRL)\r
 683 \r
 684 #define HIB1P2_ANA_DCDC_PARAMETERS1_mem_dcdc_ana_apwm_en_lowv \\r
 685                                 0x00004000\r
 686 \r
 687 #define HIB1P2_ANA_DCDC_PARAMETERS1_mem_dcdc_ana_ramp_hgt_lowv_M \\r
 688                                 0x00003E00\r
 689 \r
 690 #define HIB1P2_ANA_DCDC_PARAMETERS1_mem_dcdc_ana_ramp_hgt_lowv_S 9\r
 691 #define HIB1P2_ANA_DCDC_PARAMETERS1_mem_dcdc_ana_en_anti_glitch_lowv \\r
 692                                 0x00000100\r
 693 \r
 694 #define HIB1P2_ANA_DCDC_PARAMETERS1_mem_dcdc_ana_en_hi_clamp_lowv \\r
 695                                 0x00000080\r
 696 \r
 697 #define HIB1P2_ANA_DCDC_PARAMETERS1_mem_dcdc_ana_hi_clamp_trim_lowv_M \\r
 698                                 0x00000060\r
 699 \r
 700 #define HIB1P2_ANA_DCDC_PARAMETERS1_mem_dcdc_ana_hi_clamp_trim_lowv_S 5\r
 701 #define HIB1P2_ANA_DCDC_PARAMETERS1_mem_dcdc_ana_en_lo_clamp_lowv \\r
 702                                 0x00000010\r
 703 \r
 704 #define HIB1P2_ANA_DCDC_PARAMETERS1_mem_dcdc_ana_lo_clamp_trim_lowv_M \\r
 705                                 0x0000000C\r
 706 \r
 707 #define HIB1P2_ANA_DCDC_PARAMETERS1_mem_dcdc_ana_lo_clamp_trim_lowv_S 2\r
 708 #define HIB1P2_ANA_DCDC_PARAMETERS1_NA8_M \\r
 709                                 0x00000003\r
 710 \r
 711 #define HIB1P2_ANA_DCDC_PARAMETERS1_NA8_S 0\r
 712 //******************************************************************************\r
 713 //\r
 714 // The following are defines for the bit fields in the\r
 715 // HIB1P2_O_ANA_DCDC_PARAMETERS16 register.\r
 716 //\r
 717 //******************************************************************************\r
 718 #define HIB1P2_ANA_DCDC_PARAMETERS16_mem_dcdc_ana_en_ilim_lowv \\r
 719                                 0x00200000\r
 720 \r
 721 #define HIB1P2_ANA_DCDC_PARAMETERS16_mem_dcdc_ana_en_ilim_hib_lowv \\r
 722                                 0x00100000\r
 723 \r
 724 #define HIB1P2_ANA_DCDC_PARAMETERS16_mem_dcdc_ana_ilim_trim_lowv_override_M \\r
 725                                 0x000FF000\r
 726 \r
 727 #define HIB1P2_ANA_DCDC_PARAMETERS16_mem_dcdc_ana_ilim_trim_lowv_override_S 12\r
 728 #define HIB1P2_ANA_DCDC_PARAMETERS16_mem_dcdc_ana_ilim_mask_dly_sel_lowv_M \\r
 729                                 0x00000C00\r
 730 \r
 731 #define HIB1P2_ANA_DCDC_PARAMETERS16_mem_dcdc_ana_ilim_mask_dly_sel_lowv_S 10\r
 732 #define HIB1P2_ANA_DCDC_PARAMETERS16_mem_dcdc_ana_en_ncomp_lowv \\r
 733                                 0x00000200\r
 734 \r
 735 #define HIB1P2_ANA_DCDC_PARAMETERS16_mem_dcdc_ana_en_ncomp_hib_lowv \\r
 736                                 0x00000100\r
 737 \r
 738 #define HIB1P2_ANA_DCDC_PARAMETERS16_mem_dcdc_ana_ncomp_trim_lowv_M \\r
 739                                 0x000000F8\r
 740 \r
 741 #define HIB1P2_ANA_DCDC_PARAMETERS16_mem_dcdc_ana_ncomp_trim_lowv_S 3\r
 742 #define HIB1P2_ANA_DCDC_PARAMETERS16_mem_dcdc_ana_ncomp_mask_dly_sel_lowv_M \\r
 743                                 0x00000006\r
 744 \r
 745 #define HIB1P2_ANA_DCDC_PARAMETERS16_mem_dcdc_ana_ncomp_mask_dly_sel_lowv_S 1\r
 746 #define HIB1P2_ANA_DCDC_PARAMETERS16_mem_dcdc_ana_en_ov_prot_lowv \\r
 747                                 0x00000001\r
 748 \r
 749 //******************************************************************************\r
 750 //\r
 751 // The following are defines for the bit fields in the\r
 752 // HIB1P2_O_ANA_DCDC_PARAMETERS17 register.\r
 753 //\r
 754 //******************************************************************************\r
 755 #define HIB1P2_ANA_DCDC_PARAMETERS17_dcdc_ana_ov_prot_out_lowv \\r
 756                                 0x80000000\r
 757 \r
 758 #define HIB1P2_ANA_DCDC_PARAMETERS17_mem_dcdc_ana_en_tmux_lowv \\r
 759                                 0x40000000\r
 760 \r
 761 #define HIB1P2_ANA_DCDC_PARAMETERS17_NA17_M \\r
 762                                 0x3FFFFFFF\r
 763 \r
 764 #define HIB1P2_ANA_DCDC_PARAMETERS17_NA17_S 0\r
 765 //******************************************************************************\r
 766 //\r
 767 // The following are defines for the bit fields in the\r
 768 // HIB1P2_O_ANA_DCDC_PARAMETERS18 register.\r
 769 //\r
 770 //******************************************************************************\r
 771 #define HIB1P2_ANA_DCDC_PARAMETERS18_mem_dcdc_ana_tmux_ctrl_lowv_M \\r
 772                                 0xFFFFFFFF\r
 773 \r
 774 #define HIB1P2_ANA_DCDC_PARAMETERS18_mem_dcdc_ana_tmux_ctrl_lowv_S 0\r
 775 //******************************************************************************\r
 776 //\r
 777 // The following are defines for the bit fields in the\r
 778 // HIB1P2_O_ANA_DCDC_PARAMETERS19 register.\r
 779 //\r
 780 //******************************************************************************\r
 781 #define HIB1P2_ANA_DCDC_PARAMETERS19_mem_dcdc_ana_spare_lowv_M \\r
 782                                 0xFFFFFFFF\r
 783 \r
 784 #define HIB1P2_ANA_DCDC_PARAMETERS19_mem_dcdc_ana_spare_lowv_S 0\r
 785 //******************************************************************************\r
 786 //\r
 787 // The following are defines for the bit fields in the\r
 788 // HIB1P2_O_FLASH_DCDC_PARAMETERS0 register.\r
 789 //\r
 790 //******************************************************************************\r
 791 #define HIB1P2_FLASH_DCDC_PARAMETERS0_mem_dcdc_flash_en_lowv \\r
 792                                 0x80000000\r
 793 \r
 794 #define HIB1P2_FLASH_DCDC_PARAMETERS0_mem_dcdc_flash_delayed_en_lowv \\r
 795                                 0x40000000\r
 796 \r
 797 #define HIB1P2_FLASH_DCDC_PARAMETERS0_mem_dcdc_flash_clk_in_lowv_enable \\r
 798                                 0x20000000\r
 799 \r
 800 #define HIB1P2_FLASH_DCDC_PARAMETERS0_mem_dcdc_flash_iq_ctrl_lowv_M \\r
 801                                 0x18000000\r
 802 \r
 803 #define HIB1P2_FLASH_DCDC_PARAMETERS0_mem_dcdc_flash_iq_ctrl_lowv_S 27\r
 804 #define HIB1P2_FLASH_DCDC_PARAMETERS0_mem_dcdc_flash_en_buck_mode_lowv \\r
 805                                 0x04000000\r
 806 \r
 807 #define HIB1P2_FLASH_DCDC_PARAMETERS0_mem_dcdc_flash_en_boost_mode_lowv \\r
 808                                 0x02000000\r
 809 \r
 810 #define HIB1P2_FLASH_DCDC_PARAMETERS0_mem_dcdc_flash_en_buck_boost_mode_lowv \\r
 811                                 0x01000000\r
 812 \r
 813 #define HIB1P2_FLASH_DCDC_PARAMETERS0_mem_dcdc_flash_en_bb_alt_cycles_lowv \\r
 814                                 0x00800000\r
 815 \r
 816 #define HIB1P2_FLASH_DCDC_PARAMETERS0_mem_dcdc_flash_en_cl_non_ov_lowv \\r
 817                                 0x00400000\r
 818 \r
 819 #define HIB1P2_FLASH_DCDC_PARAMETERS0_mem_dcdc_flash_non_ov_ctrl_lowv_M \\r
 820                                 0x003C0000\r
 821 \r
 822 #define HIB1P2_FLASH_DCDC_PARAMETERS0_mem_dcdc_flash_non_ov_ctrl_lowv_S 18\r
 823 #define HIB1P2_FLASH_DCDC_PARAMETERS0_mem_dcdc_flash_en_drv_lowv \\r
 824                                 0x00020000\r
 825 \r
 826 #define HIB1P2_FLASH_DCDC_PARAMETERS0_mem_dcdc_flash_en_pwm_mode_lowv \\r
 827                                 0x00010000\r
 828 \r
 829 #define HIB1P2_FLASH_DCDC_PARAMETERS0_mem_dcdc_flash_en_pfm_comp_lowv \\r
 830                                 0x00008000\r
 831 \r
 832 #define HIB1P2_FLASH_DCDC_PARAMETERS0_mem_dcdc_flash_en_slp_mode_lowv \\r
 833                                 0x00004000\r
 834 \r
 835 #define HIB1P2_FLASH_DCDC_PARAMETERS0_mem_dcdc_flash_en_n1fet_rds_mode_lowv \\r
 836                                 0x00002000\r
 837 \r
 838 #define HIB1P2_FLASH_DCDC_PARAMETERS0_mem_dcdc_flash_en_n2fet_rds_mode_lowv \\r
 839                                 0x00001000\r
 840 \r
 841 #define HIB1P2_FLASH_DCDC_PARAMETERS0_mem_dcdc_flash_en_p1fet_rds_mode_lowv \\r
 842                                 0x00000800\r
 843 \r
 844 #define HIB1P2_FLASH_DCDC_PARAMETERS0_mem_dcdc_flash_en_p2fet_rds_mode_lowv \\r
 845                                 0x00000400\r
 846 \r
 847 #define HIB1P2_FLASH_DCDC_PARAMETERS0_mem_dcdc_flash_ext_smps_mode_override_lowv \\r
 848                                 0x00000200\r
 849 \r
 850 #define HIB1P2_FLASH_DCDC_PARAMETERS0_mem_dcdc_flash_p1fet_sel_lowv_M \\r
 851                                 0x000001E0\r
 852 \r
 853 #define HIB1P2_FLASH_DCDC_PARAMETERS0_mem_dcdc_flash_p1fet_sel_lowv_S 5\r
 854 #define HIB1P2_FLASH_DCDC_PARAMETERS0_mem_dcdc_flash_n1fet_sel_lowv_M \\r
 855                                 0x0000001E\r
 856 \r
 857 #define HIB1P2_FLASH_DCDC_PARAMETERS0_mem_dcdc_flash_n1fet_sel_lowv_S 1\r
 858 #define HIB1P2_FLASH_DCDC_PARAMETERS0_NA18 \\r
 859                                 0x00000001\r
 860 \r
 861 //******************************************************************************\r
 862 //\r
 863 // The following are defines for the bit fields in the\r
 864 // HIB1P2_O_FLASH_DCDC_PARAMETERS1 register.\r
 865 //\r
 866 //******************************************************************************\r
 867 #define HIB1P2_FLASH_DCDC_PARAMETERS1_mem_dcdc_flash_p2fet_sel_lowv_M \\r
 868                                 0xF0000000\r
 869 \r
 870 #define HIB1P2_FLASH_DCDC_PARAMETERS1_mem_dcdc_flash_p2fet_sel_lowv_S 28\r
 871 #define HIB1P2_FLASH_DCDC_PARAMETERS1_mem_dcdc_flash_n2fet_sel_lowv_M \\r
 872                                 0x0F000000\r
 873 \r
 874 #define HIB1P2_FLASH_DCDC_PARAMETERS1_mem_dcdc_flash_n2fet_sel_lowv_S 24\r
 875 #define HIB1P2_FLASH_DCDC_PARAMETERS1_mem_dcdc_flash_p1drv_str_sel_lowv_M \\r
 876                                 0x00F00000\r
 877 \r
 878 #define HIB1P2_FLASH_DCDC_PARAMETERS1_mem_dcdc_flash_p1drv_str_sel_lowv_S 20\r
 879 #define HIB1P2_FLASH_DCDC_PARAMETERS1_mem_dcdc_flash_n1drv_str_sel_lowv_M \\r
 880                                 0x000F0000\r
 881 \r
 882 #define HIB1P2_FLASH_DCDC_PARAMETERS1_mem_dcdc_flash_n1drv_str_sel_lowv_S 16\r
 883 #define HIB1P2_FLASH_DCDC_PARAMETERS1_mem_dcdc_flash_p2drv_str_sel_lowv_M \\r
 884                                 0x0000F000\r
 885 \r
 886 #define HIB1P2_FLASH_DCDC_PARAMETERS1_mem_dcdc_flash_p2drv_str_sel_lowv_S 12\r
 887 #define HIB1P2_FLASH_DCDC_PARAMETERS1_mem_dcdc_flash_n2drv_str_sel_lowv_M \\r
 888                                 0x00000F00\r
 889 \r
 890 #define HIB1P2_FLASH_DCDC_PARAMETERS1_mem_dcdc_flash_n2drv_str_sel_lowv_S 8\r
 891 #define HIB1P2_FLASH_DCDC_PARAMETERS1_mem_dcdc_flash_p1fet_non_ov_lowv_M \\r
 892                                 0x000000C0\r
 893 \r
 894 #define HIB1P2_FLASH_DCDC_PARAMETERS1_mem_dcdc_flash_p1fet_non_ov_lowv_S 6\r
 895 #define HIB1P2_FLASH_DCDC_PARAMETERS1_mem_dcdc_flash_n1fet_non_ov_lowv_M \\r
 896                                 0x00000030\r
 897 \r
 898 #define HIB1P2_FLASH_DCDC_PARAMETERS1_mem_dcdc_flash_n1fet_non_ov_lowv_S 4\r
 899 #define HIB1P2_FLASH_DCDC_PARAMETERS1_mem_dcdc_flash_p2fet_non_ov_lowv_M \\r
 900                                 0x0000000C\r
 901 \r
 902 #define HIB1P2_FLASH_DCDC_PARAMETERS1_mem_dcdc_flash_p2fet_non_ov_lowv_S 2\r
 903 #define HIB1P2_FLASH_DCDC_PARAMETERS1_mem_dcdc_flash_n2fet_non_ov_lowv_M \\r
 904                                 0x00000003\r
 905 \r
 906 #define HIB1P2_FLASH_DCDC_PARAMETERS1_mem_dcdc_flash_n2fet_non_ov_lowv_S 0\r
 907 //******************************************************************************\r
 908 //\r
 909 // The following are defines for the bit fields in the\r
 910 // HIB1P2_O_FLASH_DCDC_PARAMETERS2 register.\r
 911 //\r
 912 //******************************************************************************\r
 913 #define HIB1P2_FLASH_DCDC_PARAMETERS2_mem_dcdc_flash_p1fet_stagger_lowv_M \\r
 914                                 0xC0000000\r
 915 \r
 916 #define HIB1P2_FLASH_DCDC_PARAMETERS2_mem_dcdc_flash_p1fet_stagger_lowv_S 30\r
 917 #define HIB1P2_FLASH_DCDC_PARAMETERS2_mem_dcdc_flash_n1fet_stagger_lowv_M \\r
 918                                 0x30000000\r
 919 \r
 920 #define HIB1P2_FLASH_DCDC_PARAMETERS2_mem_dcdc_flash_n1fet_stagger_lowv_S 28\r
 921 #define HIB1P2_FLASH_DCDC_PARAMETERS2_mem_dcdc_flash_p2fet_stagger_lowv_M \\r
 922                                 0x0C000000\r
 923 \r
 924 #define HIB1P2_FLASH_DCDC_PARAMETERS2_mem_dcdc_flash_p2fet_stagger_lowv_S 26\r
 925 #define HIB1P2_FLASH_DCDC_PARAMETERS2_mem_dcdc_flash_n2fet_stagger_lowv_M \\r
 926                                 0x03000000\r
 927 \r
 928 #define HIB1P2_FLASH_DCDC_PARAMETERS2_mem_dcdc_flash_n2fet_stagger_lowv_S 24\r
 929 #define HIB1P2_FLASH_DCDC_PARAMETERS2_mem_dcdc_flash_shoot_thru_ctrl_lowv \\r
 930                                 0x00800000\r
 931 \r
 932 #define HIB1P2_FLASH_DCDC_PARAMETERS2_mem_dcdc_flash_en_ncomp_lowv \\r
 933                                 0x00400000\r
 934 \r
 935 #define HIB1P2_FLASH_DCDC_PARAMETERS2_mem_dcdc_flash_en_ncomp_hib_lowv \\r
 936                                 0x00200000\r
 937 \r
 938 #define HIB1P2_FLASH_DCDC_PARAMETERS2_mem_dcdc_flash_ncomp_trim_lowv_M \\r
 939                                 0x001F0000\r
 940 \r
 941 #define HIB1P2_FLASH_DCDC_PARAMETERS2_mem_dcdc_flash_ncomp_trim_lowv_S 16\r
 942 #define HIB1P2_FLASH_DCDC_PARAMETERS2_mem_dcdc_flash_ncomp_mask_dly_trim_lowv_M \\r
 943                                 0x0000F000\r
 944 \r
 945 #define HIB1P2_FLASH_DCDC_PARAMETERS2_mem_dcdc_flash_ncomp_mask_dly_trim_lowv_S 12\r
 946 #define HIB1P2_FLASH_DCDC_PARAMETERS2_mem_dcdc_flash_en_ilim_lowv \\r
 947                                 0x00000800\r
 948 \r
 949 #define HIB1P2_FLASH_DCDC_PARAMETERS2_mem_dcdc_flash_en_ilim_hib_lowv \\r
 950                                 0x00000400\r
 951 \r
 952 #define HIB1P2_FLASH_DCDC_PARAMETERS2_mem_dcdc_flash_ilim_trim_lowv_override_M \\r
 953                                 0x000003FC\r
 954 \r
 955 #define HIB1P2_FLASH_DCDC_PARAMETERS2_mem_dcdc_flash_ilim_trim_lowv_override_S 2\r
 956 #define HIB1P2_FLASH_DCDC_PARAMETERS2_mem_dcdc_flash_ilim_mask_dly_sel_lowv_M \\r
 957                                 0x00000003\r
 958 \r
 959 #define HIB1P2_FLASH_DCDC_PARAMETERS2_mem_dcdc_flash_ilim_mask_dly_sel_lowv_S 0\r
 960 //******************************************************************************\r
 961 //\r
 962 // The following are defines for the bit fields in the\r
 963 // HIB1P2_O_FLASH_DCDC_PARAMETERS3 register.\r
 964 //\r
 965 //******************************************************************************\r
 966 #define HIB1P2_FLASH_DCDC_PARAMETERS3_mem_dcdc_flash_en_anti_glitch_lowv \\r
 967                                 0x80000000\r
 968 \r
 969 #define HIB1P2_FLASH_DCDC_PARAMETERS3_mem_dcdc_flash_en_hi_clamp_lowv \\r
 970                                 0x40000000\r
 971 \r
 972 #define HIB1P2_FLASH_DCDC_PARAMETERS3_mem_dcdc_flash_en_lo_clamp_lowv \\r
 973                                 0x20000000\r
 974 \r
 975 #define HIB1P2_FLASH_DCDC_PARAMETERS3_mem_dcdc_flash_ramp_hgt_lowv_M \\r
 976                                 0x1F000000\r
 977 \r
 978 #define HIB1P2_FLASH_DCDC_PARAMETERS3_mem_dcdc_flash_ramp_hgt_lowv_S 24\r
 979 #define HIB1P2_FLASH_DCDC_PARAMETERS3_mem_dcdc_flash_vclamph_trim_lowv_M \\r
 980                                 0x00E00000\r
 981 \r
 982 #define HIB1P2_FLASH_DCDC_PARAMETERS3_mem_dcdc_flash_vclamph_trim_lowv_S 21\r
 983 #define HIB1P2_FLASH_DCDC_PARAMETERS3_mem_dcdc_flash_vclampl_trim_lowv_M \\r
 984                                 0x001C0000\r
 985 \r
 986 #define HIB1P2_FLASH_DCDC_PARAMETERS3_mem_dcdc_flash_vclampl_trim_lowv_S 18\r
 987 #define HIB1P2_FLASH_DCDC_PARAMETERS3_mem_dcdc_flash_vtrim_lowv_M \\r
 988                                 0x0003C000\r
 989 \r
 990 #define HIB1P2_FLASH_DCDC_PARAMETERS3_mem_dcdc_flash_vtrim_lowv_S 14\r
 991 #define HIB1P2_FLASH_DCDC_PARAMETERS3_mem_dcdc_flash_pfm_ripple_trim_lowv_M \\r
 992                                 0x00003C00\r
 993 \r
 994 #define HIB1P2_FLASH_DCDC_PARAMETERS3_mem_dcdc_flash_pfm_ripple_trim_lowv_S 10\r
 995 #define HIB1P2_FLASH_DCDC_PARAMETERS3_mem_dcdc_flash_slp_drv_dly_sel_lowv_M \\r
 996                                 0x00000300\r
 997 \r
 998 #define HIB1P2_FLASH_DCDC_PARAMETERS3_mem_dcdc_flash_slp_drv_dly_sel_lowv_S 8\r
 999 #define HIB1P2_FLASH_DCDC_PARAMETERS3_mem_dcdc_flash_en_ov_prot_lowv \\r
1000                                 0x00000080\r
1001 \r
1002 #define HIB1P2_FLASH_DCDC_PARAMETERS3_mem_dcdc_flash_en_uv_prot_lowv \\r
1003                                 0x00000040\r
1004 \r
1005 #define HIB1P2_FLASH_DCDC_PARAMETERS3_mem_dcdc_flash_en_tmux_lowv \\r
1006                                 0x00000020\r
1007 \r
1008 #define HIB1P2_FLASH_DCDC_PARAMETERS3_NA19_M \\r
1009                                 0x0000001F\r
1010 \r
1011 #define HIB1P2_FLASH_DCDC_PARAMETERS3_NA19_S 0\r
1012 //******************************************************************************\r
1013 //\r
1014 // The following are defines for the bit fields in the\r
1015 // HIB1P2_O_FLASH_DCDC_PARAMETERS4 register.\r
1016 //\r
1017 //******************************************************************************\r
1018 #define HIB1P2_FLASH_DCDC_PARAMETERS4_mem_dcdc_flash_tmux_ctrl_lowv_M \\r
1019                                 0xFFFFFFFF\r
1020 \r
1021 #define HIB1P2_FLASH_DCDC_PARAMETERS4_mem_dcdc_flash_tmux_ctrl_lowv_S 0\r
1022 //******************************************************************************\r
1023 //\r
1024 // The following are defines for the bit fields in the\r
1025 // HIB1P2_O_FLASH_DCDC_PARAMETERS5 register.\r
1026 //\r
1027 //******************************************************************************\r
1028 #define HIB1P2_FLASH_DCDC_PARAMETERS5_mem_dcdc_flash_spare_lowv_M \\r
1029                                 0xFFFFFFFF\r
1030 \r
1031 #define HIB1P2_FLASH_DCDC_PARAMETERS5_mem_dcdc_flash_spare_lowv_S 0\r
1032 //******************************************************************************\r
1033 //\r
1034 // The following are defines for the bit fields in the\r
1035 // HIB1P2_O_FLASH_DCDC_PARAMETERS6 register.\r
1036 //\r
1037 //******************************************************************************\r
1038 #define HIB1P2_FLASH_DCDC_PARAMETERS6_dcdc_flash_ov_prot_out_lowv \\r
1039                                 0x80000000\r
1040 \r
1041 #define HIB1P2_FLASH_DCDC_PARAMETERS6_dcdc_flash_uv_prot_out_lowv \\r
1042                                 0x40000000\r
1043 \r
1044 #define HIB1P2_FLASH_DCDC_PARAMETERS6_NA20_M \\r
1045                                 0x3FFFFFFF\r
1046 \r
1047 #define HIB1P2_FLASH_DCDC_PARAMETERS6_NA20_S 0\r
1048 //******************************************************************************\r
1049 //\r
1050 // The following are defines for the bit fields in the\r
1051 // HIB1P2_O_PMBIST_PARAMETERS0 register.\r
1052 //\r
1053 //******************************************************************************\r
1054 #define HIB1P2_PMBIST_PARAMETERS0_mem_pm_bist_en_lowv \\r
1055                                 0x80000000\r
1056 \r
1057 #define HIB1P2_PMBIST_PARAMETERS0_mem_pm_bist_ctrl_lowv_M \\r
1058                                 0x7FFFF800\r
1059 \r
1060 #define HIB1P2_PMBIST_PARAMETERS0_mem_pm_bist_ctrl_lowv_S 11\r
1061 #define HIB1P2_PMBIST_PARAMETERS0_NA21_M \\r
1062                                 0x000007FF\r
1063 \r
1064 #define HIB1P2_PMBIST_PARAMETERS0_NA21_S 0\r
1065 //******************************************************************************\r
1066 //\r
1067 // The following are defines for the bit fields in the\r
1068 // HIB1P2_O_PMBIST_PARAMETERS1 register.\r
1069 //\r
1070 //******************************************************************************\r
1071 #define HIB1P2_PMBIST_PARAMETERS1_mem_pm_bist_spare_lowv_M \\r
1072                                 0xFFFF0000\r
1073 \r
1074 #define HIB1P2_PMBIST_PARAMETERS1_mem_pm_bist_spare_lowv_S 16\r
1075 #define HIB1P2_PMBIST_PARAMETERS1_mem_pmtest_en_lowv \\r
1076                                 0x00008000\r
1077 \r
1078 #define HIB1P2_PMBIST_PARAMETERS1_NA22_M \\r
1079                                 0x00007FFF\r
1080 \r
1081 #define HIB1P2_PMBIST_PARAMETERS1_NA22_S 0\r
1082 //******************************************************************************\r
1083 //\r
1084 // The following are defines for the bit fields in the\r
1085 // HIB1P2_O_PMBIST_PARAMETERS2 register.\r
1086 //\r
1087 //******************************************************************************\r
1088 #define HIB1P2_PMBIST_PARAMETERS2_mem_pmtest_tmux_ctrl_lowv_M \\r
1089                                 0xFFFFFFFF\r
1090 \r
1091 #define HIB1P2_PMBIST_PARAMETERS2_mem_pmtest_tmux_ctrl_lowv_S 0\r
1092 //******************************************************************************\r
1093 //\r
1094 // The following are defines for the bit fields in the\r
1095 // HIB1P2_O_PMBIST_PARAMETERS3 register.\r
1096 //\r
1097 //******************************************************************************\r
1098 #define HIB1P2_PMBIST_PARAMETERS3_mem_pmtest_spare_lowv_M \\r
1099                                 0xFFFF0000\r
1100 \r
1101 #define HIB1P2_PMBIST_PARAMETERS3_mem_pmtest_spare_lowv_S 16\r
1102 #define HIB1P2_PMBIST_PARAMETERS3_mem_pmtest_load_trim_lowv_M \\r
1103                                 0x0000E000\r
1104 \r
1105 #define HIB1P2_PMBIST_PARAMETERS3_mem_pmtest_load_trim_lowv_S 13\r
1106 #define HIB1P2_PMBIST_PARAMETERS3_mem_rnwell_calib_en_lowv \\r
1107                                 0x00001000\r
1108 \r
1109 #define HIB1P2_PMBIST_PARAMETERS3_NA23_M \\r
1110                                 0x00000FFF\r
1111 \r
1112 #define HIB1P2_PMBIST_PARAMETERS3_NA23_S 0\r
1113 //******************************************************************************\r
1114 //\r
1115 // The following are defines for the bit fields in the\r
1116 // HIB1P2_O_FLASH_DCDC_PARAMETERS8 register.\r
1117 //\r
1118 //******************************************************************************\r
1119 #define HIB1P2_FLASH_DCDC_PARAMETERS8_mem_en_flash_sup_comp_lowv \\r
1120                                 0x80000000\r
1121 \r
1122 #define HIB1P2_FLASH_DCDC_PARAMETERS8_mem_flash_high_sup_trim_lowv_M \\r
1123                                 0x7C000000\r
1124 \r
1125 #define HIB1P2_FLASH_DCDC_PARAMETERS8_mem_flash_high_sup_trim_lowv_S 26\r
1126 #define HIB1P2_FLASH_DCDC_PARAMETERS8_mem_flash_low_sup_trim_lowv_M \\r
1127                                 0x03E00000\r
1128 \r
1129 #define HIB1P2_FLASH_DCDC_PARAMETERS8_mem_flash_low_sup_trim_lowv_S 21\r
1130 #define HIB1P2_FLASH_DCDC_PARAMETERS8_NA24_M \\r
1131                                 0x001FFFFF\r
1132 \r
1133 #define HIB1P2_FLASH_DCDC_PARAMETERS8_NA24_S 0\r
1134 //******************************************************************************\r
1135 //\r
1136 // The following are defines for the bit fields in the\r
1137 // HIB1P2_O_ANA_DCDC_PARAMETERS_OVERRIDE register.\r
1138 //\r
1139 //******************************************************************************\r
1140 #define HIB1P2_ANA_DCDC_PARAMETERS_OVERRIDE_reserved_M \\r
1141                                 0xFFFFFFC0\r
1142 \r
1143 #define HIB1P2_ANA_DCDC_PARAMETERS_OVERRIDE_reserved_S 6\r
1144 #define HIB1P2_ANA_DCDC_PARAMETERS_OVERRIDE_mem_dcdc_ana_en_subreg_1p2v_lowv_override_ctrl \\r
1145                                 0x00000020\r
1146 \r
1147 #define HIB1P2_ANA_DCDC_PARAMETERS_OVERRIDE_mem_dcdc_ana_en_subreg_1p8v_lowv_override_ctrl \\r
1148                                 0x00000010\r
1149 \r
1150 #define HIB1P2_ANA_DCDC_PARAMETERS_OVERRIDE_mem_dcdc_ana_ilim_trim_lowv_efc_override_ctrl \\r
1151                                 0x00000008\r
1152 \r
1153 #define HIB1P2_ANA_DCDC_PARAMETERS_OVERRIDE_mem_dcdc_ana_en_slp_mode_lowv_fsm_override_ctrl \\r
1154                                 0x00000004\r
1155 \r
1156 #define HIB1P2_ANA_DCDC_PARAMETERS_OVERRIDE_mem_dcdc_ana_en_pwm_mode_lowv_fsm_override_ctrl \\r
1157                                 0x00000002\r
1158 \r
1159 #define HIB1P2_ANA_DCDC_PARAMETERS_OVERRIDE_mem_dcdc_ana_en_lowv_fsm_override_ctrl \\r
1160                                 0x00000001\r
1161 \r
1162 //******************************************************************************\r
1163 //\r
1164 // The following are defines for the bit fields in the\r
1165 // HIB1P2_O_FLASH_DCDC_PARAMETERS_OVERRIDE register.\r
1166 //\r
1167 //******************************************************************************\r
1168 #define HIB1P2_FLASH_DCDC_PARAMETERS_OVERRIDE_reserved_M \\r
1169                                 0xFFFFFFFC\r
1170 \r
1171 #define HIB1P2_FLASH_DCDC_PARAMETERS_OVERRIDE_reserved_S 2\r
1172 #define HIB1P2_FLASH_DCDC_PARAMETERS_OVERRIDE_mem_dcdc_flash_en_lowv_override_ctrl \\r
1173                                 0x00000002\r
1174 \r
1175 #define HIB1P2_FLASH_DCDC_PARAMETERS_OVERRIDE_mem_dcdc_flash_ilim_trim_lowv_override_ctrl \\r
1176                                 0x00000001\r
1177 \r
1178 //******************************************************************************\r
1179 //\r
1180 // The following are defines for the bit fields in the\r
1181 // HIB1P2_O_DIG_DCDC_VTRIM_CFG register.\r
1182 //\r
1183 //******************************************************************************\r
1184 #define HIB1P2_DIG_DCDC_VTRIM_CFG_reserved_M \\r
1185                                 0xFF000000\r
1186 \r
1187 #define HIB1P2_DIG_DCDC_VTRIM_CFG_reserved_S 24\r
1188 #define HIB1P2_DIG_DCDC_VTRIM_CFG_mem_dcdc_dig_run_vtrim_M \\r
1189                                 0x00FC0000\r
1190 \r
1191 #define HIB1P2_DIG_DCDC_VTRIM_CFG_mem_dcdc_dig_run_vtrim_S 18\r
1192 #define HIB1P2_DIG_DCDC_VTRIM_CFG_mem_dcdc_dig_dslp_vtrim_M \\r
1193                                 0x0003F000\r
1194 \r
1195 #define HIB1P2_DIG_DCDC_VTRIM_CFG_mem_dcdc_dig_dslp_vtrim_S 12\r
1196 #define HIB1P2_DIG_DCDC_VTRIM_CFG_mem_dcdc_dig_lpds_vtrim_M \\r
1197                                 0x00000FC0\r
1198 \r
1199 #define HIB1P2_DIG_DCDC_VTRIM_CFG_mem_dcdc_dig_lpds_vtrim_S 6\r
1200 #define HIB1P2_DIG_DCDC_VTRIM_CFG_Spare_RW_M \\r
1201                                 0x0000003F\r
1202 \r
1203 #define HIB1P2_DIG_DCDC_VTRIM_CFG_Spare_RW_S 0\r
1204 //******************************************************************************\r
1205 //\r
1206 // The following are defines for the bit fields in the\r
1207 // HIB1P2_O_DIG_DCDC_FSM_PARAMETERS register.\r
1208 //\r
1209 //******************************************************************************\r
1210 #define HIB1P2_DIG_DCDC_FSM_PARAMETERS_reserved_M \\r
1211                                 0xFFFF8000\r
1212 \r
1213 #define HIB1P2_DIG_DCDC_FSM_PARAMETERS_reserved_S 15\r
1214 #define HIB1P2_DIG_DCDC_FSM_PARAMETERS_mem_dcdc_dig_dslp_enter_cot_to_vtrim_M \\r
1215                                 0x00007000\r
1216 \r
1217 #define HIB1P2_DIG_DCDC_FSM_PARAMETERS_mem_dcdc_dig_dslp_enter_cot_to_vtrim_S 12\r
1218 #define HIB1P2_DIG_DCDC_FSM_PARAMETERS_mem_dcdc_dig_dslp_enter_vtrim_to_sleep_M \\r
1219                                 0x00000E00\r
1220 \r
1221 #define HIB1P2_DIG_DCDC_FSM_PARAMETERS_mem_dcdc_dig_dslp_enter_vtrim_to_sleep_S 9\r
1222 #define HIB1P2_DIG_DCDC_FSM_PARAMETERS_mem_dcdc_dig_dslp_exit_sleep_to_vtrim_M \\r
1223                                 0x000001C0\r
1224 \r
1225 #define HIB1P2_DIG_DCDC_FSM_PARAMETERS_mem_dcdc_dig_dslp_exit_sleep_to_vtrim_S 6\r
1226 #define HIB1P2_DIG_DCDC_FSM_PARAMETERS_mem_dcdc_dig_dslp_exit_vtrim_to_cot_M \\r
1227                                 0x00000038\r
1228 \r
1229 #define HIB1P2_DIG_DCDC_FSM_PARAMETERS_mem_dcdc_dig_dslp_exit_vtrim_to_cot_S 3\r
1230 #define HIB1P2_DIG_DCDC_FSM_PARAMETERS_mem_dcdc_dig_dslp_exit_cot_to_run_M \\r
1231                                 0x00000007\r
1232 \r
1233 #define HIB1P2_DIG_DCDC_FSM_PARAMETERS_mem_dcdc_dig_dslp_exit_cot_to_run_S 0\r
1234 //******************************************************************************\r
1235 //\r
1236 // The following are defines for the bit fields in the\r
1237 // HIB1P2_O_ANA_DCDC_FSM_PARAMETERS register.\r
1238 //\r
1239 //******************************************************************************\r
1240 #define HIB1P2_ANA_DCDC_FSM_PARAMETERS_reserved_M \\r
1241                                 0xFFFFFFF8\r
1242 \r
1243 #define HIB1P2_ANA_DCDC_FSM_PARAMETERS_reserved_S 3\r
1244 #define HIB1P2_ANA_DCDC_FSM_PARAMETERS_mem_dcdc_ana_dslp_exit_sleep_to_run_M \\r
1245                                 0x00000007\r
1246 \r
1247 #define HIB1P2_ANA_DCDC_FSM_PARAMETERS_mem_dcdc_ana_dslp_exit_sleep_to_run_S 0\r
1248 //******************************************************************************\r
1249 //\r
1250 // The following are defines for the bit fields in the\r
1251 // HIB1P2_O_SRAM_SKA_LDO_FSM_PARAMETERS register.\r
1252 //\r
1253 //******************************************************************************\r
1254 #define HIB1P2_SRAM_SKA_LDO_FSM_PARAMETERS_reserved_M \\r
1255                                 0xFFFFFFC0\r
1256 \r
1257 #define HIB1P2_SRAM_SKA_LDO_FSM_PARAMETERS_reserved_S 6\r
1258 #define HIB1P2_SRAM_SKA_LDO_FSM_PARAMETERS_mem_ska_ldo_en_to_sram_ldo_dis_M \\r
1259                                 0x00000038\r
1260 \r
1261 #define HIB1P2_SRAM_SKA_LDO_FSM_PARAMETERS_mem_ska_ldo_en_to_sram_ldo_dis_S 3\r
1262 #define HIB1P2_SRAM_SKA_LDO_FSM_PARAMETERS_mem_sram_ldo_en_to_ska_ldo_dis_M \\r
1263                                 0x00000007\r
1264 \r
1265 #define HIB1P2_SRAM_SKA_LDO_FSM_PARAMETERS_mem_sram_ldo_en_to_ska_ldo_dis_S 0\r
1266 //******************************************************************************\r
1267 //\r
1268 // The following are defines for the bit fields in the\r
1269 // HIB1P2_O_BGAP_DUTY_CYCLING_EXIT_CFG register.\r
1270 //\r
1271 //******************************************************************************\r
1272 #define HIB1P2_BGAP_DUTY_CYCLING_EXIT_CFG_reserved_M \\r
1273                                 0xFFFFFFF8\r
1274 \r
1275 #define HIB1P2_BGAP_DUTY_CYCLING_EXIT_CFG_reserved_S 3\r
1276 #define HIB1P2_BGAP_DUTY_CYCLING_EXIT_CFG_mem_bgap_duty_cycling_exit_time_M \\r
1277                                 0x00000007\r
1278 \r
1279 #define HIB1P2_BGAP_DUTY_CYCLING_EXIT_CFG_mem_bgap_duty_cycling_exit_time_S 0\r
1280 //******************************************************************************\r
1281 //\r
1282 // The following are defines for the bit fields in the\r
1283 // HIB1P2_O_CM_OSC_16M_CONFIG register.\r
1284 //\r
1285 //******************************************************************************\r
1286 #define HIB1P2_CM_OSC_16M_CONFIG_reserved_M \\r
1287                                 0xFFFC0000\r
1288 \r
1289 #define HIB1P2_CM_OSC_16M_CONFIG_reserved_S 18\r
1290 #define HIB1P2_CM_OSC_16M_CONFIG_cm_clk_good_16m \\r
1291                                 0x00020000\r
1292 \r
1293 #define HIB1P2_CM_OSC_16M_CONFIG_mem_cm_en_osc_16m \\r
1294                                 0x00010000\r
1295 \r
1296 #define HIB1P2_CM_OSC_16M_CONFIG_mem_cm_osc_16m_trim_M \\r
1297                                 0x0000FC00\r
1298 \r
1299 #define HIB1P2_CM_OSC_16M_CONFIG_mem_cm_osc_16m_trim_S 10\r
1300 #define HIB1P2_CM_OSC_16M_CONFIG_mem_cm_osc_16m_spare_M \\r
1301                                 0x000003F0\r
1302 \r
1303 #define HIB1P2_CM_OSC_16M_CONFIG_mem_cm_osc_16m_spare_S 4\r
1304 #define HIB1P2_CM_OSC_16M_CONFIG_mem_cm_osc_en_sli_16m \\r
1305                                 0x00000008\r
1306 \r
1307 #define HIB1P2_CM_OSC_16M_CONFIG_mem_cm_sli_16m_trim_M \\r
1308                                 0x00000007\r
1309 \r
1310 #define HIB1P2_CM_OSC_16M_CONFIG_mem_cm_sli_16m_trim_S 0\r
1311 //******************************************************************************\r
1312 //\r
1313 // The following are defines for the bit fields in the\r
1314 // HIB1P2_O_SOP_SENSE_VALUE register.\r
1315 //\r
1316 //******************************************************************************\r
1317 #define HIB1P2_SOP_SENSE_VALUE_reserved_M \\r
1318                                 0xFFFFFF00\r
1319 \r
1320 #define HIB1P2_SOP_SENSE_VALUE_reserved_S 8\r
1321 #define HIB1P2_SOP_SENSE_VALUE_sop_sense_value_M \\r
1322                                 0x000000FF\r
1323 \r
1324 #define HIB1P2_SOP_SENSE_VALUE_sop_sense_value_S 0\r
1325 //******************************************************************************\r
1326 //\r
1327 // The following are defines for the bit fields in the\r
1328 // HIB1P2_O_HIB_RTC_TIMER_LSW_1P2 register.\r
1329 //\r
1330 //******************************************************************************\r
1331 #define HIB1P2_HIB_RTC_TIMER_LSW_1P2_hib_rtc_timer_lsw_M \\r
1332                                 0xFFFFFFFF\r
1333 \r
1334 #define HIB1P2_HIB_RTC_TIMER_LSW_1P2_hib_rtc_timer_lsw_S 0\r
1335 //******************************************************************************\r
1336 //\r
1337 // The following are defines for the bit fields in the\r
1338 // HIB1P2_O_HIB_RTC_TIMER_MSW_1P2 register.\r
1339 //\r
1340 //******************************************************************************\r
1341 #define HIB1P2_HIB_RTC_TIMER_MSW_1P2_hib_rtc_timer_msw_M \\r
1342                                 0x0000FFFF\r
1343 \r
1344 #define HIB1P2_HIB_RTC_TIMER_MSW_1P2_hib_rtc_timer_msw_S 0\r
1345 //******************************************************************************\r
1346 //\r
1347 // The following are defines for the bit fields in the\r
1348 // HIB1P2_O_HIB1P2_BGAP_TRIM_OVERRIDES register.\r
1349 //\r
1350 //******************************************************************************\r
1351 #define HIB1P2_HIB1P2_BGAP_TRIM_OVERRIDES_reserved_M \\r
1352                                 0xFF800000\r
1353 \r
1354 #define HIB1P2_HIB1P2_BGAP_TRIM_OVERRIDES_reserved_S 23\r
1355 #define HIB1P2_HIB1P2_BGAP_TRIM_OVERRIDES_mem_bgap_mag_trim_override_ctrl \\r
1356                                 0x00400000\r
1357 \r
1358 #define HIB1P2_HIB1P2_BGAP_TRIM_OVERRIDES_mem_bgap_mag_trim_override_M \\r
1359                                 0x003FC000\r
1360 \r
1361 #define HIB1P2_HIB1P2_BGAP_TRIM_OVERRIDES_mem_bgap_mag_trim_override_S 14\r
1362 #define HIB1P2_HIB1P2_BGAP_TRIM_OVERRIDES_mem_bgap_temp_trim_override_ctrl \\r
1363                                 0x00002000\r
1364 \r
1365 #define HIB1P2_HIB1P2_BGAP_TRIM_OVERRIDES_mem_bgap_temp_trim_override_M \\r
1366                                 0x00001FC0\r
1367 \r
1368 #define HIB1P2_HIB1P2_BGAP_TRIM_OVERRIDES_mem_bgap_temp_trim_override_S 6\r
1369 #define HIB1P2_HIB1P2_BGAP_TRIM_OVERRIDES_mem_bgap_rtrim_override_ctrl \\r
1370                                 0x00000020\r
1371 \r
1372 #define HIB1P2_HIB1P2_BGAP_TRIM_OVERRIDES_mem_bgap_rtrim_override_M \\r
1373                                 0x0000001F\r
1374 \r
1375 #define HIB1P2_HIB1P2_BGAP_TRIM_OVERRIDES_mem_bgap_rtrim_override_S 0\r
1376 //******************************************************************************\r
1377 //\r
1378 // The following are defines for the bit fields in the\r
1379 // HIB1P2_O_HIB1P2_EFUSE_READ_REG0 register.\r
1380 //\r
1381 //******************************************************************************\r
1382 #define HIB1P2_HIB1P2_EFUSE_READ_REG0_FUSEFARM_ROW_12_M \\r
1383                                 0xFFFFFFFF  // Corresponds to ROW_12 of\r
1384                                             // FUSEFARM. [7:0] :\r
1385                                             // DCDC_DIG_ILIM_TRIM_LOWV(7:0)\r
1386                                             // [15:8] :\r
1387                                             // DCDC_ANA_ILIM_TRIM_LOWV(7:0)\r
1388                                             // [23:16] :\r
1389                                             // DCDC_FLASH_ILIM_TRIM_LOWV(7:0)\r
1390                                             // [24:24] : DTHE SHA DISABLE\r
1391                                             // [25:25] : DTHE DES DISABLE\r
1392                                             // [26:26] : DTHE AES DISABLE\r
1393                                             // [31:27] : HD_BG_RTRIM (4:0)\r
1394 \r
1395 #define HIB1P2_HIB1P2_EFUSE_READ_REG0_FUSEFARM_ROW_12_S 0\r
1396 //******************************************************************************\r
1397 //\r
1398 // The following are defines for the bit fields in the\r
1399 // HIB1P2_O_HIB1P2_EFUSE_READ_REG1 register.\r
1400 //\r
1401 //******************************************************************************\r
1402 #define HIB1P2_HIB1P2_EFUSE_READ_REG1_FUSEFARM_ROW_13_M \\r
1403                                 0xFFFFFFFF  // Corresponds to ROW_13 of the\r
1404                                             // FUSEFARM. [7:0] : HD_BG_MAG_TRIM\r
1405                                             // (7:0) [14:8] : HD_BG_TEMP_TRIM\r
1406                                             // (6:0) [15:15] : GREYOUT ENABLE\r
1407                                             // DUTY CYCLING [31:16] :\r
1408                                             // Reserved/Checksum\r
1409 \r
1410 #define HIB1P2_HIB1P2_EFUSE_READ_REG1_FUSEFARM_ROW_13_S 0\r
1411 //******************************************************************************\r
1412 //\r
1413 // The following are defines for the bit fields in the\r
1414 // HIB1P2_O_HIB1P2_POR_TEST_CTRL register.\r
1415 //\r
1416 //******************************************************************************\r
1417 #define HIB1P2_HIB1P2_POR_TEST_CTRL_reserved_M \\r
1418                                 0xFFFFFF00\r
1419 \r
1420 #define HIB1P2_HIB1P2_POR_TEST_CTRL_reserved_S 8\r
1421 #define HIB1P2_HIB1P2_POR_TEST_CTRL_mem_prcm_por_test_ctrl_M \\r
1422                                 0x000000FF\r
1423 \r
1424 #define HIB1P2_HIB1P2_POR_TEST_CTRL_mem_prcm_por_test_ctrl_S 0\r
1425 //******************************************************************************\r
1426 //\r
1427 // The following are defines for the bit fields in the\r
1428 // HIB1P2_O_HIB_TIMER_SYNC_CALIB_CFG0 register.\r
1429 //\r
1430 //******************************************************************************\r
1431 #define HIB1P2_HIB_TIMER_SYNC_CALIB_CFG0_reserved_M \\r
1432                                 0xFFFF0000\r
1433 \r
1434 #define HIB1P2_HIB_TIMER_SYNC_CALIB_CFG0_reserved_S 16\r
1435 #define HIB1P2_HIB_TIMER_SYNC_CALIB_CFG0_mem_cfg_calib_time_M \\r
1436                                 0x0000FF00\r
1437 \r
1438 #define HIB1P2_HIB_TIMER_SYNC_CALIB_CFG0_mem_cfg_calib_time_S 8\r
1439 #define HIB1P2_HIB_TIMER_SYNC_CALIB_CFG0_NU1_M \\r
1440                                 0x000000FE\r
1441 \r
1442 #define HIB1P2_HIB_TIMER_SYNC_CALIB_CFG0_NU1_S 1\r
1443 #define HIB1P2_HIB_TIMER_SYNC_CALIB_CFG0_mem_cfg_calib_start \\r
1444                                 0x00000001\r
1445 \r
1446 //******************************************************************************\r
1447 //\r
1448 // The following are defines for the bit fields in the\r
1449 // HIB1P2_O_HIB_TIMER_SYNC_CALIB_CFG1 register.\r
1450 //\r
1451 //******************************************************************************\r
1452 #define HIB1P2_HIB_TIMER_SYNC_CALIB_CFG1_reserved_M \\r
1453                                 0xFFF00000\r
1454 \r
1455 #define HIB1P2_HIB_TIMER_SYNC_CALIB_CFG1_reserved_S 20\r
1456 #define HIB1P2_HIB_TIMER_SYNC_CALIB_CFG1_fast_calib_count_M \\r
1457                                 0x000FFFFF\r
1458 \r
1459 #define HIB1P2_HIB_TIMER_SYNC_CALIB_CFG1_fast_calib_count_S 0\r
1460 //******************************************************************************\r
1461 //\r
1462 // The following are defines for the bit fields in the\r
1463 // HIB1P2_O_HIB_TIMER_SYNC_CFG2 register.\r
1464 //\r
1465 //******************************************************************************\r
1466 #define HIB1P2_HIB_TIMER_SYNC_CFG2_reserved_M \\r
1467                                 0xFFFFFE00\r
1468 \r
1469 #define HIB1P2_HIB_TIMER_SYNC_CFG2_reserved_S 9\r
1470 #define HIB1P2_HIB_TIMER_SYNC_CFG2_mem_cfg_hib_unload \\r
1471                                 0x00000100\r
1472 \r
1473 #define HIB1P2_HIB_TIMER_SYNC_CFG2_NU1_M \\r
1474                                 0x000000FC\r
1475 \r
1476 #define HIB1P2_HIB_TIMER_SYNC_CFG2_NU1_S 2\r
1477 #define HIB1P2_HIB_TIMER_SYNC_CFG2_mem_cfg_tsf_adj \\r
1478                                 0x00000002\r
1479 \r
1480 #define HIB1P2_HIB_TIMER_SYNC_CFG2_mem_cfg_update_tsf \\r
1481                                 0x00000001\r
1482 \r
1483 //******************************************************************************\r
1484 //\r
1485 // The following are defines for the bit fields in the\r
1486 // HIB1P2_O_HIB_TIMER_SYNC_TSF_ADJ_VAL register.\r
1487 //\r
1488 //******************************************************************************\r
1489 #define HIB1P2_HIB_TIMER_SYNC_TSF_ADJ_VAL_mem_tsf_adj_val_M \\r
1490                                 0xFFFFFFFF\r
1491 \r
1492 #define HIB1P2_HIB_TIMER_SYNC_TSF_ADJ_VAL_mem_tsf_adj_val_S 0\r
1493 //******************************************************************************\r
1494 //\r
1495 // The following are defines for the bit fields in the\r
1496 // HIB1P2_O_HIB_TIMER_RTC_GTS_TIMESTAMP_LSW register.\r
1497 //\r
1498 //******************************************************************************\r
1499 #define HIB1P2_HIB_TIMER_RTC_GTS_TIMESTAMP_LSW_rtc_gts_timestamp_lsw_M \\r
1500                                 0xFFFFFFFF\r
1501 \r
1502 #define HIB1P2_HIB_TIMER_RTC_GTS_TIMESTAMP_LSW_rtc_gts_timestamp_lsw_S 0\r
1503 //******************************************************************************\r
1504 //\r
1505 // The following are defines for the bit fields in the\r
1506 // HIB1P2_O_HIB_TIMER_RTC_GTS_TIMESTAMP_MSW register.\r
1507 //\r
1508 //******************************************************************************\r
1509 #define HIB1P2_HIB_TIMER_RTC_GTS_TIMESTAMP_MSW_reserved_M \\r
1510                                 0xFFFF0000\r
1511 \r
1512 #define HIB1P2_HIB_TIMER_RTC_GTS_TIMESTAMP_MSW_reserved_S 16\r
1513 #define HIB1P2_HIB_TIMER_RTC_GTS_TIMESTAMP_MSW_rtc_gts_timestamp_msw_M \\r
1514                                 0x0000FFFF\r
1515 \r
1516 #define HIB1P2_HIB_TIMER_RTC_GTS_TIMESTAMP_MSW_rtc_gts_timestamp_msw_S 0\r
1517 //******************************************************************************\r
1518 //\r
1519 // The following are defines for the bit fields in the\r
1520 // HIB1P2_O_HIB_TIMER_RTC_WUP_TIMESTAMP_LSW register.\r
1521 //\r
1522 //******************************************************************************\r
1523 #define HIB1P2_HIB_TIMER_RTC_WUP_TIMESTAMP_LSW_rtc_wup_timestamp_lsw_M \\r
1524                                 0xFFFFFFFF\r
1525 \r
1526 #define HIB1P2_HIB_TIMER_RTC_WUP_TIMESTAMP_LSW_rtc_wup_timestamp_lsw_S 0\r
1527 //******************************************************************************\r
1528 //\r
1529 // The following are defines for the bit fields in the\r
1530 // HIB1P2_O_HIB_TIMER_RTC_WUP_TIMESTAMP_MSW register.\r
1531 //\r
1532 //******************************************************************************\r
1533 #define HIB1P2_HIB_TIMER_RTC_WUP_TIMESTAMP_MSW_reserved_M \\r
1534                                 0xFFFF0000\r
1535 \r
1536 #define HIB1P2_HIB_TIMER_RTC_WUP_TIMESTAMP_MSW_reserved_S 16\r
1537 #define HIB1P2_HIB_TIMER_RTC_WUP_TIMESTAMP_MSW_rtc_wup_timestamp_msw_M \\r
1538                                 0x0000FFFF\r
1539 \r
1540 #define HIB1P2_HIB_TIMER_RTC_WUP_TIMESTAMP_MSW_rtc_wup_timestamp_msw_S 0\r
1541 //******************************************************************************\r
1542 //\r
1543 // The following are defines for the bit fields in the\r
1544 // HIB1P2_O_HIB_TIMER_SYNC_WAKE_OFFSET_ERR register.\r
1545 //\r
1546 //******************************************************************************\r
1547 #define HIB1P2_HIB_TIMER_SYNC_WAKE_OFFSET_ERR_reserved_M \\r
1548                                 0xFFFFF000\r
1549 \r
1550 #define HIB1P2_HIB_TIMER_SYNC_WAKE_OFFSET_ERR_reserved_S 12\r
1551 #define HIB1P2_HIB_TIMER_SYNC_WAKE_OFFSET_ERR_wup_offset_error_M \\r
1552                                 0x00000FFF\r
1553 \r
1554 #define HIB1P2_HIB_TIMER_SYNC_WAKE_OFFSET_ERR_wup_offset_error_S 0\r
1555 //******************************************************************************\r
1556 //\r
1557 // The following are defines for the bit fields in the\r
1558 // HIB1P2_O_HIB_TIMER_SYNC_TSF_CURR_VAL_LSW register.\r
1559 //\r
1560 //******************************************************************************\r
1561 #define HIB1P2_HIB_TIMER_SYNC_TSF_CURR_VAL_LSW_tsf_curr_val_lsw_M \\r
1562                                 0xFFFFFFFF\r
1563 \r
1564 #define HIB1P2_HIB_TIMER_SYNC_TSF_CURR_VAL_LSW_tsf_curr_val_lsw_S 0\r
1565 //******************************************************************************\r
1566 //\r
1567 // The following are defines for the bit fields in the\r
1568 // HIB1P2_O_HIB_TIMER_SYNC_TSF_CURR_VAL_MSW register.\r
1569 //\r
1570 //******************************************************************************\r
1571 #define HIB1P2_HIB_TIMER_SYNC_TSF_CURR_VAL_MSW_tsf_curr_val_msw_M \\r
1572                                 0xFFFFFFFF\r
1573 \r
1574 #define HIB1P2_HIB_TIMER_SYNC_TSF_CURR_VAL_MSW_tsf_curr_val_msw_S 0\r
1575 //******************************************************************************\r
1576 //\r
1577 // The following are defines for the bit fields in the HIB1P2_O_CM_SPARE register.\r
1578 //\r
1579 //******************************************************************************\r
1580 #define HIB1P2_CM_SPARE_CM_SPARE_OUT_M \\r
1581                                 0xFF000000\r
1582 \r
1583 #define HIB1P2_CM_SPARE_CM_SPARE_OUT_S 24\r
1584 #define HIB1P2_CM_SPARE_MEM_CM_TEST_CTRL_M \\r
1585                                 0x00FF0000\r
1586 \r
1587 #define HIB1P2_CM_SPARE_MEM_CM_TEST_CTRL_S 16\r
1588 #define HIB1P2_CM_SPARE_MEM_CM_SPARE_M \\r
1589                                 0x0000FFFF\r
1590 \r
1591 #define HIB1P2_CM_SPARE_MEM_CM_SPARE_S 0\r
1592 //******************************************************************************\r
1593 //\r
1594 // The following are defines for the bit fields in the\r
1595 // HIB1P2_O_PORPOL_SPARE register.\r
1596 //\r
1597 //******************************************************************************\r
1598 #define HIB1P2_PORPOL_SPARE_MEM_PORPOL_SPARE_M \\r
1599                                 0xFFFFFFFF\r
1600 \r
1601 #define HIB1P2_PORPOL_SPARE_MEM_PORPOL_SPARE_S 0\r
1602 //******************************************************************************\r
1603 //\r
1604 // The following are defines for the bit fields in the\r
1605 // HIB1P2_O_MEM_DIG_DCDC_CLK_CONFIG register.\r
1606 //\r
1607 //******************************************************************************\r
1608 #define HIB1P2_MEM_DIG_DCDC_CLK_CONFIG_MEM_DIG_DCDC_CLK_ENABLE \\r
1609                                 0x00000100\r
1610 \r
1611 #define HIB1P2_MEM_DIG_DCDC_CLK_CONFIG_MEM_DIG_DCDC_CLK_PLLGEN_OFF_TIME_M \\r
1612                                 0x000000F0\r
1613 \r
1614 #define HIB1P2_MEM_DIG_DCDC_CLK_CONFIG_MEM_DIG_DCDC_CLK_PLLGEN_OFF_TIME_S 4\r
1615 #define HIB1P2_MEM_DIG_DCDC_CLK_CONFIG_MEM_DIG_DCDC_CLK_PLLGEN_ON_TIME_M \\r
1616                                 0x0000000F\r
1617 \r
1618 #define HIB1P2_MEM_DIG_DCDC_CLK_CONFIG_MEM_DIG_DCDC_CLK_PLLGEN_ON_TIME_S 0\r
1619 //******************************************************************************\r
1620 //\r
1621 // The following are defines for the bit fields in the\r
1622 // HIB1P2_O_MEM_ANA_DCDC_CLK_CONFIG register.\r
1623 //\r
1624 //******************************************************************************\r
1625 #define HIB1P2_MEM_ANA_DCDC_CLK_CONFIG_MEM_ANA_DCDC_CLK_ENABLE \\r
1626                                 0x00000100\r
1627 \r
1628 #define HIB1P2_MEM_ANA_DCDC_CLK_CONFIG_MEM_ANA_DCDC_CLK_PLLGEN_OFF_TIME_M \\r
1629                                 0x000000F0\r
1630 \r
1631 #define HIB1P2_MEM_ANA_DCDC_CLK_CONFIG_MEM_ANA_DCDC_CLK_PLLGEN_OFF_TIME_S 4\r
1632 #define HIB1P2_MEM_ANA_DCDC_CLK_CONFIG_MEM_ANA_DCDC_CLK_PLLGEN_ON_TIME_M \\r
1633                                 0x0000000F\r
1634 \r
1635 #define HIB1P2_MEM_ANA_DCDC_CLK_CONFIG_MEM_ANA_DCDC_CLK_PLLGEN_ON_TIME_S 0\r
1636 //******************************************************************************\r
1637 //\r
1638 // The following are defines for the bit fields in the\r
1639 // HIB1P2_O_MEM_FLASH_DCDC_CLK_CONFIG register.\r
1640 //\r
1641 //******************************************************************************\r
1642 #define HIB1P2_MEM_FLASH_DCDC_CLK_CONFIG_MEM_FLASH_DCDC_CLK_ENABLE \\r
1643                                 0x00000100\r
1644 \r
1645 #define HIB1P2_MEM_FLASH_DCDC_CLK_CONFIG_MEM_FLASH_DCDC_CLK_PLLGEN_OFF_TIME_M \\r
1646                                 0x000000F0\r
1647 \r
1648 #define HIB1P2_MEM_FLASH_DCDC_CLK_CONFIG_MEM_FLASH_DCDC_CLK_PLLGEN_OFF_TIME_S 4\r
1649 #define HIB1P2_MEM_FLASH_DCDC_CLK_CONFIG_MEM_FLASH_DCDC_CLK_PLLGEN_ON_TIME_M \\r
1650                                 0x0000000F\r
1651 \r
1652 #define HIB1P2_MEM_FLASH_DCDC_CLK_CONFIG_MEM_FLASH_DCDC_CLK_PLLGEN_ON_TIME_S 0\r
1653 //******************************************************************************\r
1654 //\r
1655 // The following are defines for the bit fields in the\r
1656 // HIB1P2_O_MEM_PA_DCDC_CLK_CONFIG register.\r
1657 //\r
1658 //******************************************************************************\r
1659 #define HIB1P2_MEM_PA_DCDC_CLK_CONFIG_MEM_PA_DCDC_CLK_ENABLE \\r
1660                                 0x00000100\r
1661 \r
1662 #define HIB1P2_MEM_PA_DCDC_CLK_CONFIG_MEM_PA_DCDC_CLK_PLLGEN_OFF_TIME_M \\r
1663                                 0x000000F0\r
1664 \r
1665 #define HIB1P2_MEM_PA_DCDC_CLK_CONFIG_MEM_PA_DCDC_CLK_PLLGEN_OFF_TIME_S 4\r
1666 #define HIB1P2_MEM_PA_DCDC_CLK_CONFIG_MEM_PA_DCDC_CLK_PLLGEN_ON_TIME_M \\r
1667                                 0x0000000F\r
1668 \r
1669 #define HIB1P2_MEM_PA_DCDC_CLK_CONFIG_MEM_PA_DCDC_CLK_PLLGEN_ON_TIME_S 0\r
1670 //******************************************************************************\r
1671 //\r
1672 // The following are defines for the bit fields in the\r
1673 // HIB1P2_O_MEM_SLDO_VNWA_OVERRIDE register.\r
1674 //\r
1675 //******************************************************************************\r
1676 #define HIB1P2_MEM_SLDO_VNWA_OVERRIDE_MEM_SLDO_EN_TOP_VNWA_OVERRIDE_CTRL \\r
1677                                 0x00000002\r
1678 \r
1679 #define HIB1P2_MEM_SLDO_VNWA_OVERRIDE_MEM_SLDO_EN_TOP_VNWA_OVERRIDE \\r
1680                                 0x00000001\r
1681 \r
1682 //******************************************************************************\r
1683 //\r
1684 // The following are defines for the bit fields in the\r
1685 // HIB1P2_O_MEM_BGAP_DUTY_CYCLING_ENABLE_OVERRIDE register.\r
1686 //\r
1687 //******************************************************************************\r
1688 #define HIB1P2_MEM_BGAP_DUTY_CYCLING_ENABLE_OVERRIDE_MEM_BGAP_DUTY_CYCLING_OVERRIDE_CTRL \\r
1689                                 0x00000002\r
1690 \r
1691 #define HIB1P2_MEM_BGAP_DUTY_CYCLING_ENABLE_OVERRIDE_MEM_BGAP_DUTY_CYCLING_OVERRIDE \\r
1692                                 0x00000001\r
1693 \r
1694 //******************************************************************************\r
1695 //\r
1696 // The following are defines for the bit fields in the\r
1697 // HIB1P2_O_MEM_HIB_FSM_DEBUG register.\r
1698 //\r
1699 //******************************************************************************\r
1700 #define HIB1P2_MEM_HIB_FSM_DEBUG_SRAM_PS_M \\r
1701                                 0x00000700\r
1702 \r
1703 #define HIB1P2_MEM_HIB_FSM_DEBUG_SRAM_PS_S 8\r
1704 #define HIB1P2_MEM_HIB_FSM_DEBUG_ANA_DCDC_PS_M \\r
1705                                 0x000000F0\r
1706 \r
1707 #define HIB1P2_MEM_HIB_FSM_DEBUG_ANA_DCDC_PS_S 4\r
1708 #define HIB1P2_MEM_HIB_FSM_DEBUG_DIG_DCDC_PS_M \\r
1709                                 0x0000000F\r
1710 \r
1711 #define HIB1P2_MEM_HIB_FSM_DEBUG_DIG_DCDC_PS_S 0\r
1712 //******************************************************************************\r
1713 //\r
1714 // The following are defines for the bit fields in the\r
1715 // HIB1P2_O_MEM_SLDO_VNWA_SW_CTRL register.\r
1716 //\r
1717 //******************************************************************************\r
1718 #define HIB1P2_MEM_SLDO_VNWA_SW_CTRL_MEM_SLDO_VNWA_SW_CTRL_M \\r
1719                                 0x000FFFFF\r
1720 \r
1721 #define HIB1P2_MEM_SLDO_VNWA_SW_CTRL_MEM_SLDO_VNWA_SW_CTRL_S 0\r
1722 //******************************************************************************\r
1723 //\r
1724 // The following are defines for the bit fields in the\r
1725 // HIB1P2_O_MEM_SLDO_WEAK_PROCESS register.\r
1726 //\r
1727 //******************************************************************************\r
1728 #define HIB1P2_MEM_SLDO_WEAK_PROCESS_MEM_SLDO_WEAK_PROCESS \\r
1729                                 0x00000001\r
1730 \r
1731 //******************************************************************************\r
1732 //\r
1733 // The following are defines for the bit fields in the\r
1734 // HIB1P2_O_MEM_PA_DCDC_OV_UV_STATUS register.\r
1735 //\r
1736 //******************************************************************************\r
1737 #define HIB1P2_MEM_PA_DCDC_OV_UV_STATUS_dcdc_pa_ov_prot_out_lowv \\r
1738                                 0x00000002\r
1739 \r
1740 //******************************************************************************\r
1741 //\r
1742 // The following are defines for the bit fields in the\r
1743 // HIB1P2_O_MEM_CM_TEST_MODE register.\r
1744 //\r
1745 //******************************************************************************\r
1746 #define HIB1P2_MEM_CM_TEST_MODE_mem_cm_test_mode \\r
1747                                 0x00000001\r
1748 \r
1749 \r
1750 \r
1751 \r
1752 #endif // __HW_HIB1P2_H__\r