git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_M4_SimpleLink_CC3220SF_CCS/ti/devices/cc32xx/inc/hw_nvic.h

   1 /*\r
   2  * -------------------------------------------\r
   3  *    CC3220 SDK - v0.10.00.00 \r
   4  * -------------------------------------------\r
   5  *\r
   6  *  Copyright (C) 2015 Texas Instruments Incorporated - http://www.ti.com/ \r
   7  *  \r
   8  *  Redistribution and use in source and binary forms, with or without \r
   9  *  modification, are permitted provided that the following conditions \r
  10  *  are met:\r
  11  *\r
  12  *    Redistributions of source code must retain the above copyright \r
  13  *    notice, this list of conditions and the following disclaimer.\r
  14  *\r
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  16  *    notice, this list of conditions and the following disclaimer in the \r
  17  *    documentation and/or other materials provided with the   \r
  18  *    distribution.\r
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  33  *  (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE \r
  34  *  OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.\r
  35  *  \r
  36  */\r
  37 \r
  38 //*****************************************************************************\r
  39 //\r
  40 // hw_nvic.h - Macros used when accessing the NVIC hardware.\r
  41 //\r
  42 //*****************************************************************************\r
  43 \r
  44 #ifndef __HW_NVIC_H__\r
  45 #define __HW_NVIC_H__\r
  46 \r
  47 //*****************************************************************************\r
  48 //\r
  49 // The following are defines for the NVIC register addresses.\r
  50 //\r
  51 //*****************************************************************************\r
  52 #define NVIC_INT_TYPE           0xE000E004  // Interrupt Controller Type Reg\r
  53 #define NVIC_ACTLR              0xE000E008  // Auxiliary Control\r
  54 #define NVIC_ST_CTRL            0xE000E010  // SysTick Control and Status\r
  55                                             // Register\r
  56 #define NVIC_ST_RELOAD          0xE000E014  // SysTick Reload Value Register\r
  57 #define NVIC_ST_CURRENT         0xE000E018  // SysTick Current Value Register\r
  58 #define NVIC_ST_CAL             0xE000E01C  // SysTick Calibration Value Reg\r
  59 \r
  60 #define NVIC_EN0                0xE000E100  // Interrupt 0-31 Set Enable\r
  61 #define NVIC_EN1                0xE000E104  // Interrupt 32-54 Set Enable\r
  62 #define NVIC_EN2                0xE000E108  // Interrupt 64-95 Set Enable\r
  63 #define NVIC_EN3                0xE000E10C  // Interrupt 96-127 Set Enable\r
  64 #define NVIC_EN4                0xE000E110  // Interrupt 128-131 Set Enable\r
  65 #define NVIC_EN5                0xE000E114  // Interrupt 160-191 Set Enable\r
  66 \r
  67 #define NVIC_DIS0               0xE000E180  // Interrupt 0-31 Clear Enable\r
  68 #define NVIC_DIS1               0xE000E184  // Interrupt 32-54 Clear Enable\r
  69 \r
  70 #define NVIC_DIS2               0xE000E188  // Interrupt 64-95 Clear Enable\r
  71 #define NVIC_DIS3               0xE000E18C  // Interrupt 96-127 Clear Enable\r
  72 #define NVIC_DIS4               0xE000E190  // Interrupt 128-131 Clear Enable\r
  73 #define NVIC_DIS5               0xE000E194  // Interrupt 160-191 Clear Enable\r
  74 \r
  75 #define NVIC_PEND0              0xE000E200  // Interrupt 0-31 Set Pending\r
  76 #define NVIC_PEND1              0xE000E204  // Interrupt 32-54 Set Pending\r
  77 \r
  78 #define NVIC_PEND2              0xE000E208  // Interrupt 64-95 Set Pending\r
  79 #define NVIC_PEND3              0xE000E20C  // Interrupt 96-127 Set Pending\r
  80 #define NVIC_PEND4              0xE000E210  // Interrupt 128-131 Set Pending\r
  81 #define NVIC_PEND5              0xE000E214  // Interrupt 160-191 Set Pending\r
  82 \r
  83 #define NVIC_UNPEND0            0xE000E280  // Interrupt 0-31 Clear Pending\r
  84 #define NVIC_UNPEND1            0xE000E284  // Interrupt 32-54 Clear Pending\r
  85 \r
  86 #define NVIC_UNPEND2            0xE000E288  // Interrupt 64-95 Clear Pending\r
  87 #define NVIC_UNPEND3            0xE000E28C  // Interrupt 96-127 Clear Pending\r
  88 #define NVIC_UNPEND4            0xE000E290  // Interrupt 128-131 Clear Pending\r
  89 #define NVIC_UNPEND5            0xE000E294  // Interrupt 160-191 Clear Pending\r
  90 \r
  91 #define NVIC_ACTIVE0            0xE000E300  // Interrupt 0-31 Active Bit\r
  92 #define NVIC_ACTIVE1            0xE000E304  // Interrupt 32-54 Active Bit\r
  93 \r
  94 #define NVIC_ACTIVE2            0xE000E308  // Interrupt 64-95 Active Bit\r
  95 #define NVIC_ACTIVE3            0xE000E30C  // Interrupt 96-127 Active Bit\r
  96 #define NVIC_ACTIVE4            0xE000E310  // Interrupt 128-131 Active Bit\r
  97 #define NVIC_ACTIVE5            0xE000E314  // Interrupt 160-191 Active Bit\r
  98 \r
  99 #define NVIC_PRI0               0xE000E400  // Interrupt 0-3 Priority\r
 100 #define NVIC_PRI1               0xE000E404  // Interrupt 4-7 Priority\r
 101 #define NVIC_PRI2               0xE000E408  // Interrupt 8-11 Priority\r
 102 #define NVIC_PRI3               0xE000E40C  // Interrupt 12-15 Priority\r
 103 #define NVIC_PRI4               0xE000E410  // Interrupt 16-19 Priority\r
 104 #define NVIC_PRI5               0xE000E414  // Interrupt 20-23 Priority\r
 105 #define NVIC_PRI6               0xE000E418  // Interrupt 24-27 Priority\r
 106 #define NVIC_PRI7               0xE000E41C  // Interrupt 28-31 Priority\r
 107 #define NVIC_PRI8               0xE000E420  // Interrupt 32-35 Priority\r
 108 #define NVIC_PRI9               0xE000E424  // Interrupt 36-39 Priority\r
 109 #define NVIC_PRI10              0xE000E428  // Interrupt 40-43 Priority\r
 110 #define NVIC_PRI11              0xE000E42C  // Interrupt 44-47 Priority\r
 111 #define NVIC_PRI12              0xE000E430  // Interrupt 48-51 Priority\r
 112 #define NVIC_PRI13              0xE000E434  // Interrupt 52-53 Priority\r
 113 \r
 114 #define NVIC_PRI14              0xE000E438  // Interrupt 56-59 Priority\r
 115 #define NVIC_PRI15              0xE000E43C  // Interrupt 60-63 Priority\r
 116 #define NVIC_PRI16              0xE000E440  // Interrupt 64-67 Priority\r
 117 #define NVIC_PRI17              0xE000E444  // Interrupt 68-71 Priority\r
 118 #define NVIC_PRI18              0xE000E448  // Interrupt 72-75 Priority\r
 119 #define NVIC_PRI19              0xE000E44C  // Interrupt 76-79 Priority\r
 120 #define NVIC_PRI20              0xE000E450  // Interrupt 80-83 Priority\r
 121 #define NVIC_PRI21              0xE000E454  // Interrupt 84-87 Priority\r
 122 #define NVIC_PRI22              0xE000E458  // Interrupt 88-91 Priority\r
 123 #define NVIC_PRI23              0xE000E45C  // Interrupt 92-95 Priority\r
 124 #define NVIC_PRI24              0xE000E460  // Interrupt 96-99 Priority\r
 125 #define NVIC_PRI25              0xE000E464  // Interrupt 100-103 Priority\r
 126 #define NVIC_PRI26              0xE000E468  // Interrupt 104-107 Priority\r
 127 #define NVIC_PRI27              0xE000E46C  // Interrupt 108-111 Priority\r
 128 #define NVIC_PRI28              0xE000E470  // Interrupt 112-115 Priority\r
 129 #define NVIC_PRI29              0xE000E474  // Interrupt 116-119 Priority\r
 130 #define NVIC_PRI30              0xE000E478  // Interrupt 120-123 Priority\r
 131 #define NVIC_PRI31              0xE000E47C  // Interrupt 124-127 Priority\r
 132 #define NVIC_PRI32              0xE000E480  // Interrupt 128-131 Priority\r
 133 #define NVIC_PRI33              0xE000E484  // Interrupt 132-135 Priority\r
 134 #define NVIC_PRI34              0xE000E488  // Interrupt 136-139 Priority\r
 135 #define NVIC_PRI35              0xE000E48C  // Interrupt 140-143 Priority\r
 136 #define NVIC_PRI36              0xE000E490  // Interrupt 144-147 Priority\r
 137 #define NVIC_PRI37              0xE000E494  // Interrupt 148-151 Priority\r
 138 #define NVIC_PRI38              0xE000E498  // Interrupt 152-155 Priority\r
 139 #define NVIC_PRI39              0xE000E49C  // Interrupt 156-159 Priority\r
 140 #define NVIC_PRI40              0xE000E4A0  // Interrupt 160-163 Priority\r
 141 #define NVIC_PRI41              0xE000E4A4  // Interrupt 164-167 Priority\r
 142 #define NVIC_PRI42              0xE000E4A8  // Interrupt 168-171 Priority\r
 143 #define NVIC_PRI43              0xE000E4AC  // Interrupt 172-175 Priority\r
 144 #define NVIC_PRI44              0xE000E4B0  // Interrupt 176-179 Priority\r
 145 #define NVIC_PRI45              0xE000E4B4  // Interrupt 180-183 Priority\r
 146 #define NVIC_PRI46              0xE000E4B8  // Interrupt 184-187 Priority\r
 147 #define NVIC_PRI47              0xE000E4BC  // Interrupt 188-191 Priority\r
 148 #define NVIC_PRI48              0xE000E4C0  // Interrupt 192-195 Priority\r
 149 \r
 150 \r
 151 \r
 152 #define NVIC_CPUID              0xE000ED00  // CPU ID Base\r
 153 #define NVIC_INT_CTRL           0xE000ED04  // Interrupt Control and State\r
 154 #define NVIC_VTABLE             0xE000ED08  // Vector Table Offset\r
 155 #define NVIC_APINT              0xE000ED0C  // Application Interrupt and Reset\r
 156                                             // Control\r
 157 #define NVIC_SYS_CTRL           0xE000ED10  // System Control\r
 158 #define NVIC_CFG_CTRL           0xE000ED14  // Configuration and Control\r
 159 #define NVIC_SYS_PRI1           0xE000ED18  // System Handler Priority 1\r
 160 #define NVIC_SYS_PRI2           0xE000ED1C  // System Handler Priority 2\r
 161 #define NVIC_SYS_PRI3           0xE000ED20  // System Handler Priority 3\r
 162 #define NVIC_SYS_HND_CTRL       0xE000ED24  // System Handler Control and State\r
 163 #define NVIC_FAULT_STAT         0xE000ED28  // Configurable Fault Status\r
 164 #define NVIC_HFAULT_STAT        0xE000ED2C  // Hard Fault Status\r
 165 #define NVIC_DEBUG_STAT         0xE000ED30  // Debug Status Register\r
 166 #define NVIC_MM_ADDR            0xE000ED34  // Memory Management Fault Address\r
 167 #define NVIC_FAULT_ADDR         0xE000ED38  // Bus Fault Address\r
 168 #define NVIC_MPU_TYPE           0xE000ED90  // MPU Type\r
 169 #define NVIC_MPU_CTRL           0xE000ED94  // MPU Control\r
 170 #define NVIC_MPU_NUMBER         0xE000ED98  // MPU Region Number\r
 171 #define NVIC_MPU_BASE           0xE000ED9C  // MPU Region Base Address\r
 172 #define NVIC_MPU_ATTR           0xE000EDA0  // MPU Region Attribute and Size\r
 173 #define NVIC_MPU_BASE1          0xE000EDA4  // MPU Region Base Address Alias 1\r
 174 #define NVIC_MPU_ATTR1          0xE000EDA8  // MPU Region Attribute and Size\r
 175                                             // Alias 1\r
 176 #define NVIC_MPU_BASE2          0xE000EDAC  // MPU Region Base Address Alias 2\r
 177 #define NVIC_MPU_ATTR2          0xE000EDB0  // MPU Region Attribute and Size\r
 178                                             // Alias 2\r
 179 #define NVIC_MPU_BASE3          0xE000EDB4  // MPU Region Base Address Alias 3\r
 180 #define NVIC_MPU_ATTR3          0xE000EDB8  // MPU Region Attribute and Size\r
 181                                             // Alias 3\r
 182 #define NVIC_DBG_CTRL           0xE000EDF0  // Debug Control and Status Reg\r
 183 #define NVIC_DBG_XFER           0xE000EDF4  // Debug Core Reg. Transfer Select\r
 184 #define NVIC_DBG_DATA           0xE000EDF8  // Debug Core Register Data\r
 185 #define NVIC_DBG_INT            0xE000EDFC  // Debug Reset Interrupt Control\r
 186 #define NVIC_SW_TRIG            0xE000EF00  // Software Trigger Interrupt\r
 187 \r
 188 //*****************************************************************************\r
 189 //\r
 190 // The following are defines for the bit fields in the NVIC_INT_TYPE register.\r
 191 //\r
 192 //*****************************************************************************\r
 193 #define NVIC_INT_TYPE_LINES_M   0x0000001F  // Number of interrupt lines (x32)\r
 194 #define NVIC_INT_TYPE_LINES_S   0\r
 195 \r
 196 //*****************************************************************************\r
 197 //\r
 198 // The following are defines for the bit fields in the NVIC_ACTLR register.\r
 199 //\r
 200 //*****************************************************************************\r
 201 #define NVIC_ACTLR_DISFOLD      0x00000004  // Disable IT Folding\r
 202 #define NVIC_ACTLR_DISWBUF      0x00000002  // Disable Write Buffer\r
 203 #define NVIC_ACTLR_DISMCYC      0x00000001  // Disable Interrupts of Multiple\r
 204                                             // Cycle Instructions\r
 205 \r
 206 //*****************************************************************************\r
 207 //\r
 208 // The following are defines for the bit fields in the NVIC_ST_CTRL register.\r
 209 //\r
 210 //*****************************************************************************\r
 211 #define NVIC_ST_CTRL_COUNT      0x00010000  // Count Flag\r
 212 #define NVIC_ST_CTRL_CLK_SRC    0x00000004  // Clock Source\r
 213 #define NVIC_ST_CTRL_INTEN      0x00000002  // Interrupt Enable\r
 214 #define NVIC_ST_CTRL_ENABLE     0x00000001  // Enable\r
 215 \r
 216 //*****************************************************************************\r
 217 //\r
 218 // The following are defines for the bit fields in the NVIC_ST_RELOAD register.\r
 219 //\r
 220 //*****************************************************************************\r
 221 #define NVIC_ST_RELOAD_M        0x00FFFFFF  // Reload Value\r
 222 #define NVIC_ST_RELOAD_S        0\r
 223 \r
 224 //*****************************************************************************\r
 225 //\r
 226 // The following are defines for the bit fields in the NVIC_ST_CURRENT\r
 227 // register.\r
 228 //\r
 229 //*****************************************************************************\r
 230 #define NVIC_ST_CURRENT_M       0x00FFFFFF  // Current Value\r
 231 #define NVIC_ST_CURRENT_S       0\r
 232 \r
 233 //*****************************************************************************\r
 234 //\r
 235 // The following are defines for the bit fields in the NVIC_ST_CAL register.\r
 236 //\r
 237 //*****************************************************************************\r
 238 #define NVIC_ST_CAL_NOREF       0x80000000  // No reference clock\r
 239 #define NVIC_ST_CAL_SKEW        0x40000000  // Clock skew\r
 240 #define NVIC_ST_CAL_ONEMS_M     0x00FFFFFF  // 1ms reference value\r
 241 #define NVIC_ST_CAL_ONEMS_S     0\r
 242 \r
 243 //*****************************************************************************\r
 244 //\r
 245 // The following are defines for the bit fields in the NVIC_EN0 register.\r
 246 //\r
 247 //*****************************************************************************\r
 248 #define NVIC_EN0_INT_M          0xFFFFFFFF  // Interrupt Enable\r
 249 #define NVIC_EN0_INT0           0x00000001  // Interrupt 0 enable\r
 250 #define NVIC_EN0_INT1           0x00000002  // Interrupt 1 enable\r
 251 #define NVIC_EN0_INT2           0x00000004  // Interrupt 2 enable\r
 252 #define NVIC_EN0_INT3           0x00000008  // Interrupt 3 enable\r
 253 #define NVIC_EN0_INT4           0x00000010  // Interrupt 4 enable\r
 254 #define NVIC_EN0_INT5           0x00000020  // Interrupt 5 enable\r
 255 #define NVIC_EN0_INT6           0x00000040  // Interrupt 6 enable\r
 256 #define NVIC_EN0_INT7           0x00000080  // Interrupt 7 enable\r
 257 #define NVIC_EN0_INT8           0x00000100  // Interrupt 8 enable\r
 258 #define NVIC_EN0_INT9           0x00000200  // Interrupt 9 enable\r
 259 #define NVIC_EN0_INT10          0x00000400  // Interrupt 10 enable\r
 260 #define NVIC_EN0_INT11          0x00000800  // Interrupt 11 enable\r
 261 #define NVIC_EN0_INT12          0x00001000  // Interrupt 12 enable\r
 262 #define NVIC_EN0_INT13          0x00002000  // Interrupt 13 enable\r
 263 #define NVIC_EN0_INT14          0x00004000  // Interrupt 14 enable\r
 264 #define NVIC_EN0_INT15          0x00008000  // Interrupt 15 enable\r
 265 #define NVIC_EN0_INT16          0x00010000  // Interrupt 16 enable\r
 266 #define NVIC_EN0_INT17          0x00020000  // Interrupt 17 enable\r
 267 #define NVIC_EN0_INT18          0x00040000  // Interrupt 18 enable\r
 268 #define NVIC_EN0_INT19          0x00080000  // Interrupt 19 enable\r
 269 #define NVIC_EN0_INT20          0x00100000  // Interrupt 20 enable\r
 270 #define NVIC_EN0_INT21          0x00200000  // Interrupt 21 enable\r
 271 #define NVIC_EN0_INT22          0x00400000  // Interrupt 22 enable\r
 272 #define NVIC_EN0_INT23          0x00800000  // Interrupt 23 enable\r
 273 #define NVIC_EN0_INT24          0x01000000  // Interrupt 24 enable\r
 274 #define NVIC_EN0_INT25          0x02000000  // Interrupt 25 enable\r
 275 #define NVIC_EN0_INT26          0x04000000  // Interrupt 26 enable\r
 276 #define NVIC_EN0_INT27          0x08000000  // Interrupt 27 enable\r
 277 #define NVIC_EN0_INT28          0x10000000  // Interrupt 28 enable\r
 278 #define NVIC_EN0_INT29          0x20000000  // Interrupt 29 enable\r
 279 #define NVIC_EN0_INT30          0x40000000  // Interrupt 30 enable\r
 280 #define NVIC_EN0_INT31          0x80000000  // Interrupt 31 enable\r
 281 \r
 282 //*****************************************************************************\r
 283 //\r
 284 // The following are defines for the bit fields in the NVIC_EN1 register.\r
 285 //\r
 286 //*****************************************************************************\r
 287 #define NVIC_EN1_INT_M          0x007FFFFF  // Interrupt Enable\r
 288 \r
 289 #undef NVIC_EN1_INT_M\r
 290 #define NVIC_EN1_INT_M          0xFFFFFFFF  // Interrupt Enable\r
 291 \r
 292 #define NVIC_EN1_INT32          0x00000001  // Interrupt 32 enable\r
 293 #define NVIC_EN1_INT33          0x00000002  // Interrupt 33 enable\r
 294 #define NVIC_EN1_INT34          0x00000004  // Interrupt 34 enable\r
 295 #define NVIC_EN1_INT35          0x00000008  // Interrupt 35 enable\r
 296 #define NVIC_EN1_INT36          0x00000010  // Interrupt 36 enable\r
 297 #define NVIC_EN1_INT37          0x00000020  // Interrupt 37 enable\r
 298 #define NVIC_EN1_INT38          0x00000040  // Interrupt 38 enable\r
 299 #define NVIC_EN1_INT39          0x00000080  // Interrupt 39 enable\r
 300 #define NVIC_EN1_INT40          0x00000100  // Interrupt 40 enable\r
 301 #define NVIC_EN1_INT41          0x00000200  // Interrupt 41 enable\r
 302 #define NVIC_EN1_INT42          0x00000400  // Interrupt 42 enable\r
 303 #define NVIC_EN1_INT43          0x00000800  // Interrupt 43 enable\r
 304 #define NVIC_EN1_INT44          0x00001000  // Interrupt 44 enable\r
 305 #define NVIC_EN1_INT45          0x00002000  // Interrupt 45 enable\r
 306 #define NVIC_EN1_INT46          0x00004000  // Interrupt 46 enable\r
 307 #define NVIC_EN1_INT47          0x00008000  // Interrupt 47 enable\r
 308 #define NVIC_EN1_INT48          0x00010000  // Interrupt 48 enable\r
 309 #define NVIC_EN1_INT49          0x00020000  // Interrupt 49 enable\r
 310 #define NVIC_EN1_INT50          0x00040000  // Interrupt 50 enable\r
 311 #define NVIC_EN1_INT51          0x00080000  // Interrupt 51 enable\r
 312 #define NVIC_EN1_INT52          0x00100000  // Interrupt 52 enable\r
 313 #define NVIC_EN1_INT53          0x00200000  // Interrupt 53 enable\r
 314 #define NVIC_EN1_INT54          0x00400000  // Interrupt 54 enable\r
 315 \r
 316 \r
 317 //*****************************************************************************\r
 318 //\r
 319 // The following are defines for the bit fields in the NVIC_EN2 register.\r
 320 //\r
 321 //*****************************************************************************\r
 322 #define NVIC_EN2_INT_M          0xFFFFFFFF  // Interrupt Enable\r
 323 \r
 324 //*****************************************************************************\r
 325 //\r
 326 // The following are defines for the bit fields in the NVIC_EN3 register.\r
 327 //\r
 328 //*****************************************************************************\r
 329 #define NVIC_EN3_INT_M          0xFFFFFFFF  // Interrupt Enable\r
 330 \r
 331 //*****************************************************************************\r
 332 //\r
 333 // The following are defines for the bit fields in the NVIC_EN4 register.\r
 334 //\r
 335 //*****************************************************************************\r
 336 #define NVIC_EN4_INT_M          0x0000000F  // Interrupt Enable\r
 337 \r
 338 \r
 339 //*****************************************************************************\r
 340 //\r
 341 // The following are defines for the bit fields in the NVIC_DIS0 register.\r
 342 //\r
 343 //*****************************************************************************\r
 344 #define NVIC_DIS0_INT_M         0xFFFFFFFF  // Interrupt Disable\r
 345 #define NVIC_DIS0_INT0          0x00000001  // Interrupt 0 disable\r
 346 #define NVIC_DIS0_INT1          0x00000002  // Interrupt 1 disable\r
 347 #define NVIC_DIS0_INT2          0x00000004  // Interrupt 2 disable\r
 348 #define NVIC_DIS0_INT3          0x00000008  // Interrupt 3 disable\r
 349 #define NVIC_DIS0_INT4          0x00000010  // Interrupt 4 disable\r
 350 #define NVIC_DIS0_INT5          0x00000020  // Interrupt 5 disable\r
 351 #define NVIC_DIS0_INT6          0x00000040  // Interrupt 6 disable\r
 352 #define NVIC_DIS0_INT7          0x00000080  // Interrupt 7 disable\r
 353 #define NVIC_DIS0_INT8          0x00000100  // Interrupt 8 disable\r
 354 #define NVIC_DIS0_INT9          0x00000200  // Interrupt 9 disable\r
 355 #define NVIC_DIS0_INT10         0x00000400  // Interrupt 10 disable\r
 356 #define NVIC_DIS0_INT11         0x00000800  // Interrupt 11 disable\r
 357 #define NVIC_DIS0_INT12         0x00001000  // Interrupt 12 disable\r
 358 #define NVIC_DIS0_INT13         0x00002000  // Interrupt 13 disable\r
 359 #define NVIC_DIS0_INT14         0x00004000  // Interrupt 14 disable\r
 360 #define NVIC_DIS0_INT15         0x00008000  // Interrupt 15 disable\r
 361 #define NVIC_DIS0_INT16         0x00010000  // Interrupt 16 disable\r
 362 #define NVIC_DIS0_INT17         0x00020000  // Interrupt 17 disable\r
 363 #define NVIC_DIS0_INT18         0x00040000  // Interrupt 18 disable\r
 364 #define NVIC_DIS0_INT19         0x00080000  // Interrupt 19 disable\r
 365 #define NVIC_DIS0_INT20         0x00100000  // Interrupt 20 disable\r
 366 #define NVIC_DIS0_INT21         0x00200000  // Interrupt 21 disable\r
 367 #define NVIC_DIS0_INT22         0x00400000  // Interrupt 22 disable\r
 368 #define NVIC_DIS0_INT23         0x00800000  // Interrupt 23 disable\r
 369 #define NVIC_DIS0_INT24         0x01000000  // Interrupt 24 disable\r
 370 #define NVIC_DIS0_INT25         0x02000000  // Interrupt 25 disable\r
 371 #define NVIC_DIS0_INT26         0x04000000  // Interrupt 26 disable\r
 372 #define NVIC_DIS0_INT27         0x08000000  // Interrupt 27 disable\r
 373 #define NVIC_DIS0_INT28         0x10000000  // Interrupt 28 disable\r
 374 #define NVIC_DIS0_INT29         0x20000000  // Interrupt 29 disable\r
 375 #define NVIC_DIS0_INT30         0x40000000  // Interrupt 30 disable\r
 376 #define NVIC_DIS0_INT31         0x80000000  // Interrupt 31 disable\r
 377 \r
 378 //*****************************************************************************\r
 379 //\r
 380 // The following are defines for the bit fields in the NVIC_DIS1 register.\r
 381 //\r
 382 //*****************************************************************************\r
 383 #define NVIC_DIS1_INT_M         0x00FFFFFF  // Interrupt Disable\r
 384 \r
 385 #undef NVIC_DIS1_INT_M\r
 386 #define NVIC_DIS1_INT_M         0xFFFFFFFF  // Interrupt Disable\r
 387 \r
 388 #define NVIC_DIS1_INT32         0x00000001  // Interrupt 32 disable\r
 389 #define NVIC_DIS1_INT33         0x00000002  // Interrupt 33 disable\r
 390 #define NVIC_DIS1_INT34         0x00000004  // Interrupt 34 disable\r
 391 #define NVIC_DIS1_INT35         0x00000008  // Interrupt 35 disable\r
 392 #define NVIC_DIS1_INT36         0x00000010  // Interrupt 36 disable\r
 393 #define NVIC_DIS1_INT37         0x00000020  // Interrupt 37 disable\r
 394 #define NVIC_DIS1_INT38         0x00000040  // Interrupt 38 disable\r
 395 #define NVIC_DIS1_INT39         0x00000080  // Interrupt 39 disable\r
 396 #define NVIC_DIS1_INT40         0x00000100  // Interrupt 40 disable\r
 397 #define NVIC_DIS1_INT41         0x00000200  // Interrupt 41 disable\r
 398 #define NVIC_DIS1_INT42         0x00000400  // Interrupt 42 disable\r
 399 #define NVIC_DIS1_INT43         0x00000800  // Interrupt 43 disable\r
 400 #define NVIC_DIS1_INT44         0x00001000  // Interrupt 44 disable\r
 401 #define NVIC_DIS1_INT45         0x00002000  // Interrupt 45 disable\r
 402 #define NVIC_DIS1_INT46         0x00004000  // Interrupt 46 disable\r
 403 #define NVIC_DIS1_INT47         0x00008000  // Interrupt 47 disable\r
 404 #define NVIC_DIS1_INT48         0x00010000  // Interrupt 48 disable\r
 405 #define NVIC_DIS1_INT49         0x00020000  // Interrupt 49 disable\r
 406 #define NVIC_DIS1_INT50         0x00040000  // Interrupt 50 disable\r
 407 #define NVIC_DIS1_INT51         0x00080000  // Interrupt 51 disable\r
 408 #define NVIC_DIS1_INT52         0x00100000  // Interrupt 52 disable\r
 409 #define NVIC_DIS1_INT53         0x00200000  // Interrupt 53 disable\r
 410 #define NVIC_DIS1_INT54         0x00400000  // Interrupt 54 disable\r
 411 #define NVIC_DIS1_INT55         0x00800000  // Interrupt 55 disable\r
 412 \r
 413 \r
 414 //*****************************************************************************\r
 415 //\r
 416 // The following are defines for the bit fields in the NVIC_DIS2 register.\r
 417 //\r
 418 //*****************************************************************************\r
 419 #define NVIC_DIS2_INT_M         0xFFFFFFFF  // Interrupt Disable\r
 420 \r
 421 //*****************************************************************************\r
 422 //\r
 423 // The following are defines for the bit fields in the NVIC_DIS3 register.\r
 424 //\r
 425 //*****************************************************************************\r
 426 #define NVIC_DIS3_INT_M         0xFFFFFFFF  // Interrupt Disable\r
 427 \r
 428 //*****************************************************************************\r
 429 //\r
 430 // The following are defines for the bit fields in the NVIC_DIS4 register.\r
 431 //\r
 432 //*****************************************************************************\r
 433 #define NVIC_DIS4_INT_M         0x0000000F  // Interrupt Disable\r
 434 \r
 435 \r
 436 //*****************************************************************************\r
 437 //\r
 438 // The following are defines for the bit fields in the NVIC_PEND0 register.\r
 439 //\r
 440 //*****************************************************************************\r
 441 #define NVIC_PEND0_INT_M        0xFFFFFFFF  // Interrupt Set Pending\r
 442 #define NVIC_PEND0_INT0         0x00000001  // Interrupt 0 pend\r
 443 #define NVIC_PEND0_INT1         0x00000002  // Interrupt 1 pend\r
 444 #define NVIC_PEND0_INT2         0x00000004  // Interrupt 2 pend\r
 445 #define NVIC_PEND0_INT3         0x00000008  // Interrupt 3 pend\r
 446 #define NVIC_PEND0_INT4         0x00000010  // Interrupt 4 pend\r
 447 #define NVIC_PEND0_INT5         0x00000020  // Interrupt 5 pend\r
 448 #define NVIC_PEND0_INT6         0x00000040  // Interrupt 6 pend\r
 449 #define NVIC_PEND0_INT7         0x00000080  // Interrupt 7 pend\r
 450 #define NVIC_PEND0_INT8         0x00000100  // Interrupt 8 pend\r
 451 #define NVIC_PEND0_INT9         0x00000200  // Interrupt 9 pend\r
 452 #define NVIC_PEND0_INT10        0x00000400  // Interrupt 10 pend\r
 453 #define NVIC_PEND0_INT11        0x00000800  // Interrupt 11 pend\r
 454 #define NVIC_PEND0_INT12        0x00001000  // Interrupt 12 pend\r
 455 #define NVIC_PEND0_INT13        0x00002000  // Interrupt 13 pend\r
 456 #define NVIC_PEND0_INT14        0x00004000  // Interrupt 14 pend\r
 457 #define NVIC_PEND0_INT15        0x00008000  // Interrupt 15 pend\r
 458 #define NVIC_PEND0_INT16        0x00010000  // Interrupt 16 pend\r
 459 #define NVIC_PEND0_INT17        0x00020000  // Interrupt 17 pend\r
 460 #define NVIC_PEND0_INT18        0x00040000  // Interrupt 18 pend\r
 461 #define NVIC_PEND0_INT19        0x00080000  // Interrupt 19 pend\r
 462 #define NVIC_PEND0_INT20        0x00100000  // Interrupt 20 pend\r
 463 #define NVIC_PEND0_INT21        0x00200000  // Interrupt 21 pend\r
 464 #define NVIC_PEND0_INT22        0x00400000  // Interrupt 22 pend\r
 465 #define NVIC_PEND0_INT23        0x00800000  // Interrupt 23 pend\r
 466 #define NVIC_PEND0_INT24        0x01000000  // Interrupt 24 pend\r
 467 #define NVIC_PEND0_INT25        0x02000000  // Interrupt 25 pend\r
 468 #define NVIC_PEND0_INT26        0x04000000  // Interrupt 26 pend\r
 469 #define NVIC_PEND0_INT27        0x08000000  // Interrupt 27 pend\r
 470 #define NVIC_PEND0_INT28        0x10000000  // Interrupt 28 pend\r
 471 #define NVIC_PEND0_INT29        0x20000000  // Interrupt 29 pend\r
 472 #define NVIC_PEND0_INT30        0x40000000  // Interrupt 30 pend\r
 473 #define NVIC_PEND0_INT31        0x80000000  // Interrupt 31 pend\r
 474 \r
 475 //*****************************************************************************\r
 476 //\r
 477 // The following are defines for the bit fields in the NVIC_PEND1 register.\r
 478 //\r
 479 //*****************************************************************************\r
 480 #define NVIC_PEND1_INT_M        0x00FFFFFF  // Interrupt Set Pending\r
 481 \r
 482 #undef NVIC_PEND1_INT_M\r
 483 #define NVIC_PEND1_INT_M        0xFFFFFFFF  // Interrupt Set Pending\r
 484 \r
 485 #define NVIC_PEND1_INT32        0x00000001  // Interrupt 32 pend\r
 486 #define NVIC_PEND1_INT33        0x00000002  // Interrupt 33 pend\r
 487 #define NVIC_PEND1_INT34        0x00000004  // Interrupt 34 pend\r
 488 #define NVIC_PEND1_INT35        0x00000008  // Interrupt 35 pend\r
 489 #define NVIC_PEND1_INT36        0x00000010  // Interrupt 36 pend\r
 490 #define NVIC_PEND1_INT37        0x00000020  // Interrupt 37 pend\r
 491 #define NVIC_PEND1_INT38        0x00000040  // Interrupt 38 pend\r
 492 #define NVIC_PEND1_INT39        0x00000080  // Interrupt 39 pend\r
 493 #define NVIC_PEND1_INT40        0x00000100  // Interrupt 40 pend\r
 494 #define NVIC_PEND1_INT41        0x00000200  // Interrupt 41 pend\r
 495 #define NVIC_PEND1_INT42        0x00000400  // Interrupt 42 pend\r
 496 #define NVIC_PEND1_INT43        0x00000800  // Interrupt 43 pend\r
 497 #define NVIC_PEND1_INT44        0x00001000  // Interrupt 44 pend\r
 498 #define NVIC_PEND1_INT45        0x00002000  // Interrupt 45 pend\r
 499 #define NVIC_PEND1_INT46        0x00004000  // Interrupt 46 pend\r
 500 #define NVIC_PEND1_INT47        0x00008000  // Interrupt 47 pend\r
 501 #define NVIC_PEND1_INT48        0x00010000  // Interrupt 48 pend\r
 502 #define NVIC_PEND1_INT49        0x00020000  // Interrupt 49 pend\r
 503 #define NVIC_PEND1_INT50        0x00040000  // Interrupt 50 pend\r
 504 #define NVIC_PEND1_INT51        0x00080000  // Interrupt 51 pend\r
 505 #define NVIC_PEND1_INT52        0x00100000  // Interrupt 52 pend\r
 506 #define NVIC_PEND1_INT53        0x00200000  // Interrupt 53 pend\r
 507 #define NVIC_PEND1_INT54        0x00400000  // Interrupt 54 pend\r
 508 #define NVIC_PEND1_INT55        0x00800000  // Interrupt 55 pend\r
 509 \r
 510 \r
 511 //*****************************************************************************\r
 512 //\r
 513 // The following are defines for the bit fields in the NVIC_PEND2 register.\r
 514 //\r
 515 //*****************************************************************************\r
 516 #define NVIC_PEND2_INT_M        0xFFFFFFFF  // Interrupt Set Pending\r
 517 \r
 518 //*****************************************************************************\r
 519 //\r
 520 // The following are defines for the bit fields in the NVIC_PEND3 register.\r
 521 //\r
 522 //*****************************************************************************\r
 523 #define NVIC_PEND3_INT_M        0xFFFFFFFF  // Interrupt Set Pending\r
 524 \r
 525 //*****************************************************************************\r
 526 //\r
 527 // The following are defines for the bit fields in the NVIC_PEND4 register.\r
 528 //\r
 529 //*****************************************************************************\r
 530 #define NVIC_PEND4_INT_M        0x0000000F  // Interrupt Set Pending\r
 531 \r
 532 \r
 533 //*****************************************************************************\r
 534 //\r
 535 // The following are defines for the bit fields in the NVIC_UNPEND0 register.\r
 536 //\r
 537 //*****************************************************************************\r
 538 #define NVIC_UNPEND0_INT_M      0xFFFFFFFF  // Interrupt Clear Pending\r
 539 #define NVIC_UNPEND0_INT0       0x00000001  // Interrupt 0 unpend\r
 540 #define NVIC_UNPEND0_INT1       0x00000002  // Interrupt 1 unpend\r
 541 #define NVIC_UNPEND0_INT2       0x00000004  // Interrupt 2 unpend\r
 542 #define NVIC_UNPEND0_INT3       0x00000008  // Interrupt 3 unpend\r
 543 #define NVIC_UNPEND0_INT4       0x00000010  // Interrupt 4 unpend\r
 544 #define NVIC_UNPEND0_INT5       0x00000020  // Interrupt 5 unpend\r
 545 #define NVIC_UNPEND0_INT6       0x00000040  // Interrupt 6 unpend\r
 546 #define NVIC_UNPEND0_INT7       0x00000080  // Interrupt 7 unpend\r
 547 #define NVIC_UNPEND0_INT8       0x00000100  // Interrupt 8 unpend\r
 548 #define NVIC_UNPEND0_INT9       0x00000200  // Interrupt 9 unpend\r
 549 #define NVIC_UNPEND0_INT10      0x00000400  // Interrupt 10 unpend\r
 550 #define NVIC_UNPEND0_INT11      0x00000800  // Interrupt 11 unpend\r
 551 #define NVIC_UNPEND0_INT12      0x00001000  // Interrupt 12 unpend\r
 552 #define NVIC_UNPEND0_INT13      0x00002000  // Interrupt 13 unpend\r
 553 #define NVIC_UNPEND0_INT14      0x00004000  // Interrupt 14 unpend\r
 554 #define NVIC_UNPEND0_INT15      0x00008000  // Interrupt 15 unpend\r
 555 #define NVIC_UNPEND0_INT16      0x00010000  // Interrupt 16 unpend\r
 556 #define NVIC_UNPEND0_INT17      0x00020000  // Interrupt 17 unpend\r
 557 #define NVIC_UNPEND0_INT18      0x00040000  // Interrupt 18 unpend\r
 558 #define NVIC_UNPEND0_INT19      0x00080000  // Interrupt 19 unpend\r
 559 #define NVIC_UNPEND0_INT20      0x00100000  // Interrupt 20 unpend\r
 560 #define NVIC_UNPEND0_INT21      0x00200000  // Interrupt 21 unpend\r
 561 #define NVIC_UNPEND0_INT22      0x00400000  // Interrupt 22 unpend\r
 562 #define NVIC_UNPEND0_INT23      0x00800000  // Interrupt 23 unpend\r
 563 #define NVIC_UNPEND0_INT24      0x01000000  // Interrupt 24 unpend\r
 564 #define NVIC_UNPEND0_INT25      0x02000000  // Interrupt 25 unpend\r
 565 #define NVIC_UNPEND0_INT26      0x04000000  // Interrupt 26 unpend\r
 566 #define NVIC_UNPEND0_INT27      0x08000000  // Interrupt 27 unpend\r
 567 #define NVIC_UNPEND0_INT28      0x10000000  // Interrupt 28 unpend\r
 568 #define NVIC_UNPEND0_INT29      0x20000000  // Interrupt 29 unpend\r
 569 #define NVIC_UNPEND0_INT30      0x40000000  // Interrupt 30 unpend\r
 570 #define NVIC_UNPEND0_INT31      0x80000000  // Interrupt 31 unpend\r
 571 \r
 572 //*****************************************************************************\r
 573 //\r
 574 // The following are defines for the bit fields in the NVIC_UNPEND1 register.\r
 575 //\r
 576 //*****************************************************************************\r
 577 #define NVIC_UNPEND1_INT_M      0x00FFFFFF  // Interrupt Clear Pending\r
 578 \r
 579 #undef NVIC_UNPEND1_INT_M\r
 580 #define NVIC_UNPEND1_INT_M      0xFFFFFFFF  // Interrupt Clear Pending\r
 581 \r
 582 #define NVIC_UNPEND1_INT32      0x00000001  // Interrupt 32 unpend\r
 583 #define NVIC_UNPEND1_INT33      0x00000002  // Interrupt 33 unpend\r
 584 #define NVIC_UNPEND1_INT34      0x00000004  // Interrupt 34 unpend\r
 585 #define NVIC_UNPEND1_INT35      0x00000008  // Interrupt 35 unpend\r
 586 #define NVIC_UNPEND1_INT36      0x00000010  // Interrupt 36 unpend\r
 587 #define NVIC_UNPEND1_INT37      0x00000020  // Interrupt 37 unpend\r
 588 #define NVIC_UNPEND1_INT38      0x00000040  // Interrupt 38 unpend\r
 589 #define NVIC_UNPEND1_INT39      0x00000080  // Interrupt 39 unpend\r
 590 #define NVIC_UNPEND1_INT40      0x00000100  // Interrupt 40 unpend\r
 591 #define NVIC_UNPEND1_INT41      0x00000200  // Interrupt 41 unpend\r
 592 #define NVIC_UNPEND1_INT42      0x00000400  // Interrupt 42 unpend\r
 593 #define NVIC_UNPEND1_INT43      0x00000800  // Interrupt 43 unpend\r
 594 #define NVIC_UNPEND1_INT44      0x00001000  // Interrupt 44 unpend\r
 595 #define NVIC_UNPEND1_INT45      0x00002000  // Interrupt 45 unpend\r
 596 #define NVIC_UNPEND1_INT46      0x00004000  // Interrupt 46 unpend\r
 597 #define NVIC_UNPEND1_INT47      0x00008000  // Interrupt 47 unpend\r
 598 #define NVIC_UNPEND1_INT48      0x00010000  // Interrupt 48 unpend\r
 599 #define NVIC_UNPEND1_INT49      0x00020000  // Interrupt 49 unpend\r
 600 #define NVIC_UNPEND1_INT50      0x00040000  // Interrupt 50 unpend\r
 601 #define NVIC_UNPEND1_INT51      0x00080000  // Interrupt 51 unpend\r
 602 #define NVIC_UNPEND1_INT52      0x00100000  // Interrupt 52 unpend\r
 603 #define NVIC_UNPEND1_INT53      0x00200000  // Interrupt 53 unpend\r
 604 #define NVIC_UNPEND1_INT54      0x00400000  // Interrupt 54 unpend\r
 605 #define NVIC_UNPEND1_INT55      0x00800000  // Interrupt 55 unpend\r
 606 \r
 607 \r
 608 //*****************************************************************************\r
 609 //\r
 610 // The following are defines for the bit fields in the NVIC_UNPEND2 register.\r
 611 //\r
 612 //*****************************************************************************\r
 613 #define NVIC_UNPEND2_INT_M      0xFFFFFFFF  // Interrupt Clear Pending\r
 614 \r
 615 //*****************************************************************************\r
 616 //\r
 617 // The following are defines for the bit fields in the NVIC_UNPEND3 register.\r
 618 //\r
 619 //*****************************************************************************\r
 620 #define NVIC_UNPEND3_INT_M      0xFFFFFFFF  // Interrupt Clear Pending\r
 621 \r
 622 //*****************************************************************************\r
 623 //\r
 624 // The following are defines for the bit fields in the NVIC_UNPEND4 register.\r
 625 //\r
 626 //*****************************************************************************\r
 627 #define NVIC_UNPEND4_INT_M      0x0000000F  // Interrupt Clear Pending\r
 628 \r
 629 \r
 630 //*****************************************************************************\r
 631 //\r
 632 // The following are defines for the bit fields in the NVIC_ACTIVE0 register.\r
 633 //\r
 634 //*****************************************************************************\r
 635 #define NVIC_ACTIVE0_INT_M      0xFFFFFFFF  // Interrupt Active\r
 636 #define NVIC_ACTIVE0_INT0       0x00000001  // Interrupt 0 active\r
 637 #define NVIC_ACTIVE0_INT1       0x00000002  // Interrupt 1 active\r
 638 #define NVIC_ACTIVE0_INT2       0x00000004  // Interrupt 2 active\r
 639 #define NVIC_ACTIVE0_INT3       0x00000008  // Interrupt 3 active\r
 640 #define NVIC_ACTIVE0_INT4       0x00000010  // Interrupt 4 active\r
 641 #define NVIC_ACTIVE0_INT5       0x00000020  // Interrupt 5 active\r
 642 #define NVIC_ACTIVE0_INT6       0x00000040  // Interrupt 6 active\r
 643 #define NVIC_ACTIVE0_INT7       0x00000080  // Interrupt 7 active\r
 644 #define NVIC_ACTIVE0_INT8       0x00000100  // Interrupt 8 active\r
 645 #define NVIC_ACTIVE0_INT9       0x00000200  // Interrupt 9 active\r
 646 #define NVIC_ACTIVE0_INT10      0x00000400  // Interrupt 10 active\r
 647 #define NVIC_ACTIVE0_INT11      0x00000800  // Interrupt 11 active\r
 648 #define NVIC_ACTIVE0_INT12      0x00001000  // Interrupt 12 active\r
 649 #define NVIC_ACTIVE0_INT13      0x00002000  // Interrupt 13 active\r
 650 #define NVIC_ACTIVE0_INT14      0x00004000  // Interrupt 14 active\r
 651 #define NVIC_ACTIVE0_INT15      0x00008000  // Interrupt 15 active\r
 652 #define NVIC_ACTIVE0_INT16      0x00010000  // Interrupt 16 active\r
 653 #define NVIC_ACTIVE0_INT17      0x00020000  // Interrupt 17 active\r
 654 #define NVIC_ACTIVE0_INT18      0x00040000  // Interrupt 18 active\r
 655 #define NVIC_ACTIVE0_INT19      0x00080000  // Interrupt 19 active\r
 656 #define NVIC_ACTIVE0_INT20      0x00100000  // Interrupt 20 active\r
 657 #define NVIC_ACTIVE0_INT21      0x00200000  // Interrupt 21 active\r
 658 #define NVIC_ACTIVE0_INT22      0x00400000  // Interrupt 22 active\r
 659 #define NVIC_ACTIVE0_INT23      0x00800000  // Interrupt 23 active\r
 660 #define NVIC_ACTIVE0_INT24      0x01000000  // Interrupt 24 active\r
 661 #define NVIC_ACTIVE0_INT25      0x02000000  // Interrupt 25 active\r
 662 #define NVIC_ACTIVE0_INT26      0x04000000  // Interrupt 26 active\r
 663 #define NVIC_ACTIVE0_INT27      0x08000000  // Interrupt 27 active\r
 664 #define NVIC_ACTIVE0_INT28      0x10000000  // Interrupt 28 active\r
 665 #define NVIC_ACTIVE0_INT29      0x20000000  // Interrupt 29 active\r
 666 #define NVIC_ACTIVE0_INT30      0x40000000  // Interrupt 30 active\r
 667 #define NVIC_ACTIVE0_INT31      0x80000000  // Interrupt 31 active\r
 668 \r
 669 //*****************************************************************************\r
 670 //\r
 671 // The following are defines for the bit fields in the NVIC_ACTIVE1 register.\r
 672 //\r
 673 //*****************************************************************************\r
 674 #define NVIC_ACTIVE1_INT_M      0x00FFFFFF  // Interrupt Active\r
 675 \r
 676 #undef NVIC_ACTIVE1_INT_M\r
 677 #define NVIC_ACTIVE1_INT_M      0xFFFFFFFF  // Interrupt Active\r
 678 \r
 679 #define NVIC_ACTIVE1_INT32      0x00000001  // Interrupt 32 active\r
 680 #define NVIC_ACTIVE1_INT33      0x00000002  // Interrupt 33 active\r
 681 #define NVIC_ACTIVE1_INT34      0x00000004  // Interrupt 34 active\r
 682 #define NVIC_ACTIVE1_INT35      0x00000008  // Interrupt 35 active\r
 683 #define NVIC_ACTIVE1_INT36      0x00000010  // Interrupt 36 active\r
 684 #define NVIC_ACTIVE1_INT37      0x00000020  // Interrupt 37 active\r
 685 #define NVIC_ACTIVE1_INT38      0x00000040  // Interrupt 38 active\r
 686 #define NVIC_ACTIVE1_INT39      0x00000080  // Interrupt 39 active\r
 687 #define NVIC_ACTIVE1_INT40      0x00000100  // Interrupt 40 active\r
 688 #define NVIC_ACTIVE1_INT41      0x00000200  // Interrupt 41 active\r
 689 #define NVIC_ACTIVE1_INT42      0x00000400  // Interrupt 42 active\r
 690 #define NVIC_ACTIVE1_INT43      0x00000800  // Interrupt 43 active\r
 691 #define NVIC_ACTIVE1_INT44      0x00001000  // Interrupt 44 active\r
 692 #define NVIC_ACTIVE1_INT45      0x00002000  // Interrupt 45 active\r
 693 #define NVIC_ACTIVE1_INT46      0x00004000  // Interrupt 46 active\r
 694 #define NVIC_ACTIVE1_INT47      0x00008000  // Interrupt 47 active\r
 695 #define NVIC_ACTIVE1_INT48      0x00010000  // Interrupt 48 active\r
 696 #define NVIC_ACTIVE1_INT49      0x00020000  // Interrupt 49 active\r
 697 #define NVIC_ACTIVE1_INT50      0x00040000  // Interrupt 50 active\r
 698 #define NVIC_ACTIVE1_INT51      0x00080000  // Interrupt 51 active\r
 699 #define NVIC_ACTIVE1_INT52      0x00100000  // Interrupt 52 active\r
 700 #define NVIC_ACTIVE1_INT53      0x00200000  // Interrupt 53 active\r
 701 #define NVIC_ACTIVE1_INT54      0x00400000  // Interrupt 54 active\r
 702 #define NVIC_ACTIVE1_INT55      0x00800000  // Interrupt 55 active\r
 703 \r
 704 \r
 705 //*****************************************************************************\r
 706 //\r
 707 // The following are defines for the bit fields in the NVIC_ACTIVE2 register.\r
 708 //\r
 709 //*****************************************************************************\r
 710 #define NVIC_ACTIVE2_INT_M      0xFFFFFFFF  // Interrupt Active\r
 711 \r
 712 //*****************************************************************************\r
 713 //\r
 714 // The following are defines for the bit fields in the NVIC_ACTIVE3 register.\r
 715 //\r
 716 //*****************************************************************************\r
 717 #define NVIC_ACTIVE3_INT_M      0xFFFFFFFF  // Interrupt Active\r
 718 \r
 719 //*****************************************************************************\r
 720 //\r
 721 // The following are defines for the bit fields in the NVIC_ACTIVE4 register.\r
 722 //\r
 723 //*****************************************************************************\r
 724 #define NVIC_ACTIVE4_INT_M      0x0000000F  // Interrupt Active\r
 725 \r
 726 \r
 727 //*****************************************************************************\r
 728 //\r
 729 // The following are defines for the bit fields in the NVIC_PRI0 register.\r
 730 //\r
 731 //*****************************************************************************\r
 732 #define NVIC_PRI0_INT3_M        0xE0000000  // Interrupt 3 Priority Mask\r
 733 #define NVIC_PRI0_INT2_M        0x00E00000  // Interrupt 2 Priority Mask\r
 734 #define NVIC_PRI0_INT1_M        0x0000E000  // Interrupt 1 Priority Mask\r
 735 #define NVIC_PRI0_INT0_M        0x000000E0  // Interrupt 0 Priority Mask\r
 736 #define NVIC_PRI0_INT3_S        29\r
 737 #define NVIC_PRI0_INT2_S        21\r
 738 #define NVIC_PRI0_INT1_S        13\r
 739 #define NVIC_PRI0_INT0_S        5\r
 740 \r
 741 //*****************************************************************************\r
 742 //\r
 743 // The following are defines for the bit fields in the NVIC_PRI1 register.\r
 744 //\r
 745 //*****************************************************************************\r
 746 #define NVIC_PRI1_INT7_M        0xE0000000  // Interrupt 7 Priority Mask\r
 747 #define NVIC_PRI1_INT6_M        0x00E00000  // Interrupt 6 Priority Mask\r
 748 #define NVIC_PRI1_INT5_M        0x0000E000  // Interrupt 5 Priority Mask\r
 749 #define NVIC_PRI1_INT4_M        0x000000E0  // Interrupt 4 Priority Mask\r
 750 #define NVIC_PRI1_INT7_S        29\r
 751 #define NVIC_PRI1_INT6_S        21\r
 752 #define NVIC_PRI1_INT5_S        13\r
 753 #define NVIC_PRI1_INT4_S        5\r
 754 \r
 755 //*****************************************************************************\r
 756 //\r
 757 // The following are defines for the bit fields in the NVIC_PRI2 register.\r
 758 //\r
 759 //*****************************************************************************\r
 760 #define NVIC_PRI2_INT11_M       0xE0000000  // Interrupt 11 Priority Mask\r
 761 #define NVIC_PRI2_INT10_M       0x00E00000  // Interrupt 10 Priority Mask\r
 762 #define NVIC_PRI2_INT9_M        0x0000E000  // Interrupt 9 Priority Mask\r
 763 #define NVIC_PRI2_INT8_M        0x000000E0  // Interrupt 8 Priority Mask\r
 764 #define NVIC_PRI2_INT11_S       29\r
 765 #define NVIC_PRI2_INT10_S       21\r
 766 #define NVIC_PRI2_INT9_S        13\r
 767 #define NVIC_PRI2_INT8_S        5\r
 768 \r
 769 //*****************************************************************************\r
 770 //\r
 771 // The following are defines for the bit fields in the NVIC_PRI3 register.\r
 772 //\r
 773 //*****************************************************************************\r
 774 #define NVIC_PRI3_INT15_M       0xE0000000  // Interrupt 15 Priority Mask\r
 775 #define NVIC_PRI3_INT14_M       0x00E00000  // Interrupt 14 Priority Mask\r
 776 #define NVIC_PRI3_INT13_M       0x0000E000  // Interrupt 13 Priority Mask\r
 777 #define NVIC_PRI3_INT12_M       0x000000E0  // Interrupt 12 Priority Mask\r
 778 #define NVIC_PRI3_INT15_S       29\r
 779 #define NVIC_PRI3_INT14_S       21\r
 780 #define NVIC_PRI3_INT13_S       13\r
 781 #define NVIC_PRI3_INT12_S       5\r
 782 \r
 783 //*****************************************************************************\r
 784 //\r
 785 // The following are defines for the bit fields in the NVIC_PRI4 register.\r
 786 //\r
 787 //*****************************************************************************\r
 788 #define NVIC_PRI4_INT19_M       0xE0000000  // Interrupt 19 Priority Mask\r
 789 #define NVIC_PRI4_INT18_M       0x00E00000  // Interrupt 18 Priority Mask\r
 790 #define NVIC_PRI4_INT17_M       0x0000E000  // Interrupt 17 Priority Mask\r
 791 #define NVIC_PRI4_INT16_M       0x000000E0  // Interrupt 16 Priority Mask\r
 792 #define NVIC_PRI4_INT19_S       29\r
 793 #define NVIC_PRI4_INT18_S       21\r
 794 #define NVIC_PRI4_INT17_S       13\r
 795 #define NVIC_PRI4_INT16_S       5\r
 796 \r
 797 //*****************************************************************************\r
 798 //\r
 799 // The following are defines for the bit fields in the NVIC_PRI5 register.\r
 800 //\r
 801 //*****************************************************************************\r
 802 #define NVIC_PRI5_INT23_M       0xE0000000  // Interrupt 23 Priority Mask\r
 803 #define NVIC_PRI5_INT22_M       0x00E00000  // Interrupt 22 Priority Mask\r
 804 #define NVIC_PRI5_INT21_M       0x0000E000  // Interrupt 21 Priority Mask\r
 805 #define NVIC_PRI5_INT20_M       0x000000E0  // Interrupt 20 Priority Mask\r
 806 #define NVIC_PRI5_INT23_S       29\r
 807 #define NVIC_PRI5_INT22_S       21\r
 808 #define NVIC_PRI5_INT21_S       13\r
 809 #define NVIC_PRI5_INT20_S       5\r
 810 \r
 811 //*****************************************************************************\r
 812 //\r
 813 // The following are defines for the bit fields in the NVIC_PRI6 register.\r
 814 //\r
 815 //*****************************************************************************\r
 816 #define NVIC_PRI6_INT27_M       0xE0000000  // Interrupt 27 Priority Mask\r
 817 #define NVIC_PRI6_INT26_M       0x00E00000  // Interrupt 26 Priority Mask\r
 818 #define NVIC_PRI6_INT25_M       0x0000E000  // Interrupt 25 Priority Mask\r
 819 #define NVIC_PRI6_INT24_M       0x000000E0  // Interrupt 24 Priority Mask\r
 820 #define NVIC_PRI6_INT27_S       29\r
 821 #define NVIC_PRI6_INT26_S       21\r
 822 #define NVIC_PRI6_INT25_S       13\r
 823 #define NVIC_PRI6_INT24_S       5\r
 824 \r
 825 //*****************************************************************************\r
 826 //\r
 827 // The following are defines for the bit fields in the NVIC_PRI7 register.\r
 828 //\r
 829 //*****************************************************************************\r
 830 #define NVIC_PRI7_INT31_M       0xE0000000  // Interrupt 31 Priority Mask\r
 831 #define NVIC_PRI7_INT30_M       0x00E00000  // Interrupt 30 Priority Mask\r
 832 #define NVIC_PRI7_INT29_M       0x0000E000  // Interrupt 29 Priority Mask\r
 833 #define NVIC_PRI7_INT28_M       0x000000E0  // Interrupt 28 Priority Mask\r
 834 #define NVIC_PRI7_INT31_S       29\r
 835 #define NVIC_PRI7_INT30_S       21\r
 836 #define NVIC_PRI7_INT29_S       13\r
 837 #define NVIC_PRI7_INT28_S       5\r
 838 \r
 839 //*****************************************************************************\r
 840 //\r
 841 // The following are defines for the bit fields in the NVIC_PRI8 register.\r
 842 //\r
 843 //*****************************************************************************\r
 844 #define NVIC_PRI8_INT35_M       0xE0000000  // Interrupt 35 Priority Mask\r
 845 #define NVIC_PRI8_INT34_M       0x00E00000  // Interrupt 34 Priority Mask\r
 846 #define NVIC_PRI8_INT33_M       0x0000E000  // Interrupt 33 Priority Mask\r
 847 #define NVIC_PRI8_INT32_M       0x000000E0  // Interrupt 32 Priority Mask\r
 848 #define NVIC_PRI8_INT35_S       29\r
 849 #define NVIC_PRI8_INT34_S       21\r
 850 #define NVIC_PRI8_INT33_S       13\r
 851 #define NVIC_PRI8_INT32_S       5\r
 852 \r
 853 //*****************************************************************************\r
 854 //\r
 855 // The following are defines for the bit fields in the NVIC_PRI9 register.\r
 856 //\r
 857 //*****************************************************************************\r
 858 #define NVIC_PRI9_INT39_M       0xE0000000  // Interrupt 39 Priority Mask\r
 859 #define NVIC_PRI9_INT38_M       0x00E00000  // Interrupt 38 Priority Mask\r
 860 #define NVIC_PRI9_INT37_M       0x0000E000  // Interrupt 37 Priority Mask\r
 861 #define NVIC_PRI9_INT36_M       0x000000E0  // Interrupt 36 Priority Mask\r
 862 #define NVIC_PRI9_INT39_S       29\r
 863 #define NVIC_PRI9_INT38_S       21\r
 864 #define NVIC_PRI9_INT37_S       13\r
 865 #define NVIC_PRI9_INT36_S       5\r
 866 \r
 867 //*****************************************************************************\r
 868 //\r
 869 // The following are defines for the bit fields in the NVIC_PRI10 register.\r
 870 //\r
 871 //*****************************************************************************\r
 872 #define NVIC_PRI10_INT43_M      0xE0000000  // Interrupt 43 Priority Mask\r
 873 #define NVIC_PRI10_INT42_M      0x00E00000  // Interrupt 42 Priority Mask\r
 874 #define NVIC_PRI10_INT41_M      0x0000E000  // Interrupt 41 Priority Mask\r
 875 #define NVIC_PRI10_INT40_M      0x000000E0  // Interrupt 40 Priority Mask\r
 876 #define NVIC_PRI10_INT43_S      29\r
 877 #define NVIC_PRI10_INT42_S      21\r
 878 #define NVIC_PRI10_INT41_S      13\r
 879 #define NVIC_PRI10_INT40_S      5\r
 880 \r
 881 //*****************************************************************************\r
 882 //\r
 883 // The following are defines for the bit fields in the NVIC_PRI11 register.\r
 884 //\r
 885 //*****************************************************************************\r
 886 #define NVIC_PRI11_INT47_M      0xE0000000  // Interrupt 47 Priority Mask\r
 887 #define NVIC_PRI11_INT46_M      0x00E00000  // Interrupt 46 Priority Mask\r
 888 #define NVIC_PRI11_INT45_M      0x0000E000  // Interrupt 45 Priority Mask\r
 889 #define NVIC_PRI11_INT44_M      0x000000E0  // Interrupt 44 Priority Mask\r
 890 #define NVIC_PRI11_INT47_S      29\r
 891 #define NVIC_PRI11_INT46_S      21\r
 892 #define NVIC_PRI11_INT45_S      13\r
 893 #define NVIC_PRI11_INT44_S      5\r
 894 \r
 895 //*****************************************************************************\r
 896 //\r
 897 // The following are defines for the bit fields in the NVIC_PRI12 register.\r
 898 //\r
 899 //*****************************************************************************\r
 900 #define NVIC_PRI12_INT51_M      0xE0000000  // Interrupt 51 Priority Mask\r
 901 #define NVIC_PRI12_INT50_M      0x00E00000  // Interrupt 50 Priority Mask\r
 902 #define NVIC_PRI12_INT49_M      0x0000E000  // Interrupt 49 Priority Mask\r
 903 #define NVIC_PRI12_INT48_M      0x000000E0  // Interrupt 48 Priority Mask\r
 904 #define NVIC_PRI12_INT51_S      29\r
 905 #define NVIC_PRI12_INT50_S      21\r
 906 #define NVIC_PRI12_INT49_S      13\r
 907 #define NVIC_PRI12_INT48_S      5\r
 908 \r
 909 //*****************************************************************************\r
 910 //\r
 911 // The following are defines for the bit fields in the NVIC_PRI13 register.\r
 912 //\r
 913 //*****************************************************************************\r
 914 #define NVIC_PRI13_INT55_M      0xE0000000  // Interrupt 55 Priority Mask\r
 915 #define NVIC_PRI13_INT54_M      0x00E00000  // Interrupt 54 Priority Mask\r
 916 #define NVIC_PRI13_INT53_M      0x0000E000  // Interrupt 53 Priority Mask\r
 917 #define NVIC_PRI13_INT52_M      0x000000E0  // Interrupt 52 Priority Mask\r
 918 #define NVIC_PRI13_INT55_S      29\r
 919 #define NVIC_PRI13_INT54_S      21\r
 920 #define NVIC_PRI13_INT53_S      13\r
 921 #define NVIC_PRI13_INT52_S      5\r
 922 \r
 923 \r
 924 //*****************************************************************************\r
 925 //\r
 926 // The following are defines for the bit fields in the NVIC_PRI14 register.\r
 927 //\r
 928 //*****************************************************************************\r
 929 #define NVIC_PRI14_INTD_M       0xE0000000  // Interrupt 59 Priority Mask\r
 930 #define NVIC_PRI14_INTC_M       0x00E00000  // Interrupt 58 Priority Mask\r
 931 #define NVIC_PRI14_INTB_M       0x0000E000  // Interrupt 57 Priority Mask\r
 932 #define NVIC_PRI14_INTA_M       0x000000E0  // Interrupt 56 Priority Mask\r
 933 #define NVIC_PRI14_INTD_S       29\r
 934 #define NVIC_PRI14_INTC_S       21\r
 935 #define NVIC_PRI14_INTB_S       13\r
 936 #define NVIC_PRI14_INTA_S       5\r
 937 \r
 938 //*****************************************************************************\r
 939 //\r
 940 // The following are defines for the bit fields in the NVIC_PRI15 register.\r
 941 //\r
 942 //*****************************************************************************\r
 943 #define NVIC_PRI15_INTD_M       0xE0000000  // Interrupt 63 Priority Mask\r
 944 #define NVIC_PRI15_INTC_M       0x00E00000  // Interrupt 62 Priority Mask\r
 945 #define NVIC_PRI15_INTB_M       0x0000E000  // Interrupt 61 Priority Mask\r
 946 #define NVIC_PRI15_INTA_M       0x000000E0  // Interrupt 60 Priority Mask\r
 947 #define NVIC_PRI15_INTD_S       29\r
 948 #define NVIC_PRI15_INTC_S       21\r
 949 #define NVIC_PRI15_INTB_S       13\r
 950 #define NVIC_PRI15_INTA_S       5\r
 951 \r
 952 //*****************************************************************************\r
 953 //\r
 954 // The following are defines for the bit fields in the NVIC_PRI16 register.\r
 955 //\r
 956 //*****************************************************************************\r
 957 #define NVIC_PRI16_INTD_M       0xE0000000  // Interrupt 67 Priority Mask\r
 958 #define NVIC_PRI16_INTC_M       0x00E00000  // Interrupt 66 Priority Mask\r
 959 #define NVIC_PRI16_INTB_M       0x0000E000  // Interrupt 65 Priority Mask\r
 960 #define NVIC_PRI16_INTA_M       0x000000E0  // Interrupt 64 Priority Mask\r
 961 #define NVIC_PRI16_INTD_S       29\r
 962 #define NVIC_PRI16_INTC_S       21\r
 963 #define NVIC_PRI16_INTB_S       13\r
 964 #define NVIC_PRI16_INTA_S       5\r
 965 \r
 966 //*****************************************************************************\r
 967 //\r
 968 // The following are defines for the bit fields in the NVIC_PRI17 register.\r
 969 //\r
 970 //*****************************************************************************\r
 971 #define NVIC_PRI17_INTD_M       0xE0000000  // Interrupt 71 Priority Mask\r
 972 #define NVIC_PRI17_INTC_M       0x00E00000  // Interrupt 70 Priority Mask\r
 973 #define NVIC_PRI17_INTB_M       0x0000E000  // Interrupt 69 Priority Mask\r
 974 #define NVIC_PRI17_INTA_M       0x000000E0  // Interrupt 68 Priority Mask\r
 975 #define NVIC_PRI17_INTD_S       29\r
 976 #define NVIC_PRI17_INTC_S       21\r
 977 #define NVIC_PRI17_INTB_S       13\r
 978 #define NVIC_PRI17_INTA_S       5\r
 979 \r
 980 //*****************************************************************************\r
 981 //\r
 982 // The following are defines for the bit fields in the NVIC_PRI18 register.\r
 983 //\r
 984 //*****************************************************************************\r
 985 #define NVIC_PRI18_INTD_M       0xE0000000  // Interrupt 75 Priority Mask\r
 986 #define NVIC_PRI18_INTC_M       0x00E00000  // Interrupt 74 Priority Mask\r
 987 #define NVIC_PRI18_INTB_M       0x0000E000  // Interrupt 73 Priority Mask\r
 988 #define NVIC_PRI18_INTA_M       0x000000E0  // Interrupt 72 Priority Mask\r
 989 #define NVIC_PRI18_INTD_S       29\r
 990 #define NVIC_PRI18_INTC_S       21\r
 991 #define NVIC_PRI18_INTB_S       13\r
 992 #define NVIC_PRI18_INTA_S       5\r
 993 \r
 994 //*****************************************************************************\r
 995 //\r
 996 // The following are defines for the bit fields in the NVIC_PRI19 register.\r
 997 //\r
 998 //*****************************************************************************\r
 999 #define NVIC_PRI19_INTD_M       0xE0000000  // Interrupt 79 Priority Mask\r
1000 #define NVIC_PRI19_INTC_M       0x00E00000  // Interrupt 78 Priority Mask\r
1001 #define NVIC_PRI19_INTB_M       0x0000E000  // Interrupt 77 Priority Mask\r
1002 #define NVIC_PRI19_INTA_M       0x000000E0  // Interrupt 76 Priority Mask\r
1003 #define NVIC_PRI19_INTD_S       29\r
1004 #define NVIC_PRI19_INTC_S       21\r
1005 #define NVIC_PRI19_INTB_S       13\r
1006 #define NVIC_PRI19_INTA_S       5\r
1007 \r
1008 //*****************************************************************************\r
1009 //\r
1010 // The following are defines for the bit fields in the NVIC_PRI20 register.\r
1011 //\r
1012 //*****************************************************************************\r
1013 #define NVIC_PRI20_INTD_M       0xE0000000  // Interrupt 83 Priority Mask\r
1014 #define NVIC_PRI20_INTC_M       0x00E00000  // Interrupt 82 Priority Mask\r
1015 #define NVIC_PRI20_INTB_M       0x0000E000  // Interrupt 81 Priority Mask\r
1016 #define NVIC_PRI20_INTA_M       0x000000E0  // Interrupt 80 Priority Mask\r
1017 #define NVIC_PRI20_INTD_S       29\r
1018 #define NVIC_PRI20_INTC_S       21\r
1019 #define NVIC_PRI20_INTB_S       13\r
1020 #define NVIC_PRI20_INTA_S       5\r
1021 \r
1022 //*****************************************************************************\r
1023 //\r
1024 // The following are defines for the bit fields in the NVIC_PRI21 register.\r
1025 //\r
1026 //*****************************************************************************\r
1027 #define NVIC_PRI21_INTD_M       0xE0000000  // Interrupt 87 Priority Mask\r
1028 #define NVIC_PRI21_INTC_M       0x00E00000  // Interrupt 86 Priority Mask\r
1029 #define NVIC_PRI21_INTB_M       0x0000E000  // Interrupt 85 Priority Mask\r
1030 #define NVIC_PRI21_INTA_M       0x000000E0  // Interrupt 84 Priority Mask\r
1031 #define NVIC_PRI21_INTD_S       29\r
1032 #define NVIC_PRI21_INTC_S       21\r
1033 #define NVIC_PRI21_INTB_S       13\r
1034 #define NVIC_PRI21_INTA_S       5\r
1035 \r
1036 //*****************************************************************************\r
1037 //\r
1038 // The following are defines for the bit fields in the NVIC_PRI22 register.\r
1039 //\r
1040 //*****************************************************************************\r
1041 #define NVIC_PRI22_INTD_M       0xE0000000  // Interrupt 91 Priority Mask\r
1042 #define NVIC_PRI22_INTC_M       0x00E00000  // Interrupt 90 Priority Mask\r
1043 #define NVIC_PRI22_INTB_M       0x0000E000  // Interrupt 89 Priority Mask\r
1044 #define NVIC_PRI22_INTA_M       0x000000E0  // Interrupt 88 Priority Mask\r
1045 #define NVIC_PRI22_INTD_S       29\r
1046 #define NVIC_PRI22_INTC_S       21\r
1047 #define NVIC_PRI22_INTB_S       13\r
1048 #define NVIC_PRI22_INTA_S       5\r
1049 \r
1050 //*****************************************************************************\r
1051 //\r
1052 // The following are defines for the bit fields in the NVIC_PRI23 register.\r
1053 //\r
1054 //*****************************************************************************\r
1055 #define NVIC_PRI23_INTD_M       0xE0000000  // Interrupt 95 Priority Mask\r
1056 #define NVIC_PRI23_INTC_M       0x00E00000  // Interrupt 94 Priority Mask\r
1057 #define NVIC_PRI23_INTB_M       0x0000E000  // Interrupt 93 Priority Mask\r
1058 #define NVIC_PRI23_INTA_M       0x000000E0  // Interrupt 92 Priority Mask\r
1059 #define NVIC_PRI23_INTD_S       29\r
1060 #define NVIC_PRI23_INTC_S       21\r
1061 #define NVIC_PRI23_INTB_S       13\r
1062 #define NVIC_PRI23_INTA_S       5\r
1063 \r
1064 //*****************************************************************************\r
1065 //\r
1066 // The following are defines for the bit fields in the NVIC_PRI24 register.\r
1067 //\r
1068 //*****************************************************************************\r
1069 #define NVIC_PRI24_INTD_M       0xE0000000  // Interrupt 99 Priority Mask\r
1070 #define NVIC_PRI24_INTC_M       0x00E00000  // Interrupt 98 Priority Mask\r
1071 #define NVIC_PRI24_INTB_M       0x0000E000  // Interrupt 97 Priority Mask\r
1072 #define NVIC_PRI24_INTA_M       0x000000E0  // Interrupt 96 Priority Mask\r
1073 #define NVIC_PRI24_INTD_S       29\r
1074 #define NVIC_PRI24_INTC_S       21\r
1075 #define NVIC_PRI24_INTB_S       13\r
1076 #define NVIC_PRI24_INTA_S       5\r
1077 \r
1078 //*****************************************************************************\r
1079 //\r
1080 // The following are defines for the bit fields in the NVIC_PRI25 register.\r
1081 //\r
1082 //*****************************************************************************\r
1083 #define NVIC_PRI25_INTD_M       0xE0000000  // Interrupt 103 Priority Mask\r
1084 #define NVIC_PRI25_INTC_M       0x00E00000  // Interrupt 102 Priority Mask\r
1085 #define NVIC_PRI25_INTB_M       0x0000E000  // Interrupt 101 Priority Mask\r
1086 #define NVIC_PRI25_INTA_M       0x000000E0  // Interrupt 100 Priority Mask\r
1087 #define NVIC_PRI25_INTD_S       29\r
1088 #define NVIC_PRI25_INTC_S       21\r
1089 #define NVIC_PRI25_INTB_S       13\r
1090 #define NVIC_PRI25_INTA_S       5\r
1091 \r
1092 //*****************************************************************************\r
1093 //\r
1094 // The following are defines for the bit fields in the NVIC_PRI26 register.\r
1095 //\r
1096 //*****************************************************************************\r
1097 #define NVIC_PRI26_INTD_M       0xE0000000  // Interrupt 107 Priority Mask\r
1098 #define NVIC_PRI26_INTC_M       0x00E00000  // Interrupt 106 Priority Mask\r
1099 #define NVIC_PRI26_INTB_M       0x0000E000  // Interrupt 105 Priority Mask\r
1100 #define NVIC_PRI26_INTA_M       0x000000E0  // Interrupt 104 Priority Mask\r
1101 #define NVIC_PRI26_INTD_S       29\r
1102 #define NVIC_PRI26_INTC_S       21\r
1103 #define NVIC_PRI26_INTB_S       13\r
1104 #define NVIC_PRI26_INTA_S       5\r
1105 \r
1106 //*****************************************************************************\r
1107 //\r
1108 // The following are defines for the bit fields in the NVIC_PRI27 register.\r
1109 //\r
1110 //*****************************************************************************\r
1111 #define NVIC_PRI27_INTD_M       0xE0000000  // Interrupt 111 Priority Mask\r
1112 #define NVIC_PRI27_INTC_M       0x00E00000  // Interrupt 110 Priority Mask\r
1113 #define NVIC_PRI27_INTB_M       0x0000E000  // Interrupt 109 Priority Mask\r
1114 #define NVIC_PRI27_INTA_M       0x000000E0  // Interrupt 108 Priority Mask\r
1115 #define NVIC_PRI27_INTD_S       29\r
1116 #define NVIC_PRI27_INTC_S       21\r
1117 #define NVIC_PRI27_INTB_S       13\r
1118 #define NVIC_PRI27_INTA_S       5\r
1119 \r
1120 //*****************************************************************************\r
1121 //\r
1122 // The following are defines for the bit fields in the NVIC_PRI28 register.\r
1123 //\r
1124 //*****************************************************************************\r
1125 #define NVIC_PRI28_INTD_M       0xE0000000  // Interrupt 115 Priority Mask\r
1126 #define NVIC_PRI28_INTC_M       0x00E00000  // Interrupt 114 Priority Mask\r
1127 #define NVIC_PRI28_INTB_M       0x0000E000  // Interrupt 113 Priority Mask\r
1128 #define NVIC_PRI28_INTA_M       0x000000E0  // Interrupt 112 Priority Mask\r
1129 #define NVIC_PRI28_INTD_S       29\r
1130 #define NVIC_PRI28_INTC_S       21\r
1131 #define NVIC_PRI28_INTB_S       13\r
1132 #define NVIC_PRI28_INTA_S       5\r
1133 \r
1134 //*****************************************************************************\r
1135 //\r
1136 // The following are defines for the bit fields in the NVIC_PRI29 register.\r
1137 //\r
1138 //*****************************************************************************\r
1139 #define NVIC_PRI29_INTD_M       0xE0000000  // Interrupt 119 Priority Mask\r
1140 #define NVIC_PRI29_INTC_M       0x00E00000  // Interrupt 118 Priority Mask\r
1141 #define NVIC_PRI29_INTB_M       0x0000E000  // Interrupt 117 Priority Mask\r
1142 #define NVIC_PRI29_INTA_M       0x000000E0  // Interrupt 116 Priority Mask\r
1143 #define NVIC_PRI29_INTD_S       29\r
1144 #define NVIC_PRI29_INTC_S       21\r
1145 #define NVIC_PRI29_INTB_S       13\r
1146 #define NVIC_PRI29_INTA_S       5\r
1147 \r
1148 //*****************************************************************************\r
1149 //\r
1150 // The following are defines for the bit fields in the NVIC_PRI30 register.\r
1151 //\r
1152 //*****************************************************************************\r
1153 #define NVIC_PRI30_INTD_M       0xE0000000  // Interrupt 123 Priority Mask\r
1154 #define NVIC_PRI30_INTC_M       0x00E00000  // Interrupt 122 Priority Mask\r
1155 #define NVIC_PRI30_INTB_M       0x0000E000  // Interrupt 121 Priority Mask\r
1156 #define NVIC_PRI30_INTA_M       0x000000E0  // Interrupt 120 Priority Mask\r
1157 #define NVIC_PRI30_INTD_S       29\r
1158 #define NVIC_PRI30_INTC_S       21\r
1159 #define NVIC_PRI30_INTB_S       13\r
1160 #define NVIC_PRI30_INTA_S       5\r
1161 \r
1162 //*****************************************************************************\r
1163 //\r
1164 // The following are defines for the bit fields in the NVIC_PRI31 register.\r
1165 //\r
1166 //*****************************************************************************\r
1167 #define NVIC_PRI31_INTD_M       0xE0000000  // Interrupt 127 Priority Mask\r
1168 #define NVIC_PRI31_INTC_M       0x00E00000  // Interrupt 126 Priority Mask\r
1169 #define NVIC_PRI31_INTB_M       0x0000E000  // Interrupt 125 Priority Mask\r
1170 #define NVIC_PRI31_INTA_M       0x000000E0  // Interrupt 124 Priority Mask\r
1171 #define NVIC_PRI31_INTD_S       29\r
1172 #define NVIC_PRI31_INTC_S       21\r
1173 #define NVIC_PRI31_INTB_S       13\r
1174 #define NVIC_PRI31_INTA_S       5\r
1175 \r
1176 //*****************************************************************************\r
1177 //\r
1178 // The following are defines for the bit fields in the NVIC_PRI32 register.\r
1179 //\r
1180 //*****************************************************************************\r
1181 #define NVIC_PRI32_INTD_M       0xE0000000  // Interrupt 131 Priority Mask\r
1182 #define NVIC_PRI32_INTC_M       0x00E00000  // Interrupt 130 Priority Mask\r
1183 #define NVIC_PRI32_INTB_M       0x0000E000  // Interrupt 129 Priority Mask\r
1184 #define NVIC_PRI32_INTA_M       0x000000E0  // Interrupt 128 Priority Mask\r
1185 #define NVIC_PRI32_INTD_S       29\r
1186 #define NVIC_PRI32_INTC_S       21\r
1187 #define NVIC_PRI32_INTB_S       13\r
1188 #define NVIC_PRI32_INTA_S       5\r
1189 \r
1190 \r
1191 //*****************************************************************************\r
1192 //\r
1193 // The following are defines for the bit fields in the NVIC_CPUID register.\r
1194 //\r
1195 //*****************************************************************************\r
1196 #define NVIC_CPUID_IMP_M        0xFF000000  // Implementer Code\r
1197 #define NVIC_CPUID_IMP_ARM      0x41000000  // ARM\r
1198 #define NVIC_CPUID_VAR_M        0x00F00000  // Variant Number\r
1199 #define NVIC_CPUID_CON_M        0x000F0000  // Constant\r
1200 #define NVIC_CPUID_PARTNO_M     0x0000FFF0  // Part Number\r
1201 #define NVIC_CPUID_PARTNO_CM3   0x0000C230  // Cortex-M3 processor\r
1202 \r
1203 #define NVIC_CPUID_PARTNO_CM4   0x0000C240  // Cortex-M4 processor\r
1204 \r
1205 #define NVIC_CPUID_REV_M        0x0000000F  // Revision Number\r
1206 \r
1207 //*****************************************************************************\r
1208 //\r
1209 // The following are defines for the bit fields in the NVIC_INT_CTRL register.\r
1210 //\r
1211 //*****************************************************************************\r
1212 #define NVIC_INT_CTRL_NMI_SET   0x80000000  // NMI Set Pending\r
1213 #define NVIC_INT_CTRL_PEND_SV   0x10000000  // PendSV Set Pending\r
1214 #define NVIC_INT_CTRL_UNPEND_SV 0x08000000  // PendSV Clear Pending\r
1215 #define NVIC_INT_CTRL_PENDSTSET 0x04000000  // SysTick Set Pending\r
1216 #define NVIC_INT_CTRL_PENDSTCLR 0x02000000  // SysTick Clear Pending\r
1217 #define NVIC_INT_CTRL_ISR_PRE   0x00800000  // Debug Interrupt Handling\r
1218 #define NVIC_INT_CTRL_ISR_PEND  0x00400000  // Interrupt Pending\r
1219 #define NVIC_INT_CTRL_VEC_PEN_M 0x0007F000  // Interrupt Pending Vector Number\r
1220 \r
1221 #undef NVIC_INT_CTRL_VEC_PEN_M\r
1222 #define NVIC_INT_CTRL_VEC_PEN_M 0x000FF000  // Interrupt Pending Vector Number\r
1223 \r
1224 #define NVIC_INT_CTRL_VEC_PEN_NMI \\r
1225                                 0x00002000  // NMI\r
1226 #define NVIC_INT_CTRL_VEC_PEN_HARD \\r
1227                                 0x00003000  // Hard fault\r
1228 #define NVIC_INT_CTRL_VEC_PEN_MEM \\r
1229                                 0x00004000  // Memory management fault\r
1230 #define NVIC_INT_CTRL_VEC_PEN_BUS \\r
1231                                 0x00005000  // Bus fault\r
1232 #define NVIC_INT_CTRL_VEC_PEN_USG \\r
1233                                 0x00006000  // Usage fault\r
1234 #define NVIC_INT_CTRL_VEC_PEN_SVC \\r
1235                                 0x0000B000  // SVCall\r
1236 #define NVIC_INT_CTRL_VEC_PEN_PNDSV \\r
1237                                 0x0000E000  // PendSV\r
1238 #define NVIC_INT_CTRL_VEC_PEN_TICK \\r
1239                                 0x0000F000  // SysTick\r
1240 #define NVIC_INT_CTRL_RET_BASE  0x00000800  // Return to Base\r
1241 #define NVIC_INT_CTRL_VEC_ACT_M 0x0000007F  // Interrupt Pending Vector Number\r
1242 \r
1243 #undef NVIC_INT_CTRL_VEC_ACT_M\r
1244 #define NVIC_INT_CTRL_VEC_ACT_M 0x000000FF  // Interrupt Pending Vector Number\r
1245 \r
1246 #define NVIC_INT_CTRL_VEC_PEN_S 12\r
1247 #define NVIC_INT_CTRL_VEC_ACT_S 0\r
1248 \r
1249 //*****************************************************************************\r
1250 //\r
1251 // The following are defines for the bit fields in the NVIC_VTABLE register.\r
1252 //\r
1253 //*****************************************************************************\r
1254 #define NVIC_VTABLE_BASE        0x20000000  // Vector Table Base\r
1255 #define NVIC_VTABLE_OFFSET_M    0x1FFFFE00  // Vector Table Offset\r
1256 \r
1257 #undef NVIC_VTABLE_OFFSET_M\r
1258 #define NVIC_VTABLE_OFFSET_M    0x1FFFFC00  // Vector Table Offset\r
1259 \r
1260 #define NVIC_VTABLE_OFFSET_S    9\r
1261 \r
1262 #undef NVIC_VTABLE_OFFSET_S\r
1263 #define NVIC_VTABLE_OFFSET_S    10\r
1264 \r
1265 \r
1266 //*****************************************************************************\r
1267 //\r
1268 // The following are defines for the bit fields in the NVIC_APINT register.\r
1269 //\r
1270 //*****************************************************************************\r
1271 #define NVIC_APINT_VECTKEY_M    0xFFFF0000  // Register Key\r
1272 #define NVIC_APINT_VECTKEY      0x05FA0000  // Vector key\r
1273 #define NVIC_APINT_ENDIANESS    0x00008000  // Data Endianess\r
1274 #define NVIC_APINT_PRIGROUP_M   0x00000700  // Interrupt Priority Grouping\r
1275 #define NVIC_APINT_PRIGROUP_7_1 0x00000000  // Priority group 7.1 split\r
1276 #define NVIC_APINT_PRIGROUP_6_2 0x00000100  // Priority group 6.2 split\r
1277 #define NVIC_APINT_PRIGROUP_5_3 0x00000200  // Priority group 5.3 split\r
1278 #define NVIC_APINT_PRIGROUP_4_4 0x00000300  // Priority group 4.4 split\r
1279 #define NVIC_APINT_PRIGROUP_3_5 0x00000400  // Priority group 3.5 split\r
1280 #define NVIC_APINT_PRIGROUP_2_6 0x00000500  // Priority group 2.6 split\r
1281 #define NVIC_APINT_PRIGROUP_1_7 0x00000600  // Priority group 1.7 split\r
1282 #define NVIC_APINT_PRIGROUP_0_8 0x00000700  // Priority group 0.8 split\r
1283 #define NVIC_APINT_SYSRESETREQ  0x00000004  // System Reset Request\r
1284 #define NVIC_APINT_VECT_CLR_ACT 0x00000002  // Clear Active NMI / Fault\r
1285 #define NVIC_APINT_VECT_RESET   0x00000001  // System Reset\r
1286 \r
1287 //*****************************************************************************\r
1288 //\r
1289 // The following are defines for the bit fields in the NVIC_SYS_CTRL register.\r
1290 //\r
1291 //*****************************************************************************\r
1292 #define NVIC_SYS_CTRL_SEVONPEND 0x00000010  // Wake Up on Pending\r
1293 #define NVIC_SYS_CTRL_SLEEPDEEP 0x00000004  // Deep Sleep Enable\r
1294 #define NVIC_SYS_CTRL_SLEEPEXIT 0x00000002  // Sleep on ISR Exit\r
1295 \r
1296 //*****************************************************************************\r
1297 //\r
1298 // The following are defines for the bit fields in the NVIC_CFG_CTRL register.\r
1299 //\r
1300 //*****************************************************************************\r
1301 #define NVIC_CFG_CTRL_STKALIGN  0x00000200  // Stack Alignment on Exception\r
1302                                             // Entry\r
1303 #define NVIC_CFG_CTRL_BFHFNMIGN 0x00000100  // Ignore Bus Fault in NMI and\r
1304                                             // Fault\r
1305 #define NVIC_CFG_CTRL_DIV0      0x00000010  // Trap on Divide by 0\r
1306 #define NVIC_CFG_CTRL_UNALIGNED 0x00000008  // Trap on Unaligned Access\r
1307 #define NVIC_CFG_CTRL_MAIN_PEND 0x00000002  // Allow Main Interrupt Trigger\r
1308 #define NVIC_CFG_CTRL_BASE_THR  0x00000001  // Thread State Control\r
1309 \r
1310 //*****************************************************************************\r
1311 //\r
1312 // The following are defines for the bit fields in the NVIC_SYS_PRI1 register.\r
1313 //\r
1314 //*****************************************************************************\r
1315 #define NVIC_SYS_PRI1_USAGE_M   0x00E00000  // Usage Fault Priority\r
1316 #define NVIC_SYS_PRI1_BUS_M     0x0000E000  // Bus Fault Priority\r
1317 #define NVIC_SYS_PRI1_MEM_M     0x000000E0  // Memory Management Fault Priority\r
1318 #define NVIC_SYS_PRI1_USAGE_S   21\r
1319 #define NVIC_SYS_PRI1_BUS_S     13\r
1320 #define NVIC_SYS_PRI1_MEM_S     5\r
1321 \r
1322 //*****************************************************************************\r
1323 //\r
1324 // The following are defines for the bit fields in the NVIC_SYS_PRI2 register.\r
1325 //\r
1326 //*****************************************************************************\r
1327 #define NVIC_SYS_PRI2_SVC_M     0xE0000000  // SVCall Priority\r
1328 #define NVIC_SYS_PRI2_SVC_S     29\r
1329 \r
1330 //*****************************************************************************\r
1331 //\r
1332 // The following are defines for the bit fields in the NVIC_SYS_PRI3 register.\r
1333 //\r
1334 //*****************************************************************************\r
1335 #define NVIC_SYS_PRI3_TICK_M    0xE0000000  // SysTick Exception Priority\r
1336 #define NVIC_SYS_PRI3_PENDSV_M  0x00E00000  // PendSV Priority\r
1337 #define NVIC_SYS_PRI3_DEBUG_M   0x000000E0  // Debug Priority\r
1338 #define NVIC_SYS_PRI3_TICK_S    29\r
1339 #define NVIC_SYS_PRI3_PENDSV_S  21\r
1340 #define NVIC_SYS_PRI3_DEBUG_S   5\r
1341 \r
1342 //*****************************************************************************\r
1343 //\r
1344 // The following are defines for the bit fields in the NVIC_SYS_HND_CTRL\r
1345 // register.\r
1346 //\r
1347 //*****************************************************************************\r
1348 #define NVIC_SYS_HND_CTRL_USAGE 0x00040000  // Usage Fault Enable\r
1349 #define NVIC_SYS_HND_CTRL_BUS   0x00020000  // Bus Fault Enable\r
1350 #define NVIC_SYS_HND_CTRL_MEM   0x00010000  // Memory Management Fault Enable\r
1351 #define NVIC_SYS_HND_CTRL_SVC   0x00008000  // SVC Call Pending\r
1352 #define NVIC_SYS_HND_CTRL_BUSP  0x00004000  // Bus Fault Pending\r
1353 #define NVIC_SYS_HND_CTRL_MEMP  0x00002000  // Memory Management Fault Pending\r
1354 #define NVIC_SYS_HND_CTRL_USAGEP \\r
1355                                 0x00001000  // Usage Fault Pending\r
1356 #define NVIC_SYS_HND_CTRL_TICK  0x00000800  // SysTick Exception Active\r
1357 #define NVIC_SYS_HND_CTRL_PNDSV 0x00000400  // PendSV Exception Active\r
1358 #define NVIC_SYS_HND_CTRL_MON   0x00000100  // Debug Monitor Active\r
1359 #define NVIC_SYS_HND_CTRL_SVCA  0x00000080  // SVC Call Active\r
1360 #define NVIC_SYS_HND_CTRL_USGA  0x00000008  // Usage Fault Active\r
1361 #define NVIC_SYS_HND_CTRL_BUSA  0x00000002  // Bus Fault Active\r
1362 #define NVIC_SYS_HND_CTRL_MEMA  0x00000001  // Memory Management Fault Active\r
1363 \r
1364 //*****************************************************************************\r
1365 //\r
1366 // The following are defines for the bit fields in the NVIC_FAULT_STAT\r
1367 // register.\r
1368 //\r
1369 //*****************************************************************************\r
1370 #define NVIC_FAULT_STAT_DIV0    0x02000000  // Divide-by-Zero Usage Fault\r
1371 #define NVIC_FAULT_STAT_UNALIGN 0x01000000  // Unaligned Access Usage Fault\r
1372 #define NVIC_FAULT_STAT_NOCP    0x00080000  // No Coprocessor Usage Fault\r
1373 #define NVIC_FAULT_STAT_INVPC   0x00040000  // Invalid PC Load Usage Fault\r
1374 #define NVIC_FAULT_STAT_INVSTAT 0x00020000  // Invalid State Usage Fault\r
1375 #define NVIC_FAULT_STAT_UNDEF   0x00010000  // Undefined Instruction Usage\r
1376                                             // Fault\r
1377 #define NVIC_FAULT_STAT_BFARV   0x00008000  // Bus Fault Address Register Valid\r
1378 \r
1379 #define NVIC_FAULT_STAT_BLSPERR 0x00002000  // Bus Fault on Floating-Point Lazy\r
1380                                             // State Preservation\r
1381 \r
1382 #define NVIC_FAULT_STAT_BSTKE   0x00001000  // Stack Bus Fault\r
1383 #define NVIC_FAULT_STAT_BUSTKE  0x00000800  // Unstack Bus Fault\r
1384 #define NVIC_FAULT_STAT_IMPRE   0x00000400  // Imprecise Data Bus Error\r
1385 #define NVIC_FAULT_STAT_PRECISE 0x00000200  // Precise Data Bus Error\r
1386 #define NVIC_FAULT_STAT_IBUS    0x00000100  // Instruction Bus Error\r
1387 #define NVIC_FAULT_STAT_MMARV   0x00000080  // Memory Management Fault Address\r
1388                                             // Register Valid\r
1389 \r
1390 #define NVIC_FAULT_STAT_MLSPERR 0x00000020  // Memory Management Fault on\r
1391                                             // Floating-Point Lazy State\r
1392                                             // Preservation\r
1393 \r
1394 #define NVIC_FAULT_STAT_MSTKE   0x00000010  // Stack Access Violation\r
1395 #define NVIC_FAULT_STAT_MUSTKE  0x00000008  // Unstack Access Violation\r
1396 #define NVIC_FAULT_STAT_DERR    0x00000002  // Data Access Violation\r
1397 #define NVIC_FAULT_STAT_IERR    0x00000001  // Instruction Access Violation\r
1398 \r
1399 //*****************************************************************************\r
1400 //\r
1401 // The following are defines for the bit fields in the NVIC_HFAULT_STAT\r
1402 // register.\r
1403 //\r
1404 //*****************************************************************************\r
1405 #define NVIC_HFAULT_STAT_DBG    0x80000000  // Debug Event\r
1406 #define NVIC_HFAULT_STAT_FORCED 0x40000000  // Forced Hard Fault\r
1407 #define NVIC_HFAULT_STAT_VECT   0x00000002  // Vector Table Read Fault\r
1408 \r
1409 //*****************************************************************************\r
1410 //\r
1411 // The following are defines for the bit fields in the NVIC_DEBUG_STAT\r
1412 // register.\r
1413 //\r
1414 //*****************************************************************************\r
1415 #define NVIC_DEBUG_STAT_EXTRNL  0x00000010  // EDBGRQ asserted\r
1416 #define NVIC_DEBUG_STAT_VCATCH  0x00000008  // Vector catch\r
1417 #define NVIC_DEBUG_STAT_DWTTRAP 0x00000004  // DWT match\r
1418 #define NVIC_DEBUG_STAT_BKPT    0x00000002  // Breakpoint instruction\r
1419 #define NVIC_DEBUG_STAT_HALTED  0x00000001  // Halt request\r
1420 \r
1421 //*****************************************************************************\r
1422 //\r
1423 // The following are defines for the bit fields in the NVIC_MM_ADDR register.\r
1424 //\r
1425 //*****************************************************************************\r
1426 #define NVIC_MM_ADDR_M          0xFFFFFFFF  // Fault Address\r
1427 #define NVIC_MM_ADDR_S          0\r
1428 \r
1429 //*****************************************************************************\r
1430 //\r
1431 // The following are defines for the bit fields in the NVIC_FAULT_ADDR\r
1432 // register.\r
1433 //\r
1434 //*****************************************************************************\r
1435 #define NVIC_FAULT_ADDR_M       0xFFFFFFFF  // Fault Address\r
1436 #define NVIC_FAULT_ADDR_S       0\r
1437 \r
1438 //*****************************************************************************\r
1439 //\r
1440 // The following are defines for the bit fields in the NVIC_MPU_TYPE register.\r
1441 //\r
1442 //*****************************************************************************\r
1443 #define NVIC_MPU_TYPE_IREGION_M 0x00FF0000  // Number of I Regions\r
1444 #define NVIC_MPU_TYPE_DREGION_M 0x0000FF00  // Number of D Regions\r
1445 #define NVIC_MPU_TYPE_SEPARATE  0x00000001  // Separate or Unified MPU\r
1446 #define NVIC_MPU_TYPE_IREGION_S 16\r
1447 #define NVIC_MPU_TYPE_DREGION_S 8\r
1448 \r
1449 //*****************************************************************************\r
1450 //\r
1451 // The following are defines for the bit fields in the NVIC_MPU_CTRL register.\r
1452 //\r
1453 //*****************************************************************************\r
1454 #define NVIC_MPU_CTRL_PRIVDEFEN 0x00000004  // MPU Default Region\r
1455 #define NVIC_MPU_CTRL_HFNMIENA  0x00000002  // MPU Enabled During Faults\r
1456 #define NVIC_MPU_CTRL_ENABLE    0x00000001  // MPU Enable\r
1457 \r
1458 //*****************************************************************************\r
1459 //\r
1460 // The following are defines for the bit fields in the NVIC_MPU_NUMBER\r
1461 // register.\r
1462 //\r
1463 //*****************************************************************************\r
1464 #define NVIC_MPU_NUMBER_M       0x00000007  // MPU Region to Access\r
1465 #define NVIC_MPU_NUMBER_S       0\r
1466 \r
1467 //*****************************************************************************\r
1468 //\r
1469 // The following are defines for the bit fields in the NVIC_MPU_BASE register.\r
1470 //\r
1471 //*****************************************************************************\r
1472 #define NVIC_MPU_BASE_ADDR_M    0xFFFFFFE0  // Base Address Mask\r
1473 #define NVIC_MPU_BASE_VALID     0x00000010  // Region Number Valid\r
1474 #define NVIC_MPU_BASE_REGION_M  0x00000007  // Region Number\r
1475 #define NVIC_MPU_BASE_ADDR_S    5\r
1476 #define NVIC_MPU_BASE_REGION_S  0\r
1477 \r
1478 //*****************************************************************************\r
1479 //\r
1480 // The following are defines for the bit fields in the NVIC_MPU_ATTR register.\r
1481 //\r
1482 //*****************************************************************************\r
1483 #define NVIC_MPU_ATTR_M         0xFFFF0000  // Attributes\r
1484 #define NVIC_MPU_ATTR_XN        0x10000000  // Instruction Access Disable\r
1485 #define NVIC_MPU_ATTR_AP_M      0x07000000  // Access Privilege\r
1486 #define NVIC_MPU_ATTR_AP_NO_NO  0x00000000  // prv: no access, usr: no access\r
1487 #define NVIC_MPU_ATTR_AP_RW_NO  0x01000000  // prv: rw, usr: none\r
1488 #define NVIC_MPU_ATTR_AP_RW_RO  0x02000000  // prv: rw, usr: read-only\r
1489 #define NVIC_MPU_ATTR_AP_RW_RW  0x03000000  // prv: rw, usr: rw\r
1490 #define NVIC_MPU_ATTR_AP_RO_NO  0x05000000  // prv: ro, usr: none\r
1491 #define NVIC_MPU_ATTR_AP_RO_RO  0x06000000  // prv: ro, usr: ro\r
1492 #define NVIC_MPU_ATTR_TEX_M     0x00380000  // Type Extension Mask\r
1493 #define NVIC_MPU_ATTR_SHAREABLE 0x00040000  // Shareable\r
1494 #define NVIC_MPU_ATTR_CACHEABLE 0x00020000  // Cacheable\r
1495 #define NVIC_MPU_ATTR_BUFFRABLE 0x00010000  // Bufferable\r
1496 #define NVIC_MPU_ATTR_SRD_M     0x0000FF00  // Subregion Disable Bits\r
1497 #define NVIC_MPU_ATTR_SRD_0     0x00000100  // Sub-region 0 disable\r
1498 #define NVIC_MPU_ATTR_SRD_1     0x00000200  // Sub-region 1 disable\r
1499 #define NVIC_MPU_ATTR_SRD_2     0x00000400  // Sub-region 2 disable\r
1500 #define NVIC_MPU_ATTR_SRD_3     0x00000800  // Sub-region 3 disable\r
1501 #define NVIC_MPU_ATTR_SRD_4     0x00001000  // Sub-region 4 disable\r
1502 #define NVIC_MPU_ATTR_SRD_5     0x00002000  // Sub-region 5 disable\r
1503 #define NVIC_MPU_ATTR_SRD_6     0x00004000  // Sub-region 6 disable\r
1504 #define NVIC_MPU_ATTR_SRD_7     0x00008000  // Sub-region 7 disable\r
1505 #define NVIC_MPU_ATTR_SIZE_M    0x0000003E  // Region Size Mask\r
1506 #define NVIC_MPU_ATTR_SIZE_32B  0x00000008  // Region size 32 bytes\r
1507 #define NVIC_MPU_ATTR_SIZE_64B  0x0000000A  // Region size 64 bytes\r
1508 #define NVIC_MPU_ATTR_SIZE_128B 0x0000000C  // Region size 128 bytes\r
1509 #define NVIC_MPU_ATTR_SIZE_256B 0x0000000E  // Region size 256 bytes\r
1510 #define NVIC_MPU_ATTR_SIZE_512B 0x00000010  // Region size 512 bytes\r
1511 #define NVIC_MPU_ATTR_SIZE_1K   0x00000012  // Region size 1 Kbytes\r
1512 #define NVIC_MPU_ATTR_SIZE_2K   0x00000014  // Region size 2 Kbytes\r
1513 #define NVIC_MPU_ATTR_SIZE_4K   0x00000016  // Region size 4 Kbytes\r
1514 #define NVIC_MPU_ATTR_SIZE_8K   0x00000018  // Region size 8 Kbytes\r
1515 #define NVIC_MPU_ATTR_SIZE_16K  0x0000001A  // Region size 16 Kbytes\r
1516 #define NVIC_MPU_ATTR_SIZE_32K  0x0000001C  // Region size 32 Kbytes\r
1517 #define NVIC_MPU_ATTR_SIZE_64K  0x0000001E  // Region size 64 Kbytes\r
1518 #define NVIC_MPU_ATTR_SIZE_128K 0x00000020  // Region size 128 Kbytes\r
1519 #define NVIC_MPU_ATTR_SIZE_256K 0x00000022  // Region size 256 Kbytes\r
1520 #define NVIC_MPU_ATTR_SIZE_512K 0x00000024  // Region size 512 Kbytes\r
1521 #define NVIC_MPU_ATTR_SIZE_1M   0x00000026  // Region size 1 Mbytes\r
1522 #define NVIC_MPU_ATTR_SIZE_2M   0x00000028  // Region size 2 Mbytes\r
1523 #define NVIC_MPU_ATTR_SIZE_4M   0x0000002A  // Region size 4 Mbytes\r
1524 #define NVIC_MPU_ATTR_SIZE_8M   0x0000002C  // Region size 8 Mbytes\r
1525 #define NVIC_MPU_ATTR_SIZE_16M  0x0000002E  // Region size 16 Mbytes\r
1526 #define NVIC_MPU_ATTR_SIZE_32M  0x00000030  // Region size 32 Mbytes\r
1527 #define NVIC_MPU_ATTR_SIZE_64M  0x00000032  // Region size 64 Mbytes\r
1528 #define NVIC_MPU_ATTR_SIZE_128M 0x00000034  // Region size 128 Mbytes\r
1529 #define NVIC_MPU_ATTR_SIZE_256M 0x00000036  // Region size 256 Mbytes\r
1530 #define NVIC_MPU_ATTR_SIZE_512M 0x00000038  // Region size 512 Mbytes\r
1531 #define NVIC_MPU_ATTR_SIZE_1G   0x0000003A  // Region size 1 Gbytes\r
1532 #define NVIC_MPU_ATTR_SIZE_2G   0x0000003C  // Region size 2 Gbytes\r
1533 #define NVIC_MPU_ATTR_SIZE_4G   0x0000003E  // Region size 4 Gbytes\r
1534 #define NVIC_MPU_ATTR_ENABLE    0x00000001  // Region Enable\r
1535 \r
1536 //*****************************************************************************\r
1537 //\r
1538 // The following are defines for the bit fields in the NVIC_MPU_BASE1 register.\r
1539 //\r
1540 //*****************************************************************************\r
1541 #define NVIC_MPU_BASE1_ADDR_M   0xFFFFFFE0  // Base Address Mask\r
1542 #define NVIC_MPU_BASE1_VALID    0x00000010  // Region Number Valid\r
1543 #define NVIC_MPU_BASE1_REGION_M 0x00000007  // Region Number\r
1544 #define NVIC_MPU_BASE1_ADDR_S   5\r
1545 #define NVIC_MPU_BASE1_REGION_S 0\r
1546 \r
1547 //*****************************************************************************\r
1548 //\r
1549 // The following are defines for the bit fields in the NVIC_MPU_ATTR1 register.\r
1550 //\r
1551 //*****************************************************************************\r
1552 #define NVIC_MPU_ATTR1_XN       0x10000000  // Instruction Access Disable\r
1553 #define NVIC_MPU_ATTR1_AP_M     0x07000000  // Access Privilege\r
1554 #define NVIC_MPU_ATTR1_TEX_M    0x00380000  // Type Extension Mask\r
1555 #define NVIC_MPU_ATTR1_SHAREABLE \\r
1556                                 0x00040000  // Shareable\r
1557 #define NVIC_MPU_ATTR1_CACHEABLE \\r
1558                                 0x00020000  // Cacheable\r
1559 #define NVIC_MPU_ATTR1_BUFFRABLE \\r
1560                                 0x00010000  // Bufferable\r
1561 #define NVIC_MPU_ATTR1_SRD_M    0x0000FF00  // Subregion Disable Bits\r
1562 #define NVIC_MPU_ATTR1_SIZE_M   0x0000003E  // Region Size Mask\r
1563 #define NVIC_MPU_ATTR1_ENABLE   0x00000001  // Region Enable\r
1564 \r
1565 //*****************************************************************************\r
1566 //\r
1567 // The following are defines for the bit fields in the NVIC_MPU_BASE2 register.\r
1568 //\r
1569 //*****************************************************************************\r
1570 #define NVIC_MPU_BASE2_ADDR_M   0xFFFFFFE0  // Base Address Mask\r
1571 #define NVIC_MPU_BASE2_VALID    0x00000010  // Region Number Valid\r
1572 #define NVIC_MPU_BASE2_REGION_M 0x00000007  // Region Number\r
1573 #define NVIC_MPU_BASE2_ADDR_S   5\r
1574 #define NVIC_MPU_BASE2_REGION_S 0\r
1575 \r
1576 //*****************************************************************************\r
1577 //\r
1578 // The following are defines for the bit fields in the NVIC_MPU_ATTR2 register.\r
1579 //\r
1580 //*****************************************************************************\r
1581 #define NVIC_MPU_ATTR2_XN       0x10000000  // Instruction Access Disable\r
1582 #define NVIC_MPU_ATTR2_AP_M     0x07000000  // Access Privilege\r
1583 #define NVIC_MPU_ATTR2_TEX_M    0x00380000  // Type Extension Mask\r
1584 #define NVIC_MPU_ATTR2_SHAREABLE \\r
1585                                 0x00040000  // Shareable\r
1586 #define NVIC_MPU_ATTR2_CACHEABLE \\r
1587                                 0x00020000  // Cacheable\r
1588 #define NVIC_MPU_ATTR2_BUFFRABLE \\r
1589                                 0x00010000  // Bufferable\r
1590 #define NVIC_MPU_ATTR2_SRD_M    0x0000FF00  // Subregion Disable Bits\r
1591 #define NVIC_MPU_ATTR2_SIZE_M   0x0000003E  // Region Size Mask\r
1592 #define NVIC_MPU_ATTR2_ENABLE   0x00000001  // Region Enable\r
1593 \r
1594 //*****************************************************************************\r
1595 //\r
1596 // The following are defines for the bit fields in the NVIC_MPU_BASE3 register.\r
1597 //\r
1598 //*****************************************************************************\r
1599 #define NVIC_MPU_BASE3_ADDR_M   0xFFFFFFE0  // Base Address Mask\r
1600 #define NVIC_MPU_BASE3_VALID    0x00000010  // Region Number Valid\r
1601 #define NVIC_MPU_BASE3_REGION_M 0x00000007  // Region Number\r
1602 #define NVIC_MPU_BASE3_ADDR_S   5\r
1603 #define NVIC_MPU_BASE3_REGION_S 0\r
1604 \r
1605 //*****************************************************************************\r
1606 //\r
1607 // The following are defines for the bit fields in the NVIC_MPU_ATTR3 register.\r
1608 //\r
1609 //*****************************************************************************\r
1610 #define NVIC_MPU_ATTR3_XN       0x10000000  // Instruction Access Disable\r
1611 #define NVIC_MPU_ATTR3_AP_M     0x07000000  // Access Privilege\r
1612 #define NVIC_MPU_ATTR3_TEX_M    0x00380000  // Type Extension Mask\r
1613 #define NVIC_MPU_ATTR3_SHAREABLE \\r
1614                                 0x00040000  // Shareable\r
1615 #define NVIC_MPU_ATTR3_CACHEABLE \\r
1616                                 0x00020000  // Cacheable\r
1617 #define NVIC_MPU_ATTR3_BUFFRABLE \\r
1618                                 0x00010000  // Bufferable\r
1619 #define NVIC_MPU_ATTR3_SRD_M    0x0000FF00  // Subregion Disable Bits\r
1620 #define NVIC_MPU_ATTR3_SIZE_M   0x0000003E  // Region Size Mask\r
1621 #define NVIC_MPU_ATTR3_ENABLE   0x00000001  // Region Enable\r
1622 \r
1623 //*****************************************************************************\r
1624 //\r
1625 // The following are defines for the bit fields in the NVIC_DBG_CTRL register.\r
1626 //\r
1627 //*****************************************************************************\r
1628 #define NVIC_DBG_CTRL_DBGKEY_M  0xFFFF0000  // Debug key mask\r
1629 #define NVIC_DBG_CTRL_DBGKEY    0xA05F0000  // Debug key\r
1630 #define NVIC_DBG_CTRL_S_RESET_ST \\r
1631                                 0x02000000  // Core has reset since last read\r
1632 #define NVIC_DBG_CTRL_S_RETIRE_ST \\r
1633                                 0x01000000  // Core has executed insruction\r
1634                                             // since last read\r
1635 #define NVIC_DBG_CTRL_S_LOCKUP  0x00080000  // Core is locked up\r
1636 #define NVIC_DBG_CTRL_S_SLEEP   0x00040000  // Core is sleeping\r
1637 #define NVIC_DBG_CTRL_S_HALT    0x00020000  // Core status on halt\r
1638 #define NVIC_DBG_CTRL_S_REGRDY  0x00010000  // Register read/write available\r
1639 #define NVIC_DBG_CTRL_C_SNAPSTALL \\r
1640                                 0x00000020  // Breaks a stalled load/store\r
1641 #define NVIC_DBG_CTRL_C_MASKINT 0x00000008  // Mask interrupts when stepping\r
1642 #define NVIC_DBG_CTRL_C_STEP    0x00000004  // Step the core\r
1643 #define NVIC_DBG_CTRL_C_HALT    0x00000002  // Halt the core\r
1644 #define NVIC_DBG_CTRL_C_DEBUGEN 0x00000001  // Enable debug\r
1645 \r
1646 //*****************************************************************************\r
1647 //\r
1648 // The following are defines for the bit fields in the NVIC_DBG_XFER register.\r
1649 //\r
1650 //*****************************************************************************\r
1651 #define NVIC_DBG_XFER_REG_WNR   0x00010000  // Write or not read\r
1652 #define NVIC_DBG_XFER_REG_SEL_M 0x0000001F  // Register\r
1653 #define NVIC_DBG_XFER_REG_R0    0x00000000  // Register R0\r
1654 #define NVIC_DBG_XFER_REG_R1    0x00000001  // Register R1\r
1655 #define NVIC_DBG_XFER_REG_R2    0x00000002  // Register R2\r
1656 #define NVIC_DBG_XFER_REG_R3    0x00000003  // Register R3\r
1657 #define NVIC_DBG_XFER_REG_R4    0x00000004  // Register R4\r
1658 #define NVIC_DBG_XFER_REG_R5    0x00000005  // Register R5\r
1659 #define NVIC_DBG_XFER_REG_R6    0x00000006  // Register R6\r
1660 #define NVIC_DBG_XFER_REG_R7    0x00000007  // Register R7\r
1661 #define NVIC_DBG_XFER_REG_R8    0x00000008  // Register R8\r
1662 #define NVIC_DBG_XFER_REG_R9    0x00000009  // Register R9\r
1663 #define NVIC_DBG_XFER_REG_R10   0x0000000A  // Register R10\r
1664 #define NVIC_DBG_XFER_REG_R11   0x0000000B  // Register R11\r
1665 #define NVIC_DBG_XFER_REG_R12   0x0000000C  // Register R12\r
1666 #define NVIC_DBG_XFER_REG_R13   0x0000000D  // Register R13\r
1667 #define NVIC_DBG_XFER_REG_R14   0x0000000E  // Register R14\r
1668 #define NVIC_DBG_XFER_REG_R15   0x0000000F  // Register R15\r
1669 #define NVIC_DBG_XFER_REG_FLAGS 0x00000010  // xPSR/Flags register\r
1670 #define NVIC_DBG_XFER_REG_MSP   0x00000011  // Main SP\r
1671 #define NVIC_DBG_XFER_REG_PSP   0x00000012  // Process SP\r
1672 #define NVIC_DBG_XFER_REG_DSP   0x00000013  // Deep SP\r
1673 #define NVIC_DBG_XFER_REG_CFBP  0x00000014  // Control/Fault/BasePri/PriMask\r
1674 \r
1675 //*****************************************************************************\r
1676 //\r
1677 // The following are defines for the bit fields in the NVIC_DBG_DATA register.\r
1678 //\r
1679 //*****************************************************************************\r
1680 #define NVIC_DBG_DATA_M         0xFFFFFFFF  // Data temporary cache\r
1681 #define NVIC_DBG_DATA_S         0\r
1682 \r
1683 //*****************************************************************************\r
1684 //\r
1685 // The following are defines for the bit fields in the NVIC_DBG_INT register.\r
1686 //\r
1687 //*****************************************************************************\r
1688 #define NVIC_DBG_INT_HARDERR    0x00000400  // Debug trap on hard fault\r
1689 #define NVIC_DBG_INT_INTERR     0x00000200  // Debug trap on interrupt errors\r
1690 #define NVIC_DBG_INT_BUSERR     0x00000100  // Debug trap on bus error\r
1691 #define NVIC_DBG_INT_STATERR    0x00000080  // Debug trap on usage fault state\r
1692 #define NVIC_DBG_INT_CHKERR     0x00000040  // Debug trap on usage fault check\r
1693 #define NVIC_DBG_INT_NOCPERR    0x00000020  // Debug trap on coprocessor error\r
1694 #define NVIC_DBG_INT_MMERR      0x00000010  // Debug trap on mem manage fault\r
1695 #define NVIC_DBG_INT_RESET      0x00000008  // Core reset status\r
1696 #define NVIC_DBG_INT_RSTPENDCLR 0x00000004  // Clear pending core reset\r
1697 #define NVIC_DBG_INT_RSTPENDING 0x00000002  // Core reset is pending\r
1698 #define NVIC_DBG_INT_RSTVCATCH  0x00000001  // Reset vector catch\r
1699 \r
1700 //*****************************************************************************\r
1701 //\r
1702 // The following are defines for the bit fields in the NVIC_SW_TRIG register.\r
1703 //\r
1704 //*****************************************************************************\r
1705 #define NVIC_SW_TRIG_INTID_M    0x0000003F  // Interrupt ID\r
1706 \r
1707 #undef NVIC_SW_TRIG_INTID_M\r
1708 #define NVIC_SW_TRIG_INTID_M    0x000000FF  // Interrupt ID\r
1709 \r
1710 #define NVIC_SW_TRIG_INTID_S    0\r
1711 \r
1712 #endif // __HW_NVIC_H__\r