git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_M7_SAME70_Xplained_AtmelStudio/src/ASF/sam/utils/cmsis/same70/source/templates/system_same70.c

   1 /**\r
   2  * \file\r
   3  *\r
   4  * Copyright (c) 2015 Atmel Corporation. All rights reserved.\r
   5  *\r
   6  * \asf_license_start\r
   7  *\r
   8  * \page License\r
   9  *\r
  10  * Redistribution and use in source and binary forms, with or without\r
  11  * modification, are permitted provided that the following conditions are met:\r
  12  *\r
  13  * 1. Redistributions of source code must retain the above copyright notice,\r
  14  *    this list of conditions and the following disclaimer.\r
  15  *\r
  16  * 2. Redistributions in binary form must reproduce the above copyright notice,\r
  17  *    this list of conditions and the following disclaimer in the documentation\r
  18  *    and/or other materials provided with the distribution.\r
  19  *\r
  20  * 3. The name of Atmel may not be used to endorse or promote products derived\r
  21  *    from this software without specific prior written permission.\r
  22  *\r
  23  * 4. This software may only be redistributed and used in connection with an\r
  24  *    Atmel microcontroller product.\r
  25  *\r
  26  * THIS SOFTWARE IS PROVIDED BY ATMEL "AS IS" AND ANY EXPRESS OR IMPLIED\r
  27  * WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF\r
  28  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT ARE\r
  29  * EXPRESSLY AND SPECIFICALLY DISCLAIMED. IN NO EVENT SHALL ATMEL BE LIABLE FOR\r
  30  * ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL\r
  31  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS\r
  32  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)\r
  33  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT,\r
  34  * STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN\r
  35  * ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE\r
  36  * POSSIBILITY OF SUCH DAMAGE.\r
  37  *\r
  38  * \asf_license_stop\r
  39  *\r
  40  */\r
  41 /*\r
  42  * Support and FAQ: visit <a href="http://www.atmel.com/design-support/">Atmel Support</a>\r
  43  */\r
  44 \r
  45 #include "same70.h"\r
  46 \r
  47 /* @cond 0 */\r
  48 /**INDENT-OFF**/\r
  49 #ifdef __cplusplus\r
  50 extern "C" {\r
  51 #endif\r
  52 /**INDENT-ON**/\r
  53 /* @endcond */\r
  54 \r
  55 /* %ATMEL_SYSTEM% */\r
  56 /* Clock Settings (600MHz PLL VDDIO 3.3V and VDDCORE 1.2V) */\r
  57 /* Clock Settings (300MHz HCLK, 150MHz MCK)=> PRESC = 2, MDIV = 2 */\r
  58 #define SYS_BOARD_OSCOUNT   (CKGR_MOR_MOSCXTST(0x8U))\r
  59 #define SYS_BOARD_PLLAR     (CKGR_PLLAR_ONE | CKGR_PLLAR_MULA(0x31U) | \\r
  60                             CKGR_PLLAR_PLLACOUNT(0x3fU) | CKGR_PLLAR_DIVA(0x1U))\r
  61 #define SYS_BOARD_MCKR      (PMC_MCKR_PRES_CLK_2 | PMC_MCKR_CSS_PLLA_CLK | (1<<8))\r
  62 \r
  63 uint32_t SystemCoreClock = CHIP_FREQ_MAINCK_RC_4MHZ;\r
  64 \r
  65 /**\r
  66  * \brief Setup the microcontroller system.\r
  67  * Initialize the System and update the SystemFrequency variable.\r
  68  */\r
  69  void SystemInit( void )\r
  70 {\r
  71   /* Set FWS according to SYS_BOARD_MCKR configuration */\r
  72   EFC->EEFC_FMR = EEFC_FMR_FWS(5);\r
  73 \r
  74   /* Initialize main oscillator */\r
  75   if ( !(PMC->CKGR_MOR & CKGR_MOR_MOSCSEL) )\r
  76   {\r
  77     PMC->CKGR_MOR = CKGR_MOR_KEY_PASSWD | SYS_BOARD_OSCOUNT | CKGR_MOR_MOSCRCEN | CKGR_MOR_MOSCXTEN;\r
  78 \r
  79     while ( !(PMC->PMC_SR & PMC_SR_MOSCXTS) )\r
  80     {\r
  81     }\r
  82   }\r
  83 \r
  84   /* Switch to 3-20MHz Xtal oscillator */\r
  85   PMC->CKGR_MOR = CKGR_MOR_KEY_PASSWD | SYS_BOARD_OSCOUNT | CKGR_MOR_MOSCRCEN | CKGR_MOR_MOSCXTEN | CKGR_MOR_MOSCSEL;\r
  86 \r
  87   while ( !(PMC->PMC_SR & PMC_SR_MOSCSELS) )\r
  88   {\r
  89   }\r
  90 \r
  91   PMC->PMC_MCKR = (PMC->PMC_MCKR & ~(uint32_t)PMC_MCKR_CSS_Msk) | PMC_MCKR_CSS_MAIN_CLK;\r
  92 \r
  93   while ( !(PMC->PMC_SR & PMC_SR_MCKRDY) )\r
  94   {\r
  95   }\r
  96 \r
  97   /* Initialize PLLA */\r
  98   PMC->CKGR_PLLAR = SYS_BOARD_PLLAR;\r
  99   while ( !(PMC->PMC_SR & PMC_SR_LOCKA) )\r
 100   {\r
 101   }\r
 102 \r
 103   /* Switch to main clock */\r
 104   PMC->PMC_MCKR = (SYS_BOARD_MCKR & ~PMC_MCKR_CSS_Msk) | PMC_MCKR_CSS_MAIN_CLK;\r
 105   while ( !(PMC->PMC_SR & PMC_SR_MCKRDY) )\r
 106   {\r
 107   }\r
 108 \r
 109   /* Switch to PLLA */\r
 110   PMC->PMC_MCKR = SYS_BOARD_MCKR;\r
 111   while ( !(PMC->PMC_SR & PMC_SR_MCKRDY) )\r
 112   {\r
 113   }\r
 114 \r
 115   SystemCoreClock = CHIP_FREQ_CPU_MAX;\r
 116 }\r
 117 \r
 118 void SystemCoreClockUpdate( void )\r
 119 {\r
 120   /* Determine clock frequency according to clock register values */\r
 121   switch (PMC->PMC_MCKR & (uint32_t) PMC_MCKR_CSS_Msk)\r
 122   {\r
 123     case PMC_MCKR_CSS_SLOW_CLK: /* Slow clock */\r
 124       if ( SUPC->SUPC_SR & SUPC_SR_OSCSEL )\r
 125       {\r
 126         SystemCoreClock = CHIP_FREQ_XTAL_32K;\r
 127       }\r
 128       else\r
 129       {\r
 130         SystemCoreClock = CHIP_FREQ_SLCK_RC;\r
 131       }\r
 132     break;\r
 133 \r
 134     case PMC_MCKR_CSS_MAIN_CLK: /* Main clock */\r
 135       if ( PMC->CKGR_MOR & CKGR_MOR_MOSCSEL )\r
 136       {\r
 137         SystemCoreClock = CHIP_FREQ_XTAL_12M;\r
 138       }\r
 139       else\r
 140       {\r
 141         SystemCoreClock = CHIP_FREQ_MAINCK_RC_4MHZ;\r
 142 \r
 143         switch ( PMC->CKGR_MOR & CKGR_MOR_MOSCRCF_Msk )\r
 144         {\r
 145           case CKGR_MOR_MOSCRCF_4_MHz:\r
 146           break;\r
 147 \r
 148           case CKGR_MOR_MOSCRCF_8_MHz:\r
 149             SystemCoreClock *= 2U;\r
 150           break;\r
 151 \r
 152           case CKGR_MOR_MOSCRCF_12_MHz:\r
 153             SystemCoreClock *= 3U;\r
 154           break;\r
 155 \r
 156           default:\r
 157           break;\r
 158         }\r
 159       }\r
 160     break;\r
 161 \r
 162     case PMC_MCKR_CSS_PLLA_CLK: /* PLLA clock */\r
 163       if ( PMC->CKGR_MOR & CKGR_MOR_MOSCSEL )\r
 164       {\r
 165         SystemCoreClock = CHIP_FREQ_XTAL_12M ;\r
 166       }\r
 167       else\r
 168       {\r
 169         SystemCoreClock = CHIP_FREQ_MAINCK_RC_4MHZ;\r
 170 \r
 171         switch ( PMC->CKGR_MOR & CKGR_MOR_MOSCRCF_Msk )\r
 172         {\r
 173           case CKGR_MOR_MOSCRCF_4_MHz:\r
 174           break;\r
 175 \r
 176           case CKGR_MOR_MOSCRCF_8_MHz:\r
 177             SystemCoreClock *= 2U;\r
 178           break;\r
 179 \r
 180           case CKGR_MOR_MOSCRCF_12_MHz:\r
 181             SystemCoreClock *= 3U;\r
 182           break;\r
 183 \r
 184           default:\r
 185           break;\r
 186         }\r
 187       }\r
 188 \r
 189       if ( (uint32_t) (PMC->PMC_MCKR & (uint32_t) PMC_MCKR_CSS_Msk) == PMC_MCKR_CSS_PLLA_CLK )\r
 190       {\r
 191         SystemCoreClock *= ((((PMC->CKGR_PLLAR) & CKGR_PLLAR_MULA_Msk) >> CKGR_PLLAR_MULA_Pos) + 1U);\r
 192         SystemCoreClock /= ((((PMC->CKGR_PLLAR) & CKGR_PLLAR_DIVA_Msk) >> CKGR_PLLAR_DIVA_Pos));\r
 193       }\r
 194     break;\r
 195 \r
 196     default:\r
 197     break;\r
 198   }\r
 199 \r
 200   if ( (PMC->PMC_MCKR & PMC_MCKR_PRES_Msk) == PMC_MCKR_PRES_CLK_3 )\r
 201   {\r
 202     SystemCoreClock /= 3U;\r
 203   }\r
 204   else\r
 205   {\r
 206     SystemCoreClock >>= ((PMC->PMC_MCKR & PMC_MCKR_PRES_Msk) >> PMC_MCKR_PRES_Pos);\r
 207   }\r
 208 }\r
 209 /**\r
 210  * Initialize flash.\r
 211  */\r
 212 void system_init_flash( uint32_t ul_clk )\r
 213 {\r
 214   /* Set FWS for embedded Flash access according to operating frequency */\r
 215   if ( ul_clk < CHIP_FREQ_FWS_0 )\r
 216   {\r
 217     EFC->EEFC_FMR = EEFC_FMR_FWS(0)|EEFC_FMR_CLOE;\r
 218   }\r
 219   else\r
 220   {\r
 221     if (ul_clk < CHIP_FREQ_FWS_1)\r
 222     {\r
 223       EFC->EEFC_FMR = EEFC_FMR_FWS(1)|EEFC_FMR_CLOE;\r
 224     }\r
 225     else\r
 226     {\r
 227       if (ul_clk < CHIP_FREQ_FWS_2)\r
 228       {\r
 229         EFC->EEFC_FMR = EEFC_FMR_FWS(2)|EEFC_FMR_CLOE;\r
 230       }\r
 231       else\r
 232       {\r
 233         if ( ul_clk < CHIP_FREQ_FWS_3 )\r
 234         {\r
 235           EFC->EEFC_FMR = EEFC_FMR_FWS(3)|EEFC_FMR_CLOE;\r
 236         }\r
 237         else\r
 238         {\r
 239           if ( ul_clk < CHIP_FREQ_FWS_4 )\r
 240           {\r
 241             EFC->EEFC_FMR = EEFC_FMR_FWS(4)|EEFC_FMR_CLOE;\r
 242           }\r
 243           else\r
 244           {\r
 245             EFC->EEFC_FMR = EEFC_FMR_FWS(5)|EEFC_FMR_CLOE;\r
 246           }\r
 247         }\r
 248       }\r
 249     }\r
 250   }\r
 251 }\r
 252 /* @cond 0 */\r
 253 /**INDENT-OFF**/\r
 254 #ifdef __cplusplus\r
 255 }\r
 256 #endif\r
 257 /**INDENT-ON**/\r
 258 /* @endcond */\r