git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_M7_SAMV71_Xplained/libchip_samv7/include/samv7/instance/instance_sdramc.h

   1 /* ---------------------------------------------------------------------------- */\r
   2 /*                  Atmel Microcontroller Software Support                      */\r
   3 /*                       SAM Software Package License                           */\r
   4 /* ---------------------------------------------------------------------------- */\r
   5 /* Copyright (c) 2014, Atmel Corporation                                        */\r
   6 /*                                                                              */\r
   7 /* All rights reserved.                                                         */\r
   8 /*                                                                              */\r
   9 /* Redistribution and use in source and binary forms, with or without           */\r
  10 /* modification, are permitted provided that the following condition is met:    */\r
  11 /*                                                                              */\r
  12 /* - Redistributions of source code must retain the above copyright notice,     */\r
  13 /* this list of conditions and the disclaimer below.                            */\r
  14 /*                                                                              */\r
  15 /* Atmel's name may not be used to endorse or promote products derived from     */\r
  16 /* this software without specific prior written permission.                     */\r
  17 /*                                                                              */\r
  18 /* DISCLAIMER:  THIS SOFTWARE IS PROVIDED BY ATMEL "AS IS" AND ANY EXPRESS OR   */\r
  19 /* IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF */\r
  20 /* MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT ARE   */\r
  21 /* DISCLAIMED. IN NO EVENT SHALL ATMEL BE LIABLE FOR ANY DIRECT, INDIRECT,      */\r
  22 /* INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT */\r
  23 /* LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA,  */\r
  24 /* OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF    */\r
  25 /* LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING         */\r
  26 /* NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, */\r
  27 /* EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.                           */\r
  28 /* ---------------------------------------------------------------------------- */\r
  29 \r
  30 #ifndef _SAM_SDRAMC_INSTANCE_\r
  31 #define _SAM_SDRAMC_INSTANCE_\r
  32 \r
  33 /* ========== Register definition for SDRAMC peripheral ========== */\r
  34 #if (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))\r
  35   #define REG_SDRAMC_MR                       (0x40084000U) /**< \brief (SDRAMC) SDRAMC Mode Register */\r
  36   #define REG_SDRAMC_TR                       (0x40084004U) /**< \brief (SDRAMC) SDRAMC Refresh Timer Register */\r
  37   #define REG_SDRAMC_CR                       (0x40084008U) /**< \brief (SDRAMC) SDRAMC Configuration Register */\r
  38   #define REG_SDRAMC_HSR                      (0x4008400CU) /**< \brief (SDRAMC) SDRAMC High Speed Register */\r
  39   #define REG_SDRAMC_LPR                      (0x40084010U) /**< \brief (SDRAMC) SDRAMC Low Power Register */\r
  40   #define REG_SDRAMC_IER                      (0x40084014U) /**< \brief (SDRAMC) SDRAMC Interrupt Enable Register */\r
  41   #define REG_SDRAMC_IDR                      (0x40084018U) /**< \brief (SDRAMC) SDRAMC Interrupt Disable Register */\r
  42   #define REG_SDRAMC_IMR                      (0x4008401CU) /**< \brief (SDRAMC) SDRAMC Interrupt Mask Register */\r
  43   #define REG_SDRAMC_ISR                      (0x40084020U) /**< \brief (SDRAMC) SDRAMC Interrupt Status Register */\r
  44   #define REG_SDRAMC_MDR                      (0x40084024U) /**< \brief (SDRAMC) SDRAMC Memory Device Register */\r
  45   #define REG_SDRAMC_CR1                      (0x40084028U) /**< \brief (SDRAMC) SDRAMC Configuration Register 1 */\r
  46   #define REG_SDRAMC_VERSION                  (0x400840FCU) /**< \brief (SDRAMC) SDRAMC Version Register */\r
  47 #else\r
  48   #define REG_SDRAMC_MR      (*(__IO uint32_t*)0x40084000U) /**< \brief (SDRAMC) SDRAMC Mode Register */\r
  49   #define REG_SDRAMC_TR      (*(__IO uint32_t*)0x40084004U) /**< \brief (SDRAMC) SDRAMC Refresh Timer Register */\r
  50   #define REG_SDRAMC_CR      (*(__IO uint32_t*)0x40084008U) /**< \brief (SDRAMC) SDRAMC Configuration Register */\r
  51   #define REG_SDRAMC_HSR     (*(__IO uint32_t*)0x4008400CU) /**< \brief (SDRAMC) SDRAMC High Speed Register */\r
  52   #define REG_SDRAMC_LPR     (*(__IO uint32_t*)0x40084010U) /**< \brief (SDRAMC) SDRAMC Low Power Register */\r
  53   #define REG_SDRAMC_IER     (*(__O  uint32_t*)0x40084014U) /**< \brief (SDRAMC) SDRAMC Interrupt Enable Register */\r
  54   #define REG_SDRAMC_IDR     (*(__O  uint32_t*)0x40084018U) /**< \brief (SDRAMC) SDRAMC Interrupt Disable Register */\r
  55   #define REG_SDRAMC_IMR     (*(__I  uint32_t*)0x4008401CU) /**< \brief (SDRAMC) SDRAMC Interrupt Mask Register */\r
  56   #define REG_SDRAMC_ISR     (*(__I  uint32_t*)0x40084020U) /**< \brief (SDRAMC) SDRAMC Interrupt Status Register */\r
  57   #define REG_SDRAMC_MDR     (*(__IO uint32_t*)0x40084024U) /**< \brief (SDRAMC) SDRAMC Memory Device Register */\r
  58   #define REG_SDRAMC_CR1     (*(__IO uint32_t*)0x40084028U) /**< \brief (SDRAMC) SDRAMC Configuration Register 1 */\r
  59   #define REG_SDRAMC_VERSION (*(__I  uint32_t*)0x400840FCU) /**< \brief (SDRAMC) SDRAMC Version Register */\r
  60 #endif /* (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */\r
  61 \r
  62 #endif /* _SAM_SDRAMC_INSTANCE_ */\r