git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_M7_SAMV71_Xplained_IAR_Keil/libboard_samv7-ek/include/s25fl1.h

   1 /* ----------------------------------------------------------------------------\r
   2  *         SAM Software Package License \r
   3  * ----------------------------------------------------------------------------\r
   4  * Copyright (c) 2013, Atmel Corporation\r
   5  *\r
   6  * All rights reserved.\r
   7  *\r
   8  * Redistribution and use in source and binary forms, with or without\r
   9  * modification, are permitted provided that the following conditions are met:\r
  10  *\r
  11  * - Redistributions of source code must retain the above copyright notice,\r
  12  * this list of conditions and the disclaimer below.\r
  13  *\r
  14  * Atmel's name may not be used to endorse or promote products derived from\r
  15  * this software without specific prior written permission.\r
  16  *\r
  17  * DISCLAIMER: THIS SOFTWARE IS PROVIDED BY ATMEL "AS IS" AND ANY EXPRESS OR\r
  18  * IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF\r
  19  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT ARE\r
  20  * DISCLAIMED. IN NO EVENT SHALL ATMEL BE LIABLE FOR ANY DIRECT, INDIRECT,\r
  21  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT\r
  22  * LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA,\r
  23  * OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF\r
  24  * LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING\r
  25  * NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE,\r
  26  * EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.\r
  27  * ----------------------------------------------------------------------------\r
  28  */\r
  29 \r
  30 /**\r
  31  * \file\r
  32  *\r
  33  * Interface for the S25fl1 Serialflash driver.\r
  34  *\r
  35  */\r
  36 \r
  37 #ifndef S25FL1_H\r
  38 #define S25FL1_H\r
  39 \r
  40 /*----------------------------------------------------------------------------\r
  41  *        Macros\r
  42  *----------------------------------------------------------------------------*/\r
  43 \r
  44 #define Size(pAt25)            ((pAt25)->pDesc->size)\r
  45 #define PageSize(pAt25)        ((pAt25)->pDesc->pageSize)\r
  46 #define BlockSize(pAt25)       ((pAt25)->pDesc->blockSize)\r
  47 #define Name(pAt25)            ((pAt25)->pDesc->name)\r
  48 #define ManId(pAt25)           (((pAt25)->pDesc->jedecId) & 0xFF)\r
  49 #define PageNumber(pAt25)      (Size(pAt25) / PageSize(pAt25))\r
  50 #define BlockNumber(pAt25)     (Size(pAt25) / BlockSize(pAt25))\r
  51 #define PagePerBlock(pAt25)    (BlockSize(pAt25) / PageSize(pAt25))\r
  52 #define BlockEraseCmd(pAt25)   ((pAt25)->pDesc->blockEraseCmd)\r
  53 \r
  54 /*----------------------------------------------------------------------------\r
  55  *        Local definitions\r
  56  *----------------------------------------------------------------------------*/\r
  57 \r
  58 /** Device is protected, operation cannot be carried out. */\r
  59 #define ERROR_PROTECTED        1\r
  60 /** Device is busy executing a command. */\r
  61 #define ERROR_BUSY             2\r
  62 /** There was a problem while trying to program page data. */\r
  63 #define ERROR_PROGRAM          3\r
  64 /** There was an SPI communication error. */\r
  65 #define ERROR_SPI              4\r
  66 \r
  67 /** Device ready/busy status bit. */\r
  68 #define STATUS_RDYBSY          (1 << 0)\r
  69 /** Device is ready. */\r
  70 #define STATUS_RDYBSY_READY    (0 << 0)\r
  71 /** Device is busy with internal operations. */\r
  72 #define STATUS_RDYBSY_BUSY     (1 << 0)\r
  73 /** Write enable latch status bit. */\r
  74 #define STATUS_WEL             (1 << 1)\r
  75 /** Device is not write enabled. */\r
  76 #define STATUS_WEL_DISABLED    (0 << 1)\r
  77 /** Device is write enabled. */\r
  78 #define STATUS_WEL_ENABLED     (1 << 1)\r
  79 /** Software protection status bitfield. */\r
  80 #define STATUS_SWP             (3 << 2)\r
  81 /** All sectors are software protected. */\r
  82 #define STATUS_SWP_PROTALL     (3 << 2)\r
  83 /** Some sectors are software protected. */\r
  84 #define STATUS_SWP_PROTSOME    (1 << 2)\r
  85 /** No sector is software protected. */\r
  86 #define STATUS_SWP_PROTNONE    (0 << 2)\r
  87 /** Write protect pin status bit. */\r
  88 #define STATUS_WPP             (1 << 4)\r
  89 /** Write protect signal is not asserted. */\r
  90 #define STATUS_WPP_NOTASSERTED (0 << 4)\r
  91 /** Write protect signal is asserted. */\r
  92 #define STATUS_WPP_ASSERTED    (1 << 4)\r
  93 /** Erase/program error bit. */\r
  94 #define STATUS_EPE             (1 << 5)\r
  95 /** Erase or program operation was successful. */\r
  96 #define STATUS_EPE_SUCCESS     (0 << 5)\r
  97 /** Erase or program error detected. */\r
  98 #define STATUS_EPE_ERROR       (1 << 5)\r
  99 /** Sector protection registers locked bit. */\r
 100 #define STATUS_SPRL            (1 << 7)\r
 101 /** Sector protection registers are unlocked. */\r
 102 #define STATUS_SPRL_UNLOCKED   (0 << 7)\r
 103 /** Sector protection registers are locked. */\r
 104 #define STATUS_SPRL_LOCKED     (1 << 7)\r
 105    \r
 106 /** Quad enable bit */\r
 107 #define STATUS_QUAD_ENABLE     (1 << 1)\r
 108    /** Quad enable bit */\r
 109 #define STATUS_WRAP_ENABLE     (0 << 4)\r
 110    \r
 111 #define STATUS_WRAP_BYTE       (1 << 5)\r
 112 \r
 113 /** Read array command code. */\r
 114 #define READ_ARRAY             0x0B\r
 115 /** Read array (low frequency) command code. */\r
 116 #define READ_ARRAY_LF          0x03\r
 117 /** Fast Read array  command code. */\r
 118 #define READ_ARRAY_DUAL        0x3B\r
 119 /** Fast Read array  command code. */\r
 120 #define READ_ARRAY_QUAD        0x6B   \r
 121 /** Fast Read array  command code. */\r
 122 #define READ_ARRAY_DUAL_IO     0xBB\r
 123 /** Fast Read array  command code. */\r
 124 #define READ_ARRAY_QUAD_IO     0xEB   \r
 125 /** Block erase command code (4K block). */\r
 126 #define BLOCK_ERASE_4K         0x20\r
 127 /** Block erase command code (32K block). */\r
 128 #define BLOCK_ERASE_32K        0x52\r
 129 /** Block erase command code (64K block). */\r
 130 #define BLOCK_ERASE_64K        0xD8\r
 131 /** Chip erase command code 1. */\r
 132 #define CHIP_ERASE_1           0x60\r
 133 /** Chip erase command code 2. */\r
 134 #define CHIP_ERASE_2           0xC7\r
 135 /** Byte/page program command code. */\r
 136 #define BYTE_PAGE_PROGRAM      0x02\r
 137 /** Sequential program mode command code 1. */\r
 138 #define SEQUENTIAL_PROGRAM_1   0xAD\r
 139 /** Sequential program mode command code 2. */\r
 140 #define SEQUENTIAL_PROGRAM_2   0xAF\r
 141 /** Write enable command code. */\r
 142 #define WRITE_ENABLE           0x06\r
 143 /** Write disable command code. */\r
 144 #define WRITE_DISABLE          0x04\r
 145 /** Protect sector command code. */\r
 146 #define PROTECT_SECTOR         0x36\r
 147 /** Unprotect sector command code. */\r
 148 #define UNPROTECT_SECTOR       0x39\r
 149 /** Read sector protection registers command code. */\r
 150 #define READ_SECTOR_PROT       0x3C\r
 151 /** Read status register command code. */\r
 152 #define READ_STATUS            0x05\r
 153 /** Write status register command code. */\r
 154 #define WRITE_STATUS           0x01\r
 155 /** Read manufacturer and device ID command code. */\r
 156 #define READ_JEDEC_ID          0x9F\r
 157 /** Deep power-down command code. */\r
 158 #define DEEP_PDOWN             0xB9\r
 159 /** Resume from deep power-down command code. */\r
 160 #define RES_DEEP_PDOWN         0xAB\r
 161 /** Resume from deep power-down command code. */\r
 162 #define SOFT_RESET_ENABLE      0x66\r
 163 /** Resume from deep power-down command code. */\r
 164 #define SOFT_RESET             0x99\r
 165 /** Resume from deep power-down command code. */\r
 166 #define WRAP_ENABLE            0x77\r
 167    \r
 168 \r
 169 \r
 170 /** SPI Flash Manufacturer JEDEC ID */\r
 171 #define ATMEL_SPI_FLASH             0x1F\r
 172 #define ST_SPI_FLASH                0x20\r
 173 #define WINBOND_SPI_FLASH           0xEF\r
 174 #define MACRONIX_SPI_FLASH          0xC2\r
 175 #define SST_SPI_FLASH               0xBF\r
 176 \r
 177 \r
 178 \r
 179 \r
 180 /**\r
 181 \r
 182  */\r
 183 \r
 184 /*----------------------------------------------------------------------------\r
 185  *        Exported functions\r
 186  *----------------------------------------------------------------------------*/\r
 187 \r
 188 extern unsigned int S25FL1D_ReadJedecId(void);\r
 189 \r
 190 extern void S25FL1D_InitFlashInterface(void);\r
 191 \r
 192 extern void S25FL1D_SoftReset(void);\r
 193 \r
 194 extern unsigned char S25FL1D_Unprotect(void);\r
 195 \r
 196 extern unsigned char S25FL1D_Protect(uint32_t StartAddr, uint32_t Size);\r
 197 \r
 198 extern void S25FL1D_EnableQuadMode(void);\r
 199 \r
 200 extern void S25FL1D_EnableWrap(uint8_t ByetAlign);\r
 201 \r
 202 extern unsigned char S25FL1D_EraseChip(void);\r
 203 \r
 204 extern unsigned char S25FL1D_EraseSector( unsigned int address);\r
 205 \r
 206 extern unsigned char S25FL1D_Erase64KBlock(  unsigned int address);\r
 207 \r
 208 extern unsigned char S25FL1D_Write(\r
 209     uint8_t *pData,\r
 210     uint32_t size,\r
 211     uint32_t address);\r
 212 \r
 213 extern unsigned char S25FL1D_Read(\r
 214     uint8_t *pData,\r
 215     uint32_t size,\r
 216     uint32_t address);\r
 217 \r
 218 extern unsigned char S25FL1D_ReadDual(\r
 219     uint8_t *pData,\r
 220     uint32_t size,\r
 221     uint32_t address);\r
 222 \r
 223 extern unsigned char S25FL1D_ReadQuad(\r
 224     uint8_t *pData,\r
 225     uint32_t size,\r
 226     uint32_t address);\r
 227 \r
 228 extern unsigned char S25FL1D_ReadQuadIO(\r
 229     uint8_t *pData,\r
 230     uint32_t size,\r
 231     uint32_t address,\r
 232     uint8_t ContMode);\r
 233 \r
 234 #endif // #ifndef S25FL1_H\r
 235 \r