git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_M7_SAMV71_Xplained_IAR_Keil/libchip_samv7/include/samv7/samv71q19.h

   1 /* ---------------------------------------------------------------------------- */\r
   2 /*                  Atmel Microcontroller Software Support                      */\r
   3 /*                       SAM Software Package License                           */\r
   4 /* ---------------------------------------------------------------------------- */\r
   5 /* Copyright (c) 2014, Atmel Corporation                                        */\r
   6 /*                                                                              */\r
   7 /* All rights reserved.                                                         */\r
   8 /*                                                                              */\r
   9 /* Redistribution and use in source and binary forms, with or without           */\r
  10 /* modification, are permitted provided that the following condition is met:    */\r
  11 /*                                                                              */\r
  12 /* - Redistributions of source code must retain the above copyright notice,     */\r
  13 /* this list of conditions and the disclaimer below.                            */\r
  14 /*                                                                              */\r
  15 /* Atmel's name may not be used to endorse or promote products derived from     */\r
  16 /* this software without specific prior written permission.                     */\r
  17 /*                                                                              */\r
  18 /* DISCLAIMER:  THIS SOFTWARE IS PROVIDED BY ATMEL "AS IS" AND ANY EXPRESS OR   */\r
  19 /* IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF */\r
  20 /* MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT ARE   */\r
  21 /* DISCLAIMED. IN NO EVENT SHALL ATMEL BE LIABLE FOR ANY DIRECT, INDIRECT,      */\r
  22 /* INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT */\r
  23 /* LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA,  */\r
  24 /* OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF    */\r
  25 /* LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING         */\r
  26 /* NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, */\r
  27 /* EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.                           */\r
  28 /* ---------------------------------------------------------------------------- */\r
  29 \r
  30 #ifndef _SAMV71Q19_\r
  31 #define _SAMV71Q19_\r
  32 \r
  33 /** \addtogroup SAMV71Q19_definitions SAMV71Q19 definitions\r
  34   This file defines all structures and symbols for SAMV71Q19:\r
  35     - registers and bitfields\r
  36     - peripheral base address\r
  37     - peripheral ID\r
  38     - PIO definitions\r
  39 */\r
  40 /*@{*/\r
  41 \r
  42 #ifdef __cplusplus\r
  43  extern "C" {\r
  44 #endif\r
  45 \r
  46 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))\r
  47 #include <stdint.h>\r
  48 #endif\r
  49 \r
  50 /* ************************************************************************** */\r
  51 /*   CMSIS DEFINITIONS FOR SAMV71Q19 */\r
  52 /* ************************************************************************** */\r
  53 /** \addtogroup SAMV71Q19_cmsis CMSIS Definitions */\r
  54 /*@{*/\r
  55 \r
  56 /**< Interrupt Number Definition */\r
  57 typedef enum IRQn\r
  58 {\r
  59 /******  Cortex-M4 Processor Exceptions Numbers ******************************/\r
  60   NonMaskableInt_IRQn   = -14, /**<  2 Non Maskable Interrupt                */\r
  61   MemoryManagement_IRQn = -12, /**<  4 Cortex-M4 Memory Management Interrupt */\r
  62   BusFault_IRQn         = -11, /**<  5 Cortex-M4 Bus Fault Interrupt         */\r
  63   UsageFault_IRQn       = -10, /**<  6 Cortex-M4 Usage Fault Interrupt       */\r
  64   SVCall_IRQn           = -5,  /**< 11 Cortex-M4 SV Call Interrupt           */\r
  65   DebugMonitor_IRQn     = -4,  /**< 12 Cortex-M4 Debug Monitor Interrupt     */\r
  66   PendSV_IRQn           = -2,  /**< 14 Cortex-M4 Pend SV Interrupt           */\r
  67   SysTick_IRQn          = -1,  /**< 15 Cortex-M4 System Tick Interrupt       */\r
  68 /******  SAMV71Q19 specific Interrupt Numbers *********************************/\r
  69 \r
  70   SUPC_IRQn            =  0, /**<  0 SAMV71Q19 Supply Controller (SUPC) */\r
  71   RSTC_IRQn            =  1, /**<  1 SAMV71Q19 Reset Controller (RSTC) */\r
  72   RTC_IRQn             =  2, /**<  2 SAMV71Q19 Real Time Clock (RTC) */\r
  73   RTT_IRQn             =  3, /**<  3 SAMV71Q19 Real Time Timer (RTT) */\r
  74   WDT0_IRQn            =  4, /**<  4 SAMV71Q19 Watchdog Timer 0 (WDT0) */\r
  75   PMC_IRQn             =  5, /**<  5 SAMV71Q19 Power Management Controller (PMC) */\r
  76   EFC_IRQn             =  6, /**<  6 SAMV71Q19 Enhanced Embedded Flash Controller (EFC) */\r
  77   UART0_IRQn           =  7, /**<  7 SAMV71Q19 UART 0 (UART0) */\r
  78   UART1_IRQn           =  8, /**<  8 SAMV71Q19 UART 1 (UART1) */\r
  79   PIOA_IRQn            = 10, /**< 10 SAMV71Q19 Parallel I/O Controller A (PIOA) */\r
  80   PIOB_IRQn            = 11, /**< 11 SAMV71Q19 Parallel I/O Controller B (PIOB) */\r
  81   PIOC_IRQn            = 12, /**< 12 SAMV71Q19 Parallel I/O Controller C (PIOC) */\r
  82   USART0_IRQn          = 13, /**< 13 SAMV71Q19 USART 0 (USART0) */\r
  83   USART1_IRQn          = 14, /**< 14 SAMV71Q19 USART 1 (USART1) */\r
  84   USART2_IRQn          = 15, /**< 15 SAMV71Q19 USART 2 (USART2) */\r
  85   PIOD_IRQn            = 16, /**< 16 SAMV71Q19 Parallel I/O Controller D (PIOD) */\r
  86   PIOE_IRQn            = 17, /**< 17 SAMV71Q19 Parallel I/O Controller E (PIOE) */\r
  87   HSMCI_IRQn           = 18, /**< 18 SAMV71Q19 Multimedia Card Interface (HSMCI) */\r
  88   TWI0_IRQn            = 19, /**< 19 SAMV71Q19 Two Wire Interface 0 HS (TWI0) */\r
  89   TWI1_IRQn            = 20, /**< 20 SAMV71Q19 Two Wire Interface 1 HS (TWI1) */\r
  90   SPI0_IRQn            = 21, /**< 21 SAMV71Q19 Serial Peripheral Interface 0 (SPI0) */\r
  91   SSC_IRQn             = 22, /**< 22 SAMV71Q19 Synchronous Serial Controller (SSC) */\r
  92   TC0_IRQn             = 23, /**< 23 SAMV71Q19 Timer/Counter 0 (TC0) */\r
  93   TC1_IRQn             = 24, /**< 24 SAMV71Q19 Timer/Counter 1 (TC1) */\r
  94   TC2_IRQn             = 25, /**< 25 SAMV71Q19 Timer/Counter 2 (TC2) */\r
  95   TC3_IRQn             = 26, /**< 26 SAMV71Q19 Timer/Counter 3 (TC3) */\r
  96   TC4_IRQn             = 27, /**< 27 SAMV71Q19 Timer/Counter 4 (TC4) */\r
  97   TC5_IRQn             = 28, /**< 28 SAMV71Q19 Timer/Counter 5 (TC5) */\r
  98   AFEC0_IRQn           = 29, /**< 29 SAMV71Q19 Analog Front End 0 (AFEC0) */\r
  99   DACC_IRQn            = 30, /**< 30 SAMV71Q19 Digital To Analog Converter (DACC) */\r
 100   PWM0_IRQn            = 31, /**< 31 SAMV71Q19 Pulse Width Modulation 0 (PWM0) */\r
 101   ICM_IRQn             = 32, /**< 32 SAMV71Q19 Integrity Check Monitor (ICM) */\r
 102   ACC_IRQn             = 33, /**< 33 SAMV71Q19 Analog Comparator (ACC) */\r
 103   USBHS_IRQn           = 34, /**< 34 SAMV71Q19 USB Host / Device Controller (USBHS) */\r
 104   GMAC_IRQn            = 39, /**< 39 SAMV71Q19 Ethernet MAC (GMAC) */\r
 105   AFEC1_IRQn           = 40, /**< 40 SAMV71Q19 Analog Front End 1 (AFEC1) */\r
 106   TWI2_IRQn            = 41, /**< 41 SAMV71Q19 Two Wire Interface 2 HS (TWI2) */\r
 107   SPI1_IRQn            = 42, /**< 42 SAMV71Q19 Serial Peripheral Interface 1 (SPI1) */\r
 108   QSPI_IRQn            = 43, /**< 43 SAMV71Q19 Quad I/O Serial Peripheral Interface (QSPI) */\r
 109   UART2_IRQn           = 44, /**< 44 SAMV71Q19 UART 2 (UART2) */\r
 110   UART3_IRQn           = 45, /**< 45 SAMV71Q19 UART 3 (UART3) */\r
 111   UART4_IRQn           = 46, /**< 46 SAMV71Q19 UART 4 (UART4) */\r
 112   TC6_IRQn             = 47, /**< 47 SAMV71Q19 Timer/Counter 6 (TC6) */\r
 113   TC7_IRQn             = 48, /**< 48 SAMV71Q19 Timer/Counter 7 (TC7) */\r
 114   TC8_IRQn             = 49, /**< 49 SAMV71Q19 Timer/Counter 8 (TC8) */\r
 115   TC9_IRQn             = 50, /**< 50 SAMV71Q19 Timer/Counter 9 (TC9) */\r
 116   TC10_IRQn            = 51, /**< 51 SAMV71Q19 Timer/Counter 10 (TC10) */\r
 117   TC11_IRQn            = 52, /**< 52 SAMV71Q19 Timer/Counter 11 (TC11) */\r
 118   AES_IRQn             = 56, /**< 56 SAMV71Q19 AES (AES) */\r
 119   TRNG_IRQn            = 57, /**< 57 SAMV71Q19 True Random Generator (TRNG) */\r
 120   XDMAC_IRQn           = 58, /**< 58 SAMV71Q19 DMA (XDMAC) */\r
 121   ISI_IRQn             = 59, /**< 59 SAMV71Q19 Camera Interface (ISI) */\r
 122   PWM1_IRQn            = 60, /**< 60 SAMV71Q19 Pulse Width Modulation 1 (PWM1) */\r
 123   SDRAMC_IRQn          = 62, /**< 62 SAMV71Q19 SDRAM Controller (SDRAMC) */\r
 124   WDT1_IRQn            = 63, /**< 63 SAMV71Q19 Watchdog Timer 1 (WDT1) */\r
 125 \r
 126   PERIPH_COUNT_IRQn    = 64  /**< Number of peripheral IDs */\r
 127 } IRQn_Type;\r
 128 \r
 129 typedef struct _DeviceVectors\r
 130 {\r
 131   /* Stack pointer */\r
 132   void* pvStack;\r
 133 \r
 134   /* Cortex-M handlers */\r
 135   void* pfnReset_Handler;\r
 136   void* pfnNMI_Handler;\r
 137   void* pfnHardFault_Handler;\r
 138   void* pfnMemManage_Handler;\r
 139   void* pfnBusFault_Handler;\r
 140   void* pfnUsageFault_Handler;\r
 141   void* pfnReserved1_Handler;\r
 142   void* pfnReserved2_Handler;\r
 143   void* pfnReserved3_Handler;\r
 144   void* pfnReserved4_Handler;\r
 145   void* pfnSVC_Handler;\r
 146   void* pfnDebugMon_Handler;\r
 147   void* pfnReserved5_Handler;\r
 148   void* pfnPendSV_Handler;\r
 149   void* pfnSysTick_Handler;\r
 150 \r
 151   /* Peripheral handlers */\r
 152   void* pfnSUPC_Handler;   /*  0 Supply Controller */\r
 153   void* pfnRSTC_Handler;   /*  1 Reset Controller */\r
 154   void* pfnRTC_Handler;    /*  2 Real Time Clock */\r
 155   void* pfnRTT_Handler;    /*  3 Real Time Timer */\r
 156   void* pfnWDT0_Handler;   /*  4 Watchdog Timer 0 */\r
 157   void* pfnPMC_Handler;    /*  5 Power Management Controller */\r
 158   void* pfnEFC_Handler;    /*  6 Enhanced Embedded Flash Controller */\r
 159   void* pfnUART0_Handler;  /*  7 UART 0 */\r
 160   void* pfnUART1_Handler;  /*  8 UART 1 */\r
 161   void* pvReserved9;\r
 162   void* pfnPIOA_Handler;   /* 10 Parallel I/O Controller A */\r
 163   void* pfnPIOB_Handler;   /* 11 Parallel I/O Controller B */\r
 164   void* pfnPIOC_Handler;   /* 12 Parallel I/O Controller C */\r
 165   void* pfnUSART0_Handler; /* 13 USART 0 */\r
 166   void* pfnUSART1_Handler; /* 14 USART 1 */\r
 167   void* pfnUSART2_Handler; /* 15 USART 2 */\r
 168   void* pfnPIOD_Handler;   /* 16 Parallel I/O Controller D */\r
 169   void* pfnPIOE_Handler;   /* 17 Parallel I/O Controller E */\r
 170   void* pfnHSMCI_Handler;  /* 18 Multimedia Card Interface */\r
 171   void* pfnTWI0_Handler;   /* 19 Two Wire Interface 0 HS */\r
 172   void* pfnTWI1_Handler;   /* 20 Two Wire Interface 1 HS */\r
 173   void* pfnSPI0_Handler;   /* 21 Serial Peripheral Interface 0 */\r
 174   void* pfnSSC_Handler;    /* 22 Synchronous Serial Controller */\r
 175   void* pfnTC0_Handler;    /* 23 Timer/Counter 0 */\r
 176   void* pfnTC1_Handler;    /* 24 Timer/Counter 1 */\r
 177   void* pfnTC2_Handler;    /* 25 Timer/Counter 2 */\r
 178   void* pfnTC3_Handler;    /* 26 Timer/Counter 3 */\r
 179   void* pfnTC4_Handler;    /* 27 Timer/Counter 4 */\r
 180   void* pfnTC5_Handler;    /* 28 Timer/Counter 5 */\r
 181   void* pfnAFEC0_Handler;  /* 29 Analog Front End 0 */\r
 182   void* pfnDACC_Handler;   /* 30 Digital To Analog Converter */\r
 183   void* pfnPWM0_Handler;   /* 31 Pulse Width Modulation 0 */\r
 184   void* pfnICM_Handler;    /* 32 Integrity Check Monitor */\r
 185   void* pfnACC_Handler;    /* 33 Analog Comparator */\r
 186   void* pfnUSBHS_Handler;  /* 34 USB Host / Device Controller */\r
 187   void* pvReserved35;\r
 188   void* pvReserved36;\r
 189   void* pvReserved37;\r
 190   void* pvReserved38;\r
 191   void* pfnGMAC_Handler;   /* 39 Ethernet MAC */\r
 192   void* pfnAFEC1_Handler;  /* 40 Analog Front End 1 */\r
 193   void* pfnTWI2_Handler;   /* 41 Two Wire Interface 2 HS */\r
 194   void* pfnSPI1_Handler;   /* 42 Serial Peripheral Interface 1 */\r
 195   void* pfnQSPI_Handler;   /* 43 Quad I/O Serial Peripheral Interface */\r
 196   void* pfnUART2_Handler;  /* 44 UART 2 */\r
 197   void* pfnUART3_Handler;  /* 45 UART 3 */\r
 198   void* pfnUART4_Handler;  /* 46 UART 4 */\r
 199   void* pfnTC6_Handler;    /* 47 Timer/Counter 6 */\r
 200   void* pfnTC7_Handler;    /* 48 Timer/Counter 7 */\r
 201   void* pfnTC8_Handler;    /* 49 Timer/Counter 8 */\r
 202   void* pfnTC9_Handler;    /* 50 Timer/Counter 9 */\r
 203   void* pfnTC10_Handler;   /* 51 Timer/Counter 10 */\r
 204   void* pfnTC11_Handler;   /* 52 Timer/Counter 11 */\r
 205   void* pvReserved53;\r
 206   void* pvReserved54;\r
 207   void* pvReserved55;\r
 208   void* pfnAES_Handler;    /* 56 AES */\r
 209   void* pfnTRNG_Handler;   /* 57 True Random Generator */\r
 210   void* pfnXDMAC_Handler;  /* 58 DMA */\r
 211   void* pfnISI_Handler;    /* 59 Camera Interface */\r
 212   void* pfnPWM1_Handler;   /* 60 Pulse Width Modulation 1 */\r
 213   void* pvReserved61;\r
 214   void* pfnSDRAMC_Handler; /* 62 SDRAM Controller */\r
 215   void* pfnWDT1_Handler;   /* 63 Watchdog Timer 1 */\r
 216 } DeviceVectors;\r
 217 \r
 218 /* Cortex-M4 core handlers */\r
 219 void Reset_Handler      ( void );\r
 220 void NMI_Handler        ( void );\r
 221 void HardFault_Handler  ( void );\r
 222 void MemManage_Handler  ( void );\r
 223 void BusFault_Handler   ( void );\r
 224 void UsageFault_Handler ( void );\r
 225 void SVC_Handler        ( void );\r
 226 void DebugMon_Handler   ( void );\r
 227 void PendSV_Handler     ( void );\r
 228 void SysTick_Handler    ( void );\r
 229 \r
 230 /* Peripherals handlers */\r
 231 void ACC_Handler        ( void );\r
 232 void AES_Handler        ( void );\r
 233 void AFEC0_Handler      ( void );\r
 234 void AFEC1_Handler      ( void );\r
 235 void DACC_Handler       ( void );\r
 236 void EFC_Handler        ( void );\r
 237 void GMAC_Handler       ( void );\r
 238 void HSMCI_Handler      ( void );\r
 239 void ICM_Handler        ( void );\r
 240 void ISI_Handler        ( void );\r
 241 void PIOA_Handler       ( void );\r
 242 void PIOB_Handler       ( void );\r
 243 void PIOC_Handler       ( void );\r
 244 void PIOD_Handler       ( void );\r
 245 void PIOE_Handler       ( void );\r
 246 void PMC_Handler        ( void );\r
 247 void PWM0_Handler       ( void );\r
 248 void PWM1_Handler       ( void );\r
 249 void QSPI_Handler       ( void );\r
 250 void RSTC_Handler       ( void );\r
 251 void RTC_Handler        ( void );\r
 252 void RTT_Handler        ( void );\r
 253 void SDRAMC_Handler     ( void );\r
 254 void SPI0_Handler       ( void );\r
 255 void SPI1_Handler       ( void );\r
 256 void SSC_Handler        ( void );\r
 257 void SUPC_Handler       ( void );\r
 258 void TC0_Handler        ( void );\r
 259 void TC1_Handler        ( void );\r
 260 void TC2_Handler        ( void );\r
 261 void TC3_Handler        ( void );\r
 262 void TC4_Handler        ( void );\r
 263 void TC5_Handler        ( void );\r
 264 void TC6_Handler        ( void );\r
 265 void TC7_Handler        ( void );\r
 266 void TC8_Handler        ( void );\r
 267 void TC9_Handler        ( void );\r
 268 void TC10_Handler       ( void );\r
 269 void TC11_Handler       ( void );\r
 270 void TRNG_Handler       ( void );\r
 271 void TWI0_Handler       ( void );\r
 272 void TWI1_Handler       ( void );\r
 273 void TWI2_Handler       ( void );\r
 274 void UART0_Handler      ( void );\r
 275 void UART1_Handler      ( void );\r
 276 void UART2_Handler      ( void );\r
 277 void UART3_Handler      ( void );\r
 278 void UART4_Handler      ( void );\r
 279 void USART0_Handler     ( void );\r
 280 void USART1_Handler     ( void );\r
 281 void USART2_Handler     ( void );\r
 282 void USBHS_Handler      ( void );\r
 283 void WDT0_Handler       ( void );\r
 284 void WDT1_Handler       ( void );\r
 285 void XDMAC_Handler      ( void );\r
 286 \r
 287 /**\r
 288  * \brief Configuration of the Cortex-M4 Processor and Core Peripherals\r
 289  */\r
 290 \r
 291 #define __CM4_REV              0x0000 /**< SAMV71Q19 core revision number ([15:8] revision number, [7:0] patch number) */\r
 292 #define __MPU_PRESENT          1      /**< SAMV71Q19 does provide a MPU */\r
 293 #define __FPU_PRESENT          1      /**< SAMV71Q19 does provide a FPU */\r
 294 #define __NVIC_PRIO_BITS       3      /**< SAMV71Q19 uses 3 Bits for the Priority Levels */\r
 295 #define __Vendor_SysTickConfig 0      /**< Set to 1 if different SysTick Config is used */\r
 296 \r
 297 /*\r
 298  * \brief CMSIS includes\r
 299  */\r
 300 \r
 301 #include <core_cm4.h>\r
 302 #if !defined DONT_USE_CMSIS_INIT\r
 303 #include "system_sam.h"\r
 304 #endif /* DONT_USE_CMSIS_INIT */\r
 305 \r
 306 /*@}*/\r
 307 \r
 308 /* ************************************************************************** */\r
 309 /**  SOFTWARE PERIPHERAL API DEFINITION FOR SAMV71Q19 */\r
 310 /* ************************************************************************** */\r
 311 /** \addtogroup SAMV71Q19_api Peripheral Software API */\r
 312 /*@{*/\r
 313 \r
 314 #include "component/component_acc.h"\r
 315 #include "component/component_aes.h"\r
 316 #include "component/component_afec.h"\r
 317 #include "component/component_chipid.h"\r
 318 #include "component/component_dacc.h"\r
 319 #include "component/component_efc.h"\r
 320 #include "component/component_gmac.h"\r
 321 #include "component/component_gpbr.h"\r
 322 #include "component/component_hsmci.h"\r
 323 #include "component/component_icm.h"\r
 324 #include "component/component_isi.h"\r
 325 #include "component/component_matrix.h"\r
 326 #include "component/component_pio.h"\r
 327 #include "component/component_pmc.h"\r
 328 #include "component/component_pwm.h"\r
 329 #include "component/component_qspi.h"\r
 330 #include "component/component_rstc.h"\r
 331 #include "component/component_rtc.h"\r
 332 #include "component/component_rtt.h"\r
 333 #include "component/component_sdramc.h"\r
 334 #include "component/component_smc.h"\r
 335 #include "component/component_spi.h"\r
 336 #include "component/component_ssc.h"\r
 337 #include "component/component_supc.h"\r
 338 #include "component/component_tc.h"\r
 339 #include "component/component_trng.h"\r
 340 #include "component/component_twi.h"\r
 341 #include "component/component_twihs.h"\r
 342 #include "component/component_uart.h"\r
 343 #include "component/component_uotghs.h"\r
 344 #include "component/component_usart.h"\r
 345 #include "component/component_wdt.h"\r
 346 #include "component/component_xdmac.h"\r
 347 /*@}*/\r
 348 \r
 349 /* ************************************************************************** */\r
 350 /*   REGISTER ACCESS DEFINITIONS FOR SAMV71Q19 */\r
 351 /* ************************************************************************** */\r
 352 /** \addtogroup SAMV71Q19_reg Registers Access Definitions */\r
 353 /*@{*/\r
 354 \r
 355 #include "instance/instance_hsmci.h"\r
 356 #include "instance/instance_ssc.h"\r
 357 #include "instance/instance_spi0.h"\r
 358 #include "instance/instance_tc0.h"\r
 359 #include "instance/instance_tc1.h"\r
 360 #include "instance/instance_tc2.h"\r
 361 #include "instance/instance_twi0.h"\r
 362 #include "instance/instance_twi1.h"\r
 363 #include "instance/instance_pwm0.h"\r
 364 #include "instance/instance_usart0.h"\r
 365 #include "instance/instance_usart1.h"\r
 366 #include "instance/instance_usart2.h"\r
 367 #include "instance/instance_usbhs.h"\r
 368 #include "instance/instance_afec0.h"\r
 369 #include "instance/instance_dacc.h"\r
 370 #include "instance/instance_acc.h"\r
 371 #include "instance/instance_icm.h"\r
 372 #include "instance/instance_isi.h"\r
 373 #include "instance/instance_gmac.h"\r
 374 #include "instance/instance_tc3.h"\r
 375 #include "instance/instance_spi1.h"\r
 376 #include "instance/instance_pwm1.h"\r
 377 #include "instance/instance_twi2.h"\r
 378 #include "instance/instance_afec1.h"\r
 379 #include "instance/instance_aes.h"\r
 380 #include "instance/instance_trng.h"\r
 381 #include "instance/instance_xdmac.h"\r
 382 #include "instance/instance_qspi.h"\r
 383 #include "instance/instance_smc.h"\r
 384 #include "instance/instance_sdramc.h"\r
 385 #include "instance/instance_matrix.h"\r
 386 #include "instance/instance_pmc.h"\r
 387 #include "instance/instance_uart0.h"\r
 388 #include "instance/instance_chipid.h"\r
 389 #include "instance/instance_uart1.h"\r
 390 #include "instance/instance_efc.h"\r
 391 #include "instance/instance_pioa.h"\r
 392 #include "instance/instance_piob.h"\r
 393 #include "instance/instance_pioc.h"\r
 394 #include "instance/instance_piod.h"\r
 395 #include "instance/instance_pioe.h"\r
 396 #include "instance/instance_rstc.h"\r
 397 #include "instance/instance_supc.h"\r
 398 #include "instance/instance_rtt.h"\r
 399 #include "instance/instance_wdt0.h"\r
 400 #include "instance/instance_rtc.h"\r
 401 #include "instance/instance_gpbr.h"\r
 402 #include "instance/instance_wdt1.h"\r
 403 #include "instance/instance_uart2.h"\r
 404 #include "instance/instance_uart3.h"\r
 405 #include "instance/instance_uart4.h"\r
 406 /*@}*/\r
 407 \r
 408 /* ************************************************************************** */\r
 409 /*   PERIPHERAL ID DEFINITIONS FOR SAMV71Q19 */\r
 410 /* ************************************************************************** */\r
 411 /** \addtogroup SAMV71Q19_id Peripheral Ids Definitions */\r
 412 /*@{*/\r
 413 \r
 414 #define ID_SUPC   ( 0) /**< \brief Supply Controller (SUPC) */\r
 415 #define ID_RSTC   ( 1) /**< \brief Reset Controller (RSTC) */\r
 416 #define ID_RTC    ( 2) /**< \brief Real Time Clock (RTC) */\r
 417 #define ID_RTT    ( 3) /**< \brief Real Time Timer (RTT) */\r
 418 #define ID_WDT0   ( 4) /**< \brief Watchdog Timer 0 (WDT0) */\r
 419 #define ID_PMC    ( 5) /**< \brief Power Management Controller (PMC) */\r
 420 #define ID_EFC    ( 6) /**< \brief Enhanced Embedded Flash Controller (EFC) */\r
 421 #define ID_UART0  ( 7) /**< \brief UART 0 (UART0) */\r
 422 #define ID_UART1  ( 8) /**< \brief UART 1 (UART1) */\r
 423 #define ID_SMC    ( 9) /**< \brief Static Memory Controller (SMC) */\r
 424 #define ID_PIOA   (10) /**< \brief Parallel I/O Controller A (PIOA) */\r
 425 #define ID_PIOB   (11) /**< \brief Parallel I/O Controller B (PIOB) */\r
 426 #define ID_PIOC   (12) /**< \brief Parallel I/O Controller C (PIOC) */\r
 427 #define ID_USART0 (13) /**< \brief USART 0 (USART0) */\r
 428 #define ID_USART1 (14) /**< \brief USART 1 (USART1) */\r
 429 #define ID_USART2 (15) /**< \brief USART 2 (USART2) */\r
 430 #define ID_PIOD   (16) /**< \brief Parallel I/O Controller D (PIOD) */\r
 431 #define ID_PIOE   (17) /**< \brief Parallel I/O Controller E (PIOE) */\r
 432 #define ID_HSMCI  (18) /**< \brief Multimedia Card Interface (HSMCI) */\r
 433 #define ID_TWI0   (19) /**< \brief Two Wire Interface 0 HS (TWI0) */\r
 434 #define ID_TWI1   (20) /**< \brief Two Wire Interface 1 HS (TWI1) */\r
 435 #define ID_SPI0   (21) /**< \brief Serial Peripheral Interface 0 (SPI0) */\r
 436 #define ID_SSC    (22) /**< \brief Synchronous Serial Controller (SSC) */\r
 437 #define ID_TC0    (23) /**< \brief Timer/Counter 0 (TC0) */\r
 438 #define ID_TC1    (24) /**< \brief Timer/Counter 1 (TC1) */\r
 439 #define ID_TC2    (25) /**< \brief Timer/Counter 2 (TC2) */\r
 440 #define ID_TC3    (26) /**< \brief Timer/Counter 3 (TC3) */\r
 441 #define ID_TC4    (27) /**< \brief Timer/Counter 4 (TC4) */\r
 442 #define ID_TC5    (28) /**< \brief Timer/Counter 5 (TC5) */\r
 443 #define ID_AFEC0  (29) /**< \brief Analog Front End 0 (AFEC0) */\r
 444 #define ID_DACC   (30) /**< \brief Digital To Analog Converter (DACC) */\r
 445 #define ID_PWM0   (31) /**< \brief Pulse Width Modulation 0 (PWM0) */\r
 446 #define ID_ICM    (32) /**< \brief Integrity Check Monitor (ICM) */\r
 447 #define ID_ACC    (33) /**< \brief Analog Comparator (ACC) */\r
 448 #define ID_USBHS  (34) /**< \brief USB Host / Device Controller (USBHS) */\r
 449 #define ID_GMAC   (39) /**< \brief Ethernet MAC (GMAC) */\r
 450 #define ID_AFEC1  (40) /**< \brief Analog Front End 1 (AFEC1) */\r
 451 #define ID_TWI2   (41) /**< \brief Two Wire Interface 2 HS (TWI2) */\r
 452 #define ID_SPI1   (42) /**< \brief Serial Peripheral Interface 1 (SPI1) */\r
 453 #define ID_QSPI   (43) /**< \brief Quad I/O Serial Peripheral Interface (QSPI) */\r
 454 #define ID_UART2  (44) /**< \brief UART 2 (UART2) */\r
 455 #define ID_UART3  (45) /**< \brief UART 3 (UART3) */\r
 456 #define ID_UART4  (46) /**< \brief UART 4 (UART4) */\r
 457 #define ID_TC6    (47) /**< \brief Timer/Counter 6 (TC6) */\r
 458 #define ID_TC7    (48) /**< \brief Timer/Counter 7 (TC7) */\r
 459 #define ID_TC8    (49) /**< \brief Timer/Counter 8 (TC8) */\r
 460 #define ID_TC9    (50) /**< \brief Timer/Counter 9 (TC9) */\r
 461 #define ID_TC10   (51) /**< \brief Timer/Counter 10 (TC10) */\r
 462 #define ID_TC11   (52) /**< \brief Timer/Counter 11 (TC11) */\r
 463 #define ID_AES    (56) /**< \brief AES (AES) */\r
 464 #define ID_TRNG   (57) /**< \brief True Random Generator (TRNG) */\r
 465 #define ID_XDMAC  (58) /**< \brief DMA (XDMAC) */\r
 466 #define ID_ISI    (59) /**< \brief Camera Interface (ISI) */\r
 467 #define ID_PWM1   (60) /**< \brief Pulse Width Modulation 1 (PWM1) */\r
 468 #define ID_SDRAMC (62) /**< \brief SDRAM Controller (SDRAMC) */\r
 469 #define ID_WDT1   (63) /**< \brief Watchdog Timer 1 (WDT1) */\r
 470 \r
 471 #define ID_PERIPH_COUNT (64) /**< \brief Number of peripheral IDs */\r
 472 /*@}*/\r
 473 \r
 474 /* ************************************************************************** */\r
 475 /*   BASE ADDRESS DEFINITIONS FOR SAMV71Q19 */\r
 476 /* ************************************************************************** */\r
 477 /** \addtogroup SAMV71Q19_base Peripheral Base Address Definitions */\r
 478 /*@{*/\r
 479 \r
 480 #if (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))\r
 481 #define HSMCI  (0x40000000U) /**< \brief (HSMCI ) Base Address */\r
 482 #define SSC    (0x40004000U) /**< \brief (SSC   ) Base Address */\r
 483 #define SPI0   (0x40008000U) /**< \brief (SPI0  ) Base Address */\r
 484 #define TC0    (0x4000C000U) /**< \brief (TC0   ) Base Address */\r
 485 #define TC1    (0x40010000U) /**< \brief (TC1   ) Base Address */\r
 486 #define TC2    (0x40014000U) /**< \brief (TC2   ) Base Address */\r
 487 #define TWI0   (0x40018000U) /**< \brief (TWI0  ) Base Address */\r
 488 #define TWI1   (0x4001C000U) /**< \brief (TWI1  ) Base Address */\r
 489 #define PWM0   (0x40020000U) /**< \brief (PWM0  ) Base Address */\r
 490 #define USART0 (0x40024000U) /**< \brief (USART0) Base Address */\r
 491 #define USART1 (0x40028000U) /**< \brief (USART1) Base Address */\r
 492 #define USART2 (0x4002C000U) /**< \brief (USART2) Base Address */\r
 493 #define USBHS  (0x40038000U) /**< \brief (USBHS ) Base Address */\r
 494 #define AFEC0  (0x4003C000U) /**< \brief (AFEC0 ) Base Address */\r
 495 #define DACC   (0x40040000U) /**< \brief (DACC  ) Base Address */\r
 496 #define ACC    (0x40044000U) /**< \brief (ACC   ) Base Address */\r
 497 #define ICM    (0x40048000U) /**< \brief (ICM   ) Base Address */\r
 498 #define ISI    (0x4004C000U) /**< \brief (ISI   ) Base Address */\r
 499 #define GMAC   (0x40050000U) /**< \brief (GMAC  ) Base Address */\r
 500 #define TC3    (0x40054000U) /**< \brief (TC3   ) Base Address */\r
 501 #define SPI1   (0x40058000U) /**< \brief (SPI1  ) Base Address */\r
 502 #define PWM1   (0x4005C000U) /**< \brief (PWM1  ) Base Address */\r
 503 #define TWI2   (0x40060000U) /**< \brief (TWI2  ) Base Address */\r
 504 #define AFEC1  (0x40064000U) /**< \brief (AFEC1 ) Base Address */\r
 505 #define AES    (0x4006C000U) /**< \brief (AES   ) Base Address */\r
 506 #define TRNG   (0x40070000U) /**< \brief (TRNG  ) Base Address */\r
 507 #define XDMAC  (0x40078000U) /**< \brief (XDMAC ) Base Address */\r
 508 #define QSPI   (0x4007C000U) /**< \brief (QSPI  ) Base Address */\r
 509 #define SMC    (0x40080000U) /**< \brief (SMC   ) Base Address */\r
 510 #define SDRAMC (0x40084000U) /**< \brief (SDRAMC) Base Address */\r
 511 #define MATRIX (0x40088000U) /**< \brief (MATRIX) Base Address */\r
 512 #define PMC    (0x400E0600U) /**< \brief (PMC   ) Base Address */\r
 513 #define UART0  (0x400E0800U) /**< \brief (UART0 ) Base Address */\r
 514 #define CHIPID (0x400E0940U) /**< \brief (CHIPID) Base Address */\r
 515 #define UART1  (0x400E0A00U) /**< \brief (UART1 ) Base Address */\r
 516 #define EFC    (0x400E0C00U) /**< \brief (EFC   ) Base Address */\r
 517 #define PIOA   (0x400E0E00U) /**< \brief (PIOA  ) Base Address */\r
 518 #define PIOB   (0x400E1000U) /**< \brief (PIOB  ) Base Address */\r
 519 #define PIOC   (0x400E1200U) /**< \brief (PIOC  ) Base Address */\r
 520 #define PIOD   (0x400E1400U) /**< \brief (PIOD  ) Base Address */\r
 521 #define PIOE   (0x400E1600U) /**< \brief (PIOE  ) Base Address */\r
 522 #define RSTC   (0x400E1800U) /**< \brief (RSTC  ) Base Address */\r
 523 #define SUPC   (0x400E1810U) /**< \brief (SUPC  ) Base Address */\r
 524 #define RTT    (0x400E1830U) /**< \brief (RTT   ) Base Address */\r
 525 #define WDT0   (0x400E1850U) /**< \brief (WDT0  ) Base Address */\r
 526 #define RTC    (0x400E1860U) /**< \brief (RTC   ) Base Address */\r
 527 #define GPBR   (0x400E1890U) /**< \brief (GPBR  ) Base Address */\r
 528 #define WDT1   (0x400E1900U) /**< \brief (WDT1  ) Base Address */\r
 529 #define UART2  (0x400E1A00U) /**< \brief (UART2 ) Base Address */\r
 530 #define UART3  (0x400E1C00U) /**< \brief (UART3 ) Base Address */\r
 531 #define UART4  (0x400E1E00U) /**< \brief (UART4 ) Base Address */\r
 532 #else\r
 533 #define HSMCI  ((Hsmci  *)0x40000000U) /**< \brief (HSMCI ) Base Address */\r
 534 #define SSC    ((Ssc    *)0x40004000U) /**< \brief (SSC   ) Base Address */\r
 535 #define SPI0   ((Spi    *)0x40008000U) /**< \brief (SPI0  ) Base Address */\r
 536 #define TC0    ((Tc     *)0x4000C000U) /**< \brief (TC0   ) Base Address */\r
 537 #define TC1    ((Tc     *)0x40010000U) /**< \brief (TC1   ) Base Address */\r
 538 #define TC2    ((Tc     *)0x40014000U) /**< \brief (TC2   ) Base Address */\r
 539 #define TWI0   ((Twihs  *)0x40018000U) /**< \brief (TWI0  ) Base Address */\r
 540 #define TWI1   ((Twi    *)0x4001C000U) /**< \brief (TWI1  ) Base Address */\r
 541 #define PWM0   ((Pwm    *)0x40020000U) /**< \brief (PWM0  ) Base Address */\r
 542 #define USART0 ((Usart  *)0x40024000U) /**< \brief (USART0) Base Address */\r
 543 #define USART1 ((Usart  *)0x40028000U) /**< \brief (USART1) Base Address */\r
 544 #define USART2 ((Usart  *)0x4002C000U) /**< \brief (USART2) Base Address */\r
 545 #define USBHS  ((Uotghs *)0x40038000U) /**< \brief (USBHS ) Base Address */\r
 546 #define AFEC0  ((Afec   *)0x4003C000U) /**< \brief (AFEC0 ) Base Address */\r
 547 #define DACC   ((Dacc   *)0x40040000U) /**< \brief (DACC  ) Base Address */\r
 548 #define ACC    ((Acc    *)0x40044000U) /**< \brief (ACC   ) Base Address */\r
 549 #define ICM    ((Icm    *)0x40048000U) /**< \brief (ICM   ) Base Address */\r
 550 #define ISI    ((Isi    *)0x4004C000U) /**< \brief (ISI   ) Base Address */\r
 551 #define GMAC   ((Gmac   *)0x40050000U) /**< \brief (GMAC  ) Base Address */\r
 552 #define TC3    ((Tc     *)0x40054000U) /**< \brief (TC3   ) Base Address */\r
 553 #define SPI1   ((Spi    *)0x40058000U) /**< \brief (SPI1  ) Base Address */\r
 554 #define PWM1   ((Pwm    *)0x4005C000U) /**< \brief (PWM1  ) Base Address */\r
 555 #define TWI2   ((Twi    *)0x40060000U) /**< \brief (TWI2  ) Base Address */\r
 556 #define AFEC1  ((Afec   *)0x40064000U) /**< \brief (AFEC1 ) Base Address */\r
 557 #define AES    ((Aes    *)0x4006C000U) /**< \brief (AES   ) Base Address */\r
 558 #define TRNG   ((Trng   *)0x40070000U) /**< \brief (TRNG  ) Base Address */\r
 559 #define XDMAC  ((Xdmac  *)0x40078000U) /**< \brief (XDMAC ) Base Address */\r
 560 #define QSPI   ((Qspi   *)0x4007C000U) /**< \brief (QSPI  ) Base Address */\r
 561 #define SMC    ((Smc    *)0x40080000U) /**< \brief (SMC   ) Base Address */\r
 562 #define SDRAMC ((Sdramc *)0x40084000U) /**< \brief (SDRAMC) Base Address */\r
 563 #define MATRIX ((Matrix *)0x40088000U) /**< \brief (MATRIX) Base Address */\r
 564 #define PMC    ((Pmc    *)0x400E0600U) /**< \brief (PMC   ) Base Address */\r
 565 #define UART0  ((Uart   *)0x400E0800U) /**< \brief (UART0 ) Base Address */\r
 566 #define CHIPID ((Chipid *)0x400E0940U) /**< \brief (CHIPID) Base Address */\r
 567 #define UART1  ((Uart   *)0x400E0A00U) /**< \brief (UART1 ) Base Address */\r
 568 #define EFC    ((Efc    *)0x400E0C00U) /**< \brief (EFC   ) Base Address */\r
 569 #define PIOA   ((Pio    *)0x400E0E00U) /**< \brief (PIOA  ) Base Address */\r
 570 #define PIOB   ((Pio    *)0x400E1000U) /**< \brief (PIOB  ) Base Address */\r
 571 #define PIOC   ((Pio    *)0x400E1200U) /**< \brief (PIOC  ) Base Address */\r
 572 #define PIOD   ((Pio    *)0x400E1400U) /**< \brief (PIOD  ) Base Address */\r
 573 #define PIOE   ((Pio    *)0x400E1600U) /**< \brief (PIOE  ) Base Address */\r
 574 #define RSTC   ((Rstc   *)0x400E1800U) /**< \brief (RSTC  ) Base Address */\r
 575 #define SUPC   ((Supc   *)0x400E1810U) /**< \brief (SUPC  ) Base Address */\r
 576 #define RTT    ((Rtt    *)0x400E1830U) /**< \brief (RTT   ) Base Address */\r
 577 #define WDT0   ((Wdt    *)0x400E1850U) /**< \brief (WDT0  ) Base Address */\r
 578 #define RTC    ((Rtc    *)0x400E1860U) /**< \brief (RTC   ) Base Address */\r
 579 #define GPBR   ((Gpbr   *)0x400E1890U) /**< \brief (GPBR  ) Base Address */\r
 580 #define WDT1   ((Wdt    *)0x400E1900U) /**< \brief (WDT1  ) Base Address */\r
 581 #define UART2  ((Uart   *)0x400E1A00U) /**< \brief (UART2 ) Base Address */\r
 582 #define UART3  ((Uart   *)0x400E1C00U) /**< \brief (UART3 ) Base Address */\r
 583 #define UART4  ((Uart   *)0x400E1E00U) /**< \brief (UART4 ) Base Address */\r
 584 #endif /* (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */\r
 585 /*@}*/\r
 586 \r
 587 /* ************************************************************************** */\r
 588 /*   PIO DEFINITIONS FOR SAMV71Q19 */\r
 589 /* ************************************************************************** */\r
 590 /** \addtogroup SAMV71Q19_pio Peripheral Pio Definitions */\r
 591 /*@{*/\r
 592 \r
 593 #include "pio/pio_samv71q19.h"\r
 594 /*@}*/\r
 595 \r
 596 /* ************************************************************************** */\r
 597 /*   MEMORY MAPPING DEFINITIONS FOR SAMV71Q19 */\r
 598 /* ************************************************************************** */\r
 599 \r
 600 \r
 601 #define QSPIMEM_ADDR  (0x80000000u) /**< QSPI Memory base address */\r
 602 #define AXIMX_ADDR    (0xA0000000u) /**< AXI Bus Matrix base address */\r
 603 #define ITCM_ADDR     (0x00000000u) /**< Instruction Tightly Coupled Memory base address */\r
 604 #define IFLASH_ADDR   (0x00400000u) /**< Internal Flash base address */\r
 605 #define IROM_ADDR     (0x00800000u) /**< Internal ROM base address */\r
 606 #define DTCM_ADDR     (0x20000000u) /**< Data Tightly Coupled Memory base address */\r
 607 #define IRAM_ADDR     (0x20400000u) /**< Internal RAM base address */\r
 608 #define EBI_CS0_ADDR  (0x60000000u) /**< EBI Chip Select 0 base address */\r
 609 #define EBI_CS1_ADDR  (0x61000000u) /**< EBI Chip Select 1 base address */\r
 610 #define EBI_CS2_ADDR  (0x62000000u) /**< EBI Chip Select 2 base address */\r
 611 #define EBI_CS3_ADDR  (0x63000000u) /**< EBI Chip Select 3 base address */\r
 612 #define SDRAM_CS_ADDR (0x70000000u) /**< SDRAM Chip Select base address */\r
 613 \r
 614 /* ************************************************************************** */\r
 615 /*   MISCELLANEOUS DEFINITIONS FOR SAMV71Q19 */\r
 616 /* ************************************************************************** */\r
 617 \r
 618 #define CHIP_JTAGID (0x05B3D03FUL)\r
 619 #define CHIP_CIDR   (0xA12D0A00UL)\r
 620 #define CHIP_EXID   (0x00000002UL)\r
 621 \r
 622 /* ************************************************************************** */\r
 623 /*   ELECTRICAL DEFINITIONS FOR SAMV71Q19 */\r
 624 /* ************************************************************************** */\r
 625 \r
 626 /* Device characteristics */\r
 627 #define CHIP_FREQ_SLCK_RC_MIN           (20000UL)\r
 628 #define CHIP_FREQ_SLCK_RC               (32000UL)\r
 629 #define CHIP_FREQ_SLCK_RC_MAX           (44000UL)\r
 630 #define CHIP_FREQ_MAINCK_RC_4MHZ        (4000000UL)\r
 631 #define CHIP_FREQ_MAINCK_RC_8MHZ        (8000000UL)\r
 632 #define CHIP_FREQ_MAINCK_RC_12MHZ       (12000000UL)\r
 633 #define CHIP_FREQ_CPU_MAX               (120000000UL)\r
 634 #define CHIP_FREQ_XTAL_32K              (32768UL)\r
 635 #define CHIP_FREQ_XTAL_12M              (12000000UL)\r
 636 \r
 637 /* Embedded Flash Write Wait State */\r
 638 #define CHIP_FLASH_WRITE_WAIT_STATE     (6U)\r
 639 \r
 640 /* Embedded Flash Read Wait State (VDDCORE set at 1.20V) */\r
 641 #define CHIP_FREQ_FWS_0                 (20000000UL)  /**< \brief Maximum operating frequency when FWS is 0 */\r
 642 #define CHIP_FREQ_FWS_1                 (40000000UL)  /**< \brief Maximum operating frequency when FWS is 1 */\r
 643 #define CHIP_FREQ_FWS_2                 (60000000UL)  /**< \brief Maximum operating frequency when FWS is 2 */\r
 644 #define CHIP_FREQ_FWS_3                 (80000000UL)  /**< \brief Maximum operating frequency when FWS is 3 */\r
 645 #define CHIP_FREQ_FWS_4                 (100000000UL) /**< \brief Maximum operating frequency when FWS is 4 */\r
 646 #define CHIP_FREQ_FWS_5                 (123000000UL) /**< \brief Maximum operating frequency when FWS is 5 */\r
 647 \r
 648 #ifdef __cplusplus\r
 649 }\r
 650 #endif\r
 651 \r
 652 /*@}*/\r
 653 \r
 654 #endif /* _SAMV71Q19_ */\r