git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_MPU_M33F_NXP_LPC55S69_MCUXpresso/NXP_Code/CMSIS/cmsis_gcc.h

   1 /**************************************************************************//**\r
   2  * @file     cmsis_gcc.h\r
   3  * @brief    CMSIS compiler GCC header file\r
   4  * @version  V5.1.0\r
   5  * @date     20. December 2018\r
   6  ******************************************************************************/\r
   7 /*\r
   8  * Copyright (c) 2009-2018 Arm Limited. All rights reserved.\r
   9  *\r
  10  * SPDX-License-Identifier: Apache-2.0\r
  11  *\r
  12  * Licensed under the Apache License, Version 2.0 (the License); you may\r
  13  * not use this file except in compliance with the License.\r
  14  * You may obtain a copy of the License at\r
  15  *\r
  16  * www.apache.org/licenses/LICENSE-2.0\r
  17  *\r
  18  * Unless required by applicable law or agreed to in writing, software\r
  19  * distributed under the License is distributed on an AS IS BASIS, WITHOUT\r
  20  * WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.\r
  21  * See the License for the specific language governing permissions and\r
  22  * limitations under the License.\r
  23  */\r
  24 \r
  25 #ifndef __CMSIS_GCC_H\r
  26 #define __CMSIS_GCC_H\r
  27 \r
  28 /* ignore some GCC warnings */\r
  29 #pragma GCC diagnostic push\r
  30 #pragma GCC diagnostic ignored "-Wsign-conversion"\r
  31 #pragma GCC diagnostic ignored "-Wconversion"\r
  32 #pragma GCC diagnostic ignored "-Wunused-parameter"\r
  33 \r
  34 /* Fallback for __has_builtin */\r
  35 #ifndef __has_builtin\r
  36   #define __has_builtin(x) (0)\r
  37 #endif\r
  38 \r
  39 /* CMSIS compiler specific defines */\r
  40 #ifndef   __ASM\r
  41   #define __ASM                                  __asm\r
  42 #endif\r
  43 #ifndef   __INLINE\r
  44   #define __INLINE                               inline\r
  45 #endif\r
  46 #ifndef   __STATIC_INLINE\r
  47   #define __STATIC_INLINE                        static inline\r
  48 #endif\r
  49 #ifndef   __STATIC_FORCEINLINE                 \r
  50   #define __STATIC_FORCEINLINE                   __attribute__((always_inline)) static inline\r
  51 #endif                                           \r
  52 #ifndef   __NO_RETURN\r
  53   #define __NO_RETURN                            __attribute__((__noreturn__))\r
  54 #endif\r
  55 #ifndef   __USED\r
  56   #define __USED                                 __attribute__((used))\r
  57 #endif\r
  58 #ifndef   __WEAK\r
  59   #define __WEAK                                 __attribute__((weak))\r
  60 #endif\r
  61 #ifndef   __PACKED\r
  62   #define __PACKED                               __attribute__((packed, aligned(1)))\r
  63 #endif\r
  64 #ifndef   __PACKED_STRUCT\r
  65   #define __PACKED_STRUCT                        struct __attribute__((packed, aligned(1)))\r
  66 #endif\r
  67 #ifndef   __PACKED_UNION\r
  68   #define __PACKED_UNION                         union __attribute__((packed, aligned(1)))\r
  69 #endif\r
  70 #ifndef   __UNALIGNED_UINT32        /* deprecated */\r
  71   #pragma GCC diagnostic push\r
  72   #pragma GCC diagnostic ignored "-Wpacked"\r
  73   #pragma GCC diagnostic ignored "-Wattributes"\r
  74   struct __attribute__((packed)) T_UINT32 { uint32_t v; };\r
  75   #pragma GCC diagnostic pop\r
  76   #define __UNALIGNED_UINT32(x)                  (((struct T_UINT32 *)(x))->v)\r
  77 #endif\r
  78 #ifndef   __UNALIGNED_UINT16_WRITE\r
  79   #pragma GCC diagnostic push\r
  80   #pragma GCC diagnostic ignored "-Wpacked"\r
  81   #pragma GCC diagnostic ignored "-Wattributes"\r
  82   __PACKED_STRUCT T_UINT16_WRITE { uint16_t v; };\r
  83   #pragma GCC diagnostic pop\r
  84   #define __UNALIGNED_UINT16_WRITE(addr, val)    (void)((((struct T_UINT16_WRITE *)(void *)(addr))->v) = (val))\r
  85 #endif\r
  86 #ifndef   __UNALIGNED_UINT16_READ\r
  87   #pragma GCC diagnostic push\r
  88   #pragma GCC diagnostic ignored "-Wpacked"\r
  89   #pragma GCC diagnostic ignored "-Wattributes"\r
  90   __PACKED_STRUCT T_UINT16_READ { uint16_t v; };\r
  91   #pragma GCC diagnostic pop\r
  92   #define __UNALIGNED_UINT16_READ(addr)          (((const struct T_UINT16_READ *)(const void *)(addr))->v)\r
  93 #endif\r
  94 #ifndef   __UNALIGNED_UINT32_WRITE\r
  95   #pragma GCC diagnostic push\r
  96   #pragma GCC diagnostic ignored "-Wpacked"\r
  97   #pragma GCC diagnostic ignored "-Wattributes"\r
  98   __PACKED_STRUCT T_UINT32_WRITE { uint32_t v; };\r
  99   #pragma GCC diagnostic pop\r
 100   #define __UNALIGNED_UINT32_WRITE(addr, val)    (void)((((struct T_UINT32_WRITE *)(void *)(addr))->v) = (val))\r
 101 #endif\r
 102 #ifndef   __UNALIGNED_UINT32_READ\r
 103   #pragma GCC diagnostic push\r
 104   #pragma GCC diagnostic ignored "-Wpacked"\r
 105   #pragma GCC diagnostic ignored "-Wattributes"\r
 106   __PACKED_STRUCT T_UINT32_READ { uint32_t v; };\r
 107   #pragma GCC diagnostic pop\r
 108   #define __UNALIGNED_UINT32_READ(addr)          (((const struct T_UINT32_READ *)(const void *)(addr))->v)\r
 109 #endif\r
 110 #ifndef   __ALIGNED\r
 111   #define __ALIGNED(x)                           __attribute__((aligned(x)))\r
 112 #endif\r
 113 #ifndef   __RESTRICT\r
 114   #define __RESTRICT                             __restrict\r
 115 #endif\r
 116 \r
 117 \r
 118 /* ###########################  Core Function Access  ########################### */\r
 119 /** \ingroup  CMSIS_Core_FunctionInterface\r
 120     \defgroup CMSIS_Core_RegAccFunctions CMSIS Core Register Access Functions\r
 121   @{\r
 122  */\r
 123 \r
 124 /**\r
 125   \brief   Enable IRQ Interrupts\r
 126   \details Enables IRQ interrupts by clearing the I-bit in the CPSR.\r
 127            Can only be executed in Privileged modes.\r
 128  */\r
 129 __STATIC_FORCEINLINE void __enable_irq(void)\r
 130 {\r
 131   __ASM volatile ("cpsie i" : : : "memory");\r
 132 }\r
 133 \r
 134 \r
 135 /**\r
 136   \brief   Disable IRQ Interrupts\r
 137   \details Disables IRQ interrupts by setting the I-bit in the CPSR.\r
 138            Can only be executed in Privileged modes.\r
 139  */\r
 140 __STATIC_FORCEINLINE void __disable_irq(void)\r
 141 {\r
 142   __ASM volatile ("cpsid i" : : : "memory");\r
 143 }\r
 144 \r
 145 \r
 146 /**\r
 147   \brief   Get Control Register\r
 148   \details Returns the content of the Control Register.\r
 149   \return               Control Register value\r
 150  */\r
 151 __STATIC_FORCEINLINE uint32_t __get_CONTROL(void)\r
 152 {\r
 153   uint32_t result;\r
 154 \r
 155   __ASM volatile ("MRS %0, control" : "=r" (result) );\r
 156   return(result);\r
 157 }\r
 158 \r
 159 \r
 160 #if (defined (__ARM_FEATURE_CMSE ) && (__ARM_FEATURE_CMSE == 3))\r
 161 /**\r
 162   \brief   Get Control Register (non-secure)\r
 163   \details Returns the content of the non-secure Control Register when in secure mode.\r
 164   \return               non-secure Control Register value\r
 165  */\r
 166 __STATIC_FORCEINLINE uint32_t __TZ_get_CONTROL_NS(void)\r
 167 {\r
 168   uint32_t result;\r
 169 \r
 170   __ASM volatile ("MRS %0, control_ns" : "=r" (result) );\r
 171   return(result);\r
 172 }\r
 173 #endif\r
 174 \r
 175 \r
 176 /**\r
 177   \brief   Set Control Register\r
 178   \details Writes the given value to the Control Register.\r
 179   \param [in]    control  Control Register value to set\r
 180  */\r
 181 __STATIC_FORCEINLINE void __set_CONTROL(uint32_t control)\r
 182 {\r
 183   __ASM volatile ("MSR control, %0" : : "r" (control) : "memory");\r
 184 }\r
 185 \r
 186 \r
 187 #if (defined (__ARM_FEATURE_CMSE ) && (__ARM_FEATURE_CMSE == 3))\r
 188 /**\r
 189   \brief   Set Control Register (non-secure)\r
 190   \details Writes the given value to the non-secure Control Register when in secure state.\r
 191   \param [in]    control  Control Register value to set\r
 192  */\r
 193 __STATIC_FORCEINLINE void __TZ_set_CONTROL_NS(uint32_t control)\r
 194 {\r
 195   __ASM volatile ("MSR control_ns, %0" : : "r" (control) : "memory");\r
 196 }\r
 197 #endif\r
 198 \r
 199 \r
 200 /**\r
 201   \brief   Get IPSR Register\r
 202   \details Returns the content of the IPSR Register.\r
 203   \return               IPSR Register value\r
 204  */\r
 205 __STATIC_FORCEINLINE uint32_t __get_IPSR(void)\r
 206 {\r
 207   uint32_t result;\r
 208 \r
 209   __ASM volatile ("MRS %0, ipsr" : "=r" (result) );\r
 210   return(result);\r
 211 }\r
 212 \r
 213 \r
 214 /**\r
 215   \brief   Get APSR Register\r
 216   \details Returns the content of the APSR Register.\r
 217   \return               APSR Register value\r
 218  */\r
 219 __STATIC_FORCEINLINE uint32_t __get_APSR(void)\r
 220 {\r
 221   uint32_t result;\r
 222 \r
 223   __ASM volatile ("MRS %0, apsr" : "=r" (result) );\r
 224   return(result);\r
 225 }\r
 226 \r
 227 \r
 228 /**\r
 229   \brief   Get xPSR Register\r
 230   \details Returns the content of the xPSR Register.\r
 231   \return               xPSR Register value\r
 232  */\r
 233 __STATIC_FORCEINLINE uint32_t __get_xPSR(void)\r
 234 {\r
 235   uint32_t result;\r
 236 \r
 237   __ASM volatile ("MRS %0, xpsr" : "=r" (result) );\r
 238   return(result);\r
 239 }\r
 240 \r
 241 \r
 242 /**\r
 243   \brief   Get Process Stack Pointer\r
 244   \details Returns the current value of the Process Stack Pointer (PSP).\r
 245   \return               PSP Register value\r
 246  */\r
 247 __STATIC_FORCEINLINE uint32_t __get_PSP(void)\r
 248 {\r
 249   uint32_t result;\r
 250 \r
 251   __ASM volatile ("MRS %0, psp"  : "=r" (result) );\r
 252   return(result);\r
 253 }\r
 254 \r
 255 \r
 256 #if (defined (__ARM_FEATURE_CMSE ) && (__ARM_FEATURE_CMSE == 3))\r
 257 /**\r
 258   \brief   Get Process Stack Pointer (non-secure)\r
 259   \details Returns the current value of the non-secure Process Stack Pointer (PSP) when in secure state.\r
 260   \return               PSP Register value\r
 261  */\r
 262 __STATIC_FORCEINLINE uint32_t __TZ_get_PSP_NS(void)\r
 263 {\r
 264   uint32_t result;\r
 265 \r
 266   __ASM volatile ("MRS %0, psp_ns"  : "=r" (result) );\r
 267   return(result);\r
 268 }\r
 269 #endif\r
 270 \r
 271 \r
 272 /**\r
 273   \brief   Set Process Stack Pointer\r
 274   \details Assigns the given value to the Process Stack Pointer (PSP).\r
 275   \param [in]    topOfProcStack  Process Stack Pointer value to set\r
 276  */\r
 277 __STATIC_FORCEINLINE void __set_PSP(uint32_t topOfProcStack)\r
 278 {\r
 279   __ASM volatile ("MSR psp, %0" : : "r" (topOfProcStack) : );\r
 280 }\r
 281 \r
 282 \r
 283 #if (defined (__ARM_FEATURE_CMSE ) && (__ARM_FEATURE_CMSE == 3))\r
 284 /**\r
 285   \brief   Set Process Stack Pointer (non-secure)\r
 286   \details Assigns the given value to the non-secure Process Stack Pointer (PSP) when in secure state.\r
 287   \param [in]    topOfProcStack  Process Stack Pointer value to set\r
 288  */\r
 289 __STATIC_FORCEINLINE void __TZ_set_PSP_NS(uint32_t topOfProcStack)\r
 290 {\r
 291   __ASM volatile ("MSR psp_ns, %0" : : "r" (topOfProcStack) : );\r
 292 }\r
 293 #endif\r
 294 \r
 295 \r
 296 /**\r
 297   \brief   Get Main Stack Pointer\r
 298   \details Returns the current value of the Main Stack Pointer (MSP).\r
 299   \return               MSP Register value\r
 300  */\r
 301 __STATIC_FORCEINLINE uint32_t __get_MSP(void)\r
 302 {\r
 303   uint32_t result;\r
 304 \r
 305   __ASM volatile ("MRS %0, msp" : "=r" (result) );\r
 306   return(result);\r
 307 }\r
 308 \r
 309 \r
 310 #if (defined (__ARM_FEATURE_CMSE ) && (__ARM_FEATURE_CMSE == 3))\r
 311 /**\r
 312   \brief   Get Main Stack Pointer (non-secure)\r
 313   \details Returns the current value of the non-secure Main Stack Pointer (MSP) when in secure state.\r
 314   \return               MSP Register value\r
 315  */\r
 316 __STATIC_FORCEINLINE uint32_t __TZ_get_MSP_NS(void)\r
 317 {\r
 318   uint32_t result;\r
 319 \r
 320   __ASM volatile ("MRS %0, msp_ns" : "=r" (result) );\r
 321   return(result);\r
 322 }\r
 323 #endif\r
 324 \r
 325 \r
 326 /**\r
 327   \brief   Set Main Stack Pointer\r
 328   \details Assigns the given value to the Main Stack Pointer (MSP).\r
 329   \param [in]    topOfMainStack  Main Stack Pointer value to set\r
 330  */\r
 331 __STATIC_FORCEINLINE void __set_MSP(uint32_t topOfMainStack)\r
 332 {\r
 333   __ASM volatile ("MSR msp, %0" : : "r" (topOfMainStack) : );\r
 334 }\r
 335 \r
 336 \r
 337 #if (defined (__ARM_FEATURE_CMSE ) && (__ARM_FEATURE_CMSE == 3))\r
 338 /**\r
 339   \brief   Set Main Stack Pointer (non-secure)\r
 340   \details Assigns the given value to the non-secure Main Stack Pointer (MSP) when in secure state.\r
 341   \param [in]    topOfMainStack  Main Stack Pointer value to set\r
 342  */\r
 343 __STATIC_FORCEINLINE void __TZ_set_MSP_NS(uint32_t topOfMainStack)\r
 344 {\r
 345   __ASM volatile ("MSR msp_ns, %0" : : "r" (topOfMainStack) : );\r
 346 }\r
 347 #endif\r
 348 \r
 349 \r
 350 #if (defined (__ARM_FEATURE_CMSE ) && (__ARM_FEATURE_CMSE == 3))\r
 351 /**\r
 352   \brief   Get Stack Pointer (non-secure)\r
 353   \details Returns the current value of the non-secure Stack Pointer (SP) when in secure state.\r
 354   \return               SP Register value\r
 355  */\r
 356 __STATIC_FORCEINLINE uint32_t __TZ_get_SP_NS(void)\r
 357 {\r
 358   uint32_t result;\r
 359 \r
 360   __ASM volatile ("MRS %0, sp_ns" : "=r" (result) );\r
 361   return(result);\r
 362 }\r
 363 \r
 364 \r
 365 /**\r
 366   \brief   Set Stack Pointer (non-secure)\r
 367   \details Assigns the given value to the non-secure Stack Pointer (SP) when in secure state.\r
 368   \param [in]    topOfStack  Stack Pointer value to set\r
 369  */\r
 370 __STATIC_FORCEINLINE void __TZ_set_SP_NS(uint32_t topOfStack)\r
 371 {\r
 372   __ASM volatile ("MSR sp_ns, %0" : : "r" (topOfStack) : );\r
 373 }\r
 374 #endif\r
 375 \r
 376 \r
 377 /**\r
 378   \brief   Get Priority Mask\r
 379   \details Returns the current state of the priority mask bit from the Priority Mask Register.\r
 380   \return               Priority Mask value\r
 381  */\r
 382 __STATIC_FORCEINLINE uint32_t __get_PRIMASK(void)\r
 383 {\r
 384   uint32_t result;\r
 385 \r
 386   __ASM volatile ("MRS %0, primask" : "=r" (result) :: "memory");\r
 387   return(result);\r
 388 }\r
 389 \r
 390 \r
 391 #if (defined (__ARM_FEATURE_CMSE ) && (__ARM_FEATURE_CMSE == 3))\r
 392 /**\r
 393   \brief   Get Priority Mask (non-secure)\r
 394   \details Returns the current state of the non-secure priority mask bit from the Priority Mask Register when in secure state.\r
 395   \return               Priority Mask value\r
 396  */\r
 397 __STATIC_FORCEINLINE uint32_t __TZ_get_PRIMASK_NS(void)\r
 398 {\r
 399   uint32_t result;\r
 400 \r
 401   __ASM volatile ("MRS %0, primask_ns" : "=r" (result) :: "memory");\r
 402   return(result);\r
 403 }\r
 404 #endif\r
 405 \r
 406 \r
 407 /**\r
 408   \brief   Set Priority Mask\r
 409   \details Assigns the given value to the Priority Mask Register.\r
 410   \param [in]    priMask  Priority Mask\r
 411  */\r
 412 __STATIC_FORCEINLINE void __set_PRIMASK(uint32_t priMask)\r
 413 {\r
 414   __ASM volatile ("MSR primask, %0" : : "r" (priMask) : "memory");\r
 415 }\r
 416 \r
 417 \r
 418 #if (defined (__ARM_FEATURE_CMSE ) && (__ARM_FEATURE_CMSE == 3))\r
 419 /**\r
 420   \brief   Set Priority Mask (non-secure)\r
 421   \details Assigns the given value to the non-secure Priority Mask Register when in secure state.\r
 422   \param [in]    priMask  Priority Mask\r
 423  */\r
 424 __STATIC_FORCEINLINE void __TZ_set_PRIMASK_NS(uint32_t priMask)\r
 425 {\r
 426   __ASM volatile ("MSR primask_ns, %0" : : "r" (priMask) : "memory");\r
 427 }\r
 428 #endif\r
 429 \r
 430 \r
 431 #if ((defined (__ARM_ARCH_7M__      ) && (__ARM_ARCH_7M__      == 1)) || \\r
 432      (defined (__ARM_ARCH_7EM__     ) && (__ARM_ARCH_7EM__     == 1)) || \\r
 433      (defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1))    )\r
 434 /**\r
 435   \brief   Enable FIQ\r
 436   \details Enables FIQ interrupts by clearing the F-bit in the CPSR.\r
 437            Can only be executed in Privileged modes.\r
 438  */\r
 439 __STATIC_FORCEINLINE void __enable_fault_irq(void)\r
 440 {\r
 441   __ASM volatile ("cpsie f" : : : "memory");\r
 442 }\r
 443 \r
 444 \r
 445 /**\r
 446   \brief   Disable FIQ\r
 447   \details Disables FIQ interrupts by setting the F-bit in the CPSR.\r
 448            Can only be executed in Privileged modes.\r
 449  */\r
 450 __STATIC_FORCEINLINE void __disable_fault_irq(void)\r
 451 {\r
 452   __ASM volatile ("cpsid f" : : : "memory");\r
 453 }\r
 454 \r
 455 \r
 456 /**\r
 457   \brief   Get Base Priority\r
 458   \details Returns the current value of the Base Priority register.\r
 459   \return               Base Priority register value\r
 460  */\r
 461 __STATIC_FORCEINLINE uint32_t __get_BASEPRI(void)\r
 462 {\r
 463   uint32_t result;\r
 464 \r
 465   __ASM volatile ("MRS %0, basepri" : "=r" (result) );\r
 466   return(result);\r
 467 }\r
 468 \r
 469 \r
 470 #if (defined (__ARM_FEATURE_CMSE ) && (__ARM_FEATURE_CMSE == 3))\r
 471 /**\r
 472   \brief   Get Base Priority (non-secure)\r
 473   \details Returns the current value of the non-secure Base Priority register when in secure state.\r
 474   \return               Base Priority register value\r
 475  */\r
 476 __STATIC_FORCEINLINE uint32_t __TZ_get_BASEPRI_NS(void)\r
 477 {\r
 478   uint32_t result;\r
 479 \r
 480   __ASM volatile ("MRS %0, basepri_ns" : "=r" (result) );\r
 481   return(result);\r
 482 }\r
 483 #endif\r
 484 \r
 485 \r
 486 /**\r
 487   \brief   Set Base Priority\r
 488   \details Assigns the given value to the Base Priority register.\r
 489   \param [in]    basePri  Base Priority value to set\r
 490  */\r
 491 __STATIC_FORCEINLINE void __set_BASEPRI(uint32_t basePri)\r
 492 {\r
 493   __ASM volatile ("MSR basepri, %0" : : "r" (basePri) : "memory");\r
 494 }\r
 495 \r
 496 \r
 497 #if (defined (__ARM_FEATURE_CMSE ) && (__ARM_FEATURE_CMSE == 3))\r
 498 /**\r
 499   \brief   Set Base Priority (non-secure)\r
 500   \details Assigns the given value to the non-secure Base Priority register when in secure state.\r
 501   \param [in]    basePri  Base Priority value to set\r
 502  */\r
 503 __STATIC_FORCEINLINE void __TZ_set_BASEPRI_NS(uint32_t basePri)\r
 504 {\r
 505   __ASM volatile ("MSR basepri_ns, %0" : : "r" (basePri) : "memory");\r
 506 }\r
 507 #endif\r
 508 \r
 509 \r
 510 /**\r
 511   \brief   Set Base Priority with condition\r
 512   \details Assigns the given value to the Base Priority register only if BASEPRI masking is disabled,\r
 513            or the new value increases the BASEPRI priority level.\r
 514   \param [in]    basePri  Base Priority value to set\r
 515  */\r
 516 __STATIC_FORCEINLINE void __set_BASEPRI_MAX(uint32_t basePri)\r
 517 {\r
 518   __ASM volatile ("MSR basepri_max, %0" : : "r" (basePri) : "memory");\r
 519 }\r
 520 \r
 521 \r
 522 /**\r
 523   \brief   Get Fault Mask\r
 524   \details Returns the current value of the Fault Mask register.\r
 525   \return               Fault Mask register value\r
 526  */\r
 527 __STATIC_FORCEINLINE uint32_t __get_FAULTMASK(void)\r
 528 {\r
 529   uint32_t result;\r
 530 \r
 531   __ASM volatile ("MRS %0, faultmask" : "=r" (result) );\r
 532   return(result);\r
 533 }\r
 534 \r
 535 \r
 536 #if (defined (__ARM_FEATURE_CMSE ) && (__ARM_FEATURE_CMSE == 3))\r
 537 /**\r
 538   \brief   Get Fault Mask (non-secure)\r
 539   \details Returns the current value of the non-secure Fault Mask register when in secure state.\r
 540   \return               Fault Mask register value\r
 541  */\r
 542 __STATIC_FORCEINLINE uint32_t __TZ_get_FAULTMASK_NS(void)\r
 543 {\r
 544   uint32_t result;\r
 545 \r
 546   __ASM volatile ("MRS %0, faultmask_ns" : "=r" (result) );\r
 547   return(result);\r
 548 }\r
 549 #endif\r
 550 \r
 551 \r
 552 /**\r
 553   \brief   Set Fault Mask\r
 554   \details Assigns the given value to the Fault Mask register.\r
 555   \param [in]    faultMask  Fault Mask value to set\r
 556  */\r
 557 __STATIC_FORCEINLINE void __set_FAULTMASK(uint32_t faultMask)\r
 558 {\r
 559   __ASM volatile ("MSR faultmask, %0" : : "r" (faultMask) : "memory");\r
 560 }\r
 561 \r
 562 \r
 563 #if (defined (__ARM_FEATURE_CMSE ) && (__ARM_FEATURE_CMSE == 3))\r
 564 /**\r
 565   \brief   Set Fault Mask (non-secure)\r
 566   \details Assigns the given value to the non-secure Fault Mask register when in secure state.\r
 567   \param [in]    faultMask  Fault Mask value to set\r
 568  */\r
 569 __STATIC_FORCEINLINE void __TZ_set_FAULTMASK_NS(uint32_t faultMask)\r
 570 {\r
 571   __ASM volatile ("MSR faultmask_ns, %0" : : "r" (faultMask) : "memory");\r
 572 }\r
 573 #endif\r
 574 \r
 575 #endif /* ((defined (__ARM_ARCH_7M__      ) && (__ARM_ARCH_7M__      == 1)) || \\r
 576            (defined (__ARM_ARCH_7EM__     ) && (__ARM_ARCH_7EM__     == 1)) || \\r
 577            (defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1))    ) */\r
 578 \r
 579 \r
 580 #if ((defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) || \\r
 581      (defined (__ARM_ARCH_8M_BASE__ ) && (__ARM_ARCH_8M_BASE__ == 1))    )\r
 582 \r
 583 /**\r
 584   \brief   Get Process Stack Pointer Limit\r
 585   Devices without ARMv8-M Main Extensions (i.e. Cortex-M23) lack the non-secure\r
 586   Stack Pointer Limit register hence zero is returned always in non-secure\r
 587   mode.\r
 588   \r
 589   \details Returns the current value of the Process Stack Pointer Limit (PSPLIM).\r
 590   \return               PSPLIM Register value\r
 591  */\r
 592 __STATIC_FORCEINLINE uint32_t __get_PSPLIM(void)\r
 593 {\r
 594 #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) && \\r
 595     (!defined (__ARM_FEATURE_CMSE) || (__ARM_FEATURE_CMSE < 3)))\r
 596     // without main extensions, the non-secure PSPLIM is RAZ/WI\r
 597   return 0U;\r
 598 #else\r
 599   uint32_t result;\r
 600   __ASM volatile ("MRS %0, psplim"  : "=r" (result) );\r
 601   return result;\r
 602 #endif\r
 603 }\r
 604 \r
 605 #if (defined (__ARM_FEATURE_CMSE) && (__ARM_FEATURE_CMSE == 3))\r
 606 /**\r
 607   \brief   Get Process Stack Pointer Limit (non-secure)\r
 608   Devices without ARMv8-M Main Extensions (i.e. Cortex-M23) lack the non-secure\r
 609   Stack Pointer Limit register hence zero is returned always.\r
 610 \r
 611   \details Returns the current value of the non-secure Process Stack Pointer Limit (PSPLIM) when in secure state.\r
 612   \return               PSPLIM Register value\r
 613  */\r
 614 __STATIC_FORCEINLINE uint32_t __TZ_get_PSPLIM_NS(void)\r
 615 {\r
 616 #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)))\r
 617   // without main extensions, the non-secure PSPLIM is RAZ/WI\r
 618   return 0U;\r
 619 #else\r
 620   uint32_t result;\r
 621   __ASM volatile ("MRS %0, psplim_ns"  : "=r" (result) );\r
 622   return result;\r
 623 #endif\r
 624 }\r
 625 #endif\r
 626 \r
 627 \r
 628 /**\r
 629   \brief   Set Process Stack Pointer Limit\r
 630   Devices without ARMv8-M Main Extensions (i.e. Cortex-M23) lack the non-secure\r
 631   Stack Pointer Limit register hence the write is silently ignored in non-secure\r
 632   mode.\r
 633   \r
 634   \details Assigns the given value to the Process Stack Pointer Limit (PSPLIM).\r
 635   \param [in]    ProcStackPtrLimit  Process Stack Pointer Limit value to set\r
 636  */\r
 637 __STATIC_FORCEINLINE void __set_PSPLIM(uint32_t ProcStackPtrLimit)\r
 638 {\r
 639 #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) && \\r
 640     (!defined (__ARM_FEATURE_CMSE) || (__ARM_FEATURE_CMSE < 3)))\r
 641   // without main extensions, the non-secure PSPLIM is RAZ/WI\r
 642   (void)ProcStackPtrLimit;\r
 643 #else\r
 644   __ASM volatile ("MSR psplim, %0" : : "r" (ProcStackPtrLimit));\r
 645 #endif\r
 646 }\r
 647 \r
 648 \r
 649 #if (defined (__ARM_FEATURE_CMSE  ) && (__ARM_FEATURE_CMSE   == 3))\r
 650 /**\r
 651   \brief   Set Process Stack Pointer (non-secure)\r
 652   Devices without ARMv8-M Main Extensions (i.e. Cortex-M23) lack the non-secure\r
 653   Stack Pointer Limit register hence the write is silently ignored.\r
 654 \r
 655   \details Assigns the given value to the non-secure Process Stack Pointer Limit (PSPLIM) when in secure state.\r
 656   \param [in]    ProcStackPtrLimit  Process Stack Pointer Limit value to set\r
 657  */\r
 658 __STATIC_FORCEINLINE void __TZ_set_PSPLIM_NS(uint32_t ProcStackPtrLimit)\r
 659 {\r
 660 #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)))\r
 661   // without main extensions, the non-secure PSPLIM is RAZ/WI\r
 662   (void)ProcStackPtrLimit;\r
 663 #else\r
 664   __ASM volatile ("MSR psplim_ns, %0\n" : : "r" (ProcStackPtrLimit));\r
 665 #endif\r
 666 }\r
 667 #endif\r
 668 \r
 669 \r
 670 /**\r
 671   \brief   Get Main Stack Pointer Limit\r
 672   Devices without ARMv8-M Main Extensions (i.e. Cortex-M23) lack the non-secure\r
 673   Stack Pointer Limit register hence zero is returned always in non-secure\r
 674   mode.\r
 675 \r
 676   \details Returns the current value of the Main Stack Pointer Limit (MSPLIM).\r
 677   \return               MSPLIM Register value\r
 678  */\r
 679 __STATIC_FORCEINLINE uint32_t __get_MSPLIM(void)\r
 680 {\r
 681 #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) && \\r
 682     (!defined (__ARM_FEATURE_CMSE) || (__ARM_FEATURE_CMSE < 3)))\r
 683   // without main extensions, the non-secure MSPLIM is RAZ/WI\r
 684   return 0U;\r
 685 #else\r
 686   uint32_t result;\r
 687   __ASM volatile ("MRS %0, msplim" : "=r" (result) );\r
 688   return result;\r
 689 #endif\r
 690 }\r
 691 \r
 692 \r
 693 #if (defined (__ARM_FEATURE_CMSE  ) && (__ARM_FEATURE_CMSE   == 3))\r
 694 /**\r
 695   \brief   Get Main Stack Pointer Limit (non-secure)\r
 696   Devices without ARMv8-M Main Extensions (i.e. Cortex-M23) lack the non-secure\r
 697   Stack Pointer Limit register hence zero is returned always.\r
 698 \r
 699   \details Returns the current value of the non-secure Main Stack Pointer Limit(MSPLIM) when in secure state.\r
 700   \return               MSPLIM Register value\r
 701  */\r
 702 __STATIC_FORCEINLINE uint32_t __TZ_get_MSPLIM_NS(void)\r
 703 {\r
 704 #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)))\r
 705   // without main extensions, the non-secure MSPLIM is RAZ/WI\r
 706   return 0U;\r
 707 #else\r
 708   uint32_t result;\r
 709   __ASM volatile ("MRS %0, msplim_ns" : "=r" (result) );\r
 710   return result;\r
 711 #endif\r
 712 }\r
 713 #endif\r
 714 \r
 715 \r
 716 /**\r
 717   \brief   Set Main Stack Pointer Limit\r
 718   Devices without ARMv8-M Main Extensions (i.e. Cortex-M23) lack the non-secure\r
 719   Stack Pointer Limit register hence the write is silently ignored in non-secure\r
 720   mode.\r
 721 \r
 722   \details Assigns the given value to the Main Stack Pointer Limit (MSPLIM).\r
 723   \param [in]    MainStackPtrLimit  Main Stack Pointer Limit value to set\r
 724  */\r
 725 __STATIC_FORCEINLINE void __set_MSPLIM(uint32_t MainStackPtrLimit)\r
 726 {\r
 727 #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) && \\r
 728     (!defined (__ARM_FEATURE_CMSE) || (__ARM_FEATURE_CMSE < 3)))\r
 729   // without main extensions, the non-secure MSPLIM is RAZ/WI\r
 730   (void)MainStackPtrLimit;\r
 731 #else\r
 732   __ASM volatile ("MSR msplim, %0" : : "r" (MainStackPtrLimit));\r
 733 #endif\r
 734 }\r
 735 \r
 736 \r
 737 #if (defined (__ARM_FEATURE_CMSE  ) && (__ARM_FEATURE_CMSE   == 3))\r
 738 /**\r
 739   \brief   Set Main Stack Pointer Limit (non-secure)\r
 740   Devices without ARMv8-M Main Extensions (i.e. Cortex-M23) lack the non-secure\r
 741   Stack Pointer Limit register hence the write is silently ignored.\r
 742 \r
 743   \details Assigns the given value to the non-secure Main Stack Pointer Limit (MSPLIM) when in secure state.\r
 744   \param [in]    MainStackPtrLimit  Main Stack Pointer value to set\r
 745  */\r
 746 __STATIC_FORCEINLINE void __TZ_set_MSPLIM_NS(uint32_t MainStackPtrLimit)\r
 747 {\r
 748 #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)))\r
 749   // without main extensions, the non-secure MSPLIM is RAZ/WI\r
 750   (void)MainStackPtrLimit;\r
 751 #else\r
 752   __ASM volatile ("MSR msplim_ns, %0" : : "r" (MainStackPtrLimit));\r
 753 #endif\r
 754 }\r
 755 #endif\r
 756 \r
 757 #endif /* ((defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) || \\r
 758            (defined (__ARM_ARCH_8M_BASE__ ) && (__ARM_ARCH_8M_BASE__ == 1))    ) */\r
 759 \r
 760 \r
 761 /**\r
 762   \brief   Get FPSCR\r
 763   \details Returns the current value of the Floating Point Status/Control register.\r
 764   \return               Floating Point Status/Control register value\r
 765  */\r
 766 __STATIC_FORCEINLINE uint32_t __get_FPSCR(void)\r
 767 {\r
 768 #if ((defined (__FPU_PRESENT) && (__FPU_PRESENT == 1U)) && \\r
 769      (defined (__FPU_USED   ) && (__FPU_USED    == 1U))     )\r
 770 #if __has_builtin(__builtin_arm_get_fpscr) \r
 771 // Re-enable using built-in when GCC has been fixed\r
 772 // || (__GNUC__ > 7) || (__GNUC__ == 7 && __GNUC_MINOR__ >= 2)\r
 773   /* see https://gcc.gnu.org/ml/gcc-patches/2017-04/msg00443.html */\r
 774   return __builtin_arm_get_fpscr();\r
 775 #else\r
 776   uint32_t result;\r
 777 \r
 778   __ASM volatile ("VMRS %0, fpscr" : "=r" (result) );\r
 779   return(result);\r
 780 #endif\r
 781 #else\r
 782   return(0U);\r
 783 #endif\r
 784 }\r
 785 \r
 786 \r
 787 /**\r
 788   \brief   Set FPSCR\r
 789   \details Assigns the given value to the Floating Point Status/Control register.\r
 790   \param [in]    fpscr  Floating Point Status/Control value to set\r
 791  */\r
 792 __STATIC_FORCEINLINE void __set_FPSCR(uint32_t fpscr)\r
 793 {\r
 794 #if ((defined (__FPU_PRESENT) && (__FPU_PRESENT == 1U)) && \\r
 795      (defined (__FPU_USED   ) && (__FPU_USED    == 1U))     )\r
 796 #if __has_builtin(__builtin_arm_set_fpscr)\r
 797 // Re-enable using built-in when GCC has been fixed\r
 798 // || (__GNUC__ > 7) || (__GNUC__ == 7 && __GNUC_MINOR__ >= 2)\r
 799   /* see https://gcc.gnu.org/ml/gcc-patches/2017-04/msg00443.html */\r
 800   __builtin_arm_set_fpscr(fpscr);\r
 801 #else\r
 802   __ASM volatile ("VMSR fpscr, %0" : : "r" (fpscr) : "vfpcc", "memory");\r
 803 #endif\r
 804 #else\r
 805   (void)fpscr;\r
 806 #endif\r
 807 }\r
 808 \r
 809 \r
 810 /*@} end of CMSIS_Core_RegAccFunctions */\r
 811 \r
 812 \r
 813 /* ##########################  Core Instruction Access  ######################### */\r
 814 /** \defgroup CMSIS_Core_InstructionInterface CMSIS Core Instruction Interface\r
 815   Access to dedicated instructions\r
 816   @{\r
 817 */\r
 818 \r
 819 /* Define macros for porting to both thumb1 and thumb2.\r
 820  * For thumb1, use low register (r0-r7), specified by constraint "l"\r
 821  * Otherwise, use general registers, specified by constraint "r" */\r
 822 #if defined (__thumb__) && !defined (__thumb2__)\r
 823 #define __CMSIS_GCC_OUT_REG(r) "=l" (r)\r
 824 #define __CMSIS_GCC_RW_REG(r) "+l" (r)\r
 825 #define __CMSIS_GCC_USE_REG(r) "l" (r)\r
 826 #else\r
 827 #define __CMSIS_GCC_OUT_REG(r) "=r" (r)\r
 828 #define __CMSIS_GCC_RW_REG(r) "+r" (r)\r
 829 #define __CMSIS_GCC_USE_REG(r) "r" (r)\r
 830 #endif\r
 831 \r
 832 /**\r
 833   \brief   No Operation\r
 834   \details No Operation does nothing. This instruction can be used for code alignment purposes.\r
 835  */\r
 836 #define __NOP()                             __ASM volatile ("nop")\r
 837 \r
 838 /**\r
 839   \brief   Wait For Interrupt\r
 840   \details Wait For Interrupt is a hint instruction that suspends execution until one of a number of events occurs.\r
 841  */\r
 842 #define __WFI()                             __ASM volatile ("wfi")\r
 843 \r
 844 \r
 845 /**\r
 846   \brief   Wait For Event\r
 847   \details Wait For Event is a hint instruction that permits the processor to enter\r
 848            a low-power state until one of a number of events occurs.\r
 849  */\r
 850 #define __WFE()                             __ASM volatile ("wfe")\r
 851 \r
 852 \r
 853 /**\r
 854   \brief   Send Event\r
 855   \details Send Event is a hint instruction. It causes an event to be signaled to the CPU.\r
 856  */\r
 857 #define __SEV()                             __ASM volatile ("sev")\r
 858 \r
 859 \r
 860 /**\r
 861   \brief   Instruction Synchronization Barrier\r
 862   \details Instruction Synchronization Barrier flushes the pipeline in the processor,\r
 863            so that all instructions following the ISB are fetched from cache or memory,\r
 864            after the instruction has been completed.\r
 865  */\r
 866 __STATIC_FORCEINLINE void __ISB(void)\r
 867 {\r
 868   __ASM volatile ("isb 0xF":::"memory");\r
 869 }\r
 870 \r
 871 \r
 872 /**\r
 873   \brief   Data Synchronization Barrier\r
 874   \details Acts as a special kind of Data Memory Barrier.\r
 875            It completes when all explicit memory accesses before this instruction complete.\r
 876  */\r
 877 __STATIC_FORCEINLINE void __DSB(void)\r
 878 {\r
 879   __ASM volatile ("dsb 0xF":::"memory");\r
 880 }\r
 881 \r
 882 \r
 883 /**\r
 884   \brief   Data Memory Barrier\r
 885   \details Ensures the apparent order of the explicit memory operations before\r
 886            and after the instruction, without ensuring their completion.\r
 887  */\r
 888 __STATIC_FORCEINLINE void __DMB(void)\r
 889 {\r
 890   __ASM volatile ("dmb 0xF":::"memory");\r
 891 }\r
 892 \r
 893 \r
 894 /**\r
 895   \brief   Reverse byte order (32 bit)\r
 896   \details Reverses the byte order in unsigned integer value. For example, 0x12345678 becomes 0x78563412.\r
 897   \param [in]    value  Value to reverse\r
 898   \return               Reversed value\r
 899  */\r
 900 __STATIC_FORCEINLINE uint32_t __REV(uint32_t value)\r
 901 {\r
 902 #if (__GNUC__ > 4) || (__GNUC__ == 4 && __GNUC_MINOR__ >= 5)\r
 903   return __builtin_bswap32(value);\r
 904 #else\r
 905   uint32_t result;\r
 906 \r
 907   __ASM volatile ("rev %0, %1" : __CMSIS_GCC_OUT_REG (result) : __CMSIS_GCC_USE_REG (value) );\r
 908   return result;\r
 909 #endif\r
 910 }\r
 911 \r
 912 \r
 913 /**\r
 914   \brief   Reverse byte order (16 bit)\r
 915   \details Reverses the byte order within each halfword of a word. For example, 0x12345678 becomes 0x34127856.\r
 916   \param [in]    value  Value to reverse\r
 917   \return               Reversed value\r
 918  */\r
 919 __STATIC_FORCEINLINE uint32_t __REV16(uint32_t value)\r
 920 {\r
 921   uint32_t result;\r
 922 \r
 923   __ASM volatile ("rev16 %0, %1" : __CMSIS_GCC_OUT_REG (result) : __CMSIS_GCC_USE_REG (value) );\r
 924   return result;\r
 925 }\r
 926 \r
 927 \r
 928 /**\r
 929   \brief   Reverse byte order (16 bit)\r
 930   \details Reverses the byte order in a 16-bit value and returns the signed 16-bit result. For example, 0x0080 becomes 0x8000.\r
 931   \param [in]    value  Value to reverse\r
 932   \return               Reversed value\r
 933  */\r
 934 __STATIC_FORCEINLINE int16_t __REVSH(int16_t value)\r
 935 {\r
 936 #if (__GNUC__ > 4) || (__GNUC__ == 4 && __GNUC_MINOR__ >= 8)\r
 937   return (int16_t)__builtin_bswap16(value);\r
 938 #else\r
 939   int16_t result;\r
 940 \r
 941   __ASM volatile ("revsh %0, %1" : __CMSIS_GCC_OUT_REG (result) : __CMSIS_GCC_USE_REG (value) );\r
 942   return result;\r
 943 #endif\r
 944 }\r
 945 \r
 946 \r
 947 /**\r
 948   \brief   Rotate Right in unsigned value (32 bit)\r
 949   \details Rotate Right (immediate) provides the value of the contents of a register rotated by a variable number of bits.\r
 950   \param [in]    op1  Value to rotate\r
 951   \param [in]    op2  Number of Bits to rotate\r
 952   \return               Rotated value\r
 953  */\r
 954 __STATIC_FORCEINLINE uint32_t __ROR(uint32_t op1, uint32_t op2)\r
 955 {\r
 956   op2 %= 32U;\r
 957   if (op2 == 0U)\r
 958   {\r
 959     return op1;\r
 960   }\r
 961   return (op1 >> op2) | (op1 << (32U - op2));\r
 962 }\r
 963 \r
 964 \r
 965 /**\r
 966   \brief   Breakpoint\r
 967   \details Causes the processor to enter Debug state.\r
 968            Debug tools can use this to investigate system state when the instruction at a particular address is reached.\r
 969   \param [in]    value  is ignored by the processor.\r
 970                  If required, a debugger can use it to store additional information about the breakpoint.\r
 971  */\r
 972 #define __BKPT(value)                       __ASM volatile ("bkpt "#value)\r
 973 \r
 974 \r
 975 /**\r
 976   \brief   Reverse bit order of value\r
 977   \details Reverses the bit order of the given value.\r
 978   \param [in]    value  Value to reverse\r
 979   \return               Reversed value\r
 980  */\r
 981 __STATIC_FORCEINLINE uint32_t __RBIT(uint32_t value)\r
 982 {\r
 983   uint32_t result;\r
 984 \r
 985 #if ((defined (__ARM_ARCH_7M__      ) && (__ARM_ARCH_7M__      == 1)) || \\r
 986      (defined (__ARM_ARCH_7EM__     ) && (__ARM_ARCH_7EM__     == 1)) || \\r
 987      (defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1))    )\r
 988    __ASM volatile ("rbit %0, %1" : "=r" (result) : "r" (value) );\r
 989 #else\r
 990   uint32_t s = (4U /*sizeof(v)*/ * 8U) - 1U; /* extra shift needed at end */\r
 991 \r
 992   result = value;                      /* r will be reversed bits of v; first get LSB of v */\r
 993   for (value >>= 1U; value != 0U; value >>= 1U)\r
 994   {\r
 995     result <<= 1U;\r
 996     result |= value & 1U;\r
 997     s--;\r
 998   }\r
 999   result <<= s;                        /* shift when v's highest bits are zero */\r
1000 #endif\r
1001   return result;\r
1002 }\r
1003 \r
1004 \r
1005 /**\r
1006   \brief   Count leading zeros\r
1007   \details Counts the number of leading zeros of a data value.\r
1008   \param [in]  value  Value to count the leading zeros\r
1009   \return             number of leading zeros in value\r
1010  */\r
1011 __STATIC_FORCEINLINE uint8_t __CLZ(uint32_t value)\r
1012 {\r
1013   /* Even though __builtin_clz produces a CLZ instruction on ARM, formally\r
1014      __builtin_clz(0) is undefined behaviour, so handle this case specially.\r
1015      This guarantees ARM-compatible results if happening to compile on a non-ARM\r
1016      target, and ensures the compiler doesn't decide to activate any\r
1017      optimisations using the logic "value was passed to __builtin_clz, so it\r
1018      is non-zero".\r
1019      ARM GCC 7.3 and possibly earlier will optimise this test away, leaving a\r
1020      single CLZ instruction.\r
1021    */\r
1022   if (value == 0U)\r
1023   {\r
1024     return 32U;\r
1025   }\r
1026   return __builtin_clz(value);\r
1027 }\r
1028 \r
1029 \r
1030 #if ((defined (__ARM_ARCH_7M__      ) && (__ARM_ARCH_7M__      == 1)) || \\r
1031      (defined (__ARM_ARCH_7EM__     ) && (__ARM_ARCH_7EM__     == 1)) || \\r
1032      (defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) || \\r
1033      (defined (__ARM_ARCH_8M_BASE__ ) && (__ARM_ARCH_8M_BASE__ == 1))    )\r
1034 /**\r
1035   \brief   LDR Exclusive (8 bit)\r
1036   \details Executes a exclusive LDR instruction for 8 bit value.\r
1037   \param [in]    ptr  Pointer to data\r
1038   \return             value of type uint8_t at (*ptr)\r
1039  */\r
1040 __STATIC_FORCEINLINE uint8_t __LDREXB(volatile uint8_t *addr)\r
1041 {\r
1042     uint32_t result;\r
1043 \r
1044 #if (__GNUC__ > 4) || (__GNUC__ == 4 && __GNUC_MINOR__ >= 8)\r
1045    __ASM volatile ("ldrexb %0, %1" : "=r" (result) : "Q" (*addr) );\r
1046 #else\r
1047     /* Prior to GCC 4.8, "Q" will be expanded to [rx, #0] which is not\r
1048        accepted by assembler. So has to use following less efficient pattern.\r
1049     */\r
1050    __ASM volatile ("ldrexb %0, [%1]" : "=r" (result) : "r" (addr) : "memory" );\r
1051 #endif\r
1052    return ((uint8_t) result);    /* Add explicit type cast here */\r
1053 }\r
1054 \r
1055 \r
1056 /**\r
1057   \brief   LDR Exclusive (16 bit)\r
1058   \details Executes a exclusive LDR instruction for 16 bit values.\r
1059   \param [in]    ptr  Pointer to data\r
1060   \return        value of type uint16_t at (*ptr)\r
1061  */\r
1062 __STATIC_FORCEINLINE uint16_t __LDREXH(volatile uint16_t *addr)\r
1063 {\r
1064     uint32_t result;\r
1065 \r
1066 #if (__GNUC__ > 4) || (__GNUC__ == 4 && __GNUC_MINOR__ >= 8)\r
1067    __ASM volatile ("ldrexh %0, %1" : "=r" (result) : "Q" (*addr) );\r
1068 #else\r
1069     /* Prior to GCC 4.8, "Q" will be expanded to [rx, #0] which is not\r
1070        accepted by assembler. So has to use following less efficient pattern.\r
1071     */\r
1072    __ASM volatile ("ldrexh %0, [%1]" : "=r" (result) : "r" (addr) : "memory" );\r
1073 #endif\r
1074    return ((uint16_t) result);    /* Add explicit type cast here */\r
1075 }\r
1076 \r
1077 \r
1078 /**\r
1079   \brief   LDR Exclusive (32 bit)\r
1080   \details Executes a exclusive LDR instruction for 32 bit values.\r
1081   \param [in]    ptr  Pointer to data\r
1082   \return        value of type uint32_t at (*ptr)\r
1083  */\r
1084 __STATIC_FORCEINLINE uint32_t __LDREXW(volatile uint32_t *addr)\r
1085 {\r
1086     uint32_t result;\r
1087 \r
1088    __ASM volatile ("ldrex %0, %1" : "=r" (result) : "Q" (*addr) );\r
1089    return(result);\r
1090 }\r
1091 \r
1092 \r
1093 /**\r
1094   \brief   STR Exclusive (8 bit)\r
1095   \details Executes a exclusive STR instruction for 8 bit values.\r
1096   \param [in]  value  Value to store\r
1097   \param [in]    ptr  Pointer to location\r
1098   \return          0  Function succeeded\r
1099   \return          1  Function failed\r
1100  */\r
1101 __STATIC_FORCEINLINE uint32_t __STREXB(uint8_t value, volatile uint8_t *addr)\r
1102 {\r
1103    uint32_t result;\r
1104 \r
1105    __ASM volatile ("strexb %0, %2, %1" : "=&r" (result), "=Q" (*addr) : "r" ((uint32_t)value) );\r
1106    return(result);\r
1107 }\r
1108 \r
1109 \r
1110 /**\r
1111   \brief   STR Exclusive (16 bit)\r
1112   \details Executes a exclusive STR instruction for 16 bit values.\r
1113   \param [in]  value  Value to store\r
1114   \param [in]    ptr  Pointer to location\r
1115   \return          0  Function succeeded\r
1116   \return          1  Function failed\r
1117  */\r
1118 __STATIC_FORCEINLINE uint32_t __STREXH(uint16_t value, volatile uint16_t *addr)\r
1119 {\r
1120    uint32_t result;\r
1121 \r
1122    __ASM volatile ("strexh %0, %2, %1" : "=&r" (result), "=Q" (*addr) : "r" ((uint32_t)value) );\r
1123    return(result);\r
1124 }\r
1125 \r
1126 \r
1127 /**\r
1128   \brief   STR Exclusive (32 bit)\r
1129   \details Executes a exclusive STR instruction for 32 bit values.\r
1130   \param [in]  value  Value to store\r
1131   \param [in]    ptr  Pointer to location\r
1132   \return          0  Function succeeded\r
1133   \return          1  Function failed\r
1134  */\r
1135 __STATIC_FORCEINLINE uint32_t __STREXW(uint32_t value, volatile uint32_t *addr)\r
1136 {\r
1137    uint32_t result;\r
1138 \r
1139    __ASM volatile ("strex %0, %2, %1" : "=&r" (result), "=Q" (*addr) : "r" (value) );\r
1140    return(result);\r
1141 }\r
1142 \r
1143 \r
1144 /**\r
1145   \brief   Remove the exclusive lock\r
1146   \details Removes the exclusive lock which is created by LDREX.\r
1147  */\r
1148 __STATIC_FORCEINLINE void __CLREX(void)\r
1149 {\r
1150   __ASM volatile ("clrex" ::: "memory");\r
1151 }\r
1152 \r
1153 #endif /* ((defined (__ARM_ARCH_7M__      ) && (__ARM_ARCH_7M__      == 1)) || \\r
1154            (defined (__ARM_ARCH_7EM__     ) && (__ARM_ARCH_7EM__     == 1)) || \\r
1155            (defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) || \\r
1156            (defined (__ARM_ARCH_8M_BASE__ ) && (__ARM_ARCH_8M_BASE__ == 1))    ) */\r
1157 \r
1158 \r
1159 #if ((defined (__ARM_ARCH_7M__      ) && (__ARM_ARCH_7M__      == 1)) || \\r
1160      (defined (__ARM_ARCH_7EM__     ) && (__ARM_ARCH_7EM__     == 1)) || \\r
1161      (defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1))    )\r
1162 /**\r
1163   \brief   Signed Saturate\r
1164   \details Saturates a signed value.\r
1165   \param [in]  ARG1  Value to be saturated\r
1166   \param [in]  ARG2  Bit position to saturate to (1..32)\r
1167   \return             Saturated value\r
1168  */\r
1169 #define __SSAT(ARG1,ARG2) \\r
1170 __extension__ \\r
1171 ({                          \\r
1172   int32_t __RES, __ARG1 = (ARG1); \\r
1173   __ASM ("ssat %0, %1, %2" : "=r" (__RES) :  "I" (ARG2), "r" (__ARG1) ); \\r
1174   __RES; \\r
1175  })\r
1176 \r
1177 \r
1178 /**\r
1179   \brief   Unsigned Saturate\r
1180   \details Saturates an unsigned value.\r
1181   \param [in]  ARG1  Value to be saturated\r
1182   \param [in]  ARG2  Bit position to saturate to (0..31)\r
1183   \return             Saturated value\r
1184  */\r
1185 #define __USAT(ARG1,ARG2) \\r
1186  __extension__ \\r
1187 ({                          \\r
1188   uint32_t __RES, __ARG1 = (ARG1); \\r
1189   __ASM ("usat %0, %1, %2" : "=r" (__RES) :  "I" (ARG2), "r" (__ARG1) ); \\r
1190   __RES; \\r
1191  })\r
1192 \r
1193 \r
1194 /**\r
1195   \brief   Rotate Right with Extend (32 bit)\r
1196   \details Moves each bit of a bitstring right by one bit.\r
1197            The carry input is shifted in at the left end of the bitstring.\r
1198   \param [in]    value  Value to rotate\r
1199   \return               Rotated value\r
1200  */\r
1201 __STATIC_FORCEINLINE uint32_t __RRX(uint32_t value)\r
1202 {\r
1203   uint32_t result;\r
1204 \r
1205   __ASM volatile ("rrx %0, %1" : __CMSIS_GCC_OUT_REG (result) : __CMSIS_GCC_USE_REG (value) );\r
1206   return(result);\r
1207 }\r
1208 \r
1209 \r
1210 /**\r
1211   \brief   LDRT Unprivileged (8 bit)\r
1212   \details Executes a Unprivileged LDRT instruction for 8 bit value.\r
1213   \param [in]    ptr  Pointer to data\r
1214   \return             value of type uint8_t at (*ptr)\r
1215  */\r
1216 __STATIC_FORCEINLINE uint8_t __LDRBT(volatile uint8_t *ptr)\r
1217 {\r
1218     uint32_t result;\r
1219 \r
1220 #if (__GNUC__ > 4) || (__GNUC__ == 4 && __GNUC_MINOR__ >= 8)\r
1221    __ASM volatile ("ldrbt %0, %1" : "=r" (result) : "Q" (*ptr) );\r
1222 #else\r
1223     /* Prior to GCC 4.8, "Q" will be expanded to [rx, #0] which is not\r
1224        accepted by assembler. So has to use following less efficient pattern.\r
1225     */\r
1226    __ASM volatile ("ldrbt %0, [%1]" : "=r" (result) : "r" (ptr) : "memory" );\r
1227 #endif\r
1228    return ((uint8_t) result);    /* Add explicit type cast here */\r
1229 }\r
1230 \r
1231 \r
1232 /**\r
1233   \brief   LDRT Unprivileged (16 bit)\r
1234   \details Executes a Unprivileged LDRT instruction for 16 bit values.\r
1235   \param [in]    ptr  Pointer to data\r
1236   \return        value of type uint16_t at (*ptr)\r
1237  */\r
1238 __STATIC_FORCEINLINE uint16_t __LDRHT(volatile uint16_t *ptr)\r
1239 {\r
1240     uint32_t result;\r
1241 \r
1242 #if (__GNUC__ > 4) || (__GNUC__ == 4 && __GNUC_MINOR__ >= 8)\r
1243    __ASM volatile ("ldrht %0, %1" : "=r" (result) : "Q" (*ptr) );\r
1244 #else\r
1245     /* Prior to GCC 4.8, "Q" will be expanded to [rx, #0] which is not\r
1246        accepted by assembler. So has to use following less efficient pattern.\r
1247     */\r
1248    __ASM volatile ("ldrht %0, [%1]" : "=r" (result) : "r" (ptr) : "memory" );\r
1249 #endif\r
1250    return ((uint16_t) result);    /* Add explicit type cast here */\r
1251 }\r
1252 \r
1253 \r
1254 /**\r
1255   \brief   LDRT Unprivileged (32 bit)\r
1256   \details Executes a Unprivileged LDRT instruction for 32 bit values.\r
1257   \param [in]    ptr  Pointer to data\r
1258   \return        value of type uint32_t at (*ptr)\r
1259  */\r
1260 __STATIC_FORCEINLINE uint32_t __LDRT(volatile uint32_t *ptr)\r
1261 {\r
1262     uint32_t result;\r
1263 \r
1264    __ASM volatile ("ldrt %0, %1" : "=r" (result) : "Q" (*ptr) );\r
1265    return(result);\r
1266 }\r
1267 \r
1268 \r
1269 /**\r
1270   \brief   STRT Unprivileged (8 bit)\r
1271   \details Executes a Unprivileged STRT instruction for 8 bit values.\r
1272   \param [in]  value  Value to store\r
1273   \param [in]    ptr  Pointer to location\r
1274  */\r
1275 __STATIC_FORCEINLINE void __STRBT(uint8_t value, volatile uint8_t *ptr)\r
1276 {\r
1277    __ASM volatile ("strbt %1, %0" : "=Q" (*ptr) : "r" ((uint32_t)value) );\r
1278 }\r
1279 \r
1280 \r
1281 /**\r
1282   \brief   STRT Unprivileged (16 bit)\r
1283   \details Executes a Unprivileged STRT instruction for 16 bit values.\r
1284   \param [in]  value  Value to store\r
1285   \param [in]    ptr  Pointer to location\r
1286  */\r
1287 __STATIC_FORCEINLINE void __STRHT(uint16_t value, volatile uint16_t *ptr)\r
1288 {\r
1289    __ASM volatile ("strht %1, %0" : "=Q" (*ptr) : "r" ((uint32_t)value) );\r
1290 }\r
1291 \r
1292 \r
1293 /**\r
1294   \brief   STRT Unprivileged (32 bit)\r
1295   \details Executes a Unprivileged STRT instruction for 32 bit values.\r
1296   \param [in]  value  Value to store\r
1297   \param [in]    ptr  Pointer to location\r
1298  */\r
1299 __STATIC_FORCEINLINE void __STRT(uint32_t value, volatile uint32_t *ptr)\r
1300 {\r
1301    __ASM volatile ("strt %1, %0" : "=Q" (*ptr) : "r" (value) );\r
1302 }\r
1303 \r
1304 #else  /* ((defined (__ARM_ARCH_7M__      ) && (__ARM_ARCH_7M__      == 1)) || \\r
1305            (defined (__ARM_ARCH_7EM__     ) && (__ARM_ARCH_7EM__     == 1)) || \\r
1306            (defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1))    ) */\r
1307 \r
1308 /**\r
1309   \brief   Signed Saturate\r
1310   \details Saturates a signed value.\r
1311   \param [in]  value  Value to be saturated\r
1312   \param [in]    sat  Bit position to saturate to (1..32)\r
1313   \return             Saturated value\r
1314  */\r
1315 __STATIC_FORCEINLINE int32_t __SSAT(int32_t val, uint32_t sat)\r
1316 {\r
1317   if ((sat >= 1U) && (sat <= 32U))\r
1318   {\r
1319     const int32_t max = (int32_t)((1U << (sat - 1U)) - 1U);\r
1320     const int32_t min = -1 - max ;\r
1321     if (val > max)\r
1322     {\r
1323       return max;\r
1324     }\r
1325     else if (val < min)\r
1326     {\r
1327       return min;\r
1328     }\r
1329   }\r
1330   return val;\r
1331 }\r
1332 \r
1333 /**\r
1334   \brief   Unsigned Saturate\r
1335   \details Saturates an unsigned value.\r
1336   \param [in]  value  Value to be saturated\r
1337   \param [in]    sat  Bit position to saturate to (0..31)\r
1338   \return             Saturated value\r
1339  */\r
1340 __STATIC_FORCEINLINE uint32_t __USAT(int32_t val, uint32_t sat)\r
1341 {\r
1342   if (sat <= 31U)\r
1343   {\r
1344     const uint32_t max = ((1U << sat) - 1U);\r
1345     if (val > (int32_t)max)\r
1346     {\r
1347       return max;\r
1348     }\r
1349     else if (val < 0)\r
1350     {\r
1351       return 0U;\r
1352     }\r
1353   }\r
1354   return (uint32_t)val;\r
1355 }\r
1356 \r
1357 #endif /* ((defined (__ARM_ARCH_7M__      ) && (__ARM_ARCH_7M__      == 1)) || \\r
1358            (defined (__ARM_ARCH_7EM__     ) && (__ARM_ARCH_7EM__     == 1)) || \\r
1359            (defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1))    ) */\r
1360 \r
1361 \r
1362 #if ((defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) || \\r
1363      (defined (__ARM_ARCH_8M_BASE__ ) && (__ARM_ARCH_8M_BASE__ == 1))    )\r
1364 /**\r
1365   \brief   Load-Acquire (8 bit)\r
1366   \details Executes a LDAB instruction for 8 bit value.\r
1367   \param [in]    ptr  Pointer to data\r
1368   \return             value of type uint8_t at (*ptr)\r
1369  */\r
1370 __STATIC_FORCEINLINE uint8_t __LDAB(volatile uint8_t *ptr)\r
1371 {\r
1372     uint32_t result;\r
1373 \r
1374    __ASM volatile ("ldab %0, %1" : "=r" (result) : "Q" (*ptr) );\r
1375    return ((uint8_t) result);\r
1376 }\r
1377 \r
1378 \r
1379 /**\r
1380   \brief   Load-Acquire (16 bit)\r
1381   \details Executes a LDAH instruction for 16 bit values.\r
1382   \param [in]    ptr  Pointer to data\r
1383   \return        value of type uint16_t at (*ptr)\r
1384  */\r
1385 __STATIC_FORCEINLINE uint16_t __LDAH(volatile uint16_t *ptr)\r
1386 {\r
1387     uint32_t result;\r
1388 \r
1389    __ASM volatile ("ldah %0, %1" : "=r" (result) : "Q" (*ptr) );\r
1390    return ((uint16_t) result);\r
1391 }\r
1392 \r
1393 \r
1394 /**\r
1395   \brief   Load-Acquire (32 bit)\r
1396   \details Executes a LDA instruction for 32 bit values.\r
1397   \param [in]    ptr  Pointer to data\r
1398   \return        value of type uint32_t at (*ptr)\r
1399  */\r
1400 __STATIC_FORCEINLINE uint32_t __LDA(volatile uint32_t *ptr)\r
1401 {\r
1402     uint32_t result;\r
1403 \r
1404    __ASM volatile ("lda %0, %1" : "=r" (result) : "Q" (*ptr) );\r
1405    return(result);\r
1406 }\r
1407 \r
1408 \r
1409 /**\r
1410   \brief   Store-Release (8 bit)\r
1411   \details Executes a STLB instruction for 8 bit values.\r
1412   \param [in]  value  Value to store\r
1413   \param [in]    ptr  Pointer to location\r
1414  */\r
1415 __STATIC_FORCEINLINE void __STLB(uint8_t value, volatile uint8_t *ptr)\r
1416 {\r
1417    __ASM volatile ("stlb %1, %0" : "=Q" (*ptr) : "r" ((uint32_t)value) );\r
1418 }\r
1419 \r
1420 \r
1421 /**\r
1422   \brief   Store-Release (16 bit)\r
1423   \details Executes a STLH instruction for 16 bit values.\r
1424   \param [in]  value  Value to store\r
1425   \param [in]    ptr  Pointer to location\r
1426  */\r
1427 __STATIC_FORCEINLINE void __STLH(uint16_t value, volatile uint16_t *ptr)\r
1428 {\r
1429    __ASM volatile ("stlh %1, %0" : "=Q" (*ptr) : "r" ((uint32_t)value) );\r
1430 }\r
1431 \r
1432 \r
1433 /**\r
1434   \brief   Store-Release (32 bit)\r
1435   \details Executes a STL instruction for 32 bit values.\r
1436   \param [in]  value  Value to store\r
1437   \param [in]    ptr  Pointer to location\r
1438  */\r
1439 __STATIC_FORCEINLINE void __STL(uint32_t value, volatile uint32_t *ptr)\r
1440 {\r
1441    __ASM volatile ("stl %1, %0" : "=Q" (*ptr) : "r" ((uint32_t)value) );\r
1442 }\r
1443 \r
1444 \r
1445 /**\r
1446   \brief   Load-Acquire Exclusive (8 bit)\r
1447   \details Executes a LDAB exclusive instruction for 8 bit value.\r
1448   \param [in]    ptr  Pointer to data\r
1449   \return             value of type uint8_t at (*ptr)\r
1450  */\r
1451 __STATIC_FORCEINLINE uint8_t __LDAEXB(volatile uint8_t *ptr)\r
1452 {\r
1453     uint32_t result;\r
1454 \r
1455    __ASM volatile ("ldaexb %0, %1" : "=r" (result) : "Q" (*ptr) );\r
1456    return ((uint8_t) result);\r
1457 }\r
1458 \r
1459 \r
1460 /**\r
1461   \brief   Load-Acquire Exclusive (16 bit)\r
1462   \details Executes a LDAH exclusive instruction for 16 bit values.\r
1463   \param [in]    ptr  Pointer to data\r
1464   \return        value of type uint16_t at (*ptr)\r
1465  */\r
1466 __STATIC_FORCEINLINE uint16_t __LDAEXH(volatile uint16_t *ptr)\r
1467 {\r
1468     uint32_t result;\r
1469 \r
1470    __ASM volatile ("ldaexh %0, %1" : "=r" (result) : "Q" (*ptr) );\r
1471    return ((uint16_t) result);\r
1472 }\r
1473 \r
1474 \r
1475 /**\r
1476   \brief   Load-Acquire Exclusive (32 bit)\r
1477   \details Executes a LDA exclusive instruction for 32 bit values.\r
1478   \param [in]    ptr  Pointer to data\r
1479   \return        value of type uint32_t at (*ptr)\r
1480  */\r
1481 __STATIC_FORCEINLINE uint32_t __LDAEX(volatile uint32_t *ptr)\r
1482 {\r
1483     uint32_t result;\r
1484 \r
1485    __ASM volatile ("ldaex %0, %1" : "=r" (result) : "Q" (*ptr) );\r
1486    return(result);\r
1487 }\r
1488 \r
1489 \r
1490 /**\r
1491   \brief   Store-Release Exclusive (8 bit)\r
1492   \details Executes a STLB exclusive instruction for 8 bit values.\r
1493   \param [in]  value  Value to store\r
1494   \param [in]    ptr  Pointer to location\r
1495   \return          0  Function succeeded\r
1496   \return          1  Function failed\r
1497  */\r
1498 __STATIC_FORCEINLINE uint32_t __STLEXB(uint8_t value, volatile uint8_t *ptr)\r
1499 {\r
1500    uint32_t result;\r
1501 \r
1502    __ASM volatile ("stlexb %0, %2, %1" : "=&r" (result), "=Q" (*ptr) : "r" ((uint32_t)value) );\r
1503    return(result);\r
1504 }\r
1505 \r
1506 \r
1507 /**\r
1508   \brief   Store-Release Exclusive (16 bit)\r
1509   \details Executes a STLH exclusive instruction for 16 bit values.\r
1510   \param [in]  value  Value to store\r
1511   \param [in]    ptr  Pointer to location\r
1512   \return          0  Function succeeded\r
1513   \return          1  Function failed\r
1514  */\r
1515 __STATIC_FORCEINLINE uint32_t __STLEXH(uint16_t value, volatile uint16_t *ptr)\r
1516 {\r
1517    uint32_t result;\r
1518 \r
1519    __ASM volatile ("stlexh %0, %2, %1" : "=&r" (result), "=Q" (*ptr) : "r" ((uint32_t)value) );\r
1520    return(result);\r
1521 }\r
1522 \r
1523 \r
1524 /**\r
1525   \brief   Store-Release Exclusive (32 bit)\r
1526   \details Executes a STL exclusive instruction for 32 bit values.\r
1527   \param [in]  value  Value to store\r
1528   \param [in]    ptr  Pointer to location\r
1529   \return          0  Function succeeded\r
1530   \return          1  Function failed\r
1531  */\r
1532 __STATIC_FORCEINLINE uint32_t __STLEX(uint32_t value, volatile uint32_t *ptr)\r
1533 {\r
1534    uint32_t result;\r
1535 \r
1536    __ASM volatile ("stlex %0, %2, %1" : "=&r" (result), "=Q" (*ptr) : "r" ((uint32_t)value) );\r
1537    return(result);\r
1538 }\r
1539 \r
1540 #endif /* ((defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) || \\r
1541            (defined (__ARM_ARCH_8M_BASE__ ) && (__ARM_ARCH_8M_BASE__ == 1))    ) */\r
1542 \r
1543 /*@}*/ /* end of group CMSIS_Core_InstructionInterface */\r
1544 \r
1545 \r
1546 /* ###################  Compiler specific Intrinsics  ########################### */\r
1547 /** \defgroup CMSIS_SIMD_intrinsics CMSIS SIMD Intrinsics\r
1548   Access to dedicated SIMD instructions\r
1549   @{\r
1550 */\r
1551 \r
1552 #if (defined (__ARM_FEATURE_DSP) && (__ARM_FEATURE_DSP == 1))\r
1553 \r
1554 __STATIC_FORCEINLINE uint32_t __SADD8(uint32_t op1, uint32_t op2)\r
1555 {\r
1556   uint32_t result;\r
1557 \r
1558   __ASM volatile ("sadd8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1559   return(result);\r
1560 }\r
1561 \r
1562 __STATIC_FORCEINLINE uint32_t __QADD8(uint32_t op1, uint32_t op2)\r
1563 {\r
1564   uint32_t result;\r
1565 \r
1566   __ASM volatile ("qadd8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1567   return(result);\r
1568 }\r
1569 \r
1570 __STATIC_FORCEINLINE uint32_t __SHADD8(uint32_t op1, uint32_t op2)\r
1571 {\r
1572   uint32_t result;\r
1573 \r
1574   __ASM volatile ("shadd8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1575   return(result);\r
1576 }\r
1577 \r
1578 __STATIC_FORCEINLINE uint32_t __UADD8(uint32_t op1, uint32_t op2)\r
1579 {\r
1580   uint32_t result;\r
1581 \r
1582   __ASM volatile ("uadd8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1583   return(result);\r
1584 }\r
1585 \r
1586 __STATIC_FORCEINLINE uint32_t __UQADD8(uint32_t op1, uint32_t op2)\r
1587 {\r
1588   uint32_t result;\r
1589 \r
1590   __ASM volatile ("uqadd8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1591   return(result);\r
1592 }\r
1593 \r
1594 __STATIC_FORCEINLINE uint32_t __UHADD8(uint32_t op1, uint32_t op2)\r
1595 {\r
1596   uint32_t result;\r
1597 \r
1598   __ASM volatile ("uhadd8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1599   return(result);\r
1600 }\r
1601 \r
1602 \r
1603 __STATIC_FORCEINLINE uint32_t __SSUB8(uint32_t op1, uint32_t op2)\r
1604 {\r
1605   uint32_t result;\r
1606 \r
1607   __ASM volatile ("ssub8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1608   return(result);\r
1609 }\r
1610 \r
1611 __STATIC_FORCEINLINE uint32_t __QSUB8(uint32_t op1, uint32_t op2)\r
1612 {\r
1613   uint32_t result;\r
1614 \r
1615   __ASM volatile ("qsub8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1616   return(result);\r
1617 }\r
1618 \r
1619 __STATIC_FORCEINLINE uint32_t __SHSUB8(uint32_t op1, uint32_t op2)\r
1620 {\r
1621   uint32_t result;\r
1622 \r
1623   __ASM volatile ("shsub8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1624   return(result);\r
1625 }\r
1626 \r
1627 __STATIC_FORCEINLINE uint32_t __USUB8(uint32_t op1, uint32_t op2)\r
1628 {\r
1629   uint32_t result;\r
1630 \r
1631   __ASM volatile ("usub8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1632   return(result);\r
1633 }\r
1634 \r
1635 __STATIC_FORCEINLINE uint32_t __UQSUB8(uint32_t op1, uint32_t op2)\r
1636 {\r
1637   uint32_t result;\r
1638 \r
1639   __ASM volatile ("uqsub8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1640   return(result);\r
1641 }\r
1642 \r
1643 __STATIC_FORCEINLINE uint32_t __UHSUB8(uint32_t op1, uint32_t op2)\r
1644 {\r
1645   uint32_t result;\r
1646 \r
1647   __ASM volatile ("uhsub8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1648   return(result);\r
1649 }\r
1650 \r
1651 \r
1652 __STATIC_FORCEINLINE uint32_t __SADD16(uint32_t op1, uint32_t op2)\r
1653 {\r
1654   uint32_t result;\r
1655 \r
1656   __ASM volatile ("sadd16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1657   return(result);\r
1658 }\r
1659 \r
1660 __STATIC_FORCEINLINE uint32_t __QADD16(uint32_t op1, uint32_t op2)\r
1661 {\r
1662   uint32_t result;\r
1663 \r
1664   __ASM volatile ("qadd16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1665   return(result);\r
1666 }\r
1667 \r
1668 __STATIC_FORCEINLINE uint32_t __SHADD16(uint32_t op1, uint32_t op2)\r
1669 {\r
1670   uint32_t result;\r
1671 \r
1672   __ASM volatile ("shadd16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1673   return(result);\r
1674 }\r
1675 \r
1676 __STATIC_FORCEINLINE uint32_t __UADD16(uint32_t op1, uint32_t op2)\r
1677 {\r
1678   uint32_t result;\r
1679 \r
1680   __ASM volatile ("uadd16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1681   return(result);\r
1682 }\r
1683 \r
1684 __STATIC_FORCEINLINE uint32_t __UQADD16(uint32_t op1, uint32_t op2)\r
1685 {\r
1686   uint32_t result;\r
1687 \r
1688   __ASM volatile ("uqadd16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1689   return(result);\r
1690 }\r
1691 \r
1692 __STATIC_FORCEINLINE uint32_t __UHADD16(uint32_t op1, uint32_t op2)\r
1693 {\r
1694   uint32_t result;\r
1695 \r
1696   __ASM volatile ("uhadd16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1697   return(result);\r
1698 }\r
1699 \r
1700 __STATIC_FORCEINLINE uint32_t __SSUB16(uint32_t op1, uint32_t op2)\r
1701 {\r
1702   uint32_t result;\r
1703 \r
1704   __ASM volatile ("ssub16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1705   return(result);\r
1706 }\r
1707 \r
1708 __STATIC_FORCEINLINE uint32_t __QSUB16(uint32_t op1, uint32_t op2)\r
1709 {\r
1710   uint32_t result;\r
1711 \r
1712   __ASM volatile ("qsub16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1713   return(result);\r
1714 }\r
1715 \r
1716 __STATIC_FORCEINLINE uint32_t __SHSUB16(uint32_t op1, uint32_t op2)\r
1717 {\r
1718   uint32_t result;\r
1719 \r
1720   __ASM volatile ("shsub16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1721   return(result);\r
1722 }\r
1723 \r
1724 __STATIC_FORCEINLINE uint32_t __USUB16(uint32_t op1, uint32_t op2)\r
1725 {\r
1726   uint32_t result;\r
1727 \r
1728   __ASM volatile ("usub16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1729   return(result);\r
1730 }\r
1731 \r
1732 __STATIC_FORCEINLINE uint32_t __UQSUB16(uint32_t op1, uint32_t op2)\r
1733 {\r
1734   uint32_t result;\r
1735 \r
1736   __ASM volatile ("uqsub16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1737   return(result);\r
1738 }\r
1739 \r
1740 __STATIC_FORCEINLINE uint32_t __UHSUB16(uint32_t op1, uint32_t op2)\r
1741 {\r
1742   uint32_t result;\r
1743 \r
1744   __ASM volatile ("uhsub16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1745   return(result);\r
1746 }\r
1747 \r
1748 __STATIC_FORCEINLINE uint32_t __SASX(uint32_t op1, uint32_t op2)\r
1749 {\r
1750   uint32_t result;\r
1751 \r
1752   __ASM volatile ("sasx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1753   return(result);\r
1754 }\r
1755 \r
1756 __STATIC_FORCEINLINE uint32_t __QASX(uint32_t op1, uint32_t op2)\r
1757 {\r
1758   uint32_t result;\r
1759 \r
1760   __ASM volatile ("qasx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1761   return(result);\r
1762 }\r
1763 \r
1764 __STATIC_FORCEINLINE uint32_t __SHASX(uint32_t op1, uint32_t op2)\r
1765 {\r
1766   uint32_t result;\r
1767 \r
1768   __ASM volatile ("shasx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1769   return(result);\r
1770 }\r
1771 \r
1772 __STATIC_FORCEINLINE uint32_t __UASX(uint32_t op1, uint32_t op2)\r
1773 {\r
1774   uint32_t result;\r
1775 \r
1776   __ASM volatile ("uasx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1777   return(result);\r
1778 }\r
1779 \r
1780 __STATIC_FORCEINLINE uint32_t __UQASX(uint32_t op1, uint32_t op2)\r
1781 {\r
1782   uint32_t result;\r
1783 \r
1784   __ASM volatile ("uqasx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1785   return(result);\r
1786 }\r
1787 \r
1788 __STATIC_FORCEINLINE uint32_t __UHASX(uint32_t op1, uint32_t op2)\r
1789 {\r
1790   uint32_t result;\r
1791 \r
1792   __ASM volatile ("uhasx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1793   return(result);\r
1794 }\r
1795 \r
1796 __STATIC_FORCEINLINE uint32_t __SSAX(uint32_t op1, uint32_t op2)\r
1797 {\r
1798   uint32_t result;\r
1799 \r
1800   __ASM volatile ("ssax %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1801   return(result);\r
1802 }\r
1803 \r
1804 __STATIC_FORCEINLINE uint32_t __QSAX(uint32_t op1, uint32_t op2)\r
1805 {\r
1806   uint32_t result;\r
1807 \r
1808   __ASM volatile ("qsax %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1809   return(result);\r
1810 }\r
1811 \r
1812 __STATIC_FORCEINLINE uint32_t __SHSAX(uint32_t op1, uint32_t op2)\r
1813 {\r
1814   uint32_t result;\r
1815 \r
1816   __ASM volatile ("shsax %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1817   return(result);\r
1818 }\r
1819 \r
1820 __STATIC_FORCEINLINE uint32_t __USAX(uint32_t op1, uint32_t op2)\r
1821 {\r
1822   uint32_t result;\r
1823 \r
1824   __ASM volatile ("usax %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1825   return(result);\r
1826 }\r
1827 \r
1828 __STATIC_FORCEINLINE uint32_t __UQSAX(uint32_t op1, uint32_t op2)\r
1829 {\r
1830   uint32_t result;\r
1831 \r
1832   __ASM volatile ("uqsax %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1833   return(result);\r
1834 }\r
1835 \r
1836 __STATIC_FORCEINLINE uint32_t __UHSAX(uint32_t op1, uint32_t op2)\r
1837 {\r
1838   uint32_t result;\r
1839 \r
1840   __ASM volatile ("uhsax %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1841   return(result);\r
1842 }\r
1843 \r
1844 __STATIC_FORCEINLINE uint32_t __USAD8(uint32_t op1, uint32_t op2)\r
1845 {\r
1846   uint32_t result;\r
1847 \r
1848   __ASM volatile ("usad8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1849   return(result);\r
1850 }\r
1851 \r
1852 __STATIC_FORCEINLINE uint32_t __USADA8(uint32_t op1, uint32_t op2, uint32_t op3)\r
1853 {\r
1854   uint32_t result;\r
1855 \r
1856   __ASM volatile ("usada8 %0, %1, %2, %3" : "=r" (result) : "r" (op1), "r" (op2), "r" (op3) );\r
1857   return(result);\r
1858 }\r
1859 \r
1860 #define __SSAT16(ARG1,ARG2) \\r
1861 ({                          \\r
1862   int32_t __RES, __ARG1 = (ARG1); \\r
1863   __ASM ("ssat16 %0, %1, %2" : "=r" (__RES) :  "I" (ARG2), "r" (__ARG1) ); \\r
1864   __RES; \\r
1865  })\r
1866 \r
1867 #define __USAT16(ARG1,ARG2) \\r
1868 ({                          \\r
1869   uint32_t __RES, __ARG1 = (ARG1); \\r
1870   __ASM ("usat16 %0, %1, %2" : "=r" (__RES) :  "I" (ARG2), "r" (__ARG1) ); \\r
1871   __RES; \\r
1872  })\r
1873 \r
1874 __STATIC_FORCEINLINE uint32_t __UXTB16(uint32_t op1)\r
1875 {\r
1876   uint32_t result;\r
1877 \r
1878   __ASM volatile ("uxtb16 %0, %1" : "=r" (result) : "r" (op1));\r
1879   return(result);\r
1880 }\r
1881 \r
1882 __STATIC_FORCEINLINE uint32_t __UXTAB16(uint32_t op1, uint32_t op2)\r
1883 {\r
1884   uint32_t result;\r
1885 \r
1886   __ASM volatile ("uxtab16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1887   return(result);\r
1888 }\r
1889 \r
1890 __STATIC_FORCEINLINE uint32_t __SXTB16(uint32_t op1)\r
1891 {\r
1892   uint32_t result;\r
1893 \r
1894   __ASM volatile ("sxtb16 %0, %1" : "=r" (result) : "r" (op1));\r
1895   return(result);\r
1896 }\r
1897 \r
1898 __STATIC_FORCEINLINE uint32_t __SXTAB16(uint32_t op1, uint32_t op2)\r
1899 {\r
1900   uint32_t result;\r
1901 \r
1902   __ASM volatile ("sxtab16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1903   return(result);\r
1904 }\r
1905 \r
1906 __STATIC_FORCEINLINE uint32_t __SMUAD  (uint32_t op1, uint32_t op2)\r
1907 {\r
1908   uint32_t result;\r
1909 \r
1910   __ASM volatile ("smuad %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1911   return(result);\r
1912 }\r
1913 \r
1914 __STATIC_FORCEINLINE uint32_t __SMUADX (uint32_t op1, uint32_t op2)\r
1915 {\r
1916   uint32_t result;\r
1917 \r
1918   __ASM volatile ("smuadx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1919   return(result);\r
1920 }\r
1921 \r
1922 __STATIC_FORCEINLINE uint32_t __SMLAD (uint32_t op1, uint32_t op2, uint32_t op3)\r
1923 {\r
1924   uint32_t result;\r
1925 \r
1926   __ASM volatile ("smlad %0, %1, %2, %3" : "=r" (result) : "r" (op1), "r" (op2), "r" (op3) );\r
1927   return(result);\r
1928 }\r
1929 \r
1930 __STATIC_FORCEINLINE uint32_t __SMLADX (uint32_t op1, uint32_t op2, uint32_t op3)\r
1931 {\r
1932   uint32_t result;\r
1933 \r
1934   __ASM volatile ("smladx %0, %1, %2, %3" : "=r" (result) : "r" (op1), "r" (op2), "r" (op3) );\r
1935   return(result);\r
1936 }\r
1937 \r
1938 __STATIC_FORCEINLINE uint64_t __SMLALD (uint32_t op1, uint32_t op2, uint64_t acc)\r
1939 {\r
1940   union llreg_u{\r
1941     uint32_t w32[2];\r
1942     uint64_t w64;\r
1943   } llr;\r
1944   llr.w64 = acc;\r
1945 \r
1946 #ifndef __ARMEB__   /* Little endian */\r
1947   __ASM volatile ("smlald %0, %1, %2, %3" : "=r" (llr.w32[0]), "=r" (llr.w32[1]): "r" (op1), "r" (op2) , "0" (llr.w32[0]), "1" (llr.w32[1]) );\r
1948 #else               /* Big endian */\r
1949   __ASM volatile ("smlald %0, %1, %2, %3" : "=r" (llr.w32[1]), "=r" (llr.w32[0]): "r" (op1), "r" (op2) , "0" (llr.w32[1]), "1" (llr.w32[0]) );\r
1950 #endif\r
1951 \r
1952   return(llr.w64);\r
1953 }\r
1954 \r
1955 __STATIC_FORCEINLINE uint64_t __SMLALDX (uint32_t op1, uint32_t op2, uint64_t acc)\r
1956 {\r
1957   union llreg_u{\r
1958     uint32_t w32[2];\r
1959     uint64_t w64;\r
1960   } llr;\r
1961   llr.w64 = acc;\r
1962 \r
1963 #ifndef __ARMEB__   /* Little endian */\r
1964   __ASM volatile ("smlaldx %0, %1, %2, %3" : "=r" (llr.w32[0]), "=r" (llr.w32[1]): "r" (op1), "r" (op2) , "0" (llr.w32[0]), "1" (llr.w32[1]) );\r
1965 #else               /* Big endian */\r
1966   __ASM volatile ("smlaldx %0, %1, %2, %3" : "=r" (llr.w32[1]), "=r" (llr.w32[0]): "r" (op1), "r" (op2) , "0" (llr.w32[1]), "1" (llr.w32[0]) );\r
1967 #endif\r
1968 \r
1969   return(llr.w64);\r
1970 }\r
1971 \r
1972 __STATIC_FORCEINLINE uint32_t __SMUSD  (uint32_t op1, uint32_t op2)\r
1973 {\r
1974   uint32_t result;\r
1975 \r
1976   __ASM volatile ("smusd %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1977   return(result);\r
1978 }\r
1979 \r
1980 __STATIC_FORCEINLINE uint32_t __SMUSDX (uint32_t op1, uint32_t op2)\r
1981 {\r
1982   uint32_t result;\r
1983 \r
1984   __ASM volatile ("smusdx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1985   return(result);\r
1986 }\r
1987 \r
1988 __STATIC_FORCEINLINE uint32_t __SMLSD (uint32_t op1, uint32_t op2, uint32_t op3)\r
1989 {\r
1990   uint32_t result;\r
1991 \r
1992   __ASM volatile ("smlsd %0, %1, %2, %3" : "=r" (result) : "r" (op1), "r" (op2), "r" (op3) );\r
1993   return(result);\r
1994 }\r
1995 \r
1996 __STATIC_FORCEINLINE uint32_t __SMLSDX (uint32_t op1, uint32_t op2, uint32_t op3)\r
1997 {\r
1998   uint32_t result;\r
1999 \r
2000   __ASM volatile ("smlsdx %0, %1, %2, %3" : "=r" (result) : "r" (op1), "r" (op2), "r" (op3) );\r
2001   return(result);\r
2002 }\r
2003 \r
2004 __STATIC_FORCEINLINE uint64_t __SMLSLD (uint32_t op1, uint32_t op2, uint64_t acc)\r
2005 {\r
2006   union llreg_u{\r
2007     uint32_t w32[2];\r
2008     uint64_t w64;\r
2009   } llr;\r
2010   llr.w64 = acc;\r
2011 \r
2012 #ifndef __ARMEB__   /* Little endian */\r
2013   __ASM volatile ("smlsld %0, %1, %2, %3" : "=r" (llr.w32[0]), "=r" (llr.w32[1]): "r" (op1), "r" (op2) , "0" (llr.w32[0]), "1" (llr.w32[1]) );\r
2014 #else               /* Big endian */\r
2015   __ASM volatile ("smlsld %0, %1, %2, %3" : "=r" (llr.w32[1]), "=r" (llr.w32[0]): "r" (op1), "r" (op2) , "0" (llr.w32[1]), "1" (llr.w32[0]) );\r
2016 #endif\r
2017 \r
2018   return(llr.w64);\r
2019 }\r
2020 \r
2021 __STATIC_FORCEINLINE uint64_t __SMLSLDX (uint32_t op1, uint32_t op2, uint64_t acc)\r
2022 {\r
2023   union llreg_u{\r
2024     uint32_t w32[2];\r
2025     uint64_t w64;\r
2026   } llr;\r
2027   llr.w64 = acc;\r
2028 \r
2029 #ifndef __ARMEB__   /* Little endian */\r
2030   __ASM volatile ("smlsldx %0, %1, %2, %3" : "=r" (llr.w32[0]), "=r" (llr.w32[1]): "r" (op1), "r" (op2) , "0" (llr.w32[0]), "1" (llr.w32[1]) );\r
2031 #else               /* Big endian */\r
2032   __ASM volatile ("smlsldx %0, %1, %2, %3" : "=r" (llr.w32[1]), "=r" (llr.w32[0]): "r" (op1), "r" (op2) , "0" (llr.w32[1]), "1" (llr.w32[0]) );\r
2033 #endif\r
2034 \r
2035   return(llr.w64);\r
2036 }\r
2037 \r
2038 __STATIC_FORCEINLINE uint32_t __SEL  (uint32_t op1, uint32_t op2)\r
2039 {\r
2040   uint32_t result;\r
2041 \r
2042   __ASM volatile ("sel %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
2043   return(result);\r
2044 }\r
2045 \r
2046 __STATIC_FORCEINLINE  int32_t __QADD( int32_t op1,  int32_t op2)\r
2047 {\r
2048   int32_t result;\r
2049 \r
2050   __ASM volatile ("qadd %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
2051   return(result);\r
2052 }\r
2053 \r
2054 __STATIC_FORCEINLINE  int32_t __QSUB( int32_t op1,  int32_t op2)\r
2055 {\r
2056   int32_t result;\r
2057 \r
2058   __ASM volatile ("qsub %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
2059   return(result);\r
2060 }\r
2061 \r
2062 #if 0\r
2063 #define __PKHBT(ARG1,ARG2,ARG3) \\r
2064 ({                          \\r
2065   uint32_t __RES, __ARG1 = (ARG1), __ARG2 = (ARG2); \\r
2066   __ASM ("pkhbt %0, %1, %2, lsl %3" : "=r" (__RES) :  "r" (__ARG1), "r" (__ARG2), "I" (ARG3)  ); \\r
2067   __RES; \\r
2068  })\r
2069 \r
2070 #define __PKHTB(ARG1,ARG2,ARG3) \\r
2071 ({                          \\r
2072   uint32_t __RES, __ARG1 = (ARG1), __ARG2 = (ARG2); \\r
2073   if (ARG3 == 0) \\r
2074     __ASM ("pkhtb %0, %1, %2" : "=r" (__RES) :  "r" (__ARG1), "r" (__ARG2)  ); \\r
2075   else \\r
2076     __ASM ("pkhtb %0, %1, %2, asr %3" : "=r" (__RES) :  "r" (__ARG1), "r" (__ARG2), "I" (ARG3)  ); \\r
2077   __RES; \\r
2078  })\r
2079 #endif\r
2080 \r
2081 #define __PKHBT(ARG1,ARG2,ARG3)          ( ((((uint32_t)(ARG1))          ) & 0x0000FFFFUL) |  \\r
2082                                            ((((uint32_t)(ARG2)) << (ARG3)) & 0xFFFF0000UL)  )\r
2083 \r
2084 #define __PKHTB(ARG1,ARG2,ARG3)          ( ((((uint32_t)(ARG1))          ) & 0xFFFF0000UL) |  \\r
2085                                            ((((uint32_t)(ARG2)) >> (ARG3)) & 0x0000FFFFUL)  )\r
2086 \r
2087 __STATIC_FORCEINLINE int32_t __SMMLA (int32_t op1, int32_t op2, int32_t op3)\r
2088 {\r
2089  int32_t result;\r
2090 \r
2091  __ASM volatile ("smmla %0, %1, %2, %3" : "=r" (result): "r"  (op1), "r" (op2), "r" (op3) );\r
2092  return(result);\r
2093 }\r
2094 \r
2095 #endif /* (__ARM_FEATURE_DSP == 1) */\r
2096 /*@} end of group CMSIS_SIMD_intrinsics */\r
2097 \r
2098 \r
2099 #pragma GCC diagnostic pop\r
2100 \r
2101 #endif /* __CMSIS_GCC_H */\r