git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_MPU_M33F_NXP_LPC55S69_MCUXpresso/NXP_Code/CMSIS/cmsis_iccarm.h

   1 /**************************************************************************//**\r
   2  * @file     cmsis_iccarm.h\r
   3  * @brief    CMSIS compiler ICCARM (IAR Compiler for Arm) header file\r
   4  * @version  V5.0.8\r
   5  * @date     04. September 2018\r
   6  ******************************************************************************/\r
   7 \r
   8 //------------------------------------------------------------------------------\r
   9 //\r
  10 // Copyright (c) 2017-2018 IAR Systems\r
  11 //\r
  12 // Licensed under the Apache License, Version 2.0 (the "License")\r
  13 // you may not use this file except in compliance with the License.\r
  14 // You may obtain a copy of the License at\r
  15 //     http://www.apache.org/licenses/LICENSE-2.0\r
  16 //\r
  17 // Unless required by applicable law or agreed to in writing, software\r
  18 // distributed under the License is distributed on an "AS IS" BASIS,\r
  19 // WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.\r
  20 // See the License for the specific language governing permissions and\r
  21 // limitations under the License.\r
  22 //\r
  23 //------------------------------------------------------------------------------\r
  24 \r
  25 \r
  26 #ifndef __CMSIS_ICCARM_H__\r
  27 #define __CMSIS_ICCARM_H__\r
  28 \r
  29 #ifndef __ICCARM__\r
  30   #error This file should only be compiled by ICCARM\r
  31 #endif\r
  32 \r
  33 #pragma system_include\r
  34 \r
  35 #define __IAR_FT _Pragma("inline=forced") __intrinsic\r
  36 \r
  37 #if (__VER__ >= 8000000)\r
  38   #define __ICCARM_V8 1\r
  39 #else\r
  40   #define __ICCARM_V8 0\r
  41 #endif\r
  42 \r
  43 #ifndef __ALIGNED\r
  44   #if __ICCARM_V8\r
  45     #define __ALIGNED(x) __attribute__((aligned(x)))\r
  46   #elif (__VER__ >= 7080000)\r
  47     /* Needs IAR language extensions */\r
  48     #define __ALIGNED(x) __attribute__((aligned(x)))\r
  49   #else\r
  50     #warning No compiler specific solution for __ALIGNED.__ALIGNED is ignored.\r
  51     #define __ALIGNED(x)\r
  52   #endif\r
  53 #endif\r
  54 \r
  55 \r
  56 /* Define compiler macros for CPU architecture, used in CMSIS 5.\r
  57  */\r
  58 #if __ARM_ARCH_6M__ || __ARM_ARCH_7M__ || __ARM_ARCH_7EM__ || __ARM_ARCH_8M_BASE__ || __ARM_ARCH_8M_MAIN__\r
  59 /* Macros already defined */\r
  60 #else\r
  61   #if defined(__ARM8M_MAINLINE__) || defined(__ARM8EM_MAINLINE__)\r
  62     #define __ARM_ARCH_8M_MAIN__ 1\r
  63   #elif defined(__ARM8M_BASELINE__)\r
  64     #define __ARM_ARCH_8M_BASE__ 1\r
  65   #elif defined(__ARM_ARCH_PROFILE) && __ARM_ARCH_PROFILE == 'M'\r
  66     #if __ARM_ARCH == 6\r
  67       #define __ARM_ARCH_6M__ 1\r
  68     #elif __ARM_ARCH == 7\r
  69       #if __ARM_FEATURE_DSP\r
  70         #define __ARM_ARCH_7EM__ 1\r
  71       #else\r
  72         #define __ARM_ARCH_7M__ 1\r
  73       #endif\r
  74     #endif /* __ARM_ARCH */\r
  75   #endif /* __ARM_ARCH_PROFILE == 'M' */\r
  76 #endif\r
  77 \r
  78 /* Alternativ core deduction for older ICCARM's */\r
  79 #if !defined(__ARM_ARCH_6M__) && !defined(__ARM_ARCH_7M__) && !defined(__ARM_ARCH_7EM__) && \\r
  80     !defined(__ARM_ARCH_8M_BASE__) && !defined(__ARM_ARCH_8M_MAIN__)\r
  81   #if defined(__ARM6M__) && (__CORE__ == __ARM6M__)\r
  82     #define __ARM_ARCH_6M__ 1\r
  83   #elif defined(__ARM7M__) && (__CORE__ == __ARM7M__)\r
  84     #define __ARM_ARCH_7M__ 1\r
  85   #elif defined(__ARM7EM__) && (__CORE__ == __ARM7EM__)\r
  86     #define __ARM_ARCH_7EM__  1\r
  87   #elif defined(__ARM8M_BASELINE__) && (__CORE == __ARM8M_BASELINE__)\r
  88     #define __ARM_ARCH_8M_BASE__ 1\r
  89   #elif defined(__ARM8M_MAINLINE__) && (__CORE == __ARM8M_MAINLINE__)\r
  90     #define __ARM_ARCH_8M_MAIN__ 1\r
  91   #elif defined(__ARM8EM_MAINLINE__) && (__CORE == __ARM8EM_MAINLINE__)\r
  92     #define __ARM_ARCH_8M_MAIN__ 1\r
  93   #else\r
  94     #error "Unknown target."\r
  95   #endif\r
  96 #endif\r
  97 \r
  98 \r
  99 \r
 100 #if defined(__ARM_ARCH_6M__) && __ARM_ARCH_6M__==1\r
 101   #define __IAR_M0_FAMILY  1\r
 102 #elif defined(__ARM_ARCH_8M_BASE__) && __ARM_ARCH_8M_BASE__==1\r
 103   #define __IAR_M0_FAMILY  1\r
 104 #else\r
 105   #define __IAR_M0_FAMILY  0\r
 106 #endif\r
 107 \r
 108 \r
 109 #ifndef __ASM\r
 110   #define __ASM __asm\r
 111 #endif\r
 112 \r
 113 #ifndef __INLINE\r
 114   #define __INLINE inline\r
 115 #endif\r
 116 \r
 117 #ifndef   __NO_RETURN\r
 118   #if __ICCARM_V8\r
 119     #define __NO_RETURN __attribute__((__noreturn__))\r
 120   #else\r
 121     #define __NO_RETURN _Pragma("object_attribute=__noreturn")\r
 122   #endif\r
 123 #endif\r
 124 \r
 125 #ifndef   __PACKED\r
 126   #if __ICCARM_V8\r
 127     #define __PACKED __attribute__((packed, aligned(1)))\r
 128   #else\r
 129     /* Needs IAR language extensions */\r
 130     #define __PACKED __packed\r
 131   #endif\r
 132 #endif\r
 133 \r
 134 #ifndef   __PACKED_STRUCT\r
 135   #if __ICCARM_V8\r
 136     #define __PACKED_STRUCT struct __attribute__((packed, aligned(1)))\r
 137   #else\r
 138     /* Needs IAR language extensions */\r
 139     #define __PACKED_STRUCT __packed struct\r
 140   #endif\r
 141 #endif\r
 142 \r
 143 #ifndef   __PACKED_UNION\r
 144   #if __ICCARM_V8\r
 145     #define __PACKED_UNION union __attribute__((packed, aligned(1)))\r
 146   #else\r
 147     /* Needs IAR language extensions */\r
 148     #define __PACKED_UNION __packed union\r
 149   #endif\r
 150 #endif\r
 151 \r
 152 #ifndef   __RESTRICT\r
 153   #if __ICCARM_V8\r
 154     #define __RESTRICT            __restrict\r
 155   #else\r
 156     /* Needs IAR language extensions */\r
 157     #define __RESTRICT            restrict\r
 158   #endif\r
 159 #endif\r
 160 \r
 161 #ifndef   __STATIC_INLINE\r
 162   #define __STATIC_INLINE       static inline\r
 163 #endif\r
 164 \r
 165 #ifndef   __FORCEINLINE\r
 166   #define __FORCEINLINE         _Pragma("inline=forced")\r
 167 #endif\r
 168 \r
 169 #ifndef   __STATIC_FORCEINLINE\r
 170   #define __STATIC_FORCEINLINE  __FORCEINLINE __STATIC_INLINE\r
 171 #endif\r
 172 \r
 173 #ifndef __UNALIGNED_UINT16_READ\r
 174 #pragma language=save\r
 175 #pragma language=extended\r
 176 __IAR_FT uint16_t __iar_uint16_read(void const *ptr)\r
 177 {\r
 178   return *(__packed uint16_t*)(ptr);\r
 179 }\r
 180 #pragma language=restore\r
 181 #define __UNALIGNED_UINT16_READ(PTR) __iar_uint16_read(PTR)\r
 182 #endif\r
 183 \r
 184 \r
 185 #ifndef __UNALIGNED_UINT16_WRITE\r
 186 #pragma language=save\r
 187 #pragma language=extended\r
 188 __IAR_FT void __iar_uint16_write(void const *ptr, uint16_t val)\r
 189 {\r
 190   *(__packed uint16_t*)(ptr) = val;;\r
 191 }\r
 192 #pragma language=restore\r
 193 #define __UNALIGNED_UINT16_WRITE(PTR,VAL) __iar_uint16_write(PTR,VAL)\r
 194 #endif\r
 195 \r
 196 #ifndef __UNALIGNED_UINT32_READ\r
 197 #pragma language=save\r
 198 #pragma language=extended\r
 199 __IAR_FT uint32_t __iar_uint32_read(void const *ptr)\r
 200 {\r
 201   return *(__packed uint32_t*)(ptr);\r
 202 }\r
 203 #pragma language=restore\r
 204 #define __UNALIGNED_UINT32_READ(PTR) __iar_uint32_read(PTR)\r
 205 #endif\r
 206 \r
 207 #ifndef __UNALIGNED_UINT32_WRITE\r
 208 #pragma language=save\r
 209 #pragma language=extended\r
 210 __IAR_FT void __iar_uint32_write(void const *ptr, uint32_t val)\r
 211 {\r
 212   *(__packed uint32_t*)(ptr) = val;;\r
 213 }\r
 214 #pragma language=restore\r
 215 #define __UNALIGNED_UINT32_WRITE(PTR,VAL) __iar_uint32_write(PTR,VAL)\r
 216 #endif\r
 217 \r
 218 #ifndef __UNALIGNED_UINT32   /* deprecated */\r
 219 #pragma language=save\r
 220 #pragma language=extended\r
 221 __packed struct  __iar_u32 { uint32_t v; };\r
 222 #pragma language=restore\r
 223 #define __UNALIGNED_UINT32(PTR) (((struct __iar_u32 *)(PTR))->v)\r
 224 #endif\r
 225 \r
 226 #ifndef   __USED\r
 227   #if __ICCARM_V8\r
 228     #define __USED __attribute__((used))\r
 229   #else\r
 230     #define __USED _Pragma("__root")\r
 231   #endif\r
 232 #endif\r
 233 \r
 234 #ifndef   __WEAK\r
 235   #if __ICCARM_V8\r
 236     #define __WEAK __attribute__((weak))\r
 237   #else\r
 238     #define __WEAK _Pragma("__weak")\r
 239   #endif\r
 240 #endif\r
 241 \r
 242 \r
 243 #ifndef __ICCARM_INTRINSICS_VERSION__\r
 244   #define __ICCARM_INTRINSICS_VERSION__  0\r
 245 #endif\r
 246 \r
 247 #if __ICCARM_INTRINSICS_VERSION__ == 2\r
 248 \r
 249   #if defined(__CLZ)\r
 250     #undef __CLZ\r
 251   #endif\r
 252   #if defined(__REVSH)\r
 253     #undef __REVSH\r
 254   #endif\r
 255   #if defined(__RBIT)\r
 256     #undef __RBIT\r
 257   #endif\r
 258   #if defined(__SSAT)\r
 259     #undef __SSAT\r
 260   #endif\r
 261   #if defined(__USAT)\r
 262     #undef __USAT\r
 263   #endif\r
 264 \r
 265   #include "iccarm_builtin.h"\r
 266 \r
 267   #define __disable_fault_irq __iar_builtin_disable_fiq\r
 268   #define __disable_irq       __iar_builtin_disable_interrupt\r
 269   #define __enable_fault_irq  __iar_builtin_enable_fiq\r
 270   #define __enable_irq        __iar_builtin_enable_interrupt\r
 271   #define __arm_rsr           __iar_builtin_rsr\r
 272   #define __arm_wsr           __iar_builtin_wsr\r
 273 \r
 274 \r
 275   #define __get_APSR()                (__arm_rsr("APSR"))\r
 276   #define __get_BASEPRI()             (__arm_rsr("BASEPRI"))\r
 277   #define __get_CONTROL()             (__arm_rsr("CONTROL"))\r
 278   #define __get_FAULTMASK()           (__arm_rsr("FAULTMASK"))\r
 279 \r
 280   #if ((defined (__FPU_PRESENT) && (__FPU_PRESENT == 1U)) && \\r
 281        (defined (__FPU_USED   ) && (__FPU_USED    == 1U))     )\r
 282     #define __get_FPSCR()             (__arm_rsr("FPSCR"))\r
 283     #define __set_FPSCR(VALUE)        (__arm_wsr("FPSCR", (VALUE)))\r
 284   #else\r
 285     #define __get_FPSCR()             ( 0 )\r
 286     #define __set_FPSCR(VALUE)        ((void)VALUE)\r
 287   #endif\r
 288 \r
 289   #define __get_IPSR()                (__arm_rsr("IPSR"))\r
 290   #define __get_MSP()                 (__arm_rsr("MSP"))\r
 291   #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) && \\r
 292        (!defined (__ARM_FEATURE_CMSE) || (__ARM_FEATURE_CMSE < 3)))\r
 293     // without main extensions, the non-secure MSPLIM is RAZ/WI\r
 294     #define __get_MSPLIM()            (0U)\r
 295   #else\r
 296     #define __get_MSPLIM()            (__arm_rsr("MSPLIM"))\r
 297   #endif\r
 298   #define __get_PRIMASK()             (__arm_rsr("PRIMASK"))\r
 299   #define __get_PSP()                 (__arm_rsr("PSP"))\r
 300 \r
 301   #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) && \\r
 302        (!defined (__ARM_FEATURE_CMSE) || (__ARM_FEATURE_CMSE < 3)))\r
 303     // without main extensions, the non-secure PSPLIM is RAZ/WI\r
 304     #define __get_PSPLIM()            (0U)\r
 305   #else\r
 306     #define __get_PSPLIM()            (__arm_rsr("PSPLIM"))\r
 307   #endif\r
 308 \r
 309   #define __get_xPSR()                (__arm_rsr("xPSR"))\r
 310 \r
 311   #define __set_BASEPRI(VALUE)        (__arm_wsr("BASEPRI", (VALUE)))\r
 312   #define __set_BASEPRI_MAX(VALUE)    (__arm_wsr("BASEPRI_MAX", (VALUE)))\r
 313   #define __set_CONTROL(VALUE)        (__arm_wsr("CONTROL", (VALUE)))\r
 314   #define __set_FAULTMASK(VALUE)      (__arm_wsr("FAULTMASK", (VALUE)))\r
 315   #define __set_MSP(VALUE)            (__arm_wsr("MSP", (VALUE)))\r
 316 \r
 317   #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) && \\r
 318        (!defined (__ARM_FEATURE_CMSE) || (__ARM_FEATURE_CMSE < 3)))\r
 319     // without main extensions, the non-secure MSPLIM is RAZ/WI\r
 320     #define __set_MSPLIM(VALUE)       ((void)(VALUE))\r
 321   #else\r
 322     #define __set_MSPLIM(VALUE)       (__arm_wsr("MSPLIM", (VALUE)))\r
 323   #endif\r
 324   #define __set_PRIMASK(VALUE)        (__arm_wsr("PRIMASK", (VALUE)))\r
 325   #define __set_PSP(VALUE)            (__arm_wsr("PSP", (VALUE)))\r
 326   #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) && \\r
 327        (!defined (__ARM_FEATURE_CMSE) || (__ARM_FEATURE_CMSE < 3)))\r
 328     // without main extensions, the non-secure PSPLIM is RAZ/WI\r
 329     #define __set_PSPLIM(VALUE)       ((void)(VALUE))\r
 330   #else\r
 331     #define __set_PSPLIM(VALUE)       (__arm_wsr("PSPLIM", (VALUE)))\r
 332   #endif\r
 333 \r
 334   #define __TZ_get_CONTROL_NS()       (__arm_rsr("CONTROL_NS"))\r
 335   #define __TZ_set_CONTROL_NS(VALUE)  (__arm_wsr("CONTROL_NS", (VALUE)))\r
 336   #define __TZ_get_PSP_NS()           (__arm_rsr("PSP_NS"))\r
 337   #define __TZ_set_PSP_NS(VALUE)      (__arm_wsr("PSP_NS", (VALUE)))\r
 338   #define __TZ_get_MSP_NS()           (__arm_rsr("MSP_NS"))\r
 339   #define __TZ_set_MSP_NS(VALUE)      (__arm_wsr("MSP_NS", (VALUE)))\r
 340   #define __TZ_get_SP_NS()            (__arm_rsr("SP_NS"))\r
 341   #define __TZ_set_SP_NS(VALUE)       (__arm_wsr("SP_NS", (VALUE)))\r
 342   #define __TZ_get_PRIMASK_NS()       (__arm_rsr("PRIMASK_NS"))\r
 343   #define __TZ_set_PRIMASK_NS(VALUE)  (__arm_wsr("PRIMASK_NS", (VALUE)))\r
 344   #define __TZ_get_BASEPRI_NS()       (__arm_rsr("BASEPRI_NS"))\r
 345   #define __TZ_set_BASEPRI_NS(VALUE)  (__arm_wsr("BASEPRI_NS", (VALUE)))\r
 346   #define __TZ_get_FAULTMASK_NS()     (__arm_rsr("FAULTMASK_NS"))\r
 347   #define __TZ_set_FAULTMASK_NS(VALUE)(__arm_wsr("FAULTMASK_NS", (VALUE)))\r
 348 \r
 349   #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) && \\r
 350        (!defined (__ARM_FEATURE_CMSE) || (__ARM_FEATURE_CMSE < 3)))\r
 351     // without main extensions, the non-secure PSPLIM is RAZ/WI\r
 352     #define __TZ_get_PSPLIM_NS()      (0U)\r
 353     #define __TZ_set_PSPLIM_NS(VALUE) ((void)(VALUE))\r
 354   #else\r
 355     #define __TZ_get_PSPLIM_NS()      (__arm_rsr("PSPLIM_NS"))\r
 356     #define __TZ_set_PSPLIM_NS(VALUE) (__arm_wsr("PSPLIM_NS", (VALUE)))\r
 357   #endif\r
 358 \r
 359   #define __TZ_get_MSPLIM_NS()        (__arm_rsr("MSPLIM_NS"))\r
 360   #define __TZ_set_MSPLIM_NS(VALUE)   (__arm_wsr("MSPLIM_NS", (VALUE)))\r
 361 \r
 362   #define __NOP     __iar_builtin_no_operation\r
 363 \r
 364   #define __CLZ     __iar_builtin_CLZ\r
 365   #define __CLREX   __iar_builtin_CLREX\r
 366 \r
 367   #define __DMB     __iar_builtin_DMB\r
 368   #define __DSB     __iar_builtin_DSB\r
 369   #define __ISB     __iar_builtin_ISB\r
 370 \r
 371   #define __LDREXB  __iar_builtin_LDREXB\r
 372   #define __LDREXH  __iar_builtin_LDREXH\r
 373   #define __LDREXW  __iar_builtin_LDREX\r
 374 \r
 375   #define __RBIT    __iar_builtin_RBIT\r
 376   #define __REV     __iar_builtin_REV\r
 377   #define __REV16   __iar_builtin_REV16\r
 378 \r
 379   __IAR_FT int16_t __REVSH(int16_t val)\r
 380   {\r
 381     return (int16_t) __iar_builtin_REVSH(val);\r
 382   }\r
 383 \r
 384   #define __ROR     __iar_builtin_ROR\r
 385   #define __RRX     __iar_builtin_RRX\r
 386 \r
 387   #define __SEV     __iar_builtin_SEV\r
 388 \r
 389   #if !__IAR_M0_FAMILY\r
 390     #define __SSAT    __iar_builtin_SSAT\r
 391   #endif\r
 392 \r
 393   #define __STREXB  __iar_builtin_STREXB\r
 394   #define __STREXH  __iar_builtin_STREXH\r
 395   #define __STREXW  __iar_builtin_STREX\r
 396 \r
 397   #if !__IAR_M0_FAMILY\r
 398     #define __USAT    __iar_builtin_USAT\r
 399   #endif\r
 400 \r
 401   #define __WFE     __iar_builtin_WFE\r
 402   #define __WFI     __iar_builtin_WFI\r
 403 \r
 404   #if __ARM_MEDIA__\r
 405     #define __SADD8   __iar_builtin_SADD8\r
 406     #define __QADD8   __iar_builtin_QADD8\r
 407     #define __SHADD8  __iar_builtin_SHADD8\r
 408     #define __UADD8   __iar_builtin_UADD8\r
 409     #define __UQADD8  __iar_builtin_UQADD8\r
 410     #define __UHADD8  __iar_builtin_UHADD8\r
 411     #define __SSUB8   __iar_builtin_SSUB8\r
 412     #define __QSUB8   __iar_builtin_QSUB8\r
 413     #define __SHSUB8  __iar_builtin_SHSUB8\r
 414     #define __USUB8   __iar_builtin_USUB8\r
 415     #define __UQSUB8  __iar_builtin_UQSUB8\r
 416     #define __UHSUB8  __iar_builtin_UHSUB8\r
 417     #define __SADD16  __iar_builtin_SADD16\r
 418     #define __QADD16  __iar_builtin_QADD16\r
 419     #define __SHADD16 __iar_builtin_SHADD16\r
 420     #define __UADD16  __iar_builtin_UADD16\r
 421     #define __UQADD16 __iar_builtin_UQADD16\r
 422     #define __UHADD16 __iar_builtin_UHADD16\r
 423     #define __SSUB16  __iar_builtin_SSUB16\r
 424     #define __QSUB16  __iar_builtin_QSUB16\r
 425     #define __SHSUB16 __iar_builtin_SHSUB16\r
 426     #define __USUB16  __iar_builtin_USUB16\r
 427     #define __UQSUB16 __iar_builtin_UQSUB16\r
 428     #define __UHSUB16 __iar_builtin_UHSUB16\r
 429     #define __SASX    __iar_builtin_SASX\r
 430     #define __QASX    __iar_builtin_QASX\r
 431     #define __SHASX   __iar_builtin_SHASX\r
 432     #define __UASX    __iar_builtin_UASX\r
 433     #define __UQASX   __iar_builtin_UQASX\r
 434     #define __UHASX   __iar_builtin_UHASX\r
 435     #define __SSAX    __iar_builtin_SSAX\r
 436     #define __QSAX    __iar_builtin_QSAX\r
 437     #define __SHSAX   __iar_builtin_SHSAX\r
 438     #define __USAX    __iar_builtin_USAX\r
 439     #define __UQSAX   __iar_builtin_UQSAX\r
 440     #define __UHSAX   __iar_builtin_UHSAX\r
 441     #define __USAD8   __iar_builtin_USAD8\r
 442     #define __USADA8  __iar_builtin_USADA8\r
 443     #define __SSAT16  __iar_builtin_SSAT16\r
 444     #define __USAT16  __iar_builtin_USAT16\r
 445     #define __UXTB16  __iar_builtin_UXTB16\r
 446     #define __UXTAB16 __iar_builtin_UXTAB16\r
 447     #define __SXTB16  __iar_builtin_SXTB16\r
 448     #define __SXTAB16 __iar_builtin_SXTAB16\r
 449     #define __SMUAD   __iar_builtin_SMUAD\r
 450     #define __SMUADX  __iar_builtin_SMUADX\r
 451     #define __SMMLA   __iar_builtin_SMMLA\r
 452     #define __SMLAD   __iar_builtin_SMLAD\r
 453     #define __SMLADX  __iar_builtin_SMLADX\r
 454     #define __SMLALD  __iar_builtin_SMLALD\r
 455     #define __SMLALDX __iar_builtin_SMLALDX\r
 456     #define __SMUSD   __iar_builtin_SMUSD\r
 457     #define __SMUSDX  __iar_builtin_SMUSDX\r
 458     #define __SMLSD   __iar_builtin_SMLSD\r
 459     #define __SMLSDX  __iar_builtin_SMLSDX\r
 460     #define __SMLSLD  __iar_builtin_SMLSLD\r
 461     #define __SMLSLDX __iar_builtin_SMLSLDX\r
 462     #define __SEL     __iar_builtin_SEL\r
 463     #define __QADD    __iar_builtin_QADD\r
 464     #define __QSUB    __iar_builtin_QSUB\r
 465     #define __PKHBT   __iar_builtin_PKHBT\r
 466     #define __PKHTB   __iar_builtin_PKHTB\r
 467   #endif\r
 468 \r
 469 #else /* __ICCARM_INTRINSICS_VERSION__ == 2 */\r
 470 \r
 471   #if __IAR_M0_FAMILY\r
 472    /* Avoid clash between intrinsics.h and arm_math.h when compiling for Cortex-M0. */\r
 473     #define __CLZ  __cmsis_iar_clz_not_active\r
 474     #define __SSAT __cmsis_iar_ssat_not_active\r
 475     #define __USAT __cmsis_iar_usat_not_active\r
 476     #define __RBIT __cmsis_iar_rbit_not_active\r
 477     #define __get_APSR  __cmsis_iar_get_APSR_not_active\r
 478   #endif\r
 479 \r
 480 \r
 481   #if (!((defined (__FPU_PRESENT) && (__FPU_PRESENT == 1U)) && \\r
 482          (defined (__FPU_USED   ) && (__FPU_USED    == 1U))     ))\r
 483     #define __get_FPSCR __cmsis_iar_get_FPSR_not_active\r
 484     #define __set_FPSCR __cmsis_iar_set_FPSR_not_active\r
 485   #endif\r
 486 \r
 487   #ifdef __INTRINSICS_INCLUDED\r
 488   #error intrinsics.h is already included previously!\r
 489   #endif\r
 490 \r
 491   #include <intrinsics.h>\r
 492 \r
 493   #if __IAR_M0_FAMILY\r
 494    /* Avoid clash between intrinsics.h and arm_math.h when compiling for Cortex-M0. */\r
 495     #undef __CLZ\r
 496     #undef __SSAT\r
 497     #undef __USAT\r
 498     #undef __RBIT\r
 499     #undef __get_APSR\r
 500 \r
 501     __STATIC_INLINE uint8_t __CLZ(uint32_t data)\r
 502     {\r
 503       if (data == 0U) { return 32U; }\r
 504 \r
 505       uint32_t count = 0U;\r
 506       uint32_t mask = 0x80000000U;\r
 507 \r
 508       while ((data & mask) == 0U)\r
 509       {\r
 510         count += 1U;\r
 511         mask = mask >> 1U;\r
 512       }\r
 513       return count;\r
 514     }\r
 515 \r
 516     __STATIC_INLINE uint32_t __RBIT(uint32_t v)\r
 517     {\r
 518       uint8_t sc = 31U;\r
 519       uint32_t r = v;\r
 520       for (v >>= 1U; v; v >>= 1U)\r
 521       {\r
 522         r <<= 1U;\r
 523         r |= v & 1U;\r
 524         sc--;\r
 525       }\r
 526       return (r << sc);\r
 527     }\r
 528 \r
 529     __STATIC_INLINE  uint32_t __get_APSR(void)\r
 530     {\r
 531       uint32_t res;\r
 532       __asm("MRS      %0,APSR" : "=r" (res));\r
 533       return res;\r
 534     }\r
 535 \r
 536   #endif\r
 537 \r
 538   #if (!((defined (__FPU_PRESENT) && (__FPU_PRESENT == 1U)) && \\r
 539          (defined (__FPU_USED   ) && (__FPU_USED    == 1U))     ))\r
 540     #undef __get_FPSCR\r
 541     #undef __set_FPSCR\r
 542     #define __get_FPSCR()       (0)\r
 543     #define __set_FPSCR(VALUE)  ((void)VALUE)\r
 544   #endif\r
 545 \r
 546   #pragma diag_suppress=Pe940\r
 547   #pragma diag_suppress=Pe177\r
 548 \r
 549   #define __enable_irq    __enable_interrupt\r
 550   #define __disable_irq   __disable_interrupt\r
 551   #define __NOP           __no_operation\r
 552 \r
 553   #define __get_xPSR      __get_PSR\r
 554 \r
 555   #if (!defined(__ARM_ARCH_6M__) || __ARM_ARCH_6M__==0)\r
 556 \r
 557     __IAR_FT uint32_t __LDREXW(uint32_t volatile *ptr)\r
 558     {\r
 559       return __LDREX((unsigned long *)ptr);\r
 560     }\r
 561 \r
 562     __IAR_FT uint32_t __STREXW(uint32_t value, uint32_t volatile *ptr)\r
 563     {\r
 564       return __STREX(value, (unsigned long *)ptr);\r
 565     }\r
 566   #endif\r
 567 \r
 568 \r
 569   /* __CORTEX_M is defined in core_cm0.h, core_cm3.h and core_cm4.h. */\r
 570   #if (__CORTEX_M >= 0x03)\r
 571 \r
 572     __IAR_FT uint32_t __RRX(uint32_t value)\r
 573     {\r
 574       uint32_t result;\r
 575       __ASM("RRX      %0, %1" : "=r"(result) : "r" (value) : "cc");\r
 576       return(result);\r
 577     }\r
 578 \r
 579     __IAR_FT void __set_BASEPRI_MAX(uint32_t value)\r
 580     {\r
 581       __asm volatile("MSR      BASEPRI_MAX,%0"::"r" (value));\r
 582     }\r
 583 \r
 584 \r
 585     #define __enable_fault_irq  __enable_fiq\r
 586     #define __disable_fault_irq __disable_fiq\r
 587 \r
 588 \r
 589   #endif /* (__CORTEX_M >= 0x03) */\r
 590 \r
 591   __IAR_FT uint32_t __ROR(uint32_t op1, uint32_t op2)\r
 592   {\r
 593     return (op1 >> op2) | (op1 << ((sizeof(op1)*8)-op2));\r
 594   }\r
 595 \r
 596   #if ((defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) || \\r
 597        (defined (__ARM_ARCH_8M_BASE__ ) && (__ARM_ARCH_8M_BASE__ == 1))    )\r
 598 \r
 599    __IAR_FT uint32_t __get_MSPLIM(void)\r
 600     {\r
 601       uint32_t res;\r
 602     #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) && \\r
 603          (!defined (__ARM_FEATURE_CMSE  ) || (__ARM_FEATURE_CMSE   < 3)))\r
 604       // without main extensions, the non-secure MSPLIM is RAZ/WI\r
 605       res = 0U;\r
 606     #else\r
 607       __asm volatile("MRS      %0,MSPLIM" : "=r" (res));\r
 608     #endif\r
 609       return res;\r
 610     }\r
 611 \r
 612     __IAR_FT void   __set_MSPLIM(uint32_t value)\r
 613     {\r
 614     #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) && \\r
 615          (!defined (__ARM_FEATURE_CMSE  ) || (__ARM_FEATURE_CMSE   < 3)))\r
 616       // without main extensions, the non-secure MSPLIM is RAZ/WI\r
 617       (void)value;\r
 618     #else\r
 619       __asm volatile("MSR      MSPLIM,%0" :: "r" (value));\r
 620     #endif\r
 621     }\r
 622 \r
 623     __IAR_FT uint32_t __get_PSPLIM(void)\r
 624     {\r
 625       uint32_t res;\r
 626     #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) && \\r
 627          (!defined (__ARM_FEATURE_CMSE  ) || (__ARM_FEATURE_CMSE   < 3)))\r
 628       // without main extensions, the non-secure PSPLIM is RAZ/WI\r
 629       res = 0U;\r
 630     #else\r
 631       __asm volatile("MRS      %0,PSPLIM" : "=r" (res));\r
 632     #endif\r
 633       return res;\r
 634     }\r
 635 \r
 636     __IAR_FT void   __set_PSPLIM(uint32_t value)\r
 637     {\r
 638     #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) && \\r
 639          (!defined (__ARM_FEATURE_CMSE  ) || (__ARM_FEATURE_CMSE   < 3)))\r
 640       // without main extensions, the non-secure PSPLIM is RAZ/WI\r
 641       (void)value;\r
 642     #else\r
 643       __asm volatile("MSR      PSPLIM,%0" :: "r" (value));\r
 644     #endif\r
 645     }\r
 646 \r
 647     __IAR_FT uint32_t __TZ_get_CONTROL_NS(void)\r
 648     {\r
 649       uint32_t res;\r
 650       __asm volatile("MRS      %0,CONTROL_NS" : "=r" (res));\r
 651       return res;\r
 652     }\r
 653 \r
 654     __IAR_FT void   __TZ_set_CONTROL_NS(uint32_t value)\r
 655     {\r
 656       __asm volatile("MSR      CONTROL_NS,%0" :: "r" (value));\r
 657     }\r
 658 \r
 659     __IAR_FT uint32_t   __TZ_get_PSP_NS(void)\r
 660     {\r
 661       uint32_t res;\r
 662       __asm volatile("MRS      %0,PSP_NS" : "=r" (res));\r
 663       return res;\r
 664     }\r
 665 \r
 666     __IAR_FT void   __TZ_set_PSP_NS(uint32_t value)\r
 667     {\r
 668       __asm volatile("MSR      PSP_NS,%0" :: "r" (value));\r
 669     }\r
 670 \r
 671     __IAR_FT uint32_t   __TZ_get_MSP_NS(void)\r
 672     {\r
 673       uint32_t res;\r
 674       __asm volatile("MRS      %0,MSP_NS" : "=r" (res));\r
 675       return res;\r
 676     }\r
 677 \r
 678     __IAR_FT void   __TZ_set_MSP_NS(uint32_t value)\r
 679     {\r
 680       __asm volatile("MSR      MSP_NS,%0" :: "r" (value));\r
 681     }\r
 682 \r
 683     __IAR_FT uint32_t   __TZ_get_SP_NS(void)\r
 684     {\r
 685       uint32_t res;\r
 686       __asm volatile("MRS      %0,SP_NS" : "=r" (res));\r
 687       return res;\r
 688     }\r
 689     __IAR_FT void   __TZ_set_SP_NS(uint32_t value)\r
 690     {\r
 691       __asm volatile("MSR      SP_NS,%0" :: "r" (value));\r
 692     }\r
 693 \r
 694     __IAR_FT uint32_t   __TZ_get_PRIMASK_NS(void)\r
 695     {\r
 696       uint32_t res;\r
 697       __asm volatile("MRS      %0,PRIMASK_NS" : "=r" (res));\r
 698       return res;\r
 699     }\r
 700 \r
 701     __IAR_FT void   __TZ_set_PRIMASK_NS(uint32_t value)\r
 702     {\r
 703       __asm volatile("MSR      PRIMASK_NS,%0" :: "r" (value));\r
 704     }\r
 705 \r
 706     __IAR_FT uint32_t   __TZ_get_BASEPRI_NS(void)\r
 707     {\r
 708       uint32_t res;\r
 709       __asm volatile("MRS      %0,BASEPRI_NS" : "=r" (res));\r
 710       return res;\r
 711     }\r
 712 \r
 713     __IAR_FT void   __TZ_set_BASEPRI_NS(uint32_t value)\r
 714     {\r
 715       __asm volatile("MSR      BASEPRI_NS,%0" :: "r" (value));\r
 716     }\r
 717 \r
 718     __IAR_FT uint32_t   __TZ_get_FAULTMASK_NS(void)\r
 719     {\r
 720       uint32_t res;\r
 721       __asm volatile("MRS      %0,FAULTMASK_NS" : "=r" (res));\r
 722       return res;\r
 723     }\r
 724 \r
 725     __IAR_FT void   __TZ_set_FAULTMASK_NS(uint32_t value)\r
 726     {\r
 727       __asm volatile("MSR      FAULTMASK_NS,%0" :: "r" (value));\r
 728     }\r
 729 \r
 730     __IAR_FT uint32_t   __TZ_get_PSPLIM_NS(void)\r
 731     {\r
 732       uint32_t res;\r
 733     #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) && \\r
 734          (!defined (__ARM_FEATURE_CMSE  ) || (__ARM_FEATURE_CMSE   < 3)))\r
 735       // without main extensions, the non-secure PSPLIM is RAZ/WI\r
 736       res = 0U;\r
 737     #else\r
 738       __asm volatile("MRS      %0,PSPLIM_NS" : "=r" (res));\r
 739     #endif\r
 740       return res;\r
 741     }\r
 742 \r
 743     __IAR_FT void   __TZ_set_PSPLIM_NS(uint32_t value)\r
 744     {\r
 745     #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) && \\r
 746          (!defined (__ARM_FEATURE_CMSE  ) || (__ARM_FEATURE_CMSE   < 3)))\r
 747       // without main extensions, the non-secure PSPLIM is RAZ/WI\r
 748       (void)value;\r
 749     #else\r
 750       __asm volatile("MSR      PSPLIM_NS,%0" :: "r" (value));\r
 751     #endif\r
 752     }\r
 753 \r
 754     __IAR_FT uint32_t   __TZ_get_MSPLIM_NS(void)\r
 755     {\r
 756       uint32_t res;\r
 757       __asm volatile("MRS      %0,MSPLIM_NS" : "=r" (res));\r
 758       return res;\r
 759     }\r
 760 \r
 761     __IAR_FT void   __TZ_set_MSPLIM_NS(uint32_t value)\r
 762     {\r
 763       __asm volatile("MSR      MSPLIM_NS,%0" :: "r" (value));\r
 764     }\r
 765 \r
 766   #endif /* __ARM_ARCH_8M_MAIN__ or __ARM_ARCH_8M_BASE__ */\r
 767 \r
 768 #endif   /* __ICCARM_INTRINSICS_VERSION__ == 2 */\r
 769 \r
 770 #define __BKPT(value)    __asm volatile ("BKPT     %0" : : "i"(value))\r
 771 \r
 772 #if __IAR_M0_FAMILY\r
 773   __STATIC_INLINE int32_t __SSAT(int32_t val, uint32_t sat)\r
 774   {\r
 775     if ((sat >= 1U) && (sat <= 32U))\r
 776     {\r
 777       const int32_t max = (int32_t)((1U << (sat - 1U)) - 1U);\r
 778       const int32_t min = -1 - max ;\r
 779       if (val > max)\r
 780       {\r
 781         return max;\r
 782       }\r
 783       else if (val < min)\r
 784       {\r
 785         return min;\r
 786       }\r
 787     }\r
 788     return val;\r
 789   }\r
 790 \r
 791   __STATIC_INLINE uint32_t __USAT(int32_t val, uint32_t sat)\r
 792   {\r
 793     if (sat <= 31U)\r
 794     {\r
 795       const uint32_t max = ((1U << sat) - 1U);\r
 796       if (val > (int32_t)max)\r
 797       {\r
 798         return max;\r
 799       }\r
 800       else if (val < 0)\r
 801       {\r
 802         return 0U;\r
 803       }\r
 804     }\r
 805     return (uint32_t)val;\r
 806   }\r
 807 #endif\r
 808 \r
 809 #if (__CORTEX_M >= 0x03)   /* __CORTEX_M is defined in core_cm0.h, core_cm3.h and core_cm4.h. */\r
 810 \r
 811   __IAR_FT uint8_t __LDRBT(volatile uint8_t *addr)\r
 812   {\r
 813     uint32_t res;\r
 814     __ASM("LDRBT %0, [%1]" : "=r" (res) : "r" (addr) : "memory");\r
 815     return ((uint8_t)res);\r
 816   }\r
 817 \r
 818   __IAR_FT uint16_t __LDRHT(volatile uint16_t *addr)\r
 819   {\r
 820     uint32_t res;\r
 821     __ASM("LDRHT %0, [%1]" : "=r" (res) : "r" (addr) : "memory");\r
 822     return ((uint16_t)res);\r
 823   }\r
 824 \r
 825   __IAR_FT uint32_t __LDRT(volatile uint32_t *addr)\r
 826   {\r
 827     uint32_t res;\r
 828     __ASM("LDRT %0, [%1]" : "=r" (res) : "r" (addr) : "memory");\r
 829     return res;\r
 830   }\r
 831 \r
 832   __IAR_FT void __STRBT(uint8_t value, volatile uint8_t *addr)\r
 833   {\r
 834     __ASM("STRBT %1, [%0]" : : "r" (addr), "r" ((uint32_t)value) : "memory");\r
 835   }\r
 836 \r
 837   __IAR_FT void __STRHT(uint16_t value, volatile uint16_t *addr)\r
 838   {\r
 839     __ASM("STRHT %1, [%0]" : : "r" (addr), "r" ((uint32_t)value) : "memory");\r
 840   }\r
 841 \r
 842   __IAR_FT void __STRT(uint32_t value, volatile uint32_t *addr)\r
 843   {\r
 844     __ASM("STRT %1, [%0]" : : "r" (addr), "r" (value) : "memory");\r
 845   }\r
 846 \r
 847 #endif /* (__CORTEX_M >= 0x03) */\r
 848 \r
 849 #if ((defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) || \\r
 850      (defined (__ARM_ARCH_8M_BASE__ ) && (__ARM_ARCH_8M_BASE__ == 1))    )\r
 851 \r
 852 \r
 853   __IAR_FT uint8_t __LDAB(volatile uint8_t *ptr)\r
 854   {\r
 855     uint32_t res;\r
 856     __ASM volatile ("LDAB %0, [%1]" : "=r" (res) : "r" (ptr) : "memory");\r
 857     return ((uint8_t)res);\r
 858   }\r
 859 \r
 860   __IAR_FT uint16_t __LDAH(volatile uint16_t *ptr)\r
 861   {\r
 862     uint32_t res;\r
 863     __ASM volatile ("LDAH %0, [%1]" : "=r" (res) : "r" (ptr) : "memory");\r
 864     return ((uint16_t)res);\r
 865   }\r
 866 \r
 867   __IAR_FT uint32_t __LDA(volatile uint32_t *ptr)\r
 868   {\r
 869     uint32_t res;\r
 870     __ASM volatile ("LDA %0, [%1]" : "=r" (res) : "r" (ptr) : "memory");\r
 871     return res;\r
 872   }\r
 873 \r
 874   __IAR_FT void __STLB(uint8_t value, volatile uint8_t *ptr)\r
 875   {\r
 876     __ASM volatile ("STLB %1, [%0]" :: "r" (ptr), "r" (value) : "memory");\r
 877   }\r
 878 \r
 879   __IAR_FT void __STLH(uint16_t value, volatile uint16_t *ptr)\r
 880   {\r
 881     __ASM volatile ("STLH %1, [%0]" :: "r" (ptr), "r" (value) : "memory");\r
 882   }\r
 883 \r
 884   __IAR_FT void __STL(uint32_t value, volatile uint32_t *ptr)\r
 885   {\r
 886     __ASM volatile ("STL %1, [%0]" :: "r" (ptr), "r" (value) : "memory");\r
 887   }\r
 888 \r
 889   __IAR_FT uint8_t __LDAEXB(volatile uint8_t *ptr)\r
 890   {\r
 891     uint32_t res;\r
 892     __ASM volatile ("LDAEXB %0, [%1]" : "=r" (res) : "r" (ptr) : "memory");\r
 893     return ((uint8_t)res);\r
 894   }\r
 895 \r
 896   __IAR_FT uint16_t __LDAEXH(volatile uint16_t *ptr)\r
 897   {\r
 898     uint32_t res;\r
 899     __ASM volatile ("LDAEXH %0, [%1]" : "=r" (res) : "r" (ptr) : "memory");\r
 900     return ((uint16_t)res);\r
 901   }\r
 902 \r
 903   __IAR_FT uint32_t __LDAEX(volatile uint32_t *ptr)\r
 904   {\r
 905     uint32_t res;\r
 906     __ASM volatile ("LDAEX %0, [%1]" : "=r" (res) : "r" (ptr) : "memory");\r
 907     return res;\r
 908   }\r
 909 \r
 910   __IAR_FT uint32_t __STLEXB(uint8_t value, volatile uint8_t *ptr)\r
 911   {\r
 912     uint32_t res;\r
 913     __ASM volatile ("STLEXB %0, %2, [%1]" : "=r" (res) : "r" (ptr), "r" (value) : "memory");\r
 914     return res;\r
 915   }\r
 916 \r
 917   __IAR_FT uint32_t __STLEXH(uint16_t value, volatile uint16_t *ptr)\r
 918   {\r
 919     uint32_t res;\r
 920     __ASM volatile ("STLEXH %0, %2, [%1]" : "=r" (res) : "r" (ptr), "r" (value) : "memory");\r
 921     return res;\r
 922   }\r
 923 \r
 924   __IAR_FT uint32_t __STLEX(uint32_t value, volatile uint32_t *ptr)\r
 925   {\r
 926     uint32_t res;\r
 927     __ASM volatile ("STLEX %0, %2, [%1]" : "=r" (res) : "r" (ptr), "r" (value) : "memory");\r
 928     return res;\r
 929   }\r
 930 \r
 931 #endif /* __ARM_ARCH_8M_MAIN__ or __ARM_ARCH_8M_BASE__ */\r
 932 \r
 933 #undef __IAR_FT\r
 934 #undef __IAR_M0_FAMILY\r
 935 #undef __ICCARM_V8\r
 936 \r
 937 #pragma diag_default=Pe940\r
 938 #pragma diag_default=Pe177\r
 939 \r
 940 #endif /* __CMSIS_ICCARM_H__ */\r