git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_MPU_STM32L4_Discovery_GCC_IAR_Keil/ST_Code/Drivers/CMSIS/Include/cmsis_iccarm.h

   1 /**************************************************************************//**\r
   2  * @file     cmsis_iccarm.h\r
   3  * @brief    CMSIS compiler ICCARM (IAR Compiler for Arm) header file\r
   4  * @version  V5.0.7\r
   5  * @date     19. June 2018\r
   6  ******************************************************************************/\r
   7 \r
   8 //------------------------------------------------------------------------------\r
   9 //\r
  10 // Copyright (c) 2017-2018 IAR Systems\r
  11 //\r
  12 // Licensed under the Apache License, Version 2.0 (the "License")\r
  13 // you may not use this file except in compliance with the License.\r
  14 // You may obtain a copy of the License at\r
  15 //     http://www.apache.org/licenses/LICENSE-2.0\r
  16 //\r
  17 // Unless required by applicable law or agreed to in writing, software\r
  18 // distributed under the License is distributed on an "AS IS" BASIS,\r
  19 // WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.\r
  20 // See the License for the specific language governing permissions and\r
  21 // limitations under the License.\r
  22 //\r
  23 //------------------------------------------------------------------------------\r
  24 \r
  25 \r
  26 #ifndef __CMSIS_ICCARM_H__\r
  27 #define __CMSIS_ICCARM_H__\r
  28 \r
  29 #ifndef __ICCARM__\r
  30   #error This file should only be compiled by ICCARM\r
  31 #endif\r
  32 \r
  33 #pragma system_include\r
  34 \r
  35 #define __IAR_FT _Pragma("inline=forced") __intrinsic\r
  36 \r
  37 #if (__VER__ >= 8000000)\r
  38   #define __ICCARM_V8 1\r
  39 #else\r
  40   #define __ICCARM_V8 0\r
  41 #endif\r
  42 \r
  43 #ifndef __ALIGNED\r
  44   #if __ICCARM_V8\r
  45     #define __ALIGNED(x) __attribute__((aligned(x)))\r
  46   #elif (__VER__ >= 7080000)\r
  47     /* Needs IAR language extensions */\r
  48     #define __ALIGNED(x) __attribute__((aligned(x)))\r
  49   #else\r
  50     #warning No compiler specific solution for __ALIGNED.__ALIGNED is ignored.\r
  51     #define __ALIGNED(x)\r
  52   #endif\r
  53 #endif\r
  54 \r
  55 \r
  56 /* Define compiler macros for CPU architecture, used in CMSIS 5.\r
  57  */\r
  58 #if __ARM_ARCH_6M__ || __ARM_ARCH_7M__ || __ARM_ARCH_7EM__ || __ARM_ARCH_8M_BASE__ || __ARM_ARCH_8M_MAIN__\r
  59 /* Macros already defined */\r
  60 #else\r
  61   #if defined(__ARM8M_MAINLINE__) || defined(__ARM8EM_MAINLINE__)\r
  62     #define __ARM_ARCH_8M_MAIN__ 1\r
  63   #elif defined(__ARM8M_BASELINE__)\r
  64     #define __ARM_ARCH_8M_BASE__ 1\r
  65   #elif defined(__ARM_ARCH_PROFILE) && __ARM_ARCH_PROFILE == 'M'\r
  66     #if __ARM_ARCH == 6\r
  67       #define __ARM_ARCH_6M__ 1\r
  68     #elif __ARM_ARCH == 7\r
  69       #if __ARM_FEATURE_DSP\r
  70         #define __ARM_ARCH_7EM__ 1\r
  71       #else\r
  72         #define __ARM_ARCH_7M__ 1\r
  73       #endif\r
  74     #endif /* __ARM_ARCH */\r
  75   #endif /* __ARM_ARCH_PROFILE == 'M' */\r
  76 #endif\r
  77 \r
  78 /* Alternativ core deduction for older ICCARM's */\r
  79 #if !defined(__ARM_ARCH_6M__) && !defined(__ARM_ARCH_7M__) && !defined(__ARM_ARCH_7EM__) && \\r
  80     !defined(__ARM_ARCH_8M_BASE__) && !defined(__ARM_ARCH_8M_MAIN__)\r
  81   #if defined(__ARM6M__) && (__CORE__ == __ARM6M__)\r
  82     #define __ARM_ARCH_6M__ 1\r
  83   #elif defined(__ARM7M__) && (__CORE__ == __ARM7M__)\r
  84     #define __ARM_ARCH_7M__ 1\r
  85   #elif defined(__ARM7EM__) && (__CORE__ == __ARM7EM__)\r
  86     #define __ARM_ARCH_7EM__  1\r
  87   #elif defined(__ARM8M_BASELINE__) && (__CORE == __ARM8M_BASELINE__)\r
  88     #define __ARM_ARCH_8M_BASE__ 1\r
  89   #elif defined(__ARM8M_MAINLINE__) && (__CORE == __ARM8M_MAINLINE__)\r
  90     #define __ARM_ARCH_8M_MAIN__ 1\r
  91   #elif defined(__ARM8EM_MAINLINE__) && (__CORE == __ARM8EM_MAINLINE__)\r
  92     #define __ARM_ARCH_8M_MAIN__ 1\r
  93   #else\r
  94     #error "Unknown target."\r
  95   #endif\r
  96 #endif\r
  97 \r
  98 \r
  99 \r
 100 #if defined(__ARM_ARCH_6M__) && __ARM_ARCH_6M__==1\r
 101   #define __IAR_M0_FAMILY  1\r
 102 #elif defined(__ARM_ARCH_8M_BASE__) && __ARM_ARCH_8M_BASE__==1\r
 103   #define __IAR_M0_FAMILY  1\r
 104 #else\r
 105   #define __IAR_M0_FAMILY  0\r
 106 #endif\r
 107 \r
 108 \r
 109 #ifndef __ASM\r
 110   #define __ASM __asm\r
 111 #endif\r
 112 \r
 113 #ifndef __INLINE\r
 114   #define __INLINE inline\r
 115 #endif\r
 116 \r
 117 #ifndef   __NO_RETURN\r
 118   #if __ICCARM_V8\r
 119     #define __NO_RETURN __attribute__((__noreturn__))\r
 120   #else\r
 121     #define __NO_RETURN _Pragma("object_attribute=__noreturn")\r
 122   #endif\r
 123 #endif\r
 124 \r
 125 #ifndef   __PACKED\r
 126   #if __ICCARM_V8\r
 127     #define __PACKED __attribute__((packed, aligned(1)))\r
 128   #else\r
 129     /* Needs IAR language extensions */\r
 130     #define __PACKED __packed\r
 131   #endif\r
 132 #endif\r
 133 \r
 134 #ifndef   __PACKED_STRUCT\r
 135   #if __ICCARM_V8\r
 136     #define __PACKED_STRUCT struct __attribute__((packed, aligned(1)))\r
 137   #else\r
 138     /* Needs IAR language extensions */\r
 139     #define __PACKED_STRUCT __packed struct\r
 140   #endif\r
 141 #endif\r
 142 \r
 143 #ifndef   __PACKED_UNION\r
 144   #if __ICCARM_V8\r
 145     #define __PACKED_UNION union __attribute__((packed, aligned(1)))\r
 146   #else\r
 147     /* Needs IAR language extensions */\r
 148     #define __PACKED_UNION __packed union\r
 149   #endif\r
 150 #endif\r
 151 \r
 152 #ifndef   __RESTRICT\r
 153   #define __RESTRICT            __restrict\r
 154 #endif\r
 155 \r
 156 #ifndef   __STATIC_INLINE\r
 157   #define __STATIC_INLINE       static inline\r
 158 #endif\r
 159 \r
 160 #ifndef   __FORCEINLINE\r
 161   #define __FORCEINLINE         _Pragma("inline=forced")\r
 162 #endif\r
 163 \r
 164 #ifndef   __STATIC_FORCEINLINE\r
 165   #define __STATIC_FORCEINLINE  __FORCEINLINE __STATIC_INLINE\r
 166 #endif\r
 167 \r
 168 #ifndef __UNALIGNED_UINT16_READ\r
 169 #pragma language=save\r
 170 #pragma language=extended\r
 171 __IAR_FT uint16_t __iar_uint16_read(void const *ptr)\r
 172 {\r
 173   return *(__packed uint16_t*)(ptr);\r
 174 }\r
 175 #pragma language=restore\r
 176 #define __UNALIGNED_UINT16_READ(PTR) __iar_uint16_read(PTR)\r
 177 #endif\r
 178 \r
 179 \r
 180 #ifndef __UNALIGNED_UINT16_WRITE\r
 181 #pragma language=save\r
 182 #pragma language=extended\r
 183 __IAR_FT void __iar_uint16_write(void const *ptr, uint16_t val)\r
 184 {\r
 185   *(__packed uint16_t*)(ptr) = val;;\r
 186 }\r
 187 #pragma language=restore\r
 188 #define __UNALIGNED_UINT16_WRITE(PTR,VAL) __iar_uint16_write(PTR,VAL)\r
 189 #endif\r
 190 \r
 191 #ifndef __UNALIGNED_UINT32_READ\r
 192 #pragma language=save\r
 193 #pragma language=extended\r
 194 __IAR_FT uint32_t __iar_uint32_read(void const *ptr)\r
 195 {\r
 196   return *(__packed uint32_t*)(ptr);\r
 197 }\r
 198 #pragma language=restore\r
 199 #define __UNALIGNED_UINT32_READ(PTR) __iar_uint32_read(PTR)\r
 200 #endif\r
 201 \r
 202 #ifndef __UNALIGNED_UINT32_WRITE\r
 203 #pragma language=save\r
 204 #pragma language=extended\r
 205 __IAR_FT void __iar_uint32_write(void const *ptr, uint32_t val)\r
 206 {\r
 207   *(__packed uint32_t*)(ptr) = val;;\r
 208 }\r
 209 #pragma language=restore\r
 210 #define __UNALIGNED_UINT32_WRITE(PTR,VAL) __iar_uint32_write(PTR,VAL)\r
 211 #endif\r
 212 \r
 213 #ifndef __UNALIGNED_UINT32   /* deprecated */\r
 214 #pragma language=save\r
 215 #pragma language=extended\r
 216 __packed struct  __iar_u32 { uint32_t v; };\r
 217 #pragma language=restore\r
 218 #define __UNALIGNED_UINT32(PTR) (((struct __iar_u32 *)(PTR))->v)\r
 219 #endif\r
 220 \r
 221 #ifndef   __USED\r
 222   #if __ICCARM_V8\r
 223     #define __USED __attribute__((used))\r
 224   #else\r
 225     #define __USED _Pragma("__root")\r
 226   #endif\r
 227 #endif\r
 228 \r
 229 #ifndef   __WEAK\r
 230   #if __ICCARM_V8\r
 231     #define __WEAK __attribute__((weak))\r
 232   #else\r
 233     #define __WEAK _Pragma("__weak")\r
 234   #endif\r
 235 #endif\r
 236 \r
 237 \r
 238 #ifndef __ICCARM_INTRINSICS_VERSION__\r
 239   #define __ICCARM_INTRINSICS_VERSION__  0\r
 240 #endif\r
 241 \r
 242 #if __ICCARM_INTRINSICS_VERSION__ == 2\r
 243 \r
 244   #if defined(__CLZ)\r
 245     #undef __CLZ\r
 246   #endif\r
 247   #if defined(__REVSH)\r
 248     #undef __REVSH\r
 249   #endif\r
 250   #if defined(__RBIT)\r
 251     #undef __RBIT\r
 252   #endif\r
 253   #if defined(__SSAT)\r
 254     #undef __SSAT\r
 255   #endif\r
 256   #if defined(__USAT)\r
 257     #undef __USAT\r
 258   #endif\r
 259 \r
 260   #include "iccarm_builtin.h"\r
 261 \r
 262   #define __disable_fault_irq __iar_builtin_disable_fiq\r
 263   #define __disable_irq       __iar_builtin_disable_interrupt\r
 264   #define __enable_fault_irq  __iar_builtin_enable_fiq\r
 265   #define __enable_irq        __iar_builtin_enable_interrupt\r
 266   #define __arm_rsr           __iar_builtin_rsr\r
 267   #define __arm_wsr           __iar_builtin_wsr\r
 268 \r
 269 \r
 270   #define __get_APSR()                (__arm_rsr("APSR"))\r
 271   #define __get_BASEPRI()             (__arm_rsr("BASEPRI"))\r
 272   #define __get_CONTROL()             (__arm_rsr("CONTROL"))\r
 273   #define __get_FAULTMASK()           (__arm_rsr("FAULTMASK"))\r
 274 \r
 275   #if ((defined (__FPU_PRESENT) && (__FPU_PRESENT == 1U)) && \\r
 276        (defined (__FPU_USED   ) && (__FPU_USED    == 1U))     )\r
 277     #define __get_FPSCR()             (__arm_rsr("FPSCR"))\r
 278     #define __set_FPSCR(VALUE)        (__arm_wsr("FPSCR", (VALUE)))\r
 279   #else\r
 280     #define __get_FPSCR()             ( 0 )\r
 281     #define __set_FPSCR(VALUE)        ((void)VALUE)\r
 282   #endif\r
 283 \r
 284   #define __get_IPSR()                (__arm_rsr("IPSR"))\r
 285   #define __get_MSP()                 (__arm_rsr("MSP"))\r
 286   #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) && \\r
 287        (!defined (__ARM_FEATURE_CMSE) || (__ARM_FEATURE_CMSE < 3)))\r
 288     // without main extensions, the non-secure MSPLIM is RAZ/WI\r
 289     #define __get_MSPLIM()            (0U)\r
 290   #else\r
 291     #define __get_MSPLIM()            (__arm_rsr("MSPLIM"))\r
 292   #endif\r
 293   #define __get_PRIMASK()             (__arm_rsr("PRIMASK"))\r
 294   #define __get_PSP()                 (__arm_rsr("PSP"))\r
 295 \r
 296   #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) && \\r
 297        (!defined (__ARM_FEATURE_CMSE) || (__ARM_FEATURE_CMSE < 3)))\r
 298     // without main extensions, the non-secure PSPLIM is RAZ/WI\r
 299     #define __get_PSPLIM()            (0U)\r
 300   #else\r
 301     #define __get_PSPLIM()            (__arm_rsr("PSPLIM"))\r
 302   #endif\r
 303 \r
 304   #define __get_xPSR()                (__arm_rsr("xPSR"))\r
 305 \r
 306   #define __set_BASEPRI(VALUE)        (__arm_wsr("BASEPRI", (VALUE)))\r
 307   #define __set_BASEPRI_MAX(VALUE)    (__arm_wsr("BASEPRI_MAX", (VALUE)))\r
 308   #define __set_CONTROL(VALUE)        (__arm_wsr("CONTROL", (VALUE)))\r
 309   #define __set_FAULTMASK(VALUE)      (__arm_wsr("FAULTMASK", (VALUE)))\r
 310   #define __set_MSP(VALUE)            (__arm_wsr("MSP", (VALUE)))\r
 311 \r
 312   #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) && \\r
 313        (!defined (__ARM_FEATURE_CMSE) || (__ARM_FEATURE_CMSE < 3)))\r
 314     // without main extensions, the non-secure MSPLIM is RAZ/WI\r
 315     #define __set_MSPLIM(VALUE)       ((void)(VALUE))\r
 316   #else\r
 317     #define __set_MSPLIM(VALUE)       (__arm_wsr("MSPLIM", (VALUE)))\r
 318   #endif\r
 319   #define __set_PRIMASK(VALUE)        (__arm_wsr("PRIMASK", (VALUE)))\r
 320   #define __set_PSP(VALUE)            (__arm_wsr("PSP", (VALUE)))\r
 321   #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) && \\r
 322        (!defined (__ARM_FEATURE_CMSE) || (__ARM_FEATURE_CMSE < 3)))\r
 323     // without main extensions, the non-secure PSPLIM is RAZ/WI\r
 324     #define __set_PSPLIM(VALUE)       ((void)(VALUE))\r
 325   #else\r
 326     #define __set_PSPLIM(VALUE)       (__arm_wsr("PSPLIM", (VALUE)))\r
 327   #endif\r
 328 \r
 329   #define __TZ_get_CONTROL_NS()       (__arm_rsr("CONTROL_NS"))\r
 330   #define __TZ_set_CONTROL_NS(VALUE)  (__arm_wsr("CONTROL_NS", (VALUE)))\r
 331   #define __TZ_get_PSP_NS()           (__arm_rsr("PSP_NS"))\r
 332   #define __TZ_set_PSP_NS(VALUE)      (__arm_wsr("PSP_NS", (VALUE)))\r
 333   #define __TZ_get_MSP_NS()           (__arm_rsr("MSP_NS"))\r
 334   #define __TZ_set_MSP_NS(VALUE)      (__arm_wsr("MSP_NS", (VALUE)))\r
 335   #define __TZ_get_SP_NS()            (__arm_rsr("SP_NS"))\r
 336   #define __TZ_set_SP_NS(VALUE)       (__arm_wsr("SP_NS", (VALUE)))\r
 337   #define __TZ_get_PRIMASK_NS()       (__arm_rsr("PRIMASK_NS"))\r
 338   #define __TZ_set_PRIMASK_NS(VALUE)  (__arm_wsr("PRIMASK_NS", (VALUE)))\r
 339   #define __TZ_get_BASEPRI_NS()       (__arm_rsr("BASEPRI_NS"))\r
 340   #define __TZ_set_BASEPRI_NS(VALUE)  (__arm_wsr("BASEPRI_NS", (VALUE)))\r
 341   #define __TZ_get_FAULTMASK_NS()     (__arm_rsr("FAULTMASK_NS"))\r
 342   #define __TZ_set_FAULTMASK_NS(VALUE)(__arm_wsr("FAULTMASK_NS", (VALUE)))\r
 343 \r
 344   #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) && \\r
 345        (!defined (__ARM_FEATURE_CMSE) || (__ARM_FEATURE_CMSE < 3)))\r
 346     // without main extensions, the non-secure PSPLIM is RAZ/WI\r
 347     #define __TZ_get_PSPLIM_NS()      (0U)\r
 348     #define __TZ_set_PSPLIM_NS(VALUE) ((void)(VALUE))\r
 349   #else\r
 350     #define __TZ_get_PSPLIM_NS()      (__arm_rsr("PSPLIM_NS"))\r
 351     #define __TZ_set_PSPLIM_NS(VALUE) (__arm_wsr("PSPLIM_NS", (VALUE)))\r
 352   #endif\r
 353 \r
 354   #define __TZ_get_MSPLIM_NS()        (__arm_rsr("MSPLIM_NS"))\r
 355   #define __TZ_set_MSPLIM_NS(VALUE)   (__arm_wsr("MSPLIM_NS", (VALUE)))\r
 356 \r
 357   #define __NOP     __iar_builtin_no_operation\r
 358 \r
 359   #define __CLZ     __iar_builtin_CLZ\r
 360   #define __CLREX   __iar_builtin_CLREX\r
 361 \r
 362   #define __DMB     __iar_builtin_DMB\r
 363   #define __DSB     __iar_builtin_DSB\r
 364   #define __ISB     __iar_builtin_ISB\r
 365 \r
 366   #define __LDREXB  __iar_builtin_LDREXB\r
 367   #define __LDREXH  __iar_builtin_LDREXH\r
 368   #define __LDREXW  __iar_builtin_LDREX\r
 369 \r
 370   #define __RBIT    __iar_builtin_RBIT\r
 371   #define __REV     __iar_builtin_REV\r
 372   #define __REV16   __iar_builtin_REV16\r
 373 \r
 374   __IAR_FT int16_t __REVSH(int16_t val)\r
 375   {\r
 376     return (int16_t) __iar_builtin_REVSH(val);\r
 377   }\r
 378 \r
 379   #define __ROR     __iar_builtin_ROR\r
 380   #define __RRX     __iar_builtin_RRX\r
 381 \r
 382   #define __SEV     __iar_builtin_SEV\r
 383 \r
 384   #if !__IAR_M0_FAMILY\r
 385     #define __SSAT    __iar_builtin_SSAT\r
 386   #endif\r
 387 \r
 388   #define __STREXB  __iar_builtin_STREXB\r
 389   #define __STREXH  __iar_builtin_STREXH\r
 390   #define __STREXW  __iar_builtin_STREX\r
 391 \r
 392   #if !__IAR_M0_FAMILY\r
 393     #define __USAT    __iar_builtin_USAT\r
 394   #endif\r
 395 \r
 396   #define __WFE     __iar_builtin_WFE\r
 397   #define __WFI     __iar_builtin_WFI\r
 398 \r
 399   #if __ARM_MEDIA__\r
 400     #define __SADD8   __iar_builtin_SADD8\r
 401     #define __QADD8   __iar_builtin_QADD8\r
 402     #define __SHADD8  __iar_builtin_SHADD8\r
 403     #define __UADD8   __iar_builtin_UADD8\r
 404     #define __UQADD8  __iar_builtin_UQADD8\r
 405     #define __UHADD8  __iar_builtin_UHADD8\r
 406     #define __SSUB8   __iar_builtin_SSUB8\r
 407     #define __QSUB8   __iar_builtin_QSUB8\r
 408     #define __SHSUB8  __iar_builtin_SHSUB8\r
 409     #define __USUB8   __iar_builtin_USUB8\r
 410     #define __UQSUB8  __iar_builtin_UQSUB8\r
 411     #define __UHSUB8  __iar_builtin_UHSUB8\r
 412     #define __SADD16  __iar_builtin_SADD16\r
 413     #define __QADD16  __iar_builtin_QADD16\r
 414     #define __SHADD16 __iar_builtin_SHADD16\r
 415     #define __UADD16  __iar_builtin_UADD16\r
 416     #define __UQADD16 __iar_builtin_UQADD16\r
 417     #define __UHADD16 __iar_builtin_UHADD16\r
 418     #define __SSUB16  __iar_builtin_SSUB16\r
 419     #define __QSUB16  __iar_builtin_QSUB16\r
 420     #define __SHSUB16 __iar_builtin_SHSUB16\r
 421     #define __USUB16  __iar_builtin_USUB16\r
 422     #define __UQSUB16 __iar_builtin_UQSUB16\r
 423     #define __UHSUB16 __iar_builtin_UHSUB16\r
 424     #define __SASX    __iar_builtin_SASX\r
 425     #define __QASX    __iar_builtin_QASX\r
 426     #define __SHASX   __iar_builtin_SHASX\r
 427     #define __UASX    __iar_builtin_UASX\r
 428     #define __UQASX   __iar_builtin_UQASX\r
 429     #define __UHASX   __iar_builtin_UHASX\r
 430     #define __SSAX    __iar_builtin_SSAX\r
 431     #define __QSAX    __iar_builtin_QSAX\r
 432     #define __SHSAX   __iar_builtin_SHSAX\r
 433     #define __USAX    __iar_builtin_USAX\r
 434     #define __UQSAX   __iar_builtin_UQSAX\r
 435     #define __UHSAX   __iar_builtin_UHSAX\r
 436     #define __USAD8   __iar_builtin_USAD8\r
 437     #define __USADA8  __iar_builtin_USADA8\r
 438     #define __SSAT16  __iar_builtin_SSAT16\r
 439     #define __USAT16  __iar_builtin_USAT16\r
 440     #define __UXTB16  __iar_builtin_UXTB16\r
 441     #define __UXTAB16 __iar_builtin_UXTAB16\r
 442     #define __SXTB16  __iar_builtin_SXTB16\r
 443     #define __SXTAB16 __iar_builtin_SXTAB16\r
 444     #define __SMUAD   __iar_builtin_SMUAD\r
 445     #define __SMUADX  __iar_builtin_SMUADX\r
 446     #define __SMMLA   __iar_builtin_SMMLA\r
 447     #define __SMLAD   __iar_builtin_SMLAD\r
 448     #define __SMLADX  __iar_builtin_SMLADX\r
 449     #define __SMLALD  __iar_builtin_SMLALD\r
 450     #define __SMLALDX __iar_builtin_SMLALDX\r
 451     #define __SMUSD   __iar_builtin_SMUSD\r
 452     #define __SMUSDX  __iar_builtin_SMUSDX\r
 453     #define __SMLSD   __iar_builtin_SMLSD\r
 454     #define __SMLSDX  __iar_builtin_SMLSDX\r
 455     #define __SMLSLD  __iar_builtin_SMLSLD\r
 456     #define __SMLSLDX __iar_builtin_SMLSLDX\r
 457     #define __SEL     __iar_builtin_SEL\r
 458     #define __QADD    __iar_builtin_QADD\r
 459     #define __QSUB    __iar_builtin_QSUB\r
 460     #define __PKHBT   __iar_builtin_PKHBT\r
 461     #define __PKHTB   __iar_builtin_PKHTB\r
 462   #endif\r
 463 \r
 464 #else /* __ICCARM_INTRINSICS_VERSION__ == 2 */\r
 465 \r
 466   #if __IAR_M0_FAMILY\r
 467    /* Avoid clash between intrinsics.h and arm_math.h when compiling for Cortex-M0. */\r
 468     #define __CLZ  __cmsis_iar_clz_not_active\r
 469     #define __SSAT __cmsis_iar_ssat_not_active\r
 470     #define __USAT __cmsis_iar_usat_not_active\r
 471     #define __RBIT __cmsis_iar_rbit_not_active\r
 472     #define __get_APSR  __cmsis_iar_get_APSR_not_active\r
 473   #endif\r
 474 \r
 475 \r
 476   #if (!((defined (__FPU_PRESENT) && (__FPU_PRESENT == 1U)) && \\r
 477          (defined (__FPU_USED   ) && (__FPU_USED    == 1U))     ))\r
 478     #define __get_FPSCR __cmsis_iar_get_FPSR_not_active\r
 479     #define __set_FPSCR __cmsis_iar_set_FPSR_not_active\r
 480   #endif\r
 481 \r
 482   #ifdef __INTRINSICS_INCLUDED\r
 483   #error intrinsics.h is already included previously!\r
 484   #endif\r
 485 \r
 486   #include <intrinsics.h>\r
 487 \r
 488   #if __IAR_M0_FAMILY\r
 489    /* Avoid clash between intrinsics.h and arm_math.h when compiling for Cortex-M0. */\r
 490     #undef __CLZ\r
 491     #undef __SSAT\r
 492     #undef __USAT\r
 493     #undef __RBIT\r
 494     #undef __get_APSR\r
 495 \r
 496     __STATIC_INLINE uint8_t __CLZ(uint32_t data)\r
 497     {\r
 498       if (data == 0U) { return 32U; }\r
 499 \r
 500       uint32_t count = 0U;\r
 501       uint32_t mask = 0x80000000U;\r
 502 \r
 503       while ((data & mask) == 0U)\r
 504       {\r
 505         count += 1U;\r
 506         mask = mask >> 1U;\r
 507       }\r
 508       return count;\r
 509     }\r
 510 \r
 511     __STATIC_INLINE uint32_t __RBIT(uint32_t v)\r
 512     {\r
 513       uint8_t sc = 31U;\r
 514       uint32_t r = v;\r
 515       for (v >>= 1U; v; v >>= 1U)\r
 516       {\r
 517         r <<= 1U;\r
 518         r |= v & 1U;\r
 519         sc--;\r
 520       }\r
 521       return (r << sc);\r
 522     }\r
 523 \r
 524     __STATIC_INLINE  uint32_t __get_APSR(void)\r
 525     {\r
 526       uint32_t res;\r
 527       __asm("MRS      %0,APSR" : "=r" (res));\r
 528       return res;\r
 529     }\r
 530 \r
 531   #endif\r
 532 \r
 533   #if (!((defined (__FPU_PRESENT) && (__FPU_PRESENT == 1U)) && \\r
 534          (defined (__FPU_USED   ) && (__FPU_USED    == 1U))     ))\r
 535     #undef __get_FPSCR\r
 536     #undef __set_FPSCR\r
 537     #define __get_FPSCR()       (0)\r
 538     #define __set_FPSCR(VALUE)  ((void)VALUE)\r
 539   #endif\r
 540 \r
 541   #pragma diag_suppress=Pe940\r
 542   #pragma diag_suppress=Pe177\r
 543 \r
 544   #define __enable_irq    __enable_interrupt\r
 545   #define __disable_irq   __disable_interrupt\r
 546   #define __NOP           __no_operation\r
 547 \r
 548   #define __get_xPSR      __get_PSR\r
 549 \r
 550   #if (!defined(__ARM_ARCH_6M__) || __ARM_ARCH_6M__==0)\r
 551 \r
 552     __IAR_FT uint32_t __LDREXW(uint32_t volatile *ptr)\r
 553     {\r
 554       return __LDREX((unsigned long *)ptr);\r
 555     }\r
 556 \r
 557     __IAR_FT uint32_t __STREXW(uint32_t value, uint32_t volatile *ptr)\r
 558     {\r
 559       return __STREX(value, (unsigned long *)ptr);\r
 560     }\r
 561   #endif\r
 562 \r
 563 \r
 564   /* __CORTEX_M is defined in core_cm0.h, core_cm3.h and core_cm4.h. */\r
 565   #if (__CORTEX_M >= 0x03)\r
 566 \r
 567     __IAR_FT uint32_t __RRX(uint32_t value)\r
 568     {\r
 569       uint32_t result;\r
 570       __ASM("RRX      %0, %1" : "=r"(result) : "r" (value) : "cc");\r
 571       return(result);\r
 572     }\r
 573 \r
 574     __IAR_FT void __set_BASEPRI_MAX(uint32_t value)\r
 575     {\r
 576       __asm volatile("MSR      BASEPRI_MAX,%0"::"r" (value));\r
 577     }\r
 578 \r
 579 \r
 580     #define __enable_fault_irq  __enable_fiq\r
 581     #define __disable_fault_irq __disable_fiq\r
 582 \r
 583 \r
 584   #endif /* (__CORTEX_M >= 0x03) */\r
 585 \r
 586   __IAR_FT uint32_t __ROR(uint32_t op1, uint32_t op2)\r
 587   {\r
 588     return (op1 >> op2) | (op1 << ((sizeof(op1)*8)-op2));\r
 589   }\r
 590 \r
 591   #if ((defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) || \\r
 592        (defined (__ARM_ARCH_8M_BASE__ ) && (__ARM_ARCH_8M_BASE__ == 1))    )\r
 593 \r
 594    __IAR_FT uint32_t __get_MSPLIM(void)\r
 595     {\r
 596       uint32_t res;\r
 597     #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) && \\r
 598          (!defined (__ARM_FEATURE_CMSE  ) || (__ARM_FEATURE_CMSE   < 3)))\r
 599       // without main extensions, the non-secure MSPLIM is RAZ/WI\r
 600       res = 0U;\r
 601     #else\r
 602       __asm volatile("MRS      %0,MSPLIM" : "=r" (res));\r
 603     #endif\r
 604       return res;\r
 605     }\r
 606 \r
 607     __IAR_FT void   __set_MSPLIM(uint32_t value)\r
 608     {\r
 609     #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) && \\r
 610          (!defined (__ARM_FEATURE_CMSE  ) || (__ARM_FEATURE_CMSE   < 3)))\r
 611       // without main extensions, the non-secure MSPLIM is RAZ/WI\r
 612       (void)value;\r
 613     #else\r
 614       __asm volatile("MSR      MSPLIM,%0" :: "r" (value));\r
 615     #endif\r
 616     }\r
 617 \r
 618     __IAR_FT uint32_t __get_PSPLIM(void)\r
 619     {\r
 620       uint32_t res;\r
 621     #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) && \\r
 622          (!defined (__ARM_FEATURE_CMSE  ) || (__ARM_FEATURE_CMSE   < 3)))\r
 623       // without main extensions, the non-secure PSPLIM is RAZ/WI\r
 624       res = 0U;\r
 625     #else\r
 626       __asm volatile("MRS      %0,PSPLIM" : "=r" (res));\r
 627     #endif\r
 628       return res;\r
 629     }\r
 630 \r
 631     __IAR_FT void   __set_PSPLIM(uint32_t value)\r
 632     {\r
 633     #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) && \\r
 634          (!defined (__ARM_FEATURE_CMSE  ) || (__ARM_FEATURE_CMSE   < 3)))\r
 635       // without main extensions, the non-secure PSPLIM is RAZ/WI\r
 636       (void)value;\r
 637     #else\r
 638       __asm volatile("MSR      PSPLIM,%0" :: "r" (value));\r
 639     #endif\r
 640     }\r
 641 \r
 642     __IAR_FT uint32_t __TZ_get_CONTROL_NS(void)\r
 643     {\r
 644       uint32_t res;\r
 645       __asm volatile("MRS      %0,CONTROL_NS" : "=r" (res));\r
 646       return res;\r
 647     }\r
 648 \r
 649     __IAR_FT void   __TZ_set_CONTROL_NS(uint32_t value)\r
 650     {\r
 651       __asm volatile("MSR      CONTROL_NS,%0" :: "r" (value));\r
 652     }\r
 653 \r
 654     __IAR_FT uint32_t   __TZ_get_PSP_NS(void)\r
 655     {\r
 656       uint32_t res;\r
 657       __asm volatile("MRS      %0,PSP_NS" : "=r" (res));\r
 658       return res;\r
 659     }\r
 660 \r
 661     __IAR_FT void   __TZ_set_PSP_NS(uint32_t value)\r
 662     {\r
 663       __asm volatile("MSR      PSP_NS,%0" :: "r" (value));\r
 664     }\r
 665 \r
 666     __IAR_FT uint32_t   __TZ_get_MSP_NS(void)\r
 667     {\r
 668       uint32_t res;\r
 669       __asm volatile("MRS      %0,MSP_NS" : "=r" (res));\r
 670       return res;\r
 671     }\r
 672 \r
 673     __IAR_FT void   __TZ_set_MSP_NS(uint32_t value)\r
 674     {\r
 675       __asm volatile("MSR      MSP_NS,%0" :: "r" (value));\r
 676     }\r
 677 \r
 678     __IAR_FT uint32_t   __TZ_get_SP_NS(void)\r
 679     {\r
 680       uint32_t res;\r
 681       __asm volatile("MRS      %0,SP_NS" : "=r" (res));\r
 682       return res;\r
 683     }\r
 684     __IAR_FT void   __TZ_set_SP_NS(uint32_t value)\r
 685     {\r
 686       __asm volatile("MSR      SP_NS,%0" :: "r" (value));\r
 687     }\r
 688 \r
 689     __IAR_FT uint32_t   __TZ_get_PRIMASK_NS(void)\r
 690     {\r
 691       uint32_t res;\r
 692       __asm volatile("MRS      %0,PRIMASK_NS" : "=r" (res));\r
 693       return res;\r
 694     }\r
 695 \r
 696     __IAR_FT void   __TZ_set_PRIMASK_NS(uint32_t value)\r
 697     {\r
 698       __asm volatile("MSR      PRIMASK_NS,%0" :: "r" (value));\r
 699     }\r
 700 \r
 701     __IAR_FT uint32_t   __TZ_get_BASEPRI_NS(void)\r
 702     {\r
 703       uint32_t res;\r
 704       __asm volatile("MRS      %0,BASEPRI_NS" : "=r" (res));\r
 705       return res;\r
 706     }\r
 707 \r
 708     __IAR_FT void   __TZ_set_BASEPRI_NS(uint32_t value)\r
 709     {\r
 710       __asm volatile("MSR      BASEPRI_NS,%0" :: "r" (value));\r
 711     }\r
 712 \r
 713     __IAR_FT uint32_t   __TZ_get_FAULTMASK_NS(void)\r
 714     {\r
 715       uint32_t res;\r
 716       __asm volatile("MRS      %0,FAULTMASK_NS" : "=r" (res));\r
 717       return res;\r
 718     }\r
 719 \r
 720     __IAR_FT void   __TZ_set_FAULTMASK_NS(uint32_t value)\r
 721     {\r
 722       __asm volatile("MSR      FAULTMASK_NS,%0" :: "r" (value));\r
 723     }\r
 724 \r
 725     __IAR_FT uint32_t   __TZ_get_PSPLIM_NS(void)\r
 726     {\r
 727       uint32_t res;\r
 728     #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) && \\r
 729          (!defined (__ARM_FEATURE_CMSE  ) || (__ARM_FEATURE_CMSE   < 3)))\r
 730       // without main extensions, the non-secure PSPLIM is RAZ/WI\r
 731       res = 0U;\r
 732     #else\r
 733       __asm volatile("MRS      %0,PSPLIM_NS" : "=r" (res));\r
 734     #endif\r
 735       return res;\r
 736     }\r
 737 \r
 738     __IAR_FT void   __TZ_set_PSPLIM_NS(uint32_t value)\r
 739     {\r
 740     #if (!(defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) && \\r
 741          (!defined (__ARM_FEATURE_CMSE  ) || (__ARM_FEATURE_CMSE   < 3)))\r
 742       // without main extensions, the non-secure PSPLIM is RAZ/WI\r
 743       (void)value;\r
 744     #else\r
 745       __asm volatile("MSR      PSPLIM_NS,%0" :: "r" (value));\r
 746     #endif\r
 747     }\r
 748 \r
 749     __IAR_FT uint32_t   __TZ_get_MSPLIM_NS(void)\r
 750     {\r
 751       uint32_t res;\r
 752       __asm volatile("MRS      %0,MSPLIM_NS" : "=r" (res));\r
 753       return res;\r
 754     }\r
 755 \r
 756     __IAR_FT void   __TZ_set_MSPLIM_NS(uint32_t value)\r
 757     {\r
 758       __asm volatile("MSR      MSPLIM_NS,%0" :: "r" (value));\r
 759     }\r
 760 \r
 761   #endif /* __ARM_ARCH_8M_MAIN__ or __ARM_ARCH_8M_BASE__ */\r
 762 \r
 763 #endif   /* __ICCARM_INTRINSICS_VERSION__ == 2 */\r
 764 \r
 765 #define __BKPT(value)    __asm volatile ("BKPT     %0" : : "i"(value))\r
 766 \r
 767 #if __IAR_M0_FAMILY\r
 768   __STATIC_INLINE int32_t __SSAT(int32_t val, uint32_t sat)\r
 769   {\r
 770     if ((sat >= 1U) && (sat <= 32U))\r
 771     {\r
 772       const int32_t max = (int32_t)((1U << (sat - 1U)) - 1U);\r
 773       const int32_t min = -1 - max ;\r
 774       if (val > max)\r
 775       {\r
 776         return max;\r
 777       }\r
 778       else if (val < min)\r
 779       {\r
 780         return min;\r
 781       }\r
 782     }\r
 783     return val;\r
 784   }\r
 785 \r
 786   __STATIC_INLINE uint32_t __USAT(int32_t val, uint32_t sat)\r
 787   {\r
 788     if (sat <= 31U)\r
 789     {\r
 790       const uint32_t max = ((1U << sat) - 1U);\r
 791       if (val > (int32_t)max)\r
 792       {\r
 793         return max;\r
 794       }\r
 795       else if (val < 0)\r
 796       {\r
 797         return 0U;\r
 798       }\r
 799     }\r
 800     return (uint32_t)val;\r
 801   }\r
 802 #endif\r
 803 \r
 804 #if (__CORTEX_M >= 0x03)   /* __CORTEX_M is defined in core_cm0.h, core_cm3.h and core_cm4.h. */\r
 805 \r
 806   __IAR_FT uint8_t __LDRBT(volatile uint8_t *addr)\r
 807   {\r
 808     uint32_t res;\r
 809     __ASM("LDRBT %0, [%1]" : "=r" (res) : "r" (addr) : "memory");\r
 810     return ((uint8_t)res);\r
 811   }\r
 812 \r
 813   __IAR_FT uint16_t __LDRHT(volatile uint16_t *addr)\r
 814   {\r
 815     uint32_t res;\r
 816     __ASM("LDRHT %0, [%1]" : "=r" (res) : "r" (addr) : "memory");\r
 817     return ((uint16_t)res);\r
 818   }\r
 819 \r
 820   __IAR_FT uint32_t __LDRT(volatile uint32_t *addr)\r
 821   {\r
 822     uint32_t res;\r
 823     __ASM("LDRT %0, [%1]" : "=r" (res) : "r" (addr) : "memory");\r
 824     return res;\r
 825   }\r
 826 \r
 827   __IAR_FT void __STRBT(uint8_t value, volatile uint8_t *addr)\r
 828   {\r
 829     __ASM("STRBT %1, [%0]" : : "r" (addr), "r" ((uint32_t)value) : "memory");\r
 830   }\r
 831 \r
 832   __IAR_FT void __STRHT(uint16_t value, volatile uint16_t *addr)\r
 833   {\r
 834     __ASM("STRHT %1, [%0]" : : "r" (addr), "r" ((uint32_t)value) : "memory");\r
 835   }\r
 836 \r
 837   __IAR_FT void __STRT(uint32_t value, volatile uint32_t *addr)\r
 838   {\r
 839     __ASM("STRT %1, [%0]" : : "r" (addr), "r" (value) : "memory");\r
 840   }\r
 841 \r
 842 #endif /* (__CORTEX_M >= 0x03) */\r
 843 \r
 844 #if ((defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) || \\r
 845      (defined (__ARM_ARCH_8M_BASE__ ) && (__ARM_ARCH_8M_BASE__ == 1))    )\r
 846 \r
 847 \r
 848   __IAR_FT uint8_t __LDAB(volatile uint8_t *ptr)\r
 849   {\r
 850     uint32_t res;\r
 851     __ASM volatile ("LDAB %0, [%1]" : "=r" (res) : "r" (ptr) : "memory");\r
 852     return ((uint8_t)res);\r
 853   }\r
 854 \r
 855   __IAR_FT uint16_t __LDAH(volatile uint16_t *ptr)\r
 856   {\r
 857     uint32_t res;\r
 858     __ASM volatile ("LDAH %0, [%1]" : "=r" (res) : "r" (ptr) : "memory");\r
 859     return ((uint16_t)res);\r
 860   }\r
 861 \r
 862   __IAR_FT uint32_t __LDA(volatile uint32_t *ptr)\r
 863   {\r
 864     uint32_t res;\r
 865     __ASM volatile ("LDA %0, [%1]" : "=r" (res) : "r" (ptr) : "memory");\r
 866     return res;\r
 867   }\r
 868 \r
 869   __IAR_FT void __STLB(uint8_t value, volatile uint8_t *ptr)\r
 870   {\r
 871     __ASM volatile ("STLB %1, [%0]" :: "r" (ptr), "r" (value) : "memory");\r
 872   }\r
 873 \r
 874   __IAR_FT void __STLH(uint16_t value, volatile uint16_t *ptr)\r
 875   {\r
 876     __ASM volatile ("STLH %1, [%0]" :: "r" (ptr), "r" (value) : "memory");\r
 877   }\r
 878 \r
 879   __IAR_FT void __STL(uint32_t value, volatile uint32_t *ptr)\r
 880   {\r
 881     __ASM volatile ("STL %1, [%0]" :: "r" (ptr), "r" (value) : "memory");\r
 882   }\r
 883 \r
 884   __IAR_FT uint8_t __LDAEXB(volatile uint8_t *ptr)\r
 885   {\r
 886     uint32_t res;\r
 887     __ASM volatile ("LDAEXB %0, [%1]" : "=r" (res) : "r" (ptr) : "memory");\r
 888     return ((uint8_t)res);\r
 889   }\r
 890 \r
 891   __IAR_FT uint16_t __LDAEXH(volatile uint16_t *ptr)\r
 892   {\r
 893     uint32_t res;\r
 894     __ASM volatile ("LDAEXH %0, [%1]" : "=r" (res) : "r" (ptr) : "memory");\r
 895     return ((uint16_t)res);\r
 896   }\r
 897 \r
 898   __IAR_FT uint32_t __LDAEX(volatile uint32_t *ptr)\r
 899   {\r
 900     uint32_t res;\r
 901     __ASM volatile ("LDAEX %0, [%1]" : "=r" (res) : "r" (ptr) : "memory");\r
 902     return res;\r
 903   }\r
 904 \r
 905   __IAR_FT uint32_t __STLEXB(uint8_t value, volatile uint8_t *ptr)\r
 906   {\r
 907     uint32_t res;\r
 908     __ASM volatile ("STLEXB %0, %2, [%1]" : "=r" (res) : "r" (ptr), "r" (value) : "memory");\r
 909     return res;\r
 910   }\r
 911 \r
 912   __IAR_FT uint32_t __STLEXH(uint16_t value, volatile uint16_t *ptr)\r
 913   {\r
 914     uint32_t res;\r
 915     __ASM volatile ("STLEXH %0, %2, [%1]" : "=r" (res) : "r" (ptr), "r" (value) : "memory");\r
 916     return res;\r
 917   }\r
 918 \r
 919   __IAR_FT uint32_t __STLEX(uint32_t value, volatile uint32_t *ptr)\r
 920   {\r
 921     uint32_t res;\r
 922     __ASM volatile ("STLEX %0, %2, [%1]" : "=r" (res) : "r" (ptr), "r" (value) : "memory");\r
 923     return res;\r
 924   }\r
 925 \r
 926 #endif /* __ARM_ARCH_8M_MAIN__ or __ARM_ARCH_8M_BASE__ */\r
 927 \r
 928 #undef __IAR_FT\r
 929 #undef __IAR_M0_FAMILY\r
 930 #undef __ICCARM_V8\r
 931 \r
 932 #pragma diag_default=Pe940\r
 933 #pragma diag_default=Pe177\r
 934 \r
 935 #endif /* __CMSIS_ICCARM_H__ */\r