git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_R5_UltraScale_MPSoC/RTOSDemo_R5_bsp/psu_cortexr5_0/libsrc/standalone_v6_1/src/asm_vectors.S

   1 /******************************************************************************
   2 *
   3 * Copyright (C) 2014 - 2016 Xilinx, Inc. All rights reserved.
   4 *
   5 * Permission is hereby granted, free of charge, to any person obtaining a copy
   6 * of this software and associated documentation files (the "Software"), to deal
   7 * in the Software without restriction, including without limitation the rights
   8 * to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
   9 * copies of the Software, and to permit persons to whom the Software is
  10 * furnished to do so, subject to the following conditions:
  11 *
  12 * The above copyright notice and this permission notice shall be included in
  13 * all copies or substantial portions of the Software.
  14 *
  15 * Use of the Software is limited solely to applications:
  16 * (a) running on a Xilinx device, or
  17 * (b) that interact with a Xilinx device through a bus or interconnect.
  18 *
  19 * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  20 * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  21 * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL
  22 * XILINX  BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY,
  23 * WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF
  24 * OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  25 * SOFTWARE.
  26 *
  27 * Except as contained in this notice, the name of the Xilinx shall not be used
  28 * in advertising or otherwise to promote the sale, use or other dealings in
  29 * this Software without prior written authorization from Xilinx.
  30 *
  31 ******************************************************************************/
  32 /*****************************************************************************/
  33 /**
  34 * @file asm_vectors.s
  35 *
  36 * This file contains the initial vector table for the Cortex R5 processor
  37 *
  38 * <pre>
  39 * MODIFICATION HISTORY:
  40 *
  41 * Ver   Who     Date     Changes
  42 * ----- ------- -------- ---------------------------------------------------
  43 * 5.00  pkp     02/10/14 Initial version
  44 * 6.0   mus     27/07/16 Added UndefinedException handler
  45 * </pre>
  46 *
  47 * @note
  48 *
  49 * None.
  50 *
  51 ******************************************************************************/
  52 .org 0
  53 .text
  54
  55 .globl _boot
  56 .globl _vector_table
  57
  58 .globl FIQInterrupt
  59 .globl IRQInterrupt
  60 .globl SWInterrupt
  61 .globl DataAbortInterrupt
  62 .globl PrefetchAbortInterrupt
  63
  64 .globl IRQHandler
  65 .globl prof_pc
  66
  67 .section .vectors, "a"
  68 _vector_table:
  69         ldr     pc,=_boot
  70         ldr     pc,=Undefined
  71         ldr     pc,=SVCHandler
  72         ldr     pc,=PrefetchAbortHandler
  73         ldr     pc,=DataAbortHandler
  74         NOP     /* Placeholder for address exception vector*/
  75         ldr     pc,=IRQHandler
  76         ldr     pc,=FIQHandler
  77
  78 .text
  79 IRQHandler:                                     /* IRQ vector handler */
  80         stmdb   sp!,{r0-r3,r12,lr}              /* state save from compiled code*/
  81         bl      IRQInterrupt                    /* IRQ vector */
  82         ldmia   sp!,{r0-r3,r12,lr}              /* state restore from compiled code */
  83         subs    pc, lr, #4                      /* adjust return */
  84
  85 FIQHandler:                                     /* FIQ vector handler */
  86         stmdb   sp!,{r0-r3,r12,lr}              /* state save from compiled code */
  87 FIQLoop:
  88         bl      FIQInterrupt                    /* FIQ vector */
  89         ldmia   sp!,{r0-r3,r12,lr}              /* state restore from compiled code */
  90         subs    pc, lr, #4                      /* adjust return */
  91
  92 Undefined:                                      /* Undefined handler */
  93         stmdb   sp!,{r0-r3,r12,lr}              /* state save from compiled code */
  94         ldr     r0, =UndefinedExceptionAddr
  95         sub     r1, lr, #4
  96         str     r1, [r0]                        /* Store address of instruction causing undefined exception */
  97
  98         bl      UndefinedException              /* UndefinedException: call C function here */
  99         ldmia   sp!,{r0-r3,r12,lr}              /* state restore from compiled code */
 100         movs    pc, lr
 101
 102 SVCHandler:                                     /* SWI handler */
 103         stmdb   sp!,{r0-r3,r12,lr}              /* state save from compiled code */
 104         tst     r0, #0x20                       /* check the T bit */
 105         ldrneh  r0, [lr,#-2]                    /* Thumb mode */
 106         bicne   r0, r0, #0xff00                 /* Thumb mode */
 107         ldreq   r0, [lr,#-4]                    /* ARM mode */
 108         biceq   r0, r0, #0xff000000             /* ARM mode */
 109         bl      SWInterrupt                     /* SWInterrupt: call C function here */
 110         ldmia   sp!,{r0-r3,r12,lr}              /* state restore from compiled code */
 111         movs    pc, lr                          /* adjust return */
 112
 113 DataAbortHandler:                               /* Data Abort handler */
 114         stmdb   sp!,{r0-r3,r12,lr}              /* state save from compiled code */
 115         ldr     r0, =DataAbortAddr
 116         sub     r1, lr, #8
 117         str     r1, [r0]                        /* Stores instruction causing data abort */
 118         bl      DataAbortInterrupt              /*DataAbortInterrupt :call C function here */
 119         ldmia   sp!,{r0-r3,r12,lr}              /* state restore from compiled code */
 120         subs    pc, lr, #8                      /* adjust return */
 121
 122 PrefetchAbortHandler:                           /* Prefetch Abort handler */
 123         stmdb   sp!,{r0-r3,r12,lr}              /* state save from compiled code */
 124         ldr     r0, =PrefetchAbortAddr
 125         sub     r1, lr, #4
 126         str     r1, [r0]                        /* Stores instruction causing prefetch abort */
 127         bl      PrefetchAbortInterrupt          /* PrefetchAbortInterrupt: call C function here */
 128         ldmia   sp!,{r0-r3,r12,lr}              /* state restore from compiled code */
 129         subs    pc, lr, #4                      /* adjust return */
 130
 131
 132 .end