git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_R5_UltraScale_MPSoC/RTOSDemo_R5_bsp/psu_cortexr5_0/libsrc/standalone_v6_1/src/includes_ps/xiou_secure_slcr.h

   1 /* ### HEADER ### */
   2
   3 #ifndef __XIOU_SECURE_SLCR_H__
   4 #define __XIOU_SECURE_SLCR_H__
   5
   6
   7 #ifdef __cplusplus
   8 extern "C" {
   9 #endif
  10
  11 /**
  12  * XiouSecureSlcr Base Address
  13  */
  14 #define XIOU_SECURE_SLCR_BASEADDR      0xFF240000UL
  15
  16 /**
  17  * Register: XiouSecSlcrAxiWprtcn
  18  */
  19 #define XIOU_SEC_SLCR_AXI_WPRTCN    ( ( XIOU_SECURE_SLCR_BASEADDR ) + 0x00000000UL )
  20 #define XIOU_SEC_SLCR_AXI_WPRTCN_RSTVAL   0x00000000UL
  21
  22 #define XIOU_SEC_SLCR_AXI_WPRTCN_XQSPIPSAXI_AWPROT_SHIFT   25UL
  23 #define XIOU_SEC_SLCR_AXI_WPRTCN_XQSPIPSAXI_AWPROT_WIDTH   3UL
  24 #define XIOU_SEC_SLCR_AXI_WPRTCN_XQSPIPSAXI_AWPROT_MASK    0x0e000000UL
  25 #define XIOU_SEC_SLCR_AXI_WPRTCN_XQSPIPSAXI_AWPROT_DEFVAL  0x0UL
  26
  27 #define XIOU_SEC_SLCR_AXI_WPRTCN_XNANDPS8_AWPROT_SHIFT   22UL
  28 #define XIOU_SEC_SLCR_AXI_WPRTCN_XNANDPS8_AWPROT_WIDTH   3UL
  29 #define XIOU_SEC_SLCR_AXI_WPRTCN_XNANDPS8_AWPROT_MASK    0x01c00000UL
  30 #define XIOU_SEC_SLCR_AXI_WPRTCN_XNANDPS8_AWPROT_DEFVAL  0x0UL
  31
  32 #define XIOU_SEC_SLCR_AXI_WPRTCN_XSDPS_AWPROT_SHIFT   19UL
  33 #define XIOU_SEC_SLCR_AXI_WPRTCN_XSDPS_AWPROT_WIDTH   3UL
  34 #define XIOU_SEC_SLCR_AXI_WPRTCN_XSDPS_AWPROT_MASK    0x00380000UL
  35 #define XIOU_SEC_SLCR_AXI_WPRTCN_XSDPS_AWPROT_DEFVAL  0x0UL
  36
  37 #define XIOU_SEC_SLCR_AXI_WPRTCN_XSDPS_AWPROT_SHIFT   16UL
  38 #define XIOU_SEC_SLCR_AXI_WPRTCN_XSDPS_AWPROT_WIDTH   3UL
  39 #define XIOU_SEC_SLCR_AXI_WPRTCN_XSDPS_AWPROT_MASK    0x00070000UL
  40 #define XIOU_SEC_SLCR_AXI_WPRTCN_XSDPS_AWPROT_DEFVAL  0x0UL
  41
  42 #define XIOU_SEC_SLCR_AXI_WPRTCN_XEMACPS_AWPROT_SHIFT   9UL
  43 #define XIOU_SEC_SLCR_AXI_WPRTCN_XEMACPS_AWPROT_WIDTH   3UL
  44 #define XIOU_SEC_SLCR_AXI_WPRTCN_XEMACPS_AWPROT_MASK    0x00000e00UL
  45 #define XIOU_SEC_SLCR_AXI_WPRTCN_XEMACPS_AWPROT_DEFVAL  0x0UL
  46
  47 #define XIOU_SEC_SLCR_AXI_WPRTCN_XEMACPS_AWPROT_SHIFT   6UL
  48 #define XIOU_SEC_SLCR_AXI_WPRTCN_XEMACPS_AWPROT_WIDTH   3UL
  49 #define XIOU_SEC_SLCR_AXI_WPRTCN_XEMACPS_AWPROT_MASK    0x000001c0UL
  50 #define XIOU_SEC_SLCR_AXI_WPRTCN_XEMACPS_AWPROT_DEFVAL  0x0UL
  51
  52 #define XIOU_SEC_SLCR_AXI_WPRTCN_XEMACPS_AWPROT_SHIFT   3UL
  53 #define XIOU_SEC_SLCR_AXI_WPRTCN_XEMACPS_AWPROT_WIDTH   3UL
  54 #define XIOU_SEC_SLCR_AXI_WPRTCN_XEMACPS_AWPROT_MASK    0x00000038UL
  55 #define XIOU_SEC_SLCR_AXI_WPRTCN_XEMACPS_AWPROT_DEFVAL  0x0UL
  56
  57 #define XIOU_SEC_SLCR_AXI_WPRTCN_XEMACPS_AWPROT_SHIFT   0UL
  58 #define XIOU_SEC_SLCR_AXI_WPRTCN_XEMACPS_AWPROT_WIDTH   3UL
  59 #define XIOU_SEC_SLCR_AXI_WPRTCN_XEMACPS_AWPROT_MASK    0x00000007UL
  60 #define XIOU_SEC_SLCR_AXI_WPRTCN_XEMACPS_AWPROT_DEFVAL  0x0UL
  61
  62 /**
  63  * Register: XiouSecSlcrAxiRprtcn
  64  */
  65 #define XIOU_SEC_SLCR_AXI_RPRTCN    ( ( XIOU_SECURE_SLCR_BASEADDR ) + 0x00000004UL )
  66 #define XIOU_SEC_SLCR_AXI_RPRTCN_RSTVAL   0x00000000UL
  67
  68 #define XIOU_SEC_SLCR_AXI_RPRTCN_XNANDPS8_ARPROT_SHIFT   22UL
  69 #define XIOU_SEC_SLCR_AXI_RPRTCN_XNANDPS8_ARPROT_WIDTH   3UL
  70 #define XIOU_SEC_SLCR_AXI_RPRTCN_XNANDPS8_ARPROT_MASK    0x01c00000UL
  71 #define XIOU_SEC_SLCR_AXI_RPRTCN_XNANDPS8_ARPROT_DEFVAL  0x0UL
  72
  73 #define XIOU_SEC_SLCR_AXI_RPRTCN_XSDPS_ARPROT_SHIFT   19UL
  74 #define XIOU_SEC_SLCR_AXI_RPRTCN_XSDPS_ARPROT_WIDTH   3UL
  75 #define XIOU_SEC_SLCR_AXI_RPRTCN_XSDPS_ARPROT_MASK    0x00380000UL
  76 #define XIOU_SEC_SLCR_AXI_RPRTCN_XSDPS_ARPROT_DEFVAL  0x0UL
  77
  78 #define XIOU_SEC_SLCR_AXI_RPRTCN_XSDPS_ARPROT_SHIFT   16UL
  79 #define XIOU_SEC_SLCR_AXI_RPRTCN_XSDPS_ARPROT_WIDTH   3UL
  80 #define XIOU_SEC_SLCR_AXI_RPRTCN_XSDPS_ARPROT_MASK    0x00070000UL
  81 #define XIOU_SEC_SLCR_AXI_RPRTCN_XSDPS_ARPROT_DEFVAL  0x0UL
  82
  83 #define XIOU_SEC_SLCR_AXI_RPRTCN_XEMACPS_ARPROT_SHIFT   9UL
  84 #define XIOU_SEC_SLCR_AXI_RPRTCN_XEMACPS_ARPROT_WIDTH   3UL
  85 #define XIOU_SEC_SLCR_AXI_RPRTCN_XEMACPS_ARPROT_MASK    0x00000e00UL
  86 #define XIOU_SEC_SLCR_AXI_RPRTCN_XEMACPS_ARPROT_DEFVAL  0x0UL
  87
  88 #define XIOU_SEC_SLCR_AXI_RPRTCN_XEMACPS_ARPROT_SHIFT   6UL
  89 #define XIOU_SEC_SLCR_AXI_RPRTCN_XEMACPS_ARPROT_WIDTH   3UL
  90 #define XIOU_SEC_SLCR_AXI_RPRTCN_XEMACPS_ARPROT_MASK    0x000001c0UL
  91 #define XIOU_SEC_SLCR_AXI_RPRTCN_XEMACPS_ARPROT_DEFVAL  0x0UL
  92
  93 #define XIOU_SEC_SLCR_AXI_RPRTCN_XEMACPS_ARPROT_SHIFT   3UL
  94 #define XIOU_SEC_SLCR_AXI_RPRTCN_XEMACPS_ARPROT_WIDTH   3UL
  95 #define XIOU_SEC_SLCR_AXI_RPRTCN_XEMACPS_ARPROT_MASK    0x00000038UL
  96 #define XIOU_SEC_SLCR_AXI_RPRTCN_XEMACPS_ARPROT_DEFVAL  0x0UL
  97
  98 #define XIOU_SEC_SLCR_AXI_RPRTCN_XEMACPS_ARPROT_SHIFT   0UL
  99 #define XIOU_SEC_SLCR_AXI_RPRTCN_XEMACPS_ARPROT_WIDTH   3UL
 100 #define XIOU_SEC_SLCR_AXI_RPRTCN_XEMACPS_ARPROT_MASK    0x00000007UL
 101 #define XIOU_SEC_SLCR_AXI_RPRTCN_XEMACPS_ARPROT_DEFVAL  0x0UL
 102
 103 /**
 104  * Register: XiouSecSlcrCtrl
 105  */
 106 #define XIOU_SEC_SLCR_CTRL    ( ( XIOU_SECURE_SLCR_BASEADDR ) + 0x00000040UL )
 107 #define XIOU_SEC_SLCR_CTRL_RSTVAL   0x00000000UL
 108
 109 #define XIOU_SEC_SLCR_CTRL_SLVERR_EN_SHIFT   0UL
 110 #define XIOU_SEC_SLCR_CTRL_SLVERR_EN_WIDTH   1UL
 111 #define XIOU_SEC_SLCR_CTRL_SLVERR_EN_MASK    0x00000001UL
 112 #define XIOU_SEC_SLCR_CTRL_SLVERR_EN_DEFVAL  0x0UL
 113
 114 /**
 115  * Register: XiouSecSlcrIsr
 116  */
 117 #define XIOU_SEC_SLCR_ISR    ( ( XIOU_SECURE_SLCR_BASEADDR ) + 0x00000044UL )
 118 #define XIOU_SEC_SLCR_ISR_RSTVAL   0x00000000UL
 119
 120 #define XIOU_SEC_SLCR_ISR_ADDR_DECD_ERR_SHIFT   0UL
 121 #define XIOU_SEC_SLCR_ISR_ADDR_DECD_ERR_WIDTH   1UL
 122 #define XIOU_SEC_SLCR_ISR_ADDR_DECD_ERR_MASK    0x00000001UL
 123 #define XIOU_SEC_SLCR_ISR_ADDR_DECD_ERR_DEFVAL  0x0UL
 124
 125 /**
 126  * Register: XiouSecSlcrImr
 127  */
 128 #define XIOU_SEC_SLCR_IMR    ( ( XIOU_SECURE_SLCR_BASEADDR ) + 0x00000048UL )
 129 #define XIOU_SEC_SLCR_IMR_RSTVAL   0x00000001UL
 130
 131 #define XIOU_SEC_SLCR_IMR_ADDR_DECD_ERR_SHIFT   0UL
 132 #define XIOU_SEC_SLCR_IMR_ADDR_DECD_ERR_WIDTH   1UL
 133 #define XIOU_SEC_SLCR_IMR_ADDR_DECD_ERR_MASK    0x00000001UL
 134 #define XIOU_SEC_SLCR_IMR_ADDR_DECD_ERR_DEFVAL  0x1UL
 135
 136 /**
 137  * Register: XiouSecSlcrIer
 138  */
 139 #define XIOU_SEC_SLCR_IER    ( ( XIOU_SECURE_SLCR_BASEADDR ) + 0x0000004CUL )
 140 #define XIOU_SEC_SLCR_IER_RSTVAL   0x00000000UL
 141
 142 #define XIOU_SEC_SLCR_IER_ADDR_DECD_ERR_SHIFT   0UL
 143 #define XIOU_SEC_SLCR_IER_ADDR_DECD_ERR_WIDTH   1UL
 144 #define XIOU_SEC_SLCR_IER_ADDR_DECD_ERR_MASK    0x00000001UL
 145 #define XIOU_SEC_SLCR_IER_ADDR_DECD_ERR_DEFVAL  0x0UL
 146
 147 /**
 148  * Register: XiouSecSlcrIdr
 149  */
 150 #define XIOU_SEC_SLCR_IDR    ( ( XIOU_SECURE_SLCR_BASEADDR ) + 0x00000050UL )
 151 #define XIOU_SEC_SLCR_IDR_RSTVAL   0x00000000UL
 152
 153 #define XIOU_SEC_SLCR_IDR_ADDR_DECD_ERR_SHIFT   0UL
 154 #define XIOU_SEC_SLCR_IDR_ADDR_DECD_ERR_WIDTH   1UL
 155 #define XIOU_SEC_SLCR_IDR_ADDR_DECD_ERR_MASK    0x00000001UL
 156 #define XIOU_SEC_SLCR_IDR_ADDR_DECD_ERR_DEFVAL  0x0UL
 157
 158 /**
 159  * Register: XiouSecSlcrItr
 160  */
 161 #define XIOU_SEC_SLCR_ITR    ( ( XIOU_SECURE_SLCR_BASEADDR ) + 0x00000054UL )
 162 #define XIOU_SEC_SLCR_ITR_RSTVAL   0x00000000UL
 163
 164 #define XIOU_SEC_SLCR_ITR_ADDR_DECD_ERR_SHIFT   0UL
 165 #define XIOU_SEC_SLCR_ITR_ADDR_DECD_ERR_WIDTH   1UL
 166 #define XIOU_SEC_SLCR_ITR_ADDR_DECD_ERR_MASK    0x00000001UL
 167 #define XIOU_SEC_SLCR_ITR_ADDR_DECD_ERR_DEFVAL  0x0UL
 168
 169
 170 #ifdef __cplusplus
 171 }
 172 #endif
 173
 174 #endif /* __XIOU_SECURE_SLCR_H__ */