git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_R5_UltraScale_MPSoC/RTOSDemo_R5_bsp/psu_cortexr5_0/libsrc/standalone_v6_6/src/asm_vectors.S

   1 /******************************************************************************
   2 *
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   4 *
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  30 *
  31 ******************************************************************************/
  32 /*****************************************************************************/
  33 /**
  34 * @file asm_vectors.s
  35 *
  36 * This file contains the initial vector table for the Cortex R5 processor
  37 *
  38 * <pre>
  39 * MODIFICATION HISTORY:
  40 *
  41 * Ver   Who     Date     Changes
  42 * ----- ------- -------- ---------------------------------------------------
  43 * 5.00  pkp     02/10/14 Initial version
  44 * 6.0   mus     27/07/16 Added UndefinedException handler
  45 * 6.3   pkp     02/13/17 Added support for hard float
  46 * </pre>
  47 *
  48 * @note
  49 *
  50 * None.
  51 *
  52 ******************************************************************************/
  53 .org 0
  54 .text
  55
  56 .globl _boot
  57 .globl _vector_table
  58
  59 .globl FIQInterrupt
  60 .globl IRQInterrupt
  61 .globl SWInterrupt
  62 .globl DataAbortInterrupt
  63 .globl PrefetchAbortInterrupt
  64
  65 .globl IRQHandler
  66 .globl prof_pc
  67
  68 .section .vectors, "a"
  69 _vector_table:
  70         ldr     pc,=_boot
  71         ldr     pc,=Undefined
  72         ldr     pc,=SVCHandler
  73         ldr     pc,=PrefetchAbortHandler
  74         ldr     pc,=DataAbortHandler
  75         NOP     /* Placeholder for address exception vector*/
  76         ldr     pc,=IRQHandler
  77         ldr     pc,=FIQHandler
  78
  79 .text
  80 IRQHandler:                                     /* IRQ vector handler */
  81         stmdb   sp!,{r0-r3,r12,lr}              /* state save from compiled code*/
  82 #ifndef __SOFTFP__
  83
  84         vpush {d0-d7}                           /* Store floating point registers */
  85         vmrs r1, FPSCR
  86         push {r1}
  87         vmrs r1, FPEXC
  88         push {r1}
  89 #endif
  90         bl      IRQInterrupt                    /* IRQ vector */
  91 #ifndef __SOFTFP__
  92
  93         pop     {r1}                            /* Restore floating point registers */
  94         vmsr    FPEXC, r1
  95         pop     {r1}
  96         vmsr    FPSCR, r1
  97         vpop    {d0-d7}
  98 #endif
  99         ldmia   sp!,{r0-r3,r12,lr}              /* state restore from compiled code */
 100         subs    pc, lr, #4                      /* adjust return */
 101 FIQHandler:                                     /* FIQ vector handler */
 102         stmdb   sp!,{r0-r3,r12,lr}              /* state save from compiled code */
 103 FIQLoop:
 104         bl      FIQInterrupt                    /* FIQ vector */
 105         ldmia   sp!,{r0-r3,r12,lr}              /* state restore from compiled code */
 106         subs    pc, lr, #4                      /* adjust return */
 107
 108 Undefined:                                      /* Undefined handler */
 109         stmdb   sp!,{r0-r3,r12,lr}              /* state save from compiled code */
 110         ldr     r0, =UndefinedExceptionAddr
 111         sub     r1, lr, #4
 112         str     r1, [r0]                        /* Store address of instruction causing undefined exception */
 113
 114         bl      UndefinedException              /* UndefinedException: call C function here */
 115         ldmia   sp!,{r0-r3,r12,lr}              /* state restore from compiled code */
 116         movs    pc, lr
 117
 118 SVCHandler:                                     /* SWI handler */
 119         stmdb   sp!,{r0-r3,r12,lr}              /* state save from compiled code */
 120         tst     r0, #0x20                       /* check the T bit */
 121         ldrneh  r0, [lr,#-2]                    /* Thumb mode */
 122         bicne   r0, r0, #0xff00                 /* Thumb mode */
 123         ldreq   r0, [lr,#-4]                    /* ARM mode */
 124         biceq   r0, r0, #0xff000000             /* ARM mode */
 125         bl      SWInterrupt                     /* SWInterrupt: call C function here */
 126         ldmia   sp!,{r0-r3,r12,lr}              /* state restore from compiled code */
 127         movs    pc, lr                          /* adjust return */
 128
 129 DataAbortHandler:                               /* Data Abort handler */
 130         stmdb   sp!,{r0-r3,r12,lr}              /* state save from compiled code */
 131         ldr     r0, =DataAbortAddr
 132         sub     r1, lr, #8
 133         str     r1, [r0]                        /* Stores instruction causing data abort */
 134         bl      DataAbortInterrupt              /*DataAbortInterrupt :call C function here */
 135         ldmia   sp!,{r0-r3,r12,lr}              /* state restore from compiled code */
 136         subs    pc, lr, #8                      /* adjust return */
 137
 138 PrefetchAbortHandler:                           /* Prefetch Abort handler */
 139         stmdb   sp!,{r0-r3,r12,lr}              /* state save from compiled code */
 140         ldr     r0, =PrefetchAbortAddr
 141         sub     r1, lr, #4
 142         str     r1, [r0]                        /* Stores instruction causing prefetch abort */
 143         bl      PrefetchAbortInterrupt          /* PrefetchAbortInterrupt: call C function here */
 144         ldmia   sp!,{r0-r3,r12,lr}              /* state restore from compiled code */
 145         subs    pc, lr, #4                      /* adjust return */
 146
 147
 148 .end