git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/ColdFire_MCF5282_Eclipse/RTOSDemo/MCF5282/MCF5282_SDRAMC.h

   1 /* Coldfire C Header File\r
   2  * Copyright Freescale Semiconductor Inc\r
   3  * All rights reserved.\r
   4  *\r
   5  * 2007/03/19 Revision: 0.9\r
   6  */\r
   7 \r
   8 #ifndef __MCF5282_SDRAMC_H__\r
   9 #define __MCF5282_SDRAMC_H__\r
  10 \r
  11 \r
  12 /*********************************************************************\r
  13 *\r
  14 * Synchronous DRAM Controller (SDRAMC)\r
  15 *\r
  16 *********************************************************************/\r
  17 \r
  18 /* Register read/write macros */\r
  19 #define MCF_SDRAMC_DCR                       (*(vuint16*)(&__IPSBAR[0x40]))\r
  20 #define MCF_SDRAMC_DACR0                     (*(vuint32*)(&__IPSBAR[0x48]))\r
  21 #define MCF_SDRAMC_DMR0                      (*(vuint32*)(&__IPSBAR[0x4C]))\r
  22 #define MCF_SDRAMC_DACR1                     (*(vuint32*)(&__IPSBAR[0x50]))\r
  23 #define MCF_SDRAMC_DMR1                      (*(vuint32*)(&__IPSBAR[0x54]))\r
  24 #define MCF_SDRAMC_DACR(x)                   (*(vuint32*)(&__IPSBAR[0x48 + ((x)*0x8)]))\r
  25 #define MCF_SDRAMC_DMR(x)                    (*(vuint32*)(&__IPSBAR[0x4C + ((x)*0x8)]))\r
  26 \r
  27 \r
  28 /* Bit definitions and macros for MCF_SDRAMC_DCR */\r
  29 #define MCF_SDRAMC_DCR_RC(x)                 (((x)&0x1FF)<<0)\r
  30 #define MCF_SDRAMC_DCR_RTIM(x)               (((x)&0x3)<<0x9)\r
  31 #define MCF_SDRAMC_DCR_RTIM_3                (0)\r
  32 #define MCF_SDRAMC_DCR_RTIM_6                (0x200)\r
  33 #define MCF_SDRAMC_DCR_RTIM_9                (0x400)\r
  34 #define MCF_SDRAMC_DCR_IS                    (0x800)\r
  35 #define MCF_SDRAMC_DCR_COC                   (0x1000)\r
  36 #define MCF_SDRAMC_DCR_NAM                   (0x2000)\r
  37 \r
  38 /* Bit definitions and macros for MCF_SDRAMC_DACR */\r
  39 #define MCF_SDRAMC_DACR_IP                   (0x8)\r
  40 #define MCF_SDRAMC_DACR_PS(x)                (((x)&0x3)<<0x4)\r
  41 #define MCF_SDRAMC_DACR_PS_32                (0)\r
  42 #define MCF_SDRAMC_DACR_PS_8                 (0x10)\r
  43 #define MCF_SDRAMC_DACR_PS_16                (0x20)\r
  44 #define MCF_SDRAMC_DACR_IMRS                 (0x40)\r
  45 #define MCF_SDRAMC_DACR_CBM(x)               (((x)&0x7)<<0x8)\r
  46 #define MCF_SDRAMC_DACR_CASL(x)              (((x)&0x3)<<0xC)\r
  47 #define MCF_SDRAMC_DACR_RE                   (0x8000)\r
  48 #define MCF_SDRAMC_DACR_BA(x)                ((x)&0xFFFC0000)\r
  49 #define MCF_SDRAMC_DACR_CASL_1               (0)\r
  50 #define MCF_SDRAMC_DACR_CASL_2               (0x1000)\r
  51 #define MCF_SDRAMC_DACR_CASL_3               (0x2000)\r
  52 \r
  53 /* Bit definitions and macros for MCF_SDRAMC_DMR */\r
  54 #define MCF_SDRAMC_DMR_V                     (0x1)\r
  55 #define MCF_SDRAMC_DMR_UD                    (0x2)\r
  56 #define MCF_SDRAMC_DMR_UC                    (0x4)\r
  57 #define MCF_SDRAMC_DMR_SD                    (0x8)\r
  58 #define MCF_SDRAMC_DMR_SC                    (0x10)\r
  59 #define MCF_SDRAMC_DMR_AM                    (0x20)\r
  60 #define MCF_SDRAMC_DMR_CI                    (0x40)\r
  61 #define MCF_SDRAMC_DMR_WP                    (0x100)\r
  62 #define MCF_SDRAMC_DMR_BAM(x)                (((x)&0x3FFF)<<0x12)\r
  63 #define MCF_SDRAMC_DMR_BAM_4G                (0xFFFC0000)\r
  64 #define MCF_SDRAMC_DMR_BAM_2G                (0x7FFC0000)\r
  65 #define MCF_SDRAMC_DMR_BAM_1G                (0x3FFC0000)\r
  66 #define MCF_SDRAMC_DMR_BAM_1024M             (0x3FFC0000)\r
  67 #define MCF_SDRAMC_DMR_BAM_512M              (0x1FFC0000)\r
  68 #define MCF_SDRAMC_DMR_BAM_256M              (0xFFC0000)\r
  69 #define MCF_SDRAMC_DMR_BAM_128M              (0x7FC0000)\r
  70 #define MCF_SDRAMC_DMR_BAM_64M               (0x3FC0000)\r
  71 #define MCF_SDRAMC_DMR_BAM_32M               (0x1FC0000)\r
  72 #define MCF_SDRAMC_DMR_BAM_16M               (0xFC0000)\r
  73 #define MCF_SDRAMC_DMR_BAM_8M                (0x7C0000)\r
  74 #define MCF_SDRAMC_DMR_BAM_4M                (0x3C0000)\r
  75 #define MCF_SDRAMC_DMR_BAM_2M                (0x1C0000)\r
  76 #define MCF_SDRAMC_DMR_BAM_1M                (0xC0000)\r
  77 #define MCF_SDRAMC_DMR_BAM_1024K             (0xC0000)\r
  78 #define MCF_SDRAMC_DMR_BAM_512K              (0x40000)\r
  79 #define MCF_SDRAMC_DMR_BAM_256K              (0)\r
  80 \r
  81 \r
  82 #endif /* __MCF5282_SDRAMC_H__ */\r