git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/MicroBlaze_Kintex7_EthernetLite/BSP/microblaze_0/libsrc/standalone_v4_2/src/microblaze_update_dcache.S

   1 /******************************************************************************
   2 *
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   4 *
   5 * Permission is hereby granted, free of charge, to any person obtaining a copy
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  11 *
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  26 *
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  29 * this Software without prior written authorization from Xilinx.
  30 *
  31 *
  32 * File   : microblaze_update_dcache.s
  33 * Date   : 2003, September 24
  34 * Company: Xilinx
  35 * Group  : Emerging Software Technologies
  36 *
  37 * Summary:
  38 * Update dcache on the microblaze.
  39 * Takes in three parameters
  40 *       r5 : Cache Tag Line
  41 *       r6 : Cache Data
  42 *       r7 : Lock/Valid information
  43 *               Bit 30 is Lock  [ 1 indicates locked ]
  44 *               Bit 31 is Valid [ 1 indicates valid ]
  45 *
  46 *       --------------------------------------------------------------
  47 *       |  Lock  |     Valid  | Effect
  48 *       --------------------------------------------------------------
  49 *       |   0    |      0     | Invalidate Cache
  50 *       |   0    |      1     | Valid, but unlocked cacheline
  51 *       |   1    |      0     | Invalidate Cache, No effect of lock
  52 *       |   1    |      1     | Valid cache. Locked to a
  53 *       |        |            | particular addrees
  54 *       --------------------------------------------------------------
  55 *
  56 *
  57 **********************************************************************************/
  58 #include "xparameters.h"
  59
  60 #ifndef XPAR_MICROBLAZE_DCACHE_LINE_LEN
  61 #define XPAR_MICROBLAZE_DCACHE_LINE_LEN   1
  62 #endif
  63
  64         .text
  65         .globl  microblaze_update_dcache
  66         .ent    microblaze_update_dcache
  67         .align  2
  68 microblaze_update_dcache:
  69
  70 #if XPAR_MICROBLAZE_DCACHE_LINE_LEN == 1
  71
  72 /* Read the MSR register into a temp register */
  73         mfs     r18, rmsr
  74
  75 /* Clear the dcache enable bit to disable the cache
  76    Register r10,r18 are  volatile registers and hence do not need to be saved before use */
  77         andi    r10, r18, ~128
  78         mts     rmsr, r10
  79
  80 /* Update the lock and valid info */
  81         andi    r5, r5, 0xfffffffc
  82         or      r5, r5, r7
  83
  84 /* Update dcache */
  85         wdc     r5, r6
  86
  87 /* Return */
  88         rtsd    r15, 8
  89         mts     rmsr, r18
  90
  91 #else
  92
  93         /* The only valid usage of this routine for larger cache line lengths is to invalidate a data cache line
  94            So call microblaze_init_dcache_range appropriately to do the job   */
  95
  96         brid    microblaze_init_dcache_range
  97         addik   r6, r0, (XPAR_MICROBLAZE_DCACHE_LINE_LEN * 4)
  98
  99         /* We don't have a return instruction here. This is tail call optimization :) */
 100
 101 #endif /* XPAR_MICROBLAZE_DCACHE_LINE_LEN == 1 */
 102
 103         .end    microblaze_update_dcache