git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/PPC440_DP_FPU_Xilinx_Virtex5_GCC/system.mhs

   1 \r
   2 # ##############################################################################\r
   3 # Created by Base System Builder Wizard for Xilinx EDK 11.1 Build EDK_L.29.1\r
   4 # Sat Jun 13 13:14:11 2009\r
   5 # Target Board:  Xilinx Virtex 5 ML507 Evaluation Platform Rev A\r
   6 # Family:    virtex5\r
   7 # Device:    xc5vfx70t\r
   8 # Package:   ff1136\r
   9 # Speed Grade:  -1\r
  10 # Processor number: 1\r
  11 # Processor 1: ppc440_0\r
  12 # Processor clock frequency: 125.0\r
  13 # Bus clock frequency: 125.0\r
  14 # Debug Interface: FPGA JTAG\r
  15 # ##############################################################################\r
  16  PARAMETER VERSION = 2.1.0\r
  17 \r
  18 \r
  19  PORT fpga_0_RS232_Uart_1_RX_pin = fpga_0_RS232_Uart_1_RX_pin, DIR = I\r
  20  PORT fpga_0_RS232_Uart_1_TX_pin = fpga_0_RS232_Uart_1_TX_pin, DIR = O\r
  21  PORT fpga_0_LEDs_8Bit_GPIO_IO_pin = fpga_0_LEDs_8Bit_GPIO_IO_pin, DIR = IO, VEC = [0:7]\r
  22  PORT fpga_0_LEDs_Positions_GPIO_IO_pin = fpga_0_LEDs_Positions_GPIO_IO_pin, DIR = IO, VEC = [0:4]\r
  23  PORT fpga_0_Push_Buttons_5Bit_GPIO_IO_pin = fpga_0_Push_Buttons_5Bit_GPIO_IO_pin, DIR = IO, VEC = [0:4]\r
  24  PORT fpga_0_DIP_Switches_8Bit_GPIO_IO_pin = fpga_0_DIP_Switches_8Bit_GPIO_IO_pin, DIR = IO, VEC = [0:7]\r
  25  PORT fpga_0_IIC_EEPROM_Sda_pin = fpga_0_IIC_EEPROM_Sda_pin, DIR = IO\r
  26  PORT fpga_0_IIC_EEPROM_Scl_pin = fpga_0_IIC_EEPROM_Scl_pin, DIR = IO\r
  27  PORT fpga_0_SRAM_Mem_A_pin = fpga_0_SRAM_Mem_A_pin_vslice_7_30_concat, DIR = O, VEC = [7:30]\r
  28  PORT fpga_0_SRAM_Mem_CEN_pin = fpga_0_SRAM_Mem_CEN_pin, DIR = O\r
  29  PORT fpga_0_SRAM_Mem_OEN_pin = fpga_0_SRAM_Mem_OEN_pin, DIR = O\r
  30  PORT fpga_0_SRAM_Mem_WEN_pin = fpga_0_SRAM_Mem_WEN_pin, DIR = O\r
  31  PORT fpga_0_SRAM_Mem_BEN_pin = fpga_0_SRAM_Mem_BEN_pin, DIR = O, VEC = [0:3]\r
  32  PORT fpga_0_SRAM_Mem_ADV_LDN_pin = fpga_0_SRAM_Mem_ADV_LDN_pin, DIR = O\r
  33  PORT fpga_0_SRAM_Mem_DQ_pin = fpga_0_SRAM_Mem_DQ_pin, DIR = IO, VEC = [0:31]\r
  34  PORT fpga_0_SRAM_ZBT_CLK_OUT_pin = SRAM_CLK_OUT_s, DIR = O\r
  35  PORT fpga_0_SRAM_ZBT_CLK_FB_pin = SRAM_CLK_FB_s, DIR = I, SIGIS = CLK, CLK_FREQ = 125000000\r
  36  PORT fpga_0_PCIe_Bridge_RXN_pin = fpga_0_PCIe_Bridge_RXN_pin, DIR = I\r
  37  PORT fpga_0_PCIe_Bridge_RXP_pin = fpga_0_PCIe_Bridge_RXP_pin, DIR = I\r
  38  PORT fpga_0_PCIe_Bridge_TXN_pin = fpga_0_PCIe_Bridge_TXN_pin, DIR = O\r
  39  PORT fpga_0_PCIe_Bridge_TXP_pin = fpga_0_PCIe_Bridge_TXP_pin, DIR = O\r
  40  PORT fpga_0_Ethernet_MAC_PHY_tx_clk_pin = fpga_0_Ethernet_MAC_PHY_tx_clk_pin, DIR = I\r
  41  PORT fpga_0_Ethernet_MAC_PHY_rx_clk_pin = fpga_0_Ethernet_MAC_PHY_rx_clk_pin, DIR = I\r
  42  PORT fpga_0_Ethernet_MAC_PHY_crs_pin = fpga_0_Ethernet_MAC_PHY_crs_pin, DIR = I\r
  43  PORT fpga_0_Ethernet_MAC_PHY_dv_pin = fpga_0_Ethernet_MAC_PHY_dv_pin, DIR = I\r
  44  PORT fpga_0_Ethernet_MAC_PHY_rx_data_pin = fpga_0_Ethernet_MAC_PHY_rx_data_pin, DIR = I, VEC = [3:0]\r
  45  PORT fpga_0_Ethernet_MAC_PHY_col_pin = fpga_0_Ethernet_MAC_PHY_col_pin, DIR = I\r
  46  PORT fpga_0_Ethernet_MAC_PHY_rx_er_pin = fpga_0_Ethernet_MAC_PHY_rx_er_pin, DIR = I\r
  47  PORT fpga_0_Ethernet_MAC_PHY_rst_n_pin = fpga_0_Ethernet_MAC_PHY_rst_n_pin, DIR = O\r
  48  PORT fpga_0_Ethernet_MAC_PHY_tx_en_pin = fpga_0_Ethernet_MAC_PHY_tx_en_pin, DIR = O\r
  49  PORT fpga_0_Ethernet_MAC_PHY_tx_data_pin = fpga_0_Ethernet_MAC_PHY_tx_data_pin, DIR = O, VEC = [3:0]\r
  50  PORT fpga_0_Ethernet_MAC_MDINT_pin = fpga_0_Ethernet_MAC_MDINT_pin, DIR = I, SIGIS = INTERRUPT, SENSITIVITY = LEVEL_LOW, INTERRUPT_PRIORITY = MEDIUM\r
  51  PORT fpga_0_DDR2_SDRAM_DDR2_DQ_pin = fpga_0_DDR2_SDRAM_DDR2_DQ_pin, DIR = IO, VEC = [63:0]\r
  52  PORT fpga_0_DDR2_SDRAM_DDR2_DQS_pin = fpga_0_DDR2_SDRAM_DDR2_DQS_pin, DIR = IO, VEC = [7:0]\r
  53  PORT fpga_0_DDR2_SDRAM_DDR2_DQS_N_pin = fpga_0_DDR2_SDRAM_DDR2_DQS_N_pin, DIR = IO, VEC = [7:0]\r
  54  PORT fpga_0_DDR2_SDRAM_DDR2_A_pin = fpga_0_DDR2_SDRAM_DDR2_A_pin, DIR = O, VEC = [12:0]\r
  55  PORT fpga_0_DDR2_SDRAM_DDR2_BA_pin = fpga_0_DDR2_SDRAM_DDR2_BA_pin, DIR = O, VEC = [1:0]\r
  56  PORT fpga_0_DDR2_SDRAM_DDR2_RAS_N_pin = fpga_0_DDR2_SDRAM_DDR2_RAS_N_pin, DIR = O\r
  57  PORT fpga_0_DDR2_SDRAM_DDR2_CAS_N_pin = fpga_0_DDR2_SDRAM_DDR2_CAS_N_pin, DIR = O\r
  58  PORT fpga_0_DDR2_SDRAM_DDR2_WE_N_pin = fpga_0_DDR2_SDRAM_DDR2_WE_N_pin, DIR = O\r
  59  PORT fpga_0_DDR2_SDRAM_DDR2_CS_N_pin = fpga_0_DDR2_SDRAM_DDR2_CS_N_pin, DIR = O\r
  60  PORT fpga_0_DDR2_SDRAM_DDR2_ODT_pin = fpga_0_DDR2_SDRAM_DDR2_ODT_pin, DIR = O, VEC = [1:0]\r
  61  PORT fpga_0_DDR2_SDRAM_DDR2_CKE_pin = fpga_0_DDR2_SDRAM_DDR2_CKE_pin, DIR = O\r
  62  PORT fpga_0_DDR2_SDRAM_DDR2_DM_pin = fpga_0_DDR2_SDRAM_DDR2_DM_pin, DIR = O, VEC = [7:0]\r
  63  PORT fpga_0_DDR2_SDRAM_DDR2_CK_pin = fpga_0_DDR2_SDRAM_DDR2_CK_pin, DIR = O, VEC = [1:0]\r
  64  PORT fpga_0_DDR2_SDRAM_DDR2_CK_N_pin = fpga_0_DDR2_SDRAM_DDR2_CK_N_pin, DIR = O, VEC = [1:0]\r
  65  PORT fpga_0_SysACE_CompactFlash_SysACE_MPA_pin = fpga_0_SysACE_CompactFlash_SysACE_MPA_pin, DIR = O, VEC = [6:0]\r
  66  PORT fpga_0_SysACE_CompactFlash_SysACE_CLK_pin = fpga_0_SysACE_CompactFlash_SysACE_CLK_pin, DIR = I\r
  67  PORT fpga_0_SysACE_CompactFlash_SysACE_MPIRQ_pin = fpga_0_SysACE_CompactFlash_SysACE_MPIRQ_pin, DIR = I\r
  68  PORT fpga_0_SysACE_CompactFlash_SysACE_CEN_pin = fpga_0_SysACE_CompactFlash_SysACE_CEN_pin, DIR = O\r
  69  PORT fpga_0_SysACE_CompactFlash_SysACE_OEN_pin = fpga_0_SysACE_CompactFlash_SysACE_OEN_pin, DIR = O\r
  70  PORT fpga_0_SysACE_CompactFlash_SysACE_WEN_pin = fpga_0_SysACE_CompactFlash_SysACE_WEN_pin, DIR = O\r
  71  PORT fpga_0_SysACE_CompactFlash_SysACE_MPD_pin = fpga_0_SysACE_CompactFlash_SysACE_MPD_pin, DIR = IO, VEC = [15:0]\r
  72  PORT fpga_0_clk_1_sys_clk_pin = dcm_clk_s, DIR = I, SIGIS = CLK, CLK_FREQ = 100000000\r
  73  PORT fpga_0_rst_1_sys_rst_pin = sys_rst_s, DIR = I, SIGIS = RST, RST_POLARITY = 0\r
  74  PORT fpga_0_PCIe_Diff_Clk_IBUF_DS_P_pin = PCIe_Diff_Clk, DIR = I, DIFFERENTIAL_POLARITY = P, SIGIS = CLK\r
  75  PORT fpga_0_PCIe_Diff_Clk_IBUF_DS_N_pin = PCIe_Diff_Clk, DIR = I, DIFFERENTIAL_POLARITY = N, SIGIS = CLK\r
  76 \r
  77 \r
  78 BEGIN ppc440_virtex5\r
  79  PARAMETER INSTANCE = ppc440_0\r
  80  PARAMETER C_IDCR_BASEADDR = 0b0000000000\r
  81  PARAMETER C_IDCR_HIGHADDR = 0b0011111111\r
  82  PARAMETER C_APU_CONTROL = 0b00000010000000001\r
  83  PARAMETER C_PPC440MC_ROW_CONFLICT_MASK = 0x003FFE00\r
  84  PARAMETER C_PPC440MC_BANK_CONFLICT_MASK = 0x00C00000\r
  85  PARAMETER C_PPC440MC_CONTROL = 0xF810008F\r
  86  PARAMETER C_SPLB0_USE_MPLB_ADDR = 1\r
  87  PARAMETER C_SPLB0_NUM_MPLB_ADDR_RNG = 1\r
  88  PARAMETER C_SPLB1_NUM_MPLB_ADDR_RNG = 0\r
  89  PARAMETER HW_VER = 1.01.a\r
  90  PARAMETER C_SPLB0_RNG0_MPLB_BASEADDR = 0x80000000\r
  91  PARAMETER C_SPLB0_RNG0_MPLB_HIGHADDR = 0xffffffff\r
  92  PARAMETER C_SPLB0_RNG_MC_BASEADDR = 0x00000000\r
  93  PARAMETER C_SPLB0_RNG_MC_HIGHADDR = 0x0fffffff\r
  94  BUS_INTERFACE MPLB = plb_v46_0\r
  95  BUS_INTERFACE SPLB0 = ppc440_0_SPLB0\r
  96  BUS_INTERFACE PPC440MC = ppc440_0_PPC440MC\r
  97  BUS_INTERFACE MFCB = ppc440_0_fcb_v20\r
  98  BUS_INTERFACE JTAGPPC = ppc440_0_jtagppc_bus\r
  99  BUS_INTERFACE RESETPPC = ppc_reset_bus\r
 100  PORT CPMC440CLK = clk_125_0000MHzPLL0\r
 101  PORT CPMINTERCONNECTCLK = clk_125_0000MHzPLL0\r
 102  PORT CPMINTERCONNECTCLKNTO1 = net_vcc\r
 103  PORT EICC440EXTIRQ = ppc440_0_EICC440EXTIRQ\r
 104  PORT CPMMCCLK = clk_125_0000MHzPLL0_ADJUST\r
 105  PORT CPMPPCMPLBCLK = clk_125_0000MHzPLL0_ADJUST\r
 106  PORT CPMPPCS0PLBCLK = clk_125_0000MHzPLL0_ADJUST\r
 107 END\r
 108 \r
 109 BEGIN plb_v46\r
 110  PARAMETER INSTANCE = plb_v46_0\r
 111  PARAMETER C_DCR_INTFCE = 0\r
 112  PARAMETER C_FAMILY = virtex5\r
 113  PARAMETER HW_VER = 1.04.a\r
 114  PORT PLB_Clk = clk_125_0000MHzPLL0_ADJUST\r
 115  PORT SYS_Rst = sys_bus_reset\r
 116 END\r
 117 \r
 118 BEGIN xps_bram_if_cntlr\r
 119  PARAMETER INSTANCE = xps_bram_if_cntlr_1\r
 120  PARAMETER C_SPLB_NATIVE_DWIDTH = 64\r
 121  PARAMETER C_SPLB_SUPPORT_BURSTS = 1\r
 122  PARAMETER C_SPLB_P2P = 0\r
 123  PARAMETER C_FAMILY = virtex5\r
 124  PARAMETER HW_VER = 1.00.b\r
 125  PARAMETER C_BASEADDR = 0xffffe000\r
 126  PARAMETER C_HIGHADDR = 0xffffffff\r
 127  BUS_INTERFACE SPLB = plb_v46_0\r
 128  BUS_INTERFACE PORTA = xps_bram_if_cntlr_1_port\r
 129 END\r
 130 \r
 131 BEGIN bram_block\r
 132  PARAMETER INSTANCE = xps_bram_if_cntlr_1_bram\r
 133  PARAMETER C_FAMILY = virtex5\r
 134  PARAMETER HW_VER = 1.00.a\r
 135  BUS_INTERFACE PORTA = xps_bram_if_cntlr_1_port\r
 136 END\r
 137 \r
 138 BEGIN xps_uartlite\r
 139  PARAMETER INSTANCE = RS232_Uart_1\r
 140  PARAMETER C_FAMILY = virtex5\r
 141  PARAMETER C_BAUDRATE = 9600\r
 142  PARAMETER C_DATA_BITS = 8\r
 143  PARAMETER C_USE_PARITY = 0\r
 144  PARAMETER C_ODD_PARITY = 0\r
 145  PARAMETER HW_VER = 1.01.a\r
 146  PARAMETER C_BASEADDR = 0x84000000\r
 147  PARAMETER C_HIGHADDR = 0x8400ffff\r
 148  BUS_INTERFACE SPLB = plb_v46_0\r
 149  PORT RX = fpga_0_RS232_Uart_1_RX_pin\r
 150  PORT TX = fpga_0_RS232_Uart_1_TX_pin\r
 151  PORT Interrupt = RS232_Uart_1_Interrupt\r
 152 END\r
 153 \r
 154 BEGIN xps_gpio\r
 155  PARAMETER INSTANCE = LEDs_8Bit\r
 156  PARAMETER C_FAMILY = virtex5\r
 157  PARAMETER C_ALL_INPUTS = 0\r
 158  PARAMETER C_GPIO_WIDTH = 8\r
 159  PARAMETER C_INTERRUPT_PRESENT = 0\r
 160  PARAMETER C_IS_DUAL = 0\r
 161  PARAMETER HW_VER = 2.00.a\r
 162  PARAMETER C_BASEADDR = 0x81440000\r
 163  PARAMETER C_HIGHADDR = 0x8144ffff\r
 164  BUS_INTERFACE SPLB = plb_v46_0\r
 165  PORT GPIO_IO = fpga_0_LEDs_8Bit_GPIO_IO_pin\r
 166 END\r
 167 \r
 168 BEGIN xps_gpio\r
 169  PARAMETER INSTANCE = LEDs_Positions\r
 170  PARAMETER C_FAMILY = virtex5\r
 171  PARAMETER C_ALL_INPUTS = 0\r
 172  PARAMETER C_GPIO_WIDTH = 5\r
 173  PARAMETER C_INTERRUPT_PRESENT = 0\r
 174  PARAMETER C_IS_DUAL = 0\r
 175  PARAMETER HW_VER = 2.00.a\r
 176  PARAMETER C_BASEADDR = 0x81420000\r
 177  PARAMETER C_HIGHADDR = 0x8142ffff\r
 178  BUS_INTERFACE SPLB = plb_v46_0\r
 179  PORT GPIO_IO = fpga_0_LEDs_Positions_GPIO_IO_pin\r
 180 END\r
 181 \r
 182 BEGIN xps_gpio\r
 183  PARAMETER INSTANCE = Push_Buttons_5Bit\r
 184  PARAMETER C_FAMILY = virtex5\r
 185  PARAMETER C_ALL_INPUTS = 1\r
 186  PARAMETER C_GPIO_WIDTH = 5\r
 187  PARAMETER C_INTERRUPT_PRESENT = 0\r
 188  PARAMETER C_IS_DUAL = 0\r
 189  PARAMETER HW_VER = 2.00.a\r
 190  PARAMETER C_BASEADDR = 0x81400000\r
 191  PARAMETER C_HIGHADDR = 0x8140ffff\r
 192  BUS_INTERFACE SPLB = plb_v46_0\r
 193  PORT GPIO_IO = fpga_0_Push_Buttons_5Bit_GPIO_IO_pin\r
 194 END\r
 195 \r
 196 BEGIN xps_gpio\r
 197  PARAMETER INSTANCE = DIP_Switches_8Bit\r
 198  PARAMETER C_FAMILY = virtex5\r
 199  PARAMETER C_ALL_INPUTS = 1\r
 200  PARAMETER C_GPIO_WIDTH = 8\r
 201  PARAMETER C_INTERRUPT_PRESENT = 0\r
 202  PARAMETER C_IS_DUAL = 0\r
 203  PARAMETER HW_VER = 2.00.a\r
 204  PARAMETER C_BASEADDR = 0x81460000\r
 205  PARAMETER C_HIGHADDR = 0x8146ffff\r
 206  BUS_INTERFACE SPLB = plb_v46_0\r
 207  PORT GPIO_IO = fpga_0_DIP_Switches_8Bit_GPIO_IO_pin\r
 208 END\r
 209 \r
 210 BEGIN xps_iic\r
 211  PARAMETER INSTANCE = IIC_EEPROM\r
 212  PARAMETER C_IIC_FREQ = 100000\r
 213  PARAMETER C_TEN_BIT_ADR = 0\r
 214  PARAMETER C_FAMILY = virtex5\r
 215  PARAMETER HW_VER = 2.01.a\r
 216  PARAMETER C_BASEADDR = 0x81600000\r
 217  PARAMETER C_HIGHADDR = 0x8160ffff\r
 218  BUS_INTERFACE SPLB = plb_v46_0\r
 219  PORT Sda = fpga_0_IIC_EEPROM_Sda_pin\r
 220  PORT Scl = fpga_0_IIC_EEPROM_Scl_pin\r
 221 END\r
 222 \r
 223 BEGIN xps_mch_emc\r
 224  PARAMETER INSTANCE = SRAM\r
 225  PARAMETER C_FAMILY = virtex5\r
 226  PARAMETER C_NUM_BANKS_MEM = 1\r
 227  PARAMETER C_NUM_CHANNELS = 0\r
 228  PARAMETER C_MEM0_WIDTH = 32\r
 229  PARAMETER C_MAX_MEM_WIDTH = 32\r
 230  PARAMETER C_INCLUDE_DATAWIDTH_MATCHING_0 = 0\r
 231  PARAMETER C_SYNCH_MEM_0 = 1\r
 232  PARAMETER C_TCEDV_PS_MEM_0 = 0\r
 233  PARAMETER C_TAVDV_PS_MEM_0 = 0\r
 234  PARAMETER C_THZCE_PS_MEM_0 = 0\r
 235  PARAMETER C_THZOE_PS_MEM_0 = 0\r
 236  PARAMETER C_TWC_PS_MEM_0 = 0\r
 237  PARAMETER C_TWP_PS_MEM_0 = 0\r
 238  PARAMETER C_TLZWE_PS_MEM_0 = 0\r
 239  PARAMETER HW_VER = 3.00.a\r
 240  PARAMETER C_MEM0_BASEADDR = 0xf8000000\r
 241  PARAMETER C_MEM0_HIGHADDR = 0xf80fffff\r
 242  BUS_INTERFACE SPLB = plb_v46_0\r
 243  PORT RdClk = clk_125_0000MHzPLL0_ADJUST\r
 244  PORT Mem_A = 0b0000000 & fpga_0_SRAM_Mem_A_pin_vslice_7_30_concat & 0b0\r
 245  PORT Mem_CEN = fpga_0_SRAM_Mem_CEN_pin\r
 246  PORT Mem_OEN = fpga_0_SRAM_Mem_OEN_pin\r
 247  PORT Mem_WEN = fpga_0_SRAM_Mem_WEN_pin\r
 248  PORT Mem_BEN = fpga_0_SRAM_Mem_BEN_pin\r
 249  PORT Mem_ADV_LDN = fpga_0_SRAM_Mem_ADV_LDN_pin\r
 250  PORT Mem_DQ = fpga_0_SRAM_Mem_DQ_pin\r
 251 END\r
 252 \r
 253 BEGIN plbv46_pcie\r
 254  PARAMETER INSTANCE = PCIe_Bridge\r
 255  PARAMETER C_FAMILY = virtex5\r
 256  PARAMETER C_IPIFBAR_NUM = 2\r
 257  PARAMETER C_PCIBAR_NUM = 1\r
 258  PARAMETER C_DEVICE_ID = 0x0505\r
 259  PARAMETER C_VENDOR_ID = 0x10EE\r
 260  PARAMETER C_CLASS_CODE = 0x058000\r
 261  PARAMETER C_REV_ID = 0x00\r
 262  PARAMETER C_SUBSYSTEM_ID = 0x0000\r
 263  PARAMETER C_SUBSYSTEM_VENDOR_ID = 0x0000\r
 264  PARAMETER C_COMP_TIMEOUT = 1\r
 265  PARAMETER C_IPIFBAR2PCIBAR_0 = 0x00000000\r
 266  PARAMETER C_IPIFBAR2PCIBAR_1 = 0x00000000\r
 267  PARAMETER C_PCIBAR2IPIFBAR_0 = 0xf8000000\r
 268  PARAMETER C_PCIBAR2IPIFBAR_1 = 0x00000000\r
 269  PARAMETER C_PCIBAR_LEN_0 = 20\r
 270  PARAMETER C_PCIBAR_LEN_1 = 28\r
 271  PARAMETER C_BOARD = ml507\r
 272  PARAMETER HW_VER = 3.00.b\r
 273  PARAMETER C_BASEADDR = 0x85c00000\r
 274  PARAMETER C_HIGHADDR = 0x85c0ffff\r
 275  PARAMETER C_IPIFBAR_0 = 0xc0000000\r
 276  PARAMETER C_IPIFBAR_HIGHADDR_0 = 0xdfffffff\r
 277  PARAMETER C_IPIFBAR_1 = 0xe0000000\r
 278  PARAMETER C_IPIFBAR_HIGHADDR_1 = 0xefffffff\r
 279  BUS_INTERFACE SPLB = plb_v46_0\r
 280  BUS_INTERFACE MPLB = ppc440_0_SPLB0\r
 281  PORT PERSTN = net_vcc\r
 282  PORT REFCLK = PCIe_Diff_Clk\r
 283  PORT RXN = fpga_0_PCIe_Bridge_RXN_pin\r
 284  PORT RXP = fpga_0_PCIe_Bridge_RXP_pin\r
 285  PORT TXN = fpga_0_PCIe_Bridge_TXN_pin\r
 286  PORT TXP = fpga_0_PCIe_Bridge_TXP_pin\r
 287  PORT MSI_request = net_gnd\r
 288 END\r
 289 \r
 290 BEGIN plb_v46\r
 291  PARAMETER INSTANCE = ppc440_0_SPLB0\r
 292  PARAMETER C_FAMILY = virtex5\r
 293  PARAMETER HW_VER = 1.04.a\r
 294  PORT PLB_Clk = clk_125_0000MHzPLL0_ADJUST\r
 295  PORT SYS_Rst = sys_bus_reset\r
 296 END\r
 297 \r
 298 BEGIN xps_ethernetlite\r
 299  PARAMETER INSTANCE = Ethernet_MAC\r
 300  PARAMETER C_FAMILY = virtex5\r
 301  PARAMETER HW_VER = 2.01.a\r
 302  PARAMETER C_BASEADDR = 0x81000000\r
 303  PARAMETER C_HIGHADDR = 0x8100ffff\r
 304  BUS_INTERFACE SPLB = plb_v46_0\r
 305  PORT PHY_tx_clk = fpga_0_Ethernet_MAC_PHY_tx_clk_pin\r
 306  PORT PHY_rx_clk = fpga_0_Ethernet_MAC_PHY_rx_clk_pin\r
 307  PORT PHY_crs = fpga_0_Ethernet_MAC_PHY_crs_pin\r
 308  PORT PHY_dv = fpga_0_Ethernet_MAC_PHY_dv_pin\r
 309  PORT PHY_rx_data = fpga_0_Ethernet_MAC_PHY_rx_data_pin\r
 310  PORT PHY_col = fpga_0_Ethernet_MAC_PHY_col_pin\r
 311  PORT PHY_rx_er = fpga_0_Ethernet_MAC_PHY_rx_er_pin\r
 312  PORT PHY_rst_n = fpga_0_Ethernet_MAC_PHY_rst_n_pin\r
 313  PORT PHY_tx_en = fpga_0_Ethernet_MAC_PHY_tx_en_pin\r
 314  PORT PHY_tx_data = fpga_0_Ethernet_MAC_PHY_tx_data_pin\r
 315 END\r
 316 \r
 317 BEGIN ppc440mc_ddr2\r
 318  PARAMETER INSTANCE = DDR2_SDRAM\r
 319  PARAMETER C_DDR_BAWIDTH = 2\r
 320  PARAMETER C_NUM_CLK_PAIRS = 2\r
 321  PARAMETER C_DDR_DWIDTH = 64\r
 322  PARAMETER C_DDR_CAWIDTH = 10\r
 323  PARAMETER C_NUM_RANKS_MEM = 1\r
 324  PARAMETER C_CS_BITS = 0\r
 325  PARAMETER C_DDR_DM_WIDTH = 8\r
 326  PARAMETER C_DQ_BITS = 8\r
 327  PARAMETER C_DDR2_ODT_WIDTH = 2\r
 328  PARAMETER C_DDR2_ADDT_LAT = 0\r
 329  PARAMETER C_INCLUDE_ECC_SUPPORT = 0\r
 330  PARAMETER C_DDR2_ODT_SETTING = 1\r
 331  PARAMETER C_DQS_BITS = 3\r
 332  PARAMETER C_DDR_DQS_WIDTH = 8\r
 333  PARAMETER C_DDR_RAWIDTH = 13\r
 334  PARAMETER C_DDR_BURST_LENGTH = 4\r
 335  PARAMETER C_DDR_CAS_LAT = 4\r
 336  PARAMETER C_REG_DIMM = 0\r
 337  PARAMETER C_MIB_MC_CLOCK_RATIO = 1\r
 338  PARAMETER C_DDR_TREFI = 3900\r
 339  PARAMETER C_DDR_TRAS = 40000\r
 340  PARAMETER C_DDR_TRCD = 15000\r
 341  PARAMETER C_DDR_TRFC = 75000\r
 342  PARAMETER C_DDR_TRP = 15000\r
 343  PARAMETER C_DDR_TRTP = 7500\r
 344  PARAMETER C_DDR_TWR = 15000\r
 345  PARAMETER C_DDR_TWTR = 7500\r
 346  PARAMETER C_MC_MIBCLK_PERIOD_PS = 8000\r
 347  PARAMETER C_IDEL_HIGH_PERF = TRUE\r
 348  PARAMETER C_NUM_IDELAYCTRL = 3\r
 349  PARAMETER C_IDELAYCTRL_LOC = IDELAYCTRL_X0Y6-IDELAYCTRL_X0Y2-IDELAYCTRL_X0Y1\r
 350  PARAMETER C_DQS_IO_COL = 0b000000000000000000\r
 351  PARAMETER C_DQ_IO_MS = 0b000000000111010100111101000011110001111000101110110000111100000110111100\r
 352  PARAMETER HW_VER = 2.00.b\r
 353  PARAMETER C_MEM_BASEADDR = 0x00000000\r
 354  PARAMETER C_MEM_HIGHADDR = 0x0fffffff\r
 355  BUS_INTERFACE PPC440MC = ppc440_0_PPC440MC\r
 356  PORT mc_mibclk = clk_125_0000MHzPLL0_ADJUST\r
 357  PORT mi_mcclk90 = clk_125_0000MHz90PLL0_ADJUST\r
 358  PORT mi_mcreset = sys_bus_reset\r
 359  PORT mi_mcclkdiv2 = clk_62_5000MHzPLL0_ADJUST\r
 360  PORT mi_mcclk_200 = clk_200_0000MHz\r
 361  PORT DDR2_DQ = fpga_0_DDR2_SDRAM_DDR2_DQ_pin\r
 362  PORT DDR2_DQS = fpga_0_DDR2_SDRAM_DDR2_DQS_pin\r
 363  PORT DDR2_DQS_N = fpga_0_DDR2_SDRAM_DDR2_DQS_N_pin\r
 364  PORT DDR2_A = fpga_0_DDR2_SDRAM_DDR2_A_pin\r
 365  PORT DDR2_BA = fpga_0_DDR2_SDRAM_DDR2_BA_pin\r
 366  PORT DDR2_RAS_N = fpga_0_DDR2_SDRAM_DDR2_RAS_N_pin\r
 367  PORT DDR2_CAS_N = fpga_0_DDR2_SDRAM_DDR2_CAS_N_pin\r
 368  PORT DDR2_WE_N = fpga_0_DDR2_SDRAM_DDR2_WE_N_pin\r
 369  PORT DDR2_CS_N = fpga_0_DDR2_SDRAM_DDR2_CS_N_pin\r
 370  PORT DDR2_ODT = fpga_0_DDR2_SDRAM_DDR2_ODT_pin\r
 371  PORT DDR2_CKE = fpga_0_DDR2_SDRAM_DDR2_CKE_pin\r
 372  PORT DDR2_DM = fpga_0_DDR2_SDRAM_DDR2_DM_pin\r
 373  PORT DDR2_CK = fpga_0_DDR2_SDRAM_DDR2_CK_pin\r
 374  PORT DDR2_CK_N = fpga_0_DDR2_SDRAM_DDR2_CK_N_pin\r
 375 END\r
 376 \r
 377 BEGIN xps_sysace\r
 378  PARAMETER INSTANCE = SysACE_CompactFlash\r
 379  PARAMETER C_MEM_WIDTH = 16\r
 380  PARAMETER C_FAMILY = virtex5\r
 381  PARAMETER HW_VER = 1.01.a\r
 382  PARAMETER C_BASEADDR = 0x83600000\r
 383  PARAMETER C_HIGHADDR = 0x8360ffff\r
 384  BUS_INTERFACE SPLB = plb_v46_0\r
 385  PORT SysACE_MPA = fpga_0_SysACE_CompactFlash_SysACE_MPA_pin\r
 386  PORT SysACE_CLK = fpga_0_SysACE_CompactFlash_SysACE_CLK_pin\r
 387  PORT SysACE_MPIRQ = fpga_0_SysACE_CompactFlash_SysACE_MPIRQ_pin\r
 388  PORT SysACE_CEN = fpga_0_SysACE_CompactFlash_SysACE_CEN_pin\r
 389  PORT SysACE_OEN = fpga_0_SysACE_CompactFlash_SysACE_OEN_pin\r
 390  PORT SysACE_WEN = fpga_0_SysACE_CompactFlash_SysACE_WEN_pin\r
 391  PORT SysACE_MPD = fpga_0_SysACE_CompactFlash_SysACE_MPD_pin\r
 392 END\r
 393 \r
 394 BEGIN fcb_v20\r
 395  PARAMETER INSTANCE = ppc440_0_fcb_v20\r
 396  PARAMETER HW_VER = 1.00.a\r
 397  PORT FCB_CLK = clk_125_0000MHzPLL0_ADJUST\r
 398  PORT SYS_RST = sys_bus_reset\r
 399 END\r
 400 \r
 401 BEGIN apu_fpu_virtex5\r
 402  PARAMETER INSTANCE = ppc440_0_apu_fpu_virtex5\r
 403  PARAMETER HW_VER = 1.01.a\r
 404  BUS_INTERFACE SFCB2 = ppc440_0_fcb_v20\r
 405 END\r
 406 \r
 407 BEGIN clock_generator\r
 408  PARAMETER INSTANCE = clock_generator_0\r
 409  PARAMETER C_CLKIN_FREQ = 100000000\r
 410  PARAMETER C_CLKFBIN_FREQ = 125000000\r
 411  PARAMETER C_CLKOUT0_FREQ = 125000000\r
 412  PARAMETER C_CLKOUT0_PHASE = 90\r
 413  PARAMETER C_CLKOUT0_GROUP = PLL0_ADJUST\r
 414  PARAMETER C_CLKOUT0_BUF = TRUE\r
 415  PARAMETER C_CLKOUT1_FREQ = 125000000\r
 416  PARAMETER C_CLKOUT1_PHASE = 0\r
 417  PARAMETER C_CLKOUT1_GROUP = PLL0\r
 418  PARAMETER C_CLKOUT1_BUF = TRUE\r
 419  PARAMETER C_CLKOUT2_FREQ = 125000000\r
 420  PARAMETER C_CLKOUT2_PHASE = 0\r
 421  PARAMETER C_CLKOUT2_GROUP = PLL0_ADJUST\r
 422  PARAMETER C_CLKOUT2_BUF = TRUE\r
 423  PARAMETER C_CLKOUT3_FREQ = 200000000\r
 424  PARAMETER C_CLKOUT3_PHASE = 0\r
 425  PARAMETER C_CLKOUT3_GROUP = NONE\r
 426  PARAMETER C_CLKOUT3_BUF = TRUE\r
 427  PARAMETER C_CLKOUT4_FREQ = 62500000\r
 428  PARAMETER C_CLKOUT4_PHASE = 0\r
 429  PARAMETER C_CLKOUT4_GROUP = PLL0_ADJUST\r
 430  PARAMETER C_CLKOUT4_BUF = TRUE\r
 431  PARAMETER C_CLKFBOUT_FREQ = 125000000\r
 432  PARAMETER C_CLKFBOUT_BUF = TRUE\r
 433  PARAMETER HW_VER = 3.01.a\r
 434  PORT CLKIN = dcm_clk_s\r
 435  PORT CLKFBIN = SRAM_CLK_FB_s\r
 436  PORT CLKOUT0 = clk_125_0000MHz90PLL0_ADJUST\r
 437  PORT CLKOUT1 = clk_125_0000MHzPLL0\r
 438  PORT CLKOUT2 = clk_125_0000MHzPLL0_ADJUST\r
 439  PORT CLKOUT3 = clk_200_0000MHz\r
 440  PORT CLKOUT4 = clk_62_5000MHzPLL0_ADJUST\r
 441  PORT CLKFBOUT = SRAM_CLK_OUT_s\r
 442  PORT RST = net_gnd\r
 443  PORT LOCKED = Dcm_all_locked\r
 444 END\r
 445 \r
 446 BEGIN jtagppc_cntlr\r
 447  PARAMETER INSTANCE = jtagppc_cntlr_inst\r
 448  PARAMETER HW_VER = 2.01.c\r
 449  BUS_INTERFACE JTAGPPC0 = ppc440_0_jtagppc_bus\r
 450 END\r
 451 \r
 452 BEGIN proc_sys_reset\r
 453  PARAMETER INSTANCE = proc_sys_reset_0\r
 454  PARAMETER C_EXT_RESET_HIGH = 0\r
 455  PARAMETER HW_VER = 2.00.a\r
 456  BUS_INTERFACE RESETPPC0 = ppc_reset_bus\r
 457  PORT Slowest_sync_clk = clk_125_0000MHzPLL0_ADJUST\r
 458  PORT Ext_Reset_In = sys_rst_s\r
 459  PORT Dcm_locked = Dcm_all_locked\r
 460  PORT Bus_Struct_Reset = sys_bus_reset\r
 461  PORT Peripheral_Reset = sys_periph_reset\r
 462 END\r
 463 \r
 464 BEGIN xps_intc\r
 465  PARAMETER INSTANCE = xps_intc_0\r
 466  PARAMETER HW_VER = 2.00.a\r
 467  PARAMETER C_BASEADDR = 0x81800000\r
 468  PARAMETER C_HIGHADDR = 0x8180ffff\r
 469  BUS_INTERFACE SPLB = plb_v46_0\r
 470  PORT Intr = fpga_0_Ethernet_MAC_MDINT_pin&RS232_Uart_1_Interrupt\r
 471  PORT Irq = ppc440_0_EICC440EXTIRQ\r
 472 END\r
 473 \r