git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/RISC-V_IGLOO2_Creative_SoftConsole/Microsemi_Code/drivers/CoreI2C/core_smbus_regs.h

   1 /*******************************************************************************\r
   2  * (c) Copyright 2009-2015 Microsemi SoC Products Group.  All rights reserved.\r
   3  * \r
   4  * SVN $Revision: 7984 $\r
   5  * SVN $Date: 2015-10-12 12:07:40 +0530 (Mon, 12 Oct 2015) $\r
   6  */\r
   7 \r
   8 #ifndef __CORE_SMBUS_REGISTERS\r
   9 #define __CORE_SMBUS_REGISTERS    1\r
  10 \r
  11 /*------------------------------------------------------------------------------\r
  12  * CONTROL register details\r
  13  */\r
  14 #define CONTROL_REG_OFFSET    0x00u\r
  15 \r
  16 /*\r
  17  * CR0 bits.\r
  18  */\r
  19 #define CR0_OFFSET   0x00u\r
  20 #define CR0_MASK     0x01u\r
  21 #define CR0_SHIFT    0u\r
  22 \r
  23 /*\r
  24  * CR1 bits.\r
  25  */\r
  26 #define CR1_OFFSET   0x00u\r
  27 #define CR1_MASK     0x02u\r
  28 #define CR1_SHIFT    1u\r
  29 \r
  30 /*\r
  31  * AA bits.\r
  32  */\r
  33 #define AA_OFFSET   0x00u\r
  34 #define AA_MASK     0x04u\r
  35 #define AA_SHIFT    2u\r
  36 \r
  37 /*\r
  38  * SI bits.\r
  39  */\r
  40 #define SI_OFFSET   0x00u\r
  41 #define SI_MASK     0x08u\r
  42 #define SI_SHIFT    3u\r
  43 \r
  44 /*\r
  45  * STO bits.\r
  46  */\r
  47 #define STO_OFFSET   0x00u\r
  48 #define STO_MASK     0x10u\r
  49 #define STO_SHIFT    4u\r
  50 \r
  51 /*\r
  52  * STA bits.\r
  53  */\r
  54 #define STA_OFFSET   0x00u\r
  55 #define STA_MASK     0x20u\r
  56 #define STA_SHIFT    5u\r
  57 \r
  58 /*\r
  59  * ENS1 bits.\r
  60  */\r
  61 #define ENS1_OFFSET   0x00u\r
  62 #define ENS1_MASK     0x40u\r
  63 #define ENS1_SHIFT    6u\r
  64 \r
  65 /*\r
  66  * CR2 bits.\r
  67  */\r
  68 #define CR2_OFFSET   0x00u\r
  69 #define CR2_MASK     0x80u\r
  70 #define CR2_SHIFT    7u\r
  71 \r
  72 /*------------------------------------------------------------------------------\r
  73  * STATUS register details\r
  74  */\r
  75 #define STATUS_REG_OFFSET    0x04u\r
  76 \r
  77 /*------------------------------------------------------------------------------\r
  78  * DATA register details\r
  79  */\r
  80 #define DATA_REG_OFFSET    0x08u\r
  81 \r
  82 /*\r
  83  * TARGET_ADDR bits.\r
  84  */\r
  85 #define TARGET_ADDR_OFFSET    0x08u\r
  86 #define TARGET_ADDR_MASK      0xFEu\r
  87 #define TARGET_ADDR_SHIFT     1u\r
  88  \r
  89 /*\r
  90  * DIR bit.\r
  91  */\r
  92 #define DIR_OFFSET   0x08u\r
  93 #define DIR_MASK     0x01u\r
  94 #define DIR_SHIFT    0u\r
  95 \r
  96 \r
  97 /*------------------------------------------------------------------------------\r
  98  * ADDRESS register details\r
  99  */\r
 100 #define ADDRESS_REG_OFFSET    0x0Cu\r
 101 \r
 102 /*\r
 103  * GC bits.\r
 104  */\r
 105 #define GC_OFFSET   0x0Cu\r
 106 #define GC_MASK     0x01u\r
 107 #define GC_SHIFT    0u\r
 108 \r
 109 /*\r
 110  * ADR bits.\r
 111  */\r
 112 #define OWN_SLAVE_ADDR_OFFSET   0x0Cu\r
 113 #define OWN_SLAVE_ADDR_MASK     0xFEu\r
 114 #define OWN_SLAVE_ADDR_SHIFT    1u\r
 115 \r
 116 /*------------------------------------------------------------------------------\r
 117  * SMBUS register details\r
 118  */\r
 119 #define SMBUS_REG_OFFSET    0x10u\r
 120 \r
 121 /*\r
 122  * SMBALERT_IE bits.\r
 123  */\r
 124 #define SMBALERT_IE_OFFSET   0x10u\r
 125 #define SMBALERT_IE_MASK     0x01u\r
 126 #define SMBALERT_IE_SHIFT    0u\r
 127 \r
 128 /*\r
 129  * SMBSUS_IE bits.\r
 130  */\r
 131 #define SMBSUS_IE_OFFSET   0x10u\r
 132 #define SMBSUS_IE_MASK     0x02u\r
 133 #define SMBSUS_IE_SHIFT    1u\r
 134 \r
 135 /*\r
 136  * SMB_IPMI_EN bits.\r
 137  */\r
 138 #define SMB_IPMI_EN_OFFSET   0x10u\r
 139 #define SMB_IPMI_EN_MASK     0x04u\r
 140 #define SMB_IPMI_EN_SHIFT    2u\r
 141 \r
 142 /*\r
 143  * SMBALERT_NI_STATUS bits.\r
 144  */\r
 145 #define SMBALERT_NI_STATUS_OFFSET   0x10u\r
 146 #define SMBALERT_NI_STATUS_MASK     0x08u\r
 147 #define SMBALERT_NI_STATUS_SHIFT    3u\r
 148 \r
 149 /*\r
 150  * SMBALERT_NO_CONTROL bits.\r
 151  */\r
 152 #define SMBALERT_NO_CONTROL_OFFSET   0x10u\r
 153 #define SMBALERT_NO_CONTROL_MASK     0x10u\r
 154 #define SMBALERT_NO_CONTROL_SHIFT    4u\r
 155 \r
 156 /*\r
 157  * SMBSUS_NI_STATUS bits.\r
 158  */\r
 159 #define SMBSUS_NI_STATUS_OFFSET   0x10u\r
 160 #define SMBSUS_NI_STATUS_MASK     0x20u\r
 161 #define SMBSUS_NI_STATUS_SHIFT    5u\r
 162 \r
 163 /*\r
 164  * SMBSUS_NO_CONTROL bits.\r
 165  */\r
 166 #define SMBSUS_NO_CONTROL_OFFSET   0x10u\r
 167 #define SMBSUS_NO_CONTROL_MASK     0x40u\r
 168 #define SMBSUS_NO_CONTROL_SHIFT    6u\r
 169 \r
 170 /*\r
 171  * SMBUS_MST_RESET bits.\r
 172  */\r
 173 #define SMBUS_MST_RESET_OFFSET   0x10u\r
 174 #define SMBUS_MST_RESET_MASK     0x80u\r
 175 #define SMBUS_MST_RESET_SHIFT    7u\r
 176 \r
 177 /*------------------------------------------------------------------------------\r
 178  * SLAVE ADDRESS 1 register details\r
 179  */\r
 180 \r
 181 #define ADDRESS1_REG_OFFSET    0x1Cu\r
 182 \r
 183 /*\r
 184  * SLAVE1_EN bit of Slave Address 1 .\r
 185  */\r
 186 #define SLAVE1_EN_OFFSET      0x1Cu\r
 187 #define SLAVE1_EN_MASK        0x01u\r
 188 #define SLAVE1_EN_SHIFT          0u\r
 189 \r
 190 #endif    /* __CORE_SMBUS_REGISTERS */\r