git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/RX100_RX113-RSK_GCC_e2studio_IAR/src/Renesas_Code/vector_table.c

   1 /***************************************************************/\r
   2 /*                                                             */\r
   3 /*      PROJECT NAME :  RTOSDemo                               */\r
   4 /*      FILE         :  vector_table.c                         */\r
   5 /*      DESCRIPTION  :  Vector Table                           */\r
   6 /*      CPU SERIES   :  RX100                                  */\r
   7 /*      CPU TYPE     :  RX113                                  */\r
   8 /*                                                             */\r
   9 /*      This file is generated by e2 studio.                   */\r
  10 /*                                                             */\r
  11 /***************************************************************/                                \r
  12                                                                            \r
  13                                                                            \r
  14 /************************************************************************/\r
  15 /*    File Version: V1.00                                               */\r
  16 /*    Date Generated: 20/08/2014                                     */\r
  17 /************************************************************************/\r
  18 \r
  19 #include "interrupt_handlers.h"\r
  20 \r
  21 typedef void (*fp) (void);\r
  22 extern void PowerON_Reset (void);\r
  23 extern void stack (void);\r
  24 extern void vPortSoftwareInterruptISR( void );\r
  25 extern void vPortTickISR( void );\r
  26 extern void vIntQTimerISR0( void );\r
  27 extern void vIntQTimerISR1( void );\r
  28 extern void r_sci1_transmit_interrupt( void );\r
  29 extern void r_sci1_transmitend_interrupt( void );\r
  30 extern void r_sci1_receive_interrupt( void );\r
  31 extern void r_sci1_receiveerror_interrupt( void );\r
  32 \r
  33 #define FVECT_SECT          __attribute__ ((section (".fvectors")))\r
  34 \r
  35 const void *HardwareVectors[] FVECT_SECT  = {\r
  36 //;0xffffff80  MDES  Endian Select Register\r
  37 #ifdef __RX_LITTLE_ENDIAN__ \r
  38 (fp)0xffffffff,\r
  39 #endif\r
  40 #ifdef __RX_BIG_ENDIAN__ \r
  41 (fp)0xfffffff8,\r
  42 #endif\r
  43 //;0xffffff84  Reserved\r
  44     (fp)0,    \r
  45 //;0xffffff88  OFS1\r
  46     (fp)0xFFFFFFFF,\r
  47 //;0xffffff8C  OFS0\r
  48     (fp)0xFFFFFFFF,\r
  49 //;0xffffff90  Reserved\r
  50     (fp)0,    \r
  51 //;0xffffff94  Reserved\r
  52     (fp)0,    \r
  53 //;0xffffff98  Reserved\r
  54     (fp)0,   \r
  55 //;0xffffff9C  Reserved\r
  56     (fp)0,    \r
  57 //;0xffffffA0  Reserved\r
  58    (fp)0,\r
  59  //;0xffffffA4  Reserved\r
  60    (fp)0,\r
  61 //;0xffffffA8  Reserved\r
  62    (fp)0,\r
  63 //;0xffffffAC  Reserved\r
  64    (fp)0,\r
  65 //;0xffffffB0  Reserved\r
  66    (fp)0,\r
  67 //;0xffffffB4  Reserved\r
  68     (fp)0,\r
  69 //;0xffffffB8  Reserved\r
  70     (fp)0,\r
  71 //;0xffffffBC  Reserved\r
  72     (fp)0,\r
  73 //;0xffffffC0  Reserved\r
  74     (fp)0,\r
  75 //;0xffffffC4  Reserved\r
  76     (fp)0,\r
  77 //;0xffffffC8  Reserved\r
  78     (fp)0,\r
  79 //;0xffffffCC  Reserved\r
  80     (fp)0,\r
  81 //;0xffffffd0  Exception(Supervisor Instruction)\r
  82     INT_Excep_SuperVisorInst,\r
  83 //;0xffffffd4  Reserved\r
  84     (fp)0,\r
  85 //;0xffffffd8  Reserved\r
  86     (fp)0,\r
  87 //;0xffffffdc  Exception(Undefined Instruction)\r
  88     INT_Excep_UndefinedInst,\r
  89 //;0xffffffe0  Reserved\r
  90     (fp)0,\r
  91 //;0xffffffe4  Reserved\r
  92     (fp)0,\r
  93 //;0xffffffe8  Reserved\r
  94     (fp)0,\r
  95 //;0xffffffec  Reserved\r
  96     (fp)0,\r
  97 //;0xfffffff0  Reserved\r
  98     (fp)0,\r
  99 //;0xfffffff4  Reserved\r
 100     (fp)0,\r
 101 //;0xfffffff8  NMI\r
 102     INT_NonMaskableInterrupt,\r
 103 //;0xfffffffc  RESET\r
 104 //;<<VECTOR DATA START (POWER ON RESET)>>\r
 105 //;Power On Reset PC\r
 106     PowerON_Reset                                                                                                                \r
 107 //;<<VECTOR DATA END (POWER ON RESET)>>\r
 108 };\r
 109 #define RVECT_SECT          __attribute__ ((section (".rvectors")))\r
 110 \r
 111 const fp RelocatableVectors[] RVECT_SECT  = {\r
 112 //;0x0000  BRK\r
 113     (fp)INT_Excep_BRK,\r
 114 //;0x0004  Reserved\r
 115     (fp)0,\r
 116 //;0x0008  Reserved\r
 117     (fp)0,\r
 118 //;0x000C  Reserved\r
 119     (fp)0,\r
 120 //;0x0010  Reserved\r
 121     (fp)0,\r
 122 //;0x0014  Reserved\r
 123     (fp)0,\r
 124 //;0x0018  Reserved\r
 125     (fp)0,\r
 126 //;0x001C  Reserved\r
 127     (fp)0,\r
 128 //;0x0020  Reserved\r
 129     (fp)0,\r
 130 //;0x0024  Reserved\r
 131     (fp)0,\r
 132 //;0x0028  Reserved\r
 133     (fp)0,\r
 134 //;0x002C  Reserved\r
 135     (fp)0,\r
 136 //;0x0030  Reserved\r
 137     (fp)0,\r
 138 //;0x0034  Reserved\r
 139     (fp)0,\r
 140 //;0x0038  Reserved\r
 141     (fp)0,\r
 142 //;0x003C  Reserved\r
 143     (fp)0,\r
 144 //;0x0040  BSC_BUSERR\r
 145     (fp)INT_Excep_BSC_BUSERR,\r
 146 //;0x0044  Reserved\r
 147     (fp)0,\r
 148 //;0x0048  Reserved\r
 149     (fp)0,\r
 150 //;0x004C  Reserved\r
 151     (fp)0,\r
 152 //;0x0050  Reserved\r
 153     (fp)0,\r
 154 //;0x0054 FCUERR\r
 155     (fp)0,\r
 156 //;0x0058  Reserved\r
 157     (fp)0,\r
 158 //;0x005C  FRDYI\r
 159     (fp)INT_Excep_FCU_FRDYI,\r
 160 //;0x0060  Reserved\r
 161     (fp)0,\r
 162 //;0x0064  Reserved\r
 163     (fp)0,\r
 164 //;0x0068  Reserved\r
 165     (fp)0,\r
 166 //;0x006C  ICU_SWINT\r
 167     (fp)vPortSoftwareInterruptISR,\r
 168 //;0x0070  CMT0_CMI0\r
 169     (fp)vPortTickISR,\r
 170 //;0x0074  CMT1_CMI1\r
 171     (fp)INT_Excep_CMT1_CMI1,\r
 172 //;0x0078  CMT2_CMI2\r
 173     (fp)INT_Excep_CMT2_CMI2,\r
 174 //;0x007C  CMT3_CMI3\r
 175     (fp)INT_Excep_CMT3_CMI3,\r
 176 //;0x0080  CAC_FERRF\r
 177     (fp)INT_Excep_CAC_FERRF,\r
 178 //;0x0084  CAC_MENDF\r
 179     (fp)INT_Excep_CAC_MENDF,\r
 180 //;0x0088  CAC_OVFF\r
 181     (fp)INT_Excep_CAC_OVFF,\r
 182 //;0x008C  Reserved\r
 183     (fp)0,\r
 184 //;0x0090  USB0_D0FIFO0\r
 185     (fp)INT_Excep_USB0_D0FIFO0,\r
 186 //;0x0094  USB0_D1FIFO0\r
 187     (fp)INT_Excep_USB0_D1FIFO0,\r
 188 //;0x0098  USB0_USBI0\r
 189     (fp)INT_Excep_USB0_USBI0,\r
 190 //;0x009C  Reserved\r
 191     (fp)0,\r
 192 //;0x00A0  Reserved\r
 193     (fp)0,\r
 194 //;0x00A4  Reserved\r
 195     (fp)0,\r
 196 //;0x00A8  Reserved\r
 197     (fp)0,\r
 198 //;0x00AC  Reserved\r
 199     (fp)0,\r
 200 //;0x00B0  RSPI0_SPEI0\r
 201     (fp)INT_Excep_RSPI0_SPEI0,\r
 202 //;0x00B4  RSPI0_SPRI0\r
 203     (fp)INT_Excep_RSPI0_SPRI0,\r
 204 //;0x00B8  RSPI0_SPTI0\r
 205     (fp)INT_Excep_RSPI0_SPTI0,\r
 206 //;0x00BC  RSPI0_SPII0\r
 207     (fp)INT_Excep_RSPI0_SPII0,\r
 208 //;0x00C0  Reserved\r
 209     (fp)0,\r
 210 //;0x00C4  Reserved\r
 211     (fp)0,\r
 212 //;0x00C8  Reserved\r
 213     (fp)0,\r
 214 //;0x00CC  Reserved\r
 215     (fp)0,\r
 216 //;0x00D0  Reserved\r
 217     (fp)0,\r
 218 //;0x00D4  Reserved\r
 219     (fp)0,\r
 220 //;0x00D8  Reserved\r
 221     (fp)0,\r
 222 //;0x00DC  Reserved\r
 223     (fp)0,\r
 224 //;0x00E0  Reserved\r
 225     (fp)0,\r
 226 //;0x00E4  DOC_DOPCF\r
 227     (fp)INT_Excep_DOC_DOPCF,\r
 228 //;0x00E8  CMPB_CMPB0\r
 229     (fp)INT_Excep_CMPB_CMPB0,\r
 230 //;0x00EC  CMPB_CMPB1\r
 231     (fp)INT_Excep_CMPB_CMPB1,\r
 232 //;0x00F0  CTSU_CTSUWR\r
 233     (fp)INT_Excep_CTSU_CTSUWR,\r
 234 //;0x00F4  CTSU_CTSURD\r
 235     (fp)INT_Excep_CTSU_CTSURD,\r
 236 //;0x00F8  CTSU_CTSUFN\r
 237     (fp)INT_Excep_CTSU_CTSUFN,\r
 238 //;0x00FC  Excep_RTC_CUP\r
 239     (fp)INT_Excep_RTC_CUP,\r
 240 //;0x0100  IRQ0\r
 241     (fp)INT_Excep_ICU_IRQ0,\r
 242 //;0x0104 IRQ1\r
 243     (fp)INT_Excep_ICU_IRQ1,\r
 244 //;0x0108 IRQ2\r
 245     (fp)INT_Excep_ICU_IRQ2,\r
 246 //;0x010C IRQ3\r
 247     (fp)INT_Excep_ICU_IRQ3,\r
 248 //;0x0110 IRQ4\r
 249     (fp)INT_Excep_ICU_IRQ4,\r
 250 //;0x0114 IRQ5\r
 251     (fp)INT_Excep_ICU_IRQ5,\r
 252 //;0x0118 IRQ6\r
 253     (fp)INT_Excep_ICU_IRQ6,\r
 254 //;0x011C IRQ7\r
 255     (fp)INT_Excep_ICU_IRQ7,\r
 256 //;0x0120  Reserved\r
 257     (fp)0,\r
 258 //;0x0124  Reserved\r
 259     (fp)0,\r
 260 //;0x0128  Reserved\r
 261     (fp)0,\r
 262 //;0x012C  Reserved\r
 263     (fp)0,\r
 264 //;0x0130  Reserved\r
 265     (fp)0,\r
 266 //;0x0134  Reserved\r
 267     (fp)0,\r
 268 //;0x0138  Reserved\r
 269     (fp)0,\r
 270 //;0x013C  Reserved\r
 271     (fp)0,\r
 272 //;0x0140  ELC ELSR8I\r
 273     (fp)INT_Excep_ELC_ELSR8I,\r
 274 //;0x0144  Reserved\r
 275     (fp)0,\r
 276 //;0x0148  Reserved\r
 277     (fp)0,\r
 278 //;0x014C  Reserved\r
 279     (fp)0,\r
 280 //;0x0150  Reserved\r
 281     (fp)0,\r
 282 //;0x0154  Reserved\r
 283     (fp)0,\r
 284 //;0x0158  Reserved\r
 285     (fp)0,\r
 286 //;0x015C  Reserved\r
 287     (fp)0,\r
 288 //;0x0160  LVD_LVD1\r
 289     (fp)INT_Excep_LVD_LVD1,\r
 290 //;0x0164  LVD_LVD2\r
 291     (fp)INT_Excep_LVD_LVD2,\r
 292 //;0x0168  USB0_USBR0\r
 293     (fp)INT_Excep_USB0_USBR0,\r
 294 //;0x016C  Reserved\r
 295     (fp)0,\r
 296 //;0x0170  RTC_ALM\r
 297     (fp)INT_Excep_RTC_ALM,\r
 298 //;0x0174  RTC_PRD\r
 299     (fp)INT_Excep_RTC_PRD,\r
 300 //;0x0178  Reserved\r
 301     (fp)0,\r
 302 //;0x017C  Reserved\r
 303     (fp)0,\r
 304 //;0x0180  Reserved\r
 305     (fp)0,\r
 306 //;0x0184  Reserved\r
 307     (fp)0,\r
 308 //;0x0188  Reserved\r
 309     (fp)0,\r
 310 //;0x018C  Reserved\r
 311     (fp)0,\r
 312 //;0x0190  Reserved\r
 313     (fp)0,\r
 314 //;0x0194  Reserved\r
 315     (fp)0,\r
 316 //;0x0198 S12AD_S12ADI0        \r
 317     (fp)INT_Excep_S12AD_S12ADI0,\r
 318 //;0x019C   S12AD_GBADI        \r
 319     (fp)INT_Excep_S12AD_GBADI,\r
 320 //104;0x01A0  Reserved \r
 321    (fp)0,\r
 322 //105;0x01A4  Reserved \r
 323     (fp)0,\r
 324 //;0x01A8  ELC_ELSR18I\r
 325     (fp)INT_Excep_ELC_ELSR18I,\r
 326 //;0x01AC  Reserved\r
 327     (fp)0,\r
 328 //;0x01B0  SSI0_SSIF0\r
 329     (fp)INT_Excep_SSI0_SSIF0,\r
 330 //;0x01B4  SSI0_SSIRXI0\r
 331     (fp)INT_Excep_SSI0_SSIRXI0,\r
 332 //;0x01B8  SSI0_SSITXI0\r
 333     (fp)INT_Excep_SSI0_SSITXI0,\r
 334 //;0x01BC  Reserved\r
 335     (fp)0,\r
 336 //;0x01C0  Reserved\r
 337     (fp)0,\r
 338 //;0x01C4  Reserved\r
 339     (fp)0,\r
 340 //;0x01C8  MTU0_TGIA0            \r
 341     (fp)INT_Excep_MTU0_TGIA0,\r
 342 //;0x01CC  MTU0_TGIB0            \r
 343     (fp)INT_Excep_MTU0_TGIB0,\r
 344 //;0x01D0  MTU0_TGIC0            \r
 345     (fp)INT_Excep_MTU0_TGIC0,\r
 346 //;0x01D4  MTU0_TGID0            \r
 347     (fp)INT_Excep_MTU0_TGID0,\r
 348 //;0x01D8  MTU0_TCIV0            \r
 349     (fp)INT_Excep_MTU0_TCIV0,\r
 350 //;0x01DC  MTU0_TGIE0            \r
 351     (fp)INT_Excep_MTU0_TGIE0,\r
 352 //;0x01E0  MTU0_TGIF0            \r
 353     (fp)INT_Excep_MTU0_TGIF0,    \r
 354 //;0x01E4  MTU1_TGIA1                    \r
 355     (fp)INT_Excep_MTU1_TGIA1,\r
 356 //;0x01E8  MTU1_TGIB1            \r
 357     (fp)INT_Excep_MTU1_TGIB1,\r
 358 //;0x01EC  MTU1_TCIV1            \r
 359     (fp)INT_Excep_MTU1_TCIV1,\r
 360 //;0x01F0  MTU1_TCIU1            \r
 361     (fp)INT_Excep_MTU1_TCIU1,    \r
 362 //;0x01F4  MTU2_TGIA2            \r
 363     (fp)INT_Excep_MTU2_TGIA2,\r
 364 //;0x01F8  MTU2_TGIB2            \r
 365     (fp)INT_Excep_MTU2_TGIB2,\r
 366 //;0x01FC  MTU2_TCIV2            \r
 367    (fp)INT_Excep_MTU2_TCIV2,\r
 368 //;0x0200  MTU2_TCIU2            \r
 369     (fp)INT_Excep_MTU2_TCIU2,    \r
 370 //;0x0204  MTU3_TGIA3            \r
 371    (fp)INT_Excep_MTU3_TGIA3,\r
 372 //;0x0208  MTU3_TGIB3            \r
 373     (fp)INT_Excep_MTU3_TGIB3,\r
 374 //;0x020C MTU3_TGIC3            \r
 375     (fp)INT_Excep_MTU3_TGIC3,\r
 376 //;0x0210 MTU3_TGID3            \r
 377     (fp)INT_Excep_MTU3_TGID3,\r
 378 //;0x0214  MTU3_TCIV3            \r
 379     (fp)INT_Excep_MTU3_TCIV3,    \r
 380 //;0x0218  MTU4_TGIA4            \r
 381     (fp)INT_Excep_MTU4_TGIA4,\r
 382 //;0x021C  MTU4_TGIB4            \r
 383     (fp)INT_Excep_MTU4_TGIB4,\r
 384 //;0x0220  MTU4_TGIC4            \r
 385     (fp)INT_Excep_MTU4_TGIC4,\r
 386 //;0x0224  MTU4_TGID4            \r
 387     (fp)INT_Excep_MTU4_TGID4,\r
 388 //;0x0228  MTU4_TCIV4            \r
 389     (fp)INT_Excep_MTU4_TCIV4,    \r
 390 //;0x022C  MTU5_TGIU5            \r
 391     (fp)INT_Excep_MTU5_TGIU5,\r
 392 //;0x0230  MTU5_TGIV5            \r
 393     (fp)INT_Excep_MTU5_TGIV5,\r
 394 //;0x0234  MTU5_TGIW5            \r
 395     (fp)INT_Excep_MTU5_TGIW5,\r
 396 //;0x0238  Reserved\r
 397     (fp)0,\r
 398 //;0x023C  Reserved\r
 399     (fp)0,\r
 400 //;0x0240  Reserved\r
 401     (fp)0,\r
 402 //;0x0244  Reserved\r
 403     (fp)0,\r
 404 //;0x0248  Reserved\r
 405     (fp)0,\r
 406 //;0x024C  Reserved\r
 407     (fp)0,\r
 408 //;0x0250  Reserved\r
 409     (fp)0,\r
 410 //;0x0254  Reserved\r
 411     (fp)0,\r
 412 //;0x0258  Reserved\r
 413     (fp)0,\r
 414 //;0x025C  Reserved\r
 415     (fp)0,\r
 416 //;0x0260  Reserved\r
 417     (fp)0,\r
 418 //;0x0264  Reserved\r
 419     (fp)0,\r
 420 //;0x0268  Reserved\r
 421     (fp)0,\r
 422 //;0x026C  Reserved\r
 423     (fp)0,\r
 424 //;0x0270  Reserved\r
 425     (fp)0,\r
 426 //;0x0274  Reserved\r
 427     (fp)0,\r
 428 //;0x0278  Reserved\r
 429     (fp)0,\r
 430 //;0x027C  Reserved\r
 431     (fp)0,\r
 432 //;0x0280  Reserved\r
 433     (fp)0,\r
 434 //;0x0284  Reserved\r
 435     (fp)0,\r
 436 //;0x0288  Reserved\r
 437     (fp)0,\r
 438 //;0x028C  Reserved\r
 439     (fp)0,\r
 440 //;0x0290  Reserved\r
 441     (fp)0,\r
 442 //;0x0294  Reserved\r
 443     (fp)0,\r
 444 //;0x0298  Reserved\r
 445     (fp)0,\r
 446 //;0x029C  Reserved\r
 447     (fp)0,\r
 448 //;0x02A0  Reserved\r
 449     (fp)0,\r
 450 //;0x02A4  Reserved\r
 451     (fp)0,\r
 452 //;0x02A8  POE_OEI1\r
 453     (fp)INT_Excep_POE_OEI1,\r
 454 //;0x02AC  POE_OEI2\r
 455     (fp)INT_Excep_POE_OEI2,\r
 456 //;0x02B0  Reserved\r
 457     (fp)0,\r
 458 //;0x02B4  Reserved\r
 459     (fp)0,\r
 460 //;0x02B8   TMR0_CMIA0\r
 461     (fp)vIntQTimerISR0,\r
 462 //;0x02BC   TMR0_CMIB0\r
 463     (fp)INT_Excep_TMR0_CMIB0,\r
 464 //;0x02C0   TMR0_OVI0\r
 465     (fp)INT_Excep_TMR0_OVI0,\r
 466 //;0x02C4   TMR1_CMIA1\r
 467     (fp)INT_Excep_TMR1_CMIA1,\r
 468 //;0x02C8   TMR1_CMIB1\r
 469     (fp)INT_Excep_TMR1_CMIB1,\r
 470 //;0x02CC   TMR1_OVI1\r
 471     (fp)INT_Excep_TMR1_OVI1,\r
 472 //;0x02D0  TMR2_CMIA2\r
 473     (fp)vIntQTimerISR1,\r
 474 //;0x02D4   TMR2_CMIB2\r
 475     (fp)INT_Excep_TMR2_CMIB2,\r
 476 //;0x02D8   TMR2_OVI2\r
 477     (fp)INT_Excep_TMR2_OVI2,\r
 478 //;0x02DC   TMR3_CMIA3\r
 479     (fp)INT_Excep_TMR3_CMIA3,\r
 480 //;0x02E0  TMR3_CMIB3\r
 481     (fp)INT_Excep_TMR3_CMIB3,\r
 482 //;0x02E4   TMR3_OVI3\r
 483     (fp)INT_Excep_TMR3_OVI3,\r
 484 //;0x02E8  SCI2_ERI2\r
 485     (fp)INT_Excep_SCI2_ERI2,\r
 486 //;0x02EC  SCI2_RXI2\r
 487     (fp)INT_Excep_SCI2_RXI2,\r
 488 //;0x02F0  SCI2_TXI2\r
 489     (fp)INT_Excep_SCI2_TXI2,\r
 490 //;0x02F4  SCI2_TEI2\r
 491     (fp)INT_Excep_SCI2_TEI2,\r
 492 //;0x02F8  Reserved\r
 493     (fp)0,\r
 494 //;0x02FC  Reserved\r
 495     (fp)0,\r
 496 //;0x0300  Reserved\r
 497     (fp)0,\r
 498 //;0x0304  Reserved\r
 499     (fp)0,\r
 500 //;0x0308  Reserved\r
 501     (fp)0,\r
 502 //;0x030C  Reserved\r
 503     (fp)0,\r
 504 //;0x0310  Reserved\r
 505     (fp)0,\r
 506 //;0x0314  Reserved\r
 507     (fp)0,\r
 508 //;0x0318  Reserved\r
 509     (fp)0,\r
 510 //;0x031C  Reserved\r
 511     (fp)0,\r
 512 //;0x0320  Reserved\r
 513     (fp)0,\r
 514 //;0x0324  Reserved\r
 515     (fp)0,\r
 516 //;0x0328  Reserved\r
 517     (fp)0,\r
 518 //;0x032C  Reserved\r
 519     (fp)0,\r
 520 //;0x0330  Reserved\r
 521     (fp)0,\r
 522 //;0x0334  Reserved\r
 523     (fp)0,\r
 524 //;0x0338  Reserved\r
 525     (fp)0,\r
 526 //;0x033C  Reserved\r
 527     (fp)0,\r
 528 //;0x0340  Reserved\r
 529     (fp)0,\r
 530 //;0x0344  Reserved\r
 531     (fp)0,\r
 532 //;0x0348  Reserved\r
 533     (fp)0,\r
 534 //;0x034C  Reserved\r
 535     (fp)0,\r
 536 //;0x0350  Reserved\r
 537     (fp)0,\r
 538 //;0x0354  Reserved\r
 539     (fp)0,\r
 540 //;0x0358  SCI0_ERI0\r
 541     (fp)INT_Excep_SCI0_ERI0,\r
 542 //;0x035C  SCI0_RXI0\r
 543     (fp)INT_Excep_SCI0_RXI0,\r
 544 //;0x0360  SCI0_TXI0\r
 545     (fp)INT_Excep_SCI0_TXI0,\r
 546 //;0x0364  SCI0_TEI0\r
 547     (fp)INT_Excep_SCI0_TEI0,\r
 548 //;0x0368  SCI1_ERI1\r
 549     (fp)r_sci1_receiveerror_interrupt,\r
 550 //;0x036C  SCI1_RXI1\r
 551     (fp)r_sci1_receive_interrupt,\r
 552 //;0x0370  SCI1_TXI1\r
 553     (fp)r_sci1_transmit_interrupt,\r
 554 //;0x0374  SCI1_TEI1\r
 555     (fp)r_sci1_transmitend_interrupt,\r
 556 //;0x0378  SCI5_ERI5\r
 557     (fp)INT_Excep_SCI5_ERI5,\r
 558 //;0x037C  SCI5_RXI5\r
 559     (fp)INT_Excep_SCI5_RXI5,\r
 560 //;0x0380  SCI5_TXI5\r
 561     (fp)INT_Excep_SCI5_TXI5,\r
 562 //;0x0384  SCI5_TEI5\r
 563     (fp)INT_Excep_SCI5_TEI5,\r
 564 //;0x0388  SCI6_ERI6\r
 565     (fp)INT_Excep_SCI6_ERI6,\r
 566 //;0x038C SCI6_RXI6\r
 567     (fp)INT_Excep_SCI6_RXI6,\r
 568 //;0x0390  SCI6_TXI6\r
 569     (fp)INT_Excep_SCI6_TXI6,\r
 570 //;0x0394 SCI6_TEI6\r
 571     (fp)INT_Excep_SCI6_TEI6,\r
 572 //;0x0398  SCI8_ERI8\r
 573     (fp)INT_Excep_SCI8_ERI8,\r
 574 //;0x039C  SCI8_RXI8\r
 575     (fp)INT_Excep_SCI8_RXI8,\r
 576 //;0x03A0  SCI8_TXI8\r
 577     (fp)INT_Excep_SCI8_TXI8,\r
 578 //;0x03A4  SCI8_TEI8\r
 579     (fp)INT_Excep_SCI8_TEI8,\r
 580 //;0x03A8  SCI9_ERI9\r
 581     (fp)INT_Excep_SCI9_ERI9,\r
 582 //;0x03AC  SCI9_RXI9\r
 583     (fp)INT_Excep_SCI9_RXI9,\r
 584 //;0x03B0  SCI9_TXI9\r
 585     (fp)INT_Excep_SCI9_TXI9,\r
 586 //;0x03B4  SCI9_TEI9\r
 587     (fp)INT_Excep_SCI9_TEI9,\r
 588 //;0x03B8  SCI12_ERI12\r
 589     (fp)INT_Excep_SCI12_ERI12,\r
 590 //;0x03BC  SCI12_RXI12\r
 591     (fp)INT_Excep_SCI12_RXI12,\r
 592 //;0x03C0  SCI12_TXI12\r
 593     (fp)INT_Excep_SCI12_TXI12,\r
 594 //;0x03C4  SCI12_TEI12\r
 595     (fp)INT_Excep_SCI12_TEI12,\r
 596 //;0x03C8  SCI12_SCIX0\r
 597     (fp)INT_Excep_SCI12_SCIX0,\r
 598 //;0x03CC  SCI12_SCIX1\r
 599     (fp)INT_Excep_SCI12_SCIX1,\r
 600 //;0x03D0  SCI12_SCIX2\r
 601     (fp)INT_Excep_SCI12_SCIX2,\r
 602 //;0x03D4  SCI12_SCIX3\r
 603     (fp)INT_Excep_SCI12_SCIX3,\r
 604 //;0x03D8  RIIC0_EEI0\r
 605     (fp)INT_Excep_RIIC0_EEI0,\r
 606 //;0x03DC  RIIC0_RXI0\r
 607     (fp)INT_Excep_RIIC0_RXI0,\r
 608 //;0x03E0  RIIC0_TXI0\r
 609     (fp)INT_Excep_RIIC0_TXI0,\r
 610 //;0x03E4  RIIC0_TEI0\r
 611     (fp)INT_Excep_RIIC0_TEI0,\r
 612 //;0x03E8  Reserved\r
 613     (fp)0,\r
 614 //;0x03EC  Reserved\r
 615     (fp)0,\r
 616 //;0x03F0  Reserved\r
 617     (fp)0,\r
 618 //;0x03F4  Reserved\r
 619     (fp)0,\r
 620 //;0x03F8  Reserved\r
 621     (fp)0,\r
 622 //;0x03FC  Reserved\r
 623     (fp)0,\r
 624 };\r