git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/RX600_RX64M_RSK_GCC_e2studio/src/IntQueueTimer.c

   1 /*\r
   2     FreeRTOS V8.1.1 - Copyright (C) 2014 Real Time Engineers Ltd. \r
   3     All rights reserved\r
   4 \r
   5     VISIT http://www.FreeRTOS.org TO ENSURE YOU ARE USING THE LATEST VERSION.\r
   6 \r
   7     ***************************************************************************\r
   8      *                                                                       *\r
   9      *    FreeRTOS provides completely free yet professionally developed,    *\r
  10      *    robust, strictly quality controlled, supported, and cross          *\r
  11      *    platform software that has become a de facto standard.             *\r
  12      *                                                                       *\r
  13      *    Help yourself get started quickly and support the FreeRTOS         *\r
  14      *    project by purchasing a FreeRTOS tutorial book, reference          *\r
  15      *    manual, or both from: http://www.FreeRTOS.org/Documentation        *\r
  16      *                                                                       *\r
  17      *    Thank you!                                                         *\r
  18      *                                                                       *\r
  19     ***************************************************************************\r
  20 \r
  21     This file is part of the FreeRTOS distribution.\r
  22 \r
  23     FreeRTOS is free software; you can redistribute it and/or modify it under\r
  24     the terms of the GNU General Public License (version 2) as published by the\r
  25     Free Software Foundation >>!AND MODIFIED BY!<< the FreeRTOS exception.\r
  26 \r
  27     >>!   NOTE: The modification to the GPL is included to allow you to     !<<\r
  28     >>!   distribute a combined work that includes FreeRTOS without being   !<<\r
  29     >>!   obliged to provide the source code for proprietary components     !<<\r
  30     >>!   outside of the FreeRTOS kernel.                                   !<<\r
  31 \r
  32     FreeRTOS is distributed in the hope that it will be useful, but WITHOUT ANY\r
  33     WARRANTY; without even the implied warranty of MERCHANTABILITY or FITNESS\r
  34     FOR A PARTICULAR PURPOSE.  Full license text is available from the following\r
  35     link: http://www.freertos.org/a00114.html\r
  36 \r
  37     1 tab == 4 spaces!\r
  38 \r
  39     ***************************************************************************\r
  40      *                                                                       *\r
  41      *    Having a problem?  Start by reading the FAQ "My application does   *\r
  42      *    not run, what could be wrong?"                                     *\r
  43      *                                                                       *\r
  44      *    http://www.FreeRTOS.org/FAQHelp.html                               *\r
  45      *                                                                       *\r
  46     ***************************************************************************\r
  47 \r
  48     http://www.FreeRTOS.org - Documentation, books, training, latest versions,\r
  49     license and Real Time Engineers Ltd. contact details.\r
  50 \r
  51     http://www.FreeRTOS.org/plus - A selection of FreeRTOS ecosystem products,\r
  52     including FreeRTOS+Trace - an indispensable productivity tool, a DOS\r
  53     compatible FAT file system, and our tiny thread aware UDP/IP stack.\r
  54 \r
  55     http://www.OpenRTOS.com - Real Time Engineers ltd license FreeRTOS to High\r
  56     Integrity Systems to sell under the OpenRTOS brand.  Low cost OpenRTOS\r
  57     licenses offer ticketed support, indemnification and middleware.\r
  58 \r
  59     http://www.SafeRTOS.com - High Integrity Systems also provide a safety\r
  60     engineered and independently SIL3 certified version for use in safety and\r
  61     mission critical applications that require provable dependability.\r
  62 \r
  63     1 tab == 4 spaces!\r
  64 */\r
  65 \r
  66 /*\r
  67  * This file contains the non-portable and therefore RX64M specific parts of\r
  68  * the IntQueue standard demo task - namely the configuration of the timers\r
  69  * that generate the interrupts and the interrupt entry points.\r
  70  */\r
  71 \r
  72 /* Scheduler includes. */\r
  73 #include "FreeRTOS.h"\r
  74 #include "task.h"\r
  75 \r
  76 /* Demo includes. */\r
  77 #include "IntQueueTimer.h"\r
  78 #include "IntQueue.h"\r
  79 \r
  80 /* Hardware specifics. */\r
  81 #include "iodefine.h"\r
  82 #include "rskrx64mdef.h"\r
  83 \r
  84 #define IPR_PERIB_INTB128       128\r
  85 #define IPR_PERIB_INTB129       129\r
  86 #define IER_PERIB_INTB128       0x10\r
  87 #define IER_PERIB_INTB129       0x10\r
  88 #define IEN_PERIB_INTB128       IEN0\r
  89 #define IEN_PERIB_INTB129       IEN1\r
  90 #define IR_PERIB_INTB128        128\r
  91 #define IR_PERIB_INTB129        129\r
  92 \r
  93 void vIntQTimerISR0( void ) __attribute__ ((interrupt));\r
  94 void vIntQTimerISR1( void ) __attribute__ ((interrupt));\r
  95 \r
  96 #define tmrTIMER_0_1_FREQUENCY  ( 2000UL )\r
  97 #define tmrTIMER_2_3_FREQUENCY  ( 2001UL )\r
  98 \r
  99 void vInitialiseTimerForIntQueueTest( void )\r
 100 {\r
 101         /* Ensure interrupts do not start until full configuration is complete. */\r
 102         portENTER_CRITICAL();\r
 103         {\r
 104                 /* Give write access. */\r
 105                 SYSTEM.PRCR.WORD = 0xa502;\r
 106 \r
 107                 /* Cascade two 8bit timer channels to generate the interrupts. \r
 108                 8bit timer unit 1 (TMR0 and TMR1) and 8bit timer unit 2 (TMR2 and TMR3 are\r
 109                 utilised for this test. */\r
 110 \r
 111                 /* Enable the timers. */\r
 112                 SYSTEM.MSTPCRA.BIT.MSTPA5 = 0;\r
 113                 SYSTEM.MSTPCRA.BIT.MSTPA4 = 0;\r
 114 \r
 115                 /* Enable compare match A interrupt request. */\r
 116                 TMR0.TCR.BIT.CMIEA = 1;\r
 117                 TMR2.TCR.BIT.CMIEA = 1;\r
 118 \r
 119                 /* Clear the timer on compare match A. */\r
 120                 TMR0.TCR.BIT.CCLR = 1;\r
 121                 TMR2.TCR.BIT.CCLR = 1;\r
 122 \r
 123                 /* Set the compare match value. */\r
 124                 TMR01.TCORA = ( unsigned short ) ( ( ( configPERIPHERAL_CLOCK_HZ / tmrTIMER_0_1_FREQUENCY ) -1 ) / 8 );\r
 125                 TMR23.TCORA = ( unsigned short ) ( ( ( configPERIPHERAL_CLOCK_HZ / tmrTIMER_0_1_FREQUENCY ) -1 ) / 8 );\r
 126 \r
 127                 /* 16 bit operation ( count from timer 1,2 ). */\r
 128                 TMR0.TCCR.BIT.CSS = 3;\r
 129                 TMR2.TCCR.BIT.CSS = 3;\r
 130         \r
 131                 /* Use PCLK as the input. */\r
 132                 TMR1.TCCR.BIT.CSS = 1;\r
 133                 TMR3.TCCR.BIT.CSS = 1;\r
 134         \r
 135                 /* Divide PCLK by 8. */\r
 136                 TMR1.TCCR.BIT.CKS = 2;\r
 137                 TMR3.TCCR.BIT.CKS = 2;\r
 138 \r
 139                 /* Enable TMR 0, 2 interrupts. */\r
 140                 TMR0.TCR.BIT.CMIEA = 1;\r
 141                 TMR2.TCR.BIT.CMIEA = 1;\r
 142 \r
 143                 /* Map TMR0 CMIA0 interrupt to vector slot B number 128 and set\r
 144                 priority above the kernel's priority, but below the max syscall\r
 145                 priority. */\r
 146             ICU.SLIBXR128.BYTE = 3; /* Three is TMR0 compare match A. */\r
 147             IPR( PERIB, INTB128 ) = configMAX_SYSCALL_INTERRUPT_PRIORITY - 1;\r
 148                 IEN( PERIB, INTB128 ) = 1;\r
 149 \r
 150                 /* Ensure that the flag is set to 0, otherwise the interrupt will not be\r
 151                 accepted. */\r
 152                 IR( PERIB, INTB128 ) = 0;\r
 153 \r
 154                 /* Do the same for TMR2, but to vector 129. */\r
 155             ICU.SLIBXR129.BYTE = 9; /* Nine is TMR2 compare match A. */\r
 156             IPR( PERIB, INTB129 ) = configMAX_SYSCALL_INTERRUPT_PRIORITY - 2;\r
 157                 IEN( PERIB, INTB129 ) = 1;\r
 158                 IR( PERIB, INTB129 ) = 0;\r
 159         }\r
 160         portEXIT_CRITICAL();\r
 161 }\r
 162 /*-----------------------------------------------------------*/\r
 163 \r
 164 /* On vector 128. */\r
 165 void vIntQTimerISR0( void )\r
 166 {\r
 167         /* Enable interrupts to allow interrupt nesting. */\r
 168         __asm volatile( "setpsw i" );\r
 169 \r
 170         portYIELD_FROM_ISR( xFirstTimerHandler() );\r
 171 }\r
 172 /*-----------------------------------------------------------*/\r
 173 \r
 174 /* On vector 129. */\r
 175 void vIntQTimerISR1( void )\r
 176 {\r
 177         /* Enable interrupts to allow interrupt nesting. */\r
 178         __asm volatile( "setpsw i" );\r
 179 \r
 180         portYIELD_FROM_ISR( xSecondTimerHandler() );\r
 181 }\r
 182 \r
 183 \r
 184 \r
 185 \r